KR101554400B1 - 온칩 전압 구동의 싱글 엔드형 종단 드라이버들용의 프리엠퍼시스 기술 - Google Patents

온칩 전압 구동의 싱글 엔드형 종단 드라이버들용의 프리엠퍼시스 기술 Download PDF

Info

Publication number
KR101554400B1
KR101554400B1 KR1020137018184A KR20137018184A KR101554400B1 KR 101554400 B1 KR101554400 B1 KR 101554400B1 KR 1020137018184 A KR1020137018184 A KR 1020137018184A KR 20137018184 A KR20137018184 A KR 20137018184A KR 101554400 B1 KR101554400 B1 KR 101554400B1
Authority
KR
South Korea
Prior art keywords
nmos transistor
gate
emphasis
signal
circuit portion
Prior art date
Application number
KR1020137018184A
Other languages
English (en)
Other versions
KR20130113497A (ko
Inventor
파레스 케이 마루프
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20130113497A publication Critical patent/KR20130113497A/ko
Application granted granted Critical
Publication of KR101554400B1 publication Critical patent/KR101554400B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0286—Provision of wave shaping within the driver
    • H04L25/0288—Provision of wave shaping within the driver the shape being matched to the transmission line

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dc Digital Transmission (AREA)
  • Logic Circuits (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

프리엠퍼시스용으로 구성된 송신기를 설명한다. 송신기는 전압 구동의 싱글 엔드형 종단 드라이버 회로부를 포함한다. 전압 구동의 싱글 엔드형 종단 드라이버 회로부는 제 1의 종단 포인트와 제 2의 종단 포인트를 포함한다. 송신기는 프리엠퍼시스 인코더 회로부를 또한 포함한다. 프리엠퍼시스 인코더 회로부는 프리엠퍼시스 신호를 수신한다. 송신기는 데이터 스트림에서의 전이 (transition) 를 검출하고, 소스 결정 저항을 조정하고 조정된 소스 결정 저항으로부터 이득 (gain) 을 획득함으로써 전송 라인들에서의 신호 손실을 줄일 수도 있다.

Description

온칩 전압 구동의 싱글 엔드형 종단 드라이버들용의 프리엠퍼시스 기술{PRE-EMPHASIS TECHNIQUE FOR ON-CHIP VOLTAGE-DRIVEN SINGLE-ENDED-TERMINATION DRIVERS}
본 개시는 일반적으로 무선 통신 시스템들에 관한 것이다. 더 구체적으로는, 본 개시는 온칩 전압 구동의 싱글 엔드형 종단 드라이버들 (on-chip voltage-driven single-ended-termination drivers) 용의 프리엠퍼시스 기술을 위한 시스템들 및 방법들에 관한 것이다. 본 개시는 송신측과 수신측을 연결하는 손실성 매체 (lossy medium) 를 통해 신호가 통과한 이후의 신호 손실의 보상에 관한 것이다.
전자 디바이스에서, 많은 양의 정보가 손실성 매체를 통해 송신기에서 수신기로 전송될 수도 있다. 이 정보는 드라이버를 사용하여 전송될 수도 있다. 드라이버는 많은 양의 정보가 수신기로 전송되는 것을 보장하기 위해 신호를 부스트할 수도 있다.
디지털 로직 회로부는 계속 증가하는 주파수들의 신호들을 수반하는 어플리케이션들에서 사용되고 있다. 무선 통신 디바이스들은 초단파들 (very high frequencies) 을 필요로 하는 어플리케이션들의 일 실시형태이다. 주파수에서의 증가는 디지털 하이 신호들과 디지털 로우 신호들 사이를 차별화하는 수신기의 불능과 신호 손실의 형태에서의 절충관계를 제공할 수도 있다. 결과적으로, 수신기는 전송된 정보를 해독하는 것이 어렵다는 것을 알 수도 있고, 통신 시스템의 비트 에러율을 증가시키게 된다.
이 신호 손실에 대한 한 해결책은 드라이버에서 프리엠퍼시스를 사용하는 것이다. 프리엠퍼시스를 통해, 데이터 송신은 특정한 시간들에서 부스트되어 비트 에러율을 감소시키게 된다. 프리엠퍼시스 기능을 갖는 전류 모드 로직 (Current mode logic; CML) 드라이버들이 사용되어 왔다. 그러나, 몇몇 어플리케이션들은 비전류 모드 로직 (비-CML) 드라이버의 사용을 필요로 할 수도 있다. 이와 같이, 비전류 모드 로직 (비-CML) 드라이버에서 프리엠퍼시스를 사용함으로써 이점들이 실현될 수도 있다.
요약
프리엠퍼시스 기술은 MIPI (Mobile Industry Processor Interface) 드라이버들에서 사용되는 전압 구동의 싱글 엔드형 종단 드라이버를 위해 도입되었다. 프리엠퍼시스용으로 구성된 송신기를 설명한다. 송신기는 제 1의 종단 포인트 및 제 2의 종단 포인트를 포함하는 전압 구동의 싱글 엔드형 종단 드라이버 회로부를 포함한다. 또한, 송신기는 프리엠퍼시스 신호를 수신하는 프리엠퍼시스 인코더 회로부를 포함한다.
송신기는 데이터 스트림에서의 전이 (transition) 를 검출하고, 소스 결정 저항을 조정하고 조정된 소스 결정 저항으로부터 이득 (gain) 을 획득함으로써 전송 라인들에서의 신호 손실을 줄일 수도 있다. 상기 이득은 고주파들로 인한 전송 라인에서의 손실들을 보상하기 위해 전송 라인들에 제공되는 추가적인 전류를 포함할 수도 있다. 프리엠퍼시스 인코더 회로부는, 프리엠퍼시스 신호가 디지털 하이일 때 전압 구동의 싱글 엔드형 종단 드라이버 회로부의 소스 결정 저항을 줄일 수도 있다. 프리엠퍼시스 신호는 전압 구동의 싱글 엔드형 종단 드라이버 회로부에 입력되는 데이터 신호에서 전이가 검출되면 한 비트 시간 동안 디지털 하이에 있을 수도 있다. 프리엠퍼시스 신호는 데이터 신호의 지연된 버전 (version) 과 데이터 신호의 XOR 조합일 수도 있다.
프리엠퍼시스 인코더 회로부는 제 1의 n-형의 금속 산화물 반도체 (n-type metal-oxide-semiconductor; NOMS) 트랜지스터 및 제 2의 NOMS 트랜지스터를 포함할 수도 있다. 제 1의 NMOS 트랜지스터와 제 2의 NMOS 트랜지스터는 제 1의 종단 포인트와 그라운드 사이에서 직렬일 수도 있다. 프리엠퍼시스 인코더 회로부는 제 1의 입력 신호 및 프리엠퍼시스 신호를 수신하는 제 1의 AND 게이트를 또한 포함할 수도 있다. 제 1의 AND 게이트의 출력은 제 1의 NMOS 트랜지스터의 게이트에 접속될 수도 있다.
제 1의 NMOS 트랜지스터와 제 2의 NOMS 트랜지스터의 직렬 조합은 50옴의 저항을 가질 수도 있다. 제 1의 AND 게이트는 제 1의 입력 신호와 프리엠퍼시스 신호 둘 다가 디지털 하이일 때 제 1의 NMOS 트랜지스터를 턴온시킬 수도 있다. 제 1의 종단 포인트에 대한 소스 결정 저항은 제 1의 NMOS 트랜지스터가 턴온되면 감소될 수도 있다. 감소된 소스 결정 저항은 제 1의 종단 포인트의 출력에서 이득을 생성할 수도 있다.
프리엠퍼시스 인코더 회로부는 제 3의 NMOS 트랜지스터와 제 4의 NMOS 트랜지스터를 또한 포함할 수도 있다. 제 3의 NMOS 트랜지스터와 제 4의 NMOS 트랜지스터는 제 2의 종단 포인트와 그라운드 사이에서 직렬일 수도 있다. 프리엠퍼시스 인코더 회로부는 제 2의 입력 신호 및 프리엠퍼시스 신호를 수신하는 제 2의 AND 게이트를 또한 포함할 수도 있다. 제 2의 종단 포인트에 대한 소스 결정 저항은 제 3의 NMOS 트랜지스터가 턴온되면 감소될 수도 있다. 제 3의 NMOS 트랜지스터와 제 4의 NOMS 트랜지스터의 직렬 조합은 50옴의 저항을 가질 수도 있다.
제 1의 입력 신호와 제 2의 입력 신호는 서로에 대해 180도의 위상 시프트된 차동 입력 신호들일 수도 있다. 제 1의 종단 포인트와 제 2의 종단 포인트는 서로에 대해 180도 위상 시프트된 차동 출력 신호들을 출력할 수도 있다. 전압 구동의 싱글 엔드형 종단 드라이버 회로부는 제 1의 n-형의 금속 산화물 (NMOS) 트랜지스터, 제 2의 NMOS 트랜지스터, 제 3의 NMOS 트랜지스터, 제 4의 NMOS 트랜지스터 및 제 5의 NMOS 트랜지스터를 포함할 수도 있다. 제 3의 NMOS 트랜지스터와 제 5의 NMOS 트랜지스터는 제 1의 종단 포인트와 그라운드 사이에서 직렬일 수도 있다. 전압 구동의 싱글 엔드형 종단 드라이버 회로부는 제 6의 NMOS 트랜지스터를 또한 포함할 수도 있다. 제 4의 NMOS 트랜지스터와 제 6의 NMOS 트랜지스터는 제 2의 종단 포인트와 그라운드 사이에서 직렬일 수도 있다.
제 3의 NMOS 트랜지스터와 제 5의 NMOS 트랜지스터의 직렬 조합은 50옴의 저항을 가질 수도 있고, 제 4의 NMOS 트랜지스터와 제 6의 NMOS 트랜지스터의 직렬 조합은 50옴의 저항을 가질 수도 있다. 전압 구동의 싱글 엔드형 종단 드라이버 회로부는 제 1의 입력 신호와 디지털 하이 신호를 수신하는 제 1의 AND 게이트를 또한 포함할 수도 있다. 제 1의 NMOS 트랜지스터의 소스는 제 1의 종단 포인트에 접속될 수도 있다. 제 1의 NMOS 트랜지스터의 드레인은 소스 전압에 접속될 수도 있다. 제 1의 AND 게이트의 출력은 제 1의 NMOS 트랜지스터의 게이트와 제 4의 NMOS 트랜지스터의 게이트에 접속될 수도 있다. 전압 구동의 싱글 엔드형 종단 드라이버 회로부는 제 2의 입력 신호와 디지털 하이 신호를 수신하는 제 2의 AND 게이트를 더 포함할 수도 있다. 제 2의 NMOS 트랜지스터의 소스는 제 2의 종단 포인트에 접속될 수도 있다. 제 2의 NMOS 트랜지스터의 드레인은 소스 전압에 접속될 수도 있다. 제 2의 AND 게이트의 출력은 제 2의 NMOS 트랜지스터의 게이트와 제 3의 NMOS 트랜지스터의 게이트에 접속될 수도 있다.
전송 라인들에서 신호 손실을 감소시키는 방법을 설명한다. 데이터 스트림에서 전이가 검출된다. 소스 결정 저항이 조정된다. 조정된 소스 결정 저항으로부터의 이득이 획득된다.
소스 결정 저항을 조정하는 것은 트랜지스터를 턴온시키는 것을 포함할 수도 있다. 소스 결정 저항은 출력 노드와 그라운드 사이의 저항일 수도 있다. 조정된 소스 결정 저항으로부터 이득을 획득하는 것은 한 비트 시간 동안 출력 노드에 추가 전류를 제공하는 것을 포함할 수도 있다. 추가 전류는 다음 비트 시간 동안 데이트 스트림에서 전이가 검출되면 상기 다음 비트 시간 동안 출력 노드에 제공될 수도 있다. 다음 비트 시간 동안 데이터 스트림에서 전이가 검출되지 않으면 트랜지스터는 상기 비트 시간 동안 턴오프될 수도 있다. 상기 방법은 송신기에 의해 수행될 수도 있다. 감소된 소스 결정 저항은 제 1의 종단 포이트의 출력에서 이득을 생성할 수도 있다.
전송 라인들에서 신호 손실을 감소시키도록 구성된 전자 디바이스를 설명한다. 전자 디바이스는 데이터 스트림에서 전이를 검출하기 위한 수단을 포함한다. 전자 디바이스는 소스 결정 저항을 조정하기 위한 수단을 또한 포함한다. 전자 디바이스는 조정된 소스 결정 저항으로부터 이득을 획득하기 위한 수단을 더 포함한다.
도 1은 본원의 교시가 구현될 수도 있는 전자 디바이스를 예시한다.
도 2는 본원의 교시가 구현될 수도 있는 집적 회로를 예시한다.
도 3은 본 시스템들 및 방법들에서 사용하기 위한 프리엠퍼시스 송신기를 예시한다.
도 4는 비전류 모드 로직 (비-CML) 드라이버에서 프리엠퍼시스 기술들을 사용하기 위한 방법의 흐름도이다.
도 5는 비전류 모드 로직 (비-CML) 드라이버에서 프리엠퍼시스 기술들을 사용하기 위한 다른 방법의 흐름도이다.
도 6은 데이터 스트림, 데이터 로직 및 프리엠퍼시스 신호 (emph) 를 예시하는 타이밍도이다.
도 7은 차동 송신 데이터 스트림들, 프리엠퍼시스 신호 (emph) 및 데이터 로직을 예시하는 타이밍도이다.
도 8은 프리엠퍼시스 신호 (emph) 의 생성을 예시하는 블록도이다.
도 9는 전자 디바이스 디바이스 내에 포함될 수도 있는 어떤 컴포넌트들을 예시한다.
상세한 설명
도 1은 본원의 교시가 구현될 수도 있는 전자 디바이스 (102) 를 예시한다. 전자 디바이스 (102) 는 고주파 성분들을 사용하는 임의의 전자 디바이스 (102) 일 수도 있다. 일 구성에서, 전자 디바이스 (102) 는 유선 통신 시스템, 예컨대 무선 디바이스의 모뎀과 무선 디바이스의 디스플레이 (또는 카메라) 사이의 통신일 수도 있다. 무선 디바이스는 무선 통신 디바이스 또는 기지국일 수도 있다. 전자 디바이스들 (102) 의 실시형태들은 스마트폰들, 랩탑들, 게임 디바이스들 등을 포함한다.
전자 디바이스 (102) 는 디지털 회로부 (104) 를 포함할 수도 있다. 디지털 회로부 (104) 는 송신기에서 수신기 (112) 로의 송신을 위한 디지털 데이터 스트림 (106) 을 생성할 수도 있다. 일 구성에서, 디지털 데이터 스트림 (106) 은 손실성 전송 라인을 통해 송신기에서 수신기 (112) 로 송신될 수도 있다. 전자 디바이스 (102) 는 프리엠퍼시스 송신기 (108) 를 포함할 수도 있다. 프리엠퍼시스 송신기 (108) 는 고속 시그널링을 위해 사용될 수도 있다. 프리엠퍼시스 송신기 (108) 는 디지털 회로부 (104) 로부터 디지털 데이터 스트림 (106) 을 수신하고 그 다음 그 데이터를 데이터 송신 (110) 을 통해 수신기 (112) 로 전송할 수도 있다. 프리엠퍼시스 송신기 (108) 는 프리엠퍼시스 송신기 (108) 에서 수신기 (112) 로의 데이터 송신들 (110) 에서 저주파 성분들을 그들의 원래의 상태로 유지하면서 고주파 성분들을 강조할 수도 있다. 프리엠퍼시스 송신기 (108) 는 도 2와 관련하여 하기에 추가로 상세히 논의된다.
도 2는 본원의 교시가 구현될 수도 있는 집적 회로 (214) 를 예시한다. 집적 회로 (214) 는 전자 디바이스 (102) 에 위치될 수도 있다. 집적 회로 (214) 는 다양한 어플리케이션들에서 사용하기 위한 디지털 로직 회로부를 포함할 수도 있다. 무선 통신 디바이스 내에서, 예를 들면, 디지털 회로부는 고속 주파수 분주기를 실현하기 위해 사용된다. 예로서, 무선 통신 디바이스에서의 수신기 체인은 위상 동기 루프를 구비하는 국부 발진기를 포함할 수도 있다. 위상 동기 루프의 피드백 루프의 주파수 분주기는 디지털 카운터일 수도 있다. 속도 이유들로 인해, 이 카운터의 일부는 전류 모드 로직 (CML) 으로서 칭해지는 로직의 형태로 실현될 수도 있다.
전류 모드 로직 (CML) 드라이버는 고속 시그널링을 위해 사용될 수도 있다. 전류 모드 로직 (CML) 드라이버는 전류를 출력 노드로 향하게 함으로써 동작할 수도 있다. 전류 모드 로직 (CML) 은 인쇄 회로 기판 (PCB) 을 통해 데이터를 송신하기 위한 차동 로직 패밀리이다. 몇몇 예들에서, 전류 모드 로직 (CML) 드라이버는 사용되지 않을 수도 있다. 예를 들면, 모바일 인더스트리 프로세서 인터페이스 (Mobile Industry Processor Interface; MIPI) 표준 사양은 싱글 엔드형 종단, 차동 출력 전압 및 공통 모드 출력 전압을 요구하며, 전압 구동의 싱글 엔드형 종단 드라이버 아키텍쳐를 강제한다. 전압 구동의 싱글 엔드형 종단 드라이버 (224) 가 사용될 수도 있다. MIPI 표준 사양은, MIPI 드라이버의 풀업 및 풀다운 경로들에 대해 50옴 (Ω) 의 종단을 강제하고, 따라서 전압 구동의 싱글 엔드형 종단 드라이버 (224) 의 아키텍쳐를 강제하는 공통 모드 및 차동 모드 출력 전압들을 또한 기술하고 있다. 이것은, 풀업 및 풀다운 경로들 중 어느 하나/양자 상에서의 전류 소스의 고임피던스로 인해, 풀업 및 풀다운 경로들에 대해 50옴 (Ω) 의 종단이 달성될 수 없기 때문에, 전류 모드 로직 (CML) 드라이버가 차동 출력들 사이에서 100옴 (Ω) 의 저항을 갖는 포인트 투 포인트 차동 드라이버이기 때문이다.
비전류 모드 로직 (비-CML) 드라이버는 전압 구동의 싱글 엔드형 종단 드라이버 (224) 일 수도 있다. 전압 구동의 싱글 엔드형 종단 드라이버 (224) 는 서로에 대해 180도 위상 시프트된 2개의 차동 입력 신호들 (Data_p; 222a 및 Data_n; 222b) 을 수신할 수도 있다. Data_p (222a) 및 Data_n (222b) 은 로직 및 프리엠퍼시스 인코더 (220) 로부터 수신될 수도 있다. 로직 및 프리엠퍼시스 인코더 (220) 는 데이터 소스 (218) 로부터의 (즉, 디지털 회로부 (104) 로부터의) 디지털 데이터 및 외부 클록 (216) 을 수신할 수도 있다. 데이터 소스 (218) 는 초당 1.3기가비트 (Gbps) 의 내부 의사랜덤 이진 시퀀스 (internal pseudorandom binary sequence; PRBS) 일 수도 있다. 외부 클록 (216) 은 1.3 기가헤르츠 (GHz) 에서 동작할 수도 있다. 전압 구동의 싱글 엔드형 종단 드라이버 (224) 의 사용은 MIPI 테스트 칩 상에 도입될 수도 있고 실리콘 결과들에 의해 지지될 수도 있다. 칩의 코너에 대한 프리엠퍼시스 처리된 수신된 신호의 지터 (피코초 (ps) 단위) 는 표 1에 예시된다 (tt=보통, ff=빠름, ss=느림). 전체 지터는 로직 지터와 전류 모드 로직 (CML) 드라이버 지터를 포함한다.
Figure 112013062625627-pct00001
향상률 (%) 이 최저인 스플릿들은 듀티 사이클 왜곡을 겪는다. 프리엠퍼시스는 듀티 싸이클 왜곡을 보상할 수 없을 수도 있다. 최저 향상률은 -40℃의 온도의 ss에서 발생하며, 듀티 싸이클 왜곡을 겪는다. 전체 지터는 로직 지터와 수신기 지터를 포함하며 이들 2개의 지터 소스들 (즉, 듀티 싸이클 왜곡 및 수신기 지터) 이 제거되었다면 더 정확한 향상률을 나타내게 될 것이다.
로직 및 프리엠퍼시스 인코더 (220) 와 전압 구동의 싱글 엔드형 종단 드라이버 (224) 는 프리엠퍼시스 송신기 (208) 로서 칭해질 수도 있다. 도 2의 프리엠퍼시스 송신기 (208) 는 도 1의 프리엠퍼시스 송신기 (108) 의 일 구성일 수도 있다. 프리엠퍼시스 송신기 (208) 는 도 3과 관련하여 하기에 더 상세히 논의된다. 전압 구동의 싱글 엔드형 종단 드라이버 (224) 는 서로 180도 위상 시프트된 2개의 차동 신호들 (Voutp; 226a 및 Voutn; 226b) 을 출력할 수도 있다.
전압 구동의 싱글 엔드형 종단 드라이버 (224) 는 전송 라인 (228) 을 통해 출력 신호들 (Voutp; 226a 및 Voutn; 226b) 을 수신기 (212) 로 전달할 수도 있다. 전송 라인 (228) 은 전압 구동의 싱글 엔드형 종단 드라이버 (224) 와 수신기 (212) 사이의 손실성 유선 접속일 수도 있다. 일 구성에서, 전송 라인 (228) 은 7.7인치의 손실성 라인과 15인치 보다 큰 무손실성 라인을 포함할 수도 있다. 전송 라인 (228) 은 표피 효과들 (skin effects) 과 유전 손실 (dielectric loss) 로 인해 신호 손실을 겪을 수도 있다.
표피 효과는 전류가 고주파에서 도체의 외주면 상으로 이동하려는 경향을 나타내는 현상이다. 이 현상은 신호가 자신의 전체 임피던스, 또는 고주파 신호의 경우 인덕턴스를 감소시키려는 경향에 의해 야기된다. 결과적으로, 이에 의해 도체의 저항은 대역폭 제한을 증가시킨다. 송신기 (208) 로부터 수신기 (212) 로 송신 매체를 통해 이동할 때, 전송 라인 (228) 의 대역폭은 제한될 수도 있다. 유전 손실은 도체의 유전 상수에 의존한다. 유전 손실은 도체를 통해 송신되는 신호의 주파수에 직접적으로 비례한다.
따라서, 전송 라인 (228) 은 송신되는 신호의 고주파 성분들을 약화시키고 대역폭을 제한하는 로우패스 필터로서 작용할 수도 있다. 신호의 상승 및 하강 시간들은 길어지게 되고 데이터는 전이시 정확한 값으로 안착되지 못할 수도 있다. 결과적으로, 수신기 (212) 는 전송된 정보를 해독하는 것이 어렵다는 것을 알 수도 있고, 이에 의해 통신 시스템의 비트 에러율을 증가시키게 된다.
로우패스 필터로서 작용하는 전송 라인 (228) 을 보상하기 위해, 2개의 해결책이 널리 사용된다: 송신기측에서의 프리엠퍼시스 (즉, 프리엠퍼시스 송신기 (208) 를 사용하는 것) 및 수신기 (212) 측에서의 등화. 수신기 (212) 측에서의 등화는 수신된 신호의 고주파 성분들을 증폭하고/하거나 저주파 성분들을 약화시킨다. 이것은 전송 라인 (228) 에서의 손실들을 보상할 수도 있으며, 수신기 (212) 가 수신된 데이터를 정확하게 해독하는 것을 더 용이하게 한다.
송신기측에서의 프리엠퍼시스는 저주파 성분들을 그들의 원래의 상태로 유지하면서 고주파 성분들을 강조한다. 고주파 성분들은 데이터 비트들에서 전이가 있을 때마다 발생한다. 다시 말하면, 디지털 로직 신호가 디지털 로직 로우 (logic_0) 에서 디지털 로직 하이 (logic_1) 로 또는 디지털 로직 하이 (logic_1) 에서 디지털 로직 로우 (logic_0) 로 변할 때마다, 고주파 성분들이 도입된다. 프리엠퍼시스 기술들은 이전의 비트들을 현재의 비트들과 비교한다. 전이가 검출되면, 신호는 부스트될 수도 있다.
도 3은 본 시스템들 및 방법들에서 사용하기 위한 프리엠퍼시스 송신기 (308) 를 예시한다. 도 3의 프리엠퍼시스 송신기 (308) 는 도 1의 프리엠퍼시스 송신기 (108) 의 일 구성일 수도 있다. 프리엠퍼시스 송신기 (308) 는 전압 구동의 싱글 엔드형 종단 드라이버 회로부 (324) 및 프리엠퍼시스 인코더 회로부 (320) 를 포함할 수도 있다.
전압 구동의 싱글 엔드형 종단 드라이버 회로부 (324) 는 공급 전압 (334) 을 포함할 수도 있는데, 여기서 Vsupply=400밀리볼트 (mV) 이다. 비전류 모드 로직 (비-CML) 드라이버 회로부 (324) 는 6개의 트랜지스터 (M1; 346a, M2; 346b, M3; 346c, M4; 346d, M5; 346e 및 M6; 346f) 를 또한 포함할 수도 있다. 트랜지스터들 (346) 의 각각은 MIPI 사양에 의해 요구되는 싱글 엔드형 50옴 (Ω) 종단을 제공하도록 선형 영역에서 바이어스될 수도 있다. 로우 공급 전압 (334) 은 M1 (346a) 및 M2 (346b) 가 n-형의 금속 산화물 반도체 (NMOS) 트랜지스터일 것을 요구한다. M3 (346c), M4 (346d), M5 (346e) 및 M6 (346f) 도 또한 NMOS 트랜지스터들이다.
M1 (346a) 및 M2 (346b) 각각은 50옴 (Ω) 의 저항을 가질 수도 있다. M3 (346c) 및 M5 (346e) 의 직렬 조합도 또한 50옴 (Ω) 의 저항을 가질 수도 있다. 마찬가지로, M4 (346d) 및 M6 (346f) 의 직렬 조합은 50옴 (Ω) 의 저항을 가질 수도 있다. 정전 방전 (ESD) 보호 이슈들 때문에 단일의 NMOS 트랜지스터 보다는 M3 (346c) 및 M5 (346e)/M4 (346d) 및 M6 (346f) 에 대해 직렬 조합들이 요구되었다. 공급 전압 (334) 이 온칩 레귤레이터를 통해 제공되기 때문에 ESD는 M1 (346a) 및 M2 (346b) 에 대해서는 이슈가 아닐 수도 있다.
전압 구동의 싱글 엔드형 종단 드라이버 회로부 (324) 는 2개의 차동 데이터 입력들 (Vinp; 336 및 Vinn; 338) 로부터 2개의 차동 데이터 출력들 (Voutp; 326a 및 Voutn; 326b) 을 생성할 수도 있다. Vinp (336) 및 Vinn (338) 은 180도의 위상 시프트에 의해 분리될 수도 있고 각각 도 2의 Data_p (222a) 및 Data_n (222b) 를 나타낼 수도 있다. 또한, Voutp (326a) 및 Voutn (326b) 은 180도의 위상 시프트에 의해 분리될 수도 있다.
제 1의 AND 게이트 (344a) 는 Vinp (336) 및 VDD (340) 를 수신할 수도 있다. VDD (340) 는 지연 매칭을 위해 (프리엠퍼시스 인코더 회로부 (320) 에서의 AND 게이트들의 지연들을 매치시키기 위해) 추가된 디지털 로직 하이 (logic_1) 신호이다. 제 1의 AND 게이트 (344a) 의 출력은 M1 (346a) 의 게이트와 M4 (346d) 의 게이트에 관련될 수도 있다. 제 2의 AND 게이트 (344b) 는 Vinn (338) 및 VDD (340) 를 수신할 수도 있다. 제 2의 AND 게이트 (344b) 의 출력은 M2 (346b) 의 게이트 및 M3 (346c) 의 게이트에 관련될 수도 있다. M5 (346e) 및 M6 (346f) 의 게이트들은 풀다운 경로 (즉, M3 (346c) 및 M5 (346e) 또는 M4 (346d) 및 M6 (346f) 를 포함하는 경로) 의 빠른 턴온을 위해 하이 (logic_1) 로 고정된다.
M1 (346a) 의 드레인 및 M2 (346b) 의 드레인은 공급 전압 (334) 에 연결될 수도 있다. M1 (346a) 의 소스는 Voutp (326a) 및 M3 (346c) 의 드레인에 연결될 수도 있다. M2 (346b) 의 소스는 Voutn (326b) 및 M4 (346d) 의 드레인에 연결될 수도 있다. M3 (346c) 의 소스는 M5 (346e) 의 드레인에 연결될 수도 있다. M5 (346e) 의 게이트는 VDD (340) 에 연결될 수도 있고 M5 (346e) 의 소스는 그라운드에 연결될 수도 있다. M4 (346d) 의 소스는 M6 (346f) 의 드레인에 연결될 수도 있다. M6 (346f) 의 게이트는 VDD (340) 에 연결될 수도 있고 M6 (346f) 의 소스는 그라운드에 연결될 수도 있다.
Vinp (336) 가 디지털 로직 하이 (logic_1) 이고 Vinn (338) 이 디지털 로직 로우 (logic_0) 이면, M1 (346a), M4 (346d) 및 M6 (346f) 는 턴온되고 M2 (346b), M3 (346c) 및 M5 (346e) 는 턴오프된다. Voutp (326a) 를 통해 수신기 (212) 로 전송된 전류 Ip는 수학식 (1) 을 사용하여 알 수도 있다:
Figure 112013062625627-pct00002
수학식 (1) 에서, RM1은 M1 (346a) 의 저항이고 (통상 50옴 (Ω)), Rinrcvr은 수신기 (212)(고속 수신기 (212) 는 100옴 (Ω) 의 차동 입력 임피던스를 갖는다) 의 저항 (327) 이고, R( M4 + M6 ) 은 M4 (346d) 및 M6 (346f) 의 직렬 조합의 저항 (통상 50옴 (Ω)) 이다. 전류 Ip는 M1 (346a), M4 (346d) 및 M6 (346f) 를 통과하는 밀리암페어 (mA) 단위의 전류이다. Ip는 통상 400/200=2mA이다. Voutp-Voutn = + 200 mV이고, 디지털 로직 하이 (logic_1) 를 나타낸다. 마찬가지로, Vinn (338) 이 디지털 로직 하이 (logic_1) 이고 Vinp (336) 가 디지털 로직 로우 (logic_0) 이면, Voutn을 통해 수신기 (212) 로 전송된 전류 In은 2 mA이고 Voutp-Voutn = -200 mV이며, 디지털 로직 로우 (logic_0) 를 나타낸다.
상술한 바와 같이, 전압 구동의 싱글 엔드형 종단 드라이버 (224) 의 사용에 의해 송신기에서 수신기 (212) 로의 신호 손실이 나타날 수도 있다. 프리엠퍼시스 인코더 회로부 (320) 의 사용은 대역폭을 부스트할 수도 있고 송신기에서 수신기 (212) 로의 신호 손실을 줄일 수도 있다. 프리엠퍼시스 인코더 회로부 (320) 는 4개의 트랜지스터들 (M7 (346g), M8 (346h), M9 (346i) 및 M10 (346j)) 을 포함할 수도 있다. M7 (346g), M8 (346h), M9 (346i) 및 M10 (346j) 각각은 NMOS 트랜지스터일 수도 있다.
Vinn (338) 및 프리엠퍼시스 신호 (emph)(342) 는 제 3의 AND 게이트 (344c) 로 입력될 수도 있다. 제 3의 AND 게이트 (344c) 의 출력은 M7 (346g) 의 게이트에 연결될 수도 있다. M7 (346g) 의 드레인은 Voutp (326a) 에 연결될 수도 있고 M7 (346g) 의 소스는 M8 (346h) 의 드레인에 연결될 수도 있다. M8 (346h) 의 게이트는 (빠른 프리엠퍼시스 턴온을 위해) VDD (340) 에 연결될 수도 있고 M8 (346g) 의 소스는 그라운드에 연결될 수도 있다. 따라서, M7 (346g) 이 턴온되면 (즉, 제 3의 AND 게이트 (344c) 의 출력이 하이이면 (Vinn (338) 이 디지털 하이로 전이하면)), M7 (346g) 및 M8 (346h) 은 서로 직렬이고 M3 (346c) 및 M5 (346e) 와 병렬이다.
Vinp (336) 및 프리엠퍼시스 신호 (emph)(342) 는 제 4의 AND 게이트 (344d) 에 입력될 수도 있다. 제 4의 AND 게이트 (344d) 의 출력은 M9 (346i) 의 게이트에 연결될 수도 있다. M9 (346i) 의 드레인은 Voutn (326b) 에 연결될 수도 있고 M9 (346i) 의 소스는 M10 (346j) 의 드레인에 연결될 수도 있다. M10 (346j) 의 게이트는 (빠른 프리엠퍼시스 턴온을 위해) VDD (340) 에 연결될 수도 있고 M10 (346j) 의 소스는 그라운드에 연결될 수도 있다. 따라서, M9 (346i) 이 턴온되면 (즉, 제 4의 AND 게이트 (344d) 의 출력이 하이이면 (Vinp (336) 가 디지털 하이로 전이하면)), M9 (346i) 및 M10 (346j) 은 서로 직렬이고 M4 (346d) 및 M6 (346f) 와 병렬이다.
MIPI 사양에서, 싱글 엔드형 부하 용량은 최대 10 피코패럿 (pF) 까지 명시되고 프리엠퍼시스는 대역폭 부스트를 위해 요구된다. Vinp (336) 가 디지털 로직 하이 (logic_1) 에서 디지털 로직 로우 (logic_0) 로 전이하면 (그리고 따라서 Vinn (338) 이 디지털 로직 로우 (logic_0) 에서 디지털 로직 하이 (logic_1) 로 전이하면), 프리엠퍼시스 인코더 (220) 는 프리엠퍼시스 신호 (emph)(342) 를 디지털 로직 하이 (logic_1) 로 강제한다. 마찬가지로, Vinp (336) 가 디지털 로직 로우 (logic_0) 에서 디지털 로직 하이 (logic_1) 로 전이하면 (그리고 따라서 Vinn (338) 이 디지털 로직 하이 (logic_1) 에서 디지털 로직 로우 (logic_0) 로 전이하면), 프리엠퍼시스 인코더 (220) 는 프리엠퍼시스 신호 (emph)(342) 를 디지털 로직 하이 (logic_1) 로 강제한다. 프리엠퍼시스 신호 (emph; 342) 를 획득하는 것은 도 8과 관련하여 하기에 설명한다.
프리엠퍼시스 신호 (emph)(342) 가 디지털 로직 하이 (logic_1) 이면, 제 3의 AND 게이트 (344c) 는 디지털 로직 하이 (logic_1) 를 출력하고 M7 (346g) 은 턴온한다. 따라서, M7 (346g) 및 M8 (346h) 의 직렬 조합은 M3 (346c) 및 M5 (346e) 의 직렬 조합과 이제 병렬이다. 노드 Voutp (326a) 에서 보이는 싱글 엔드형 저항은 RVoutp로서 표현될 수도 있으며 수학식 (2) 에 따라 감소된다:
Figure 112013062625627-pct00003
M7 (346g) 및 M8 (346h) 의 직렬 저항은 R( M7 + M8 ) 로서 표현되며 M3 (346c) 및 M5 (346e) 의 직렬 저항은 R( M3 + M5 ) 로서 표현된다. R( M7 + M8 )=50옴 (Ω) 이고 R(M3+M5)=50옴 (Ω) 이면, 노드 Voutp (326a) 에서 보이는 싱글 엔드형 저항은 RVoutp=25옴 (Ω) 이다. 상기 수학식 (1) 을 사용하면, 노드 Voutp (326a) 을 통과하는 전류 Ip는 2mA에서 2.29mA로 되고, 따라서 표시된 데이터 전이에서 신호 크기를 증가시킨다. 결국 이것은 출력 신호의 상승 시간 또는 하강 시간을 감소시킨다.
마찬가지로, 프리엠퍼시스 신호 (emph)(342) 가 디지털 로직 하이 (logic_1) 이면, 제 4의 AND 게이트 (344d) 는 디지털 로직 하이 (logic_1) 를 출력하고 M9 (346i) 는 턴온한다. 따라서, M9 (346i) 와 M10 (346j) 의 직렬 조합은 M4 (346d) 및 M6 (346f) 의 직렬 조합과 이제 병렬이다. 노드 Voutn (326b) 에서 보이는 싱글 엔드형 저항은 RVoutn으로서 표현될 수도 있으며 수학식 (3) 에 따라 감소된다:
Figure 112013062625627-pct00004
M9 (346i) 및 M10 (346j) 의 직렬 저항은 R( M9 + M10 ) 으로 표현되고, M4 (346d) 및 M6 (346f) 의 직렬 저항은 R( M4 + M6 ) 으로 표현된다. R( M9 + M10 )=50옴 (Ω) 이고 R(M4+M6)=50옴 (Ω) 이면, 노드 Voutn (326b) 에서 보이는 싱글 엔드형 저항은 RVoutn=25옴 (Ω) 이다. 노드 Voutn (326b) 을 통과하는 전류 In은 2mA에서 2.29mA로 되고, 따라서 표시된 데이터 전이에서 신호 크기를 증가시킨다. 결국 이것은 출력 신호의 상승 시간 또는 하강 시간을 감소시킨다. 프리엠퍼시스 신호 (emph)(342) 는 데이터 전이 이후 1 비트 시간 동안 하이로 유지될 수도 있다.
도 4는 전압 구동의 싱글 엔드형 종단 드라이버 (224) 에서 프리엠퍼시스 기술들을 사용하기 위한 방법 (400) 의 흐름도이다. 상기 방법 (400) 은 송신기 (308) 에 의해 수행될 수도 있다. 프리엠퍼시스 송신기 (308) 는 디지털 데이터 스트림 (106) 에서 전이를 검출할 수도 있다 (402). 전이는 Data_p (222a) 및 Data_n (222b) 양자에서 발생할 수도 있다. 그 다음 프리엠퍼시스 송신기 (308) 는 검출된 전이에 따라 소스 결정 저항을 조정한다 (404). 프리엠퍼시스 송신기 (308) 는 조정된 소스 결정 저항으로부터 이득을 획득한다 (406). 획득된 이득은 프리엠퍼시스 송신기 (308) 에 의해 출력되는 전류에서의 증가일 수도 있다. 그 다음 프리엠퍼시스 송신기 (308) 는 1 비트 시간 이후에 소스 결정 저항을 재조정한다 (408).
도 5는 전압 구동의 싱글 엔드형 종단 드라이버 (224) 에서 프리엠퍼시스 기술들을 사용하기 위한 다른 방법 (500) 의 흐름도이다. 상기 방법 (500) 은 송신기 (308) 에 의해 수행될 수도 있다. 프리엠퍼시스 송신기 (308) 는 디지털 데이터 스트림 (106) 에서 전이를 검출할 수도 있다 (502). 전이는 디지털 로직 로우 (logic_0) 에서 디지털 로직 하이 (logic_1) 로의 전이 또는 디지털 로직 하이 (logic_1) 에서 디지털 로직 로우 (logic_0) 로의 전이 중 어느 하나 일 수도 있다.
출력 노드 (326) 와 그라운드 사이의 저항을 감소시키기 위해 프리엠퍼시스 송신기 (308) 는 트랜지스터를 턴온시킬 수도 있다 (504). 일 구성에서, 트랜지스터는 M7 (346g) 일 수도 있고 출력 노드 (326) 는 노드 Voutp (326a) 일 수도 있다. 다른 구성에서, 트랜지스터는 M9 (346i) 일 수도 있고 출력 노드 (326) 는 노드 Voutn (326b) 일 수도 있다. M7 (346g) 을 턴온함으로써, M7 (346g) 및 M8 (346h) 의 직렬 조합은 M3 (346c) 및 M5 (346e) 의 직렬 조합과 병렬로 놓이게 되고, 이에 의해 Voutp (326a) 에서 보이는 싱글 엔드형 저항을 감소시키고 1비트 시간 동안 출력 노드 (Voutp (326a)) 에 추가 전류를 제공하게 된다 (506). 마찬가지로, M9 (346i) 을 턴온함으로써, M9 (346i) 및 M10 (346j) 의 직렬 조합은 M4 (346d) 및 M6 (346f) 의 직렬 조합과 병렬로 놓이게 되고, 이에 의해 Voutn (326b) 에서 보이는 싱글 엔드형 저항을 감소시키고 1비트 시간 동안 출력 노드 (Voutn (326b)) 에 추가 전류를 제공하게 된다 (506).
프리엠퍼시스 송신기 (308) 는 다음 비트 시간동안 전이가 검출되는지의 여부를 결정할 수도 있다 (508). 다음 비트 시간 동안 전이가 검출되면, 프리엠퍼시스 송신기 (308) 는 1 비트 시간 동안 출력 노드 (326) 에 추가 전류를 공급할 수도 있다 (506)(즉, 트랜지스터를 턴온 상태로 유지한다). 다음 비트 시간 동안 전이가 검출되지 않으면, 프리엠퍼시스 송신기 (308) 는 트랜지스터를 턴오프할 수도 있다 (510). 그 후 프리엠퍼시스 송신기 (308) 는 디지털 데이터 스트림 (106) 에서 다른 전이를 검출할 수도 있다 (502).
도 6은 데이터 스트림 (648), 데이터 로직 (658) 및 프리엠퍼시스 신호 (emph)(642) 를 예시하는 타이밍도이다. 데이터 스트림 (648) 은 프리엠퍼시스 송신기 (308) 의 출력일 수도 있다. 예를 들면, 데이터 스트림 (648) 은 노드 Voutp (326a) 또는 노드 Voutn (326b) 에서의 출력일 수도 있다. 데이터 스트림 (648) 은 디지털 로직 하이 (logic_1)(652) 와 디지털 로직 로우 (logic_0)(654) 사이에서 순환할 수도 있다. 데이터 스트림 (648) 은 각 비트 시간 (659) 의 시작에서 변할 수도 있다.
데이터 스트림 (648) 의 디지털 로직은 데이터 로직 (658) 으로 표시될 수도 있다. 데이터 스트림 (648) 이 디지털 로직 하이 (logic_1)(652) 이면, 데이터 로직 (658) 은 하이이다. 데이터 스트림 (648) 이 디지털 로직 로우 (logic_0)(654) 이면, 데이터 로직 (658) 은 로우이다. 프리엠퍼시스 신호 (emph)(642) 가 또한 표시된다. 프리엠퍼시스 신호 (emph)(642) 는, 데이터 스트림 (648)(따라서 데이터 로직 (658)) 이 전이할 때마다 로우에서 하이로 될 수도 있다. 예를 들면, 데이터 스트림 (648) 이 디지털 로직 하이 (logic_1)(652) 에서 디지털 로직 로우 (logic_0)(654) 로 되면, 프리엠퍼시스 신호 (emph)(642) 는 그 비트 시간 (659) 동안 하이가 될 것이다. 데이터 스트림 (648) 이 디지털 로직 로우 (logic_0)(654) 에서 디지털 로직 하이 (logic_1)(652) 로 되면, 프리엠퍼시스 신호 (emph)(642) 는 그 비트 시간 (659) 동안 또한 하이가 될 것이다.
프리엠퍼시스 신호 (emph)(642) 가 비트 시간 (659) 동안 하이이면, 데이터 스트림 (648) 은 그 비트 시간 (659) 동안 (증가된 전류의 형태의) 부스트를 수신한다. 따라서, 프리엠퍼시스 신호 (emph)(642) 가 하이인 비트 시간들 (659) 에서, 데이터 스트림 (648) 은 디지털 로직 하이 (logic_1)(652) 에서 프리엠퍼시스 처리된 (pre-emphasized) 디지털 하이 (650) 로 또는 디지털 로직 로우 (logic_0)(654) 에서 프리엠퍼시스 처리된 디지털 로우 (656) 로 부스트된다.
도 7은 차동 송신 데이터 스트림들 (726), 프리엠퍼시스 신호 (emph)(742) 및 데이터 로직 (758) 을 예시하는 타이밍도이다. 차동 송신 데이터 스트림들 (726)(Tx_datap (726a) 및 Tx_datan (726b)) 은 프리엠퍼시스 송신기 (308) 로부터의 송신된 신호를 나타내며 180도 위상 시프트되어 분리될 수도 있다. 따라서, Tx_datan (726b) 가 디지털 로직 하이 (logic_1)(752) 가 되면, Tx_datap (726a) 는 디지털 로직 로우 (logic_0)(754) 가 된다. 데이터 로직 (758) 은 Tx_datap (726a) 데이터 스트림의 디지털 로직을 참조한다. Tx_datap (726a) 가 디지털 로직 하이 (logic_1)(752) 가 되면, 데이터 로직 (758) 은 하이가 되고 Tx_datap (726a) 가 디지털 로직 로우 (logic_0)(754) 가 되면, 데이터 로직 (758) 은 로우가 된다.
프리엠퍼시스 신호 (emph)(742) 가 또한 표시된다. Tx_datap (726a) 가 디지털 로직 하이 (logic_1)(752) 에서 디지털 로직 로우 (logic_0)(754) 로 전이할 때 (그리고 Tx_datan (726b) 이 디지털 로직 로우 (logic_0)(754) 에서 디지털 로직 하이 (logic_1)(752) 로 전이할 때) 또는 Tx_datap (726a) 가 디지털 로직 로우 (logic_0)(754) 에서 디지털 로직 하이 (logic_1)(752) 로 전이할 때 (그리고 Tx_datan (726b) 이 디지털 로직 하이 (logic_1)(752) 에서 디지털 로직 로우 (logic_0)(754) 로 전이할 때) 프리엠퍼시스 신호 (emph)(742) 는 로우에서 하이로 될 수도 있다. Tx_datap (726a) 가 전이할 때마다, Tx_datan (726b) 도 또한 전이한다. 프리엠퍼시스 신호 (emph)(742) 가 하이이면, Tx_datap (726a) 및 Tx_datan (726b) 양자는 부스트를 수신한다. 예를 들면, 첫 번째 비트 시간 (759) 에서 프리엠퍼시스 신호 (emph)(742) 가 하이이면, Tx_datan (726a) 는 프리엠퍼시스 처리된 디지털 로우 (756) 로 부스트되고 Tx_datap (726a) 는 프리엠퍼시스 처리된 디지털 하이 (750) 로 부스트된다.
도 8은 프리엠퍼시스 신호 (emph)(842) 의 생성을 예시하는 블록도이다. 데이터 신호 (860) 는 지연된 데이터 신호 (데이터+1)(864) 를 획득하기 위해 한 비트 시간 (759) 동안 지연될 수도 있다 (862). XOR 블록 (866) 은 데이터 신호 (860) 와 지연된 데이터 신호 (데이터+1)(864) 를 수신할 수도 있다. 그 다음 XOR 블록 (866) 은 프리엠퍼시스 신호 (emph)(842) 를 출력할 수도 있다. 따라서 데이터 신호 (860) 와 지연된 데이터 신호 (데이터+1)(864) 가 동일하지 않을 때 (전이를 나타냄) 마다 프리엠퍼시스 신호 (emph)(842) 는 하이이고 데이터 신호 (860) 와 지연된 데이터 신호 (데이터+1)(864) 가 동일할 때 (전이가 없음을 나타냄) 마다 프리엠퍼시스 신호 (emph)(842) 는 로우이다. 0s 또는 1s의 긴 스트링은 프리엠퍼시스를 필요로 하지 않는데, 비트들이 정확한 값으로 안착하기에 충분한 시간을 가지며 수신기 (212) 가 저주파수들에서 더 높은 이득을 갖기 때문이다. 프리엠퍼시스 신호 (emph)(842) 는 하기의 표 2에 예시된다.
Figure 112013062625627-pct00005
도 9는 전자 디바이스 (901) 내에 포함될 수도 있는 어떤 컴포넌트들을 예시한다. 전자 디바이스 (901) 는 액세스 단말, 이동국, 유저 기기 (UE), 액세스 스테이션, 기지국 등등일 수 있다. 전자 디바이스 (901) 는 프로세서 (903) 를 포함한다. 프로세서 (903) 는 범용의 단일 칩 또는 복수 칩의 마이크로프로세서 (예를 들면, ARM), 특별한 목적의 마이크로프로세서 (예를 들면, 디지털 신호 프로세서 (DSP)), 마이크로컨트롤러, 프로그램 가능한 게이트 어레이 등일 수도 있다. 프로세서 (903) 는 중앙 처리 유닛 (CPU) 으로 칭해질 수도 있다. 도 9의 전자 디바이스 (901) 에 단일 프로세서 (903) 만이 도시되었지만, 다른 대안적인 구성에서, 프로세서들의 조합 (예를 들면, ARM 및 DSP) 이 사용될 수도 있다.
전자 디바이스 (901) 는 또한 메모리 (905) 를 포함한다. 메모리 (905) 는 전자적 정보를 저장할 수 있는 임의의 전자 컴포넌트일 수 있다. 메모리 (905) 는 RAM (random access memory), ROM (read-only memory), 자기 디스크 스토리지 매체, 광학 스토리지 매체, RAM의 플래시 메모리 디바이스들, 프로세서와 함께 포함된 온보드 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들 등, 및 이들의 조합으로서 구체화될 수도 있다.
데이터 (907) 및 명령들 (909) 은 메모리 (905) 에 저장될 수도 있다. 명령들 (909) 은 본원에서 개시된 방법들을 구현하기 위해 프로세서 (903) 에 의해 실행될 수도 있다. 명령들 (909) 의 실행은 메모리 (905) 에 저장된 데이터 (907) 의 사용을 수반할 수도 있다. 프로세서 (903) 가 명령들 (909) 을 수행하면, 명령들의 여러 부분들 (909a) 이 프로세서 (903) 로 로딩되고, 데이터의 여러 조각들이 프로세서 (903) 로 로딩될 수도 있다.
전자 디바이스 (901) 는, 전자 디바이스 (901) 와의 신호들의 송수신을 가능하게 하는 송신기 (911) 및 수신기 (913) 를 포함할 수도 있다. 송신기 (911) 및 수신기 (913) 는 총체적으로 트랜시버 (915) 로 칭해질 수도 있다. 안테나 (917) 가 트랜시버 (915) 에 전기적으로 커플링될 수도 있다. 전자 디바이스 (901) 는 (도시되지 않은) 복수의 송신기들, 복수의 수신기들, 복수의 트랜시버들 및/또는 추가 안테나들을 또한 포함할 수도 있다.
전자 디바이스 (901) 의 여러 컴포넌트들은 하나 이상의 버스들에 의해 함께 커플링될 수도 있는데, 상기 버스들은 파워 버스, 제어 신호 버스, 상태 신호 버스, 데이터 버스 등을 포함할 수도 있다. 명확화를 위해, 여러 버스들은 도 9에서 버스 시스템 (921) 으로서 도시된다.
본원에서 설명된 기술들은 직교 다중화 스킴에 기초한 통신 시스템들을 포함하여 다양한 통신 시스템들에 대해 사용될 수도 있다. 이러한 통신 시스템들의 실시형태들은 OFDMA (Orthogonal Frequency Division Multiple Access) 시스템들, SC-FDMA (Single-Carrier Frequency Division Multiple Access) 시스템들, 등을 포함한다. OFDMA 시스템은 OFDM (orthogonal frequency division multiplexing) 을 활용하는데, 이것은 전체 시스템 대역폭을 복수의 직교 서브캐리어들로 분할하는 변조 기술이다. 이들 서브캐리어들은 톤들, 빈들 등으로 또한 칭해질 수도 있다. OFDM을 통해, 각각의 서브 캐리어는 데이터와 함께 독립적으로 변조된다. SC-FDMA 시스템은 시스템 대역폭에 걸쳐 분배된 서브캐리어들 상에서 전송되는 인터리브된 FDMA (interleaved FDMA; IFDMA), 인접한 서브캐리어들의 블록 상에서 전송되는 로컬화된 FDMA (localized FDMA; LFDMA), 또는 인접한 서브캐리어들의 복수의 블록들 상에서 전송되는 향상된 FDMA (enhanced FDMA; EFDMA) 을 활용할 수도 있다. 일반적으로, 변조 심볼들은 OFDM에 의해 주파수 도메인에서 전송되고 SC-FDMA에 의해 시간 도메인에서 전송된다.
용어 "결정하는"은 다양한 동작들을 포괄하며, 따라서, "결정하는"은 계산하는, 컴퓨팅, 프로세싱, 유도하는, 조사하는, 찾아보는 (예를 들면, 테이블, 데이터베이스 또는 다른 데이터 구조에서 찾아 보는), 확인하는 등을 포함할 수 있다. 또한, "결정하는"은 수신하는 (예를 들면, 정보를 수신하는), 액세스하는 (메모리의 데이터에 액세스하는) 등을 포함할 수 있다. 또한, "결정하는"은 해결하는, 선택하는, 고르는, 확립하는 등을 포함할 수 있다.
어구 "기초하여"는, 명시적으로 특정되지 않는 한, "~에만 기초하여"를 의미하는 것이 아니다. 다시 말하면, 어구 "기초하여"는 "~에만 기초하여"와 "~에 적어도 기초하여"의 양자를 나타낸다.
용어 "프로세서"는 범용 프로세서, 중앙 처리 유닛 (CPU), 마이크로프로세서, 디지털 신호 프로세서 (DSP), 컨트롤러, 마이크로컨트롤러, 상태 머신 등을 포괄하도록 광의적으로 해석되어야 한다. 어떤 상황하에서, "프로세서"는 주문형 반도체, 프로그래머블 로직 디바이스 (PLD), 필드 프로그래머블 게이트 어레이 (FPGA) 등을 지칭할 수도 있다. 용어 "프로세서"는 컴퓨팅 디바이스들의 조합, 예를 들면, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들의 조합, DSP 코어와 연계한 하나 이상의 마이크로프로세서들의 조합, 또는 임의의 다른 이러한 구성의 조합을 지칭할 수도 있다.
용어 "메모리"는 전자적 정보를 저장할 수 있는 임의의 전자적 컴포넌트를 포괄하도록 광의적으로 해석되어야만 한다. 용어 메모리는 여러 형태들의 프로세서 판독 가능한 매체, 예컨데 RAM (random access memory), ROM (read-only memory), 불휘발성 RAM (NVRAM; non-volatile random access memory), PROM (programmable read-only memory), EPROM (erasable programmable read-only memory), EEPROM (electrically erasable PROM), 플래시 메모리, 자기 또는 광학 데이터 스토리지, 레지스터 등을 가리킬 수도 있다. 메모리는, 프로세서가 이 메모리로부터 정보를 판독하고 이 메모리로 정보를 기록할 수 있다면, 프로세서와 전자적으로 통신하고 있다고 말해진다. 프로세서에 일체형인 메모리는 프로세서와 전자적으로 통신한다.
용어, "명령들" 및 "코드"는 임의의 형태의 컴퓨터 판독 가능한 명령문 (들) 을 포함하도록 광의적으로 해석되어야 한다. 예를 들면, "명령들" 및 "코드"의 용어들은 하나 이상의 프로그램들, 루틴들, 서브루틴들, 함수들, 프로시져들 등을 가리킬 수도 있다. "명령들" 및 "코드"들은 단일의 컴퓨터 판독 가능한 명령문 또는 많은 컴퓨터 판독 가능한 명령문을 포함할 수도 있다.
본원에서 설명된 기능들은 하드웨어에 의해 실행되는 소프트웨어 또는 펌웨어에서 구현될 수도 있다. 상기 기능들은 컴퓨터 판독가능 매체 상에 하나 이상의 명령들로서 저장될 수도 있다. 용어 "컴퓨터 판독가능 매체" 또는 "컴퓨터 프로그램 제품"은 컴퓨터 또는 프로세서에 의해 액세스될 수 있는 임의의 유형의 저장 매체를 가리킨다. 비제한적인 예로서, 이러한 컴퓨터 판독 가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 스토리지 디바이스들, 또는 요구되는 프로그램 코드를 명령들 또는 데이터 구조들의 형태로 이송 또는 저장하기 위해 사용될 수 있으며 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수도 있다. 본원에서 사용된 디스크 (disk) 와 디스크 (disc) 는, 컴팩트 디스크 (CD), 레이저 디스크, 광학 디스크, 디지털 다기능 디스크 (DVD), 플로피디스크 및 Blue-ray® 를 포함하며, 여기서 디스크 (disk) 는 통상 자기적으로 데이터를 재생하고, 디스크 (disc) 는 레이저를 이용하여 광학적으로 데이터를 재생한다.
본원에서 개시된 방법들은 상술된 방법을 달성하기 위한 하나 이상의 단계들 또는 액션들을 포함한다. 방법의 단계들 및/또는 행위들은 청구범위의 범위를 벗어나지 않으면서 상호 교환될 수도 있다. 다시 말하면, 설명되고 있는 방법의 적절한 동작에 단계 또는 행위들의 특정 순서가 필요하지 않는 한, 특정 단계들 및/또는 행위들의 순서 및/또는 사용은 청구범위의 범위를 벗어나지 않으면서 수정될 수도 있다.
또한, 도 4 및 도 5에서 도시된 것들과 같이, 본원에서 설명된 방법들 및 기술들을 수행하기 위한 모듈들 및/또는 다른 적절한 수단들은 다운로드될 수 있고 및/또는 디바이스에 의해 다르게 획득될 수도 있음을 주지해야 한다. 예를 들면, 본원에서 설명된 방법들을 수행하기 위한 수단의 전송을 용이하게 하기 위한 서버에 디바이스가 커플링될 수도 있다. 다르게는, 본원에서 설명된 여러 방법들은 저장 수단 (예를 들면, RAM, ROM, CD (compact disc) 또는 플로피디스크 등과 같은 물리적 저장 매체) 을 통해 제공될 수 있고, 따라서, 저장 수단이 디바이스에 커플링되거나 제공되면, 디바이스는 여러 방법들을 얻을 수도 있다.
하기의 특허청구범위는 상기 설명된 세세한 구성 및 컴포넌트들로 제한되는 것이 아님을 이해해야 한다. 특허청구범위의 범위를 벗어나지 않으면서, 본원에서 설명된 시스템들, 방법들 및 장치들의 배치, 동작 및 상세에서 여러 수정예들, 변경예들 및 변형예들이 행해질 수도 있다.

Claims (44)

  1. 프리엠퍼시스용으로 구성된 송신기로서,
    제 1의 종단 포인트와 제 2의 종단 포인트를 포함하는 비전류 모드 논리 전압 구동의 싱글 엔드형 종단 (single-ended-termination) 드라이버 회로부; 및
    프리엠퍼시스 신호를 수신하는 프리엠퍼시스 인코더 회로부를 포함하고,
    상기 프리엠퍼시스 인코더 회로부는:
    제 1의 n형의 금속 산화물 반도체 (n-type metal-oxide-semiconductor; NMOS) 트랜지스터 (M7); 및
    제 2의 NMOS 트랜지스터 (M8) 로서, 상기 제 1의 NMOS 트랜지스터 (M7) 와 상기 제 2의 NMOS 트랜지스터 (M8) 는 상기 제 1의 종단 포인트와 그라운드 사이에서 직렬인, 상기 제 2 의 NMOS 트랜지스터 (M8) 를 포함하는, 송신기.
  2. 제 1항에 있어서,
    상기 송신기는:
    데이터 스트림에서의 전이를 검출하고;
    소스 결정 저항을 조정하며; 그리고
    상기 조정된 소스 결정 저항으로부터 이득을 획득하는 것에 의해, 전송 라인들에서 신호 손실을 감소시키는, 송신기.
  3. 제 2항에 있어서,
    상기 이득은 고주파들로 인한 상기 전송 라인에서의 손실들을 보상하기 위해 상기 전송 라인들에 제공되는 추가 전류를 포함하는, 송신기.
  4. 제 1항에 있어서,
    상기 프리엠퍼시스 인코더 회로부는, 상기 프리엠퍼시스 신호가 디지털 하이일 때 상기 비전류 모드 논리 전압 구동의 싱글 엔드형 종단 드라이버 회로부에서의 소스 결정 저항을 감소시키는, 송신기.
  5. 제 1항에 있어서,
    상기 비전류 모드 논리 전압 구동의 싱글 엔드형 종단 드라이버 회로부에 입력되는 데이터 신호에서 전이가 검출되면 상기 프리엠퍼시스 신호는 비트 시간 동안 디지털 하이인, 송신기.
  6. 제 5항에 있어서,
    상기 프리엠퍼시스 신호는 상기 데이터 신호와 상기 데이터 신호의 지연된 버전의 XOR 조합인, 송신기.
  7. 제 1항에 있어서,
    상기 프리엠퍼시스 인코더 회로부는:
    제 1의 AND 게이트로서, 상기 제 1의 AND 게이트는 제 1의 입력 신호와 상기 프리엠퍼시스 신호를 수신하고, 상기 제 1의 AND 게이트의 출력은 상기 제 1의 NMOS 트랜지스터 (M7) 의 게이트에 접속되는, 상기 제 1의 AND 게이트를 더 포함하는, 송신기.
  8. 제 7항에 있어서,
    상기 제 1의 NMOS 트랜지스터 (M7) 와 상기 제 2의 NMOS 트랜지스터 (M8) 의 상기 직렬 조합은 50옴의 저항을 갖는, 송신기.
  9. 제 7항에 있어서,
    상기 제 1의 입력 신호와 상기 프리엠퍼시스 신호 양자가 디지털 하이일 때 상기 제 1의 AND 게이트는 상기 제 1의 NMOS 트랜지스터 (M7) 를 턴온시키고, 상기 제 1의 NMOS 트랜지스터 (M7) 가 턴온되면 상기 제 1의 종단 포인트에 대한 소스 결정 저항은 감소되는, 송신기.
  10. 제 9항에 있어서,
    감소된 소스 결정 저항은 상기 제 1의 종단 포인트의 출력에서 이득을 생성하는, 송신기.
  11. 제 7항에 있어서,
    상기 프리엠퍼시스 인코더 회로부는:
    제 3의 NMOS 트랜지스터 (M9);
    제 4의 NMOS 트랜지스터 (M10) 로서, 상기 제 3의 NMOS 트랜지스터 (M9) 와 상기 제 4의 NMOS 트랜지스터 (M10) 는 상기 제 2의 종단 포인트와 그라운드 사이에서 직렬인, 상기 제 4의 NMOS 트랜지스터 (M10) ; 및
    제 2의 AND 게이트로서, 상기 제 2의 AND 게이트는 제 2의 입력 신호 및 상기 프리엠퍼시스 신호를 수신하고, 상기 제 3의 NMOS 트랜지스터 (M9) 가 턴온되면 상기 제 2의 종단 포인트에 대한 소스 결정 저항은 감소되는, 상기 제 2의 AND 게이트를 더 포함하는, 송신기.
  12. 제 11항에 있어서,
    상기 제 3의 NMOS 트랜지스터 (M9) 와 상기 제 4의 NMOS 트랜지스터 (M10) 의 상기 직렬 조합은 50옴의 저항을 갖는, 송신기.
  13. 제 11항에 있어서,
    상기 제 1의 입력 신호와 상기 제 2의 입력 신호는 서로 180도 위상 시프트된 차동 입력 신호들인, 송신기.
  14. 제 1항에 있어서,
    상기 제 1의 종단 포인트와 상기 제 2의 종단 포인트는 서로 180도 위상 시프트된 차동 출력 신호들을 출력하는, 송신기.
  15. 제 1항에 있어서,
    상기 비전류 모드 논리 전압 구동의 싱글 엔드형 종단 드라이버 회로부는:
    제 1의 n형의 금속 산화물 반도체 (NMOS) 트랜지스터 (M1);
    제 2의 NMOS 트랜지스터 (M2);
    제 3의 NMOS 트랜지스터 (M3);
    제 4의 NMOS 트랜지스터 (M4);
    제 5의 NMOS 트랜지스터 (M5) 로서, 상기 제 3의 NMOS 트랜지스터 (M3) 와 상기 제 5의 NMOS 트랜지스터 (M5) 는 상기 제 1의 종단 포인트와 그라운드 사이에서 직렬인, 상기 제 5의 NMOS 트랜지스터 (M5); 및
    제 6의 NMOS 트랜지스터 (M6) 로서, 상기 제 4의 NMOS 트랜지스터 (M4) 와 상기 제 6의 NMOS 트랜지스터 (M6) 는 상기 제 2의 종단 포인트와 그라운드 사이에서 직렬인, 상기 제 6의 NMOS 트랜지스터 (M6) 를 포함하는, 송신기.
  16. 제 15항에 있어서,
    상기 제 3의 NMOS 트랜지스터 (M3) 와 상기 제 5의 NMOS 트랜지스터 (M5) 의 상기 직렬 조합은 50옴의 저항을 가지며, 상기 제 4의 NMOS 트랜지스터 (M4) 와 상기 제 6의 NMOS 트랜지스터 (M6) 의 상기 직렬 조합은 50옴의 저항을 갖는, 송신기.
  17. 제 15항에 있어서,
    상기 비전류 모드 논리 전압 구동의 싱글 엔드형 종단 드라이버 회로부는:
    제 1의 AND 게이트로서, 상기 제 1의 AND 게이트는 제 1의 입력 신호와 디지털 하이 신호를 수신하고, 상기 제 1의 NMOS 트랜지스터 (M1) 의 소스는 상기 제 1의 종단 포인트에 접속되고, 상기 제 1의 NMOS 트랜지스터 (M1) 의 드레인은 소스 전압에 접속되며, 상기 제 1의 AND 게이트의 출력은 상기 제 1의 NMOS 트랜지스터 (M1) 의 게이트와 상기 제 4의 NMOS 트랜지스터 (M4) 의 게이트에 접속되는, 상기 제 1의 AND 게이트; 및
    제 2의 AND 게이트로서, 상기 제 2의 AND 게이트는 제 2의 입력 신호와 디지털 하이 신호를 수신하고, 상기 제 2의 NMOS 트랜지스터 (M2) 의 소스는 상기 제 2의 종단 포인트에 접속되고, 상기 제 2의 NMOS 트랜지스터 (M2) 의 드레인은 상기 소스 전압에 접속되며, 상기 제 2의 AND 게이트의 출력은 상기 제 2의 NMOS 트랜지스터 (M2) 의 게이트와 상기 제 3의 NMOS 트랜지스터 (M3) 의 게이트에 접속되는, 상기 제 2의 AND 게이트 (M2) 를 더 포함하는, 송신기.
  18. 송신기에 의해 전송 라인에서 신호 손실을 감소시키는 방법으로서,
    데이터 스트림에서의 전이를 검출하는 단계;
    소스 결정 저항을 조정하는 단계; 및
    상기 조정된 소스 결정 저항으로부터 이득을 획득하는 단계를 포함하고,
    상기 송신기는:
    제 1의 종단 포인트와 제 2의 종단 포인트를 포함하는 비전류 모드 논리 전압 구동의 싱글 엔드형 종단 드라이버 회로부; 및
    프리엠퍼시스 신호를 수신하는 프리엠퍼시스 인코더 회로부를 포함하고,
    상기 프리엠퍼시스 인코더 회로부는:
    제 1의 n형의 금속 산화물 반도체 (n-type metal-oxide-semiconductor; NMOS) 트랜지스터 (M7); 및
    제 2의 NMOS 트랜지스터 (M8)로서, 상기 제 1의 NMOS 트랜지스터 (M7) 와 상기 제 2의 NMOS 트랜지스터 (M8) 는 상기 제 1의 종단 포인트와 그라운드 사이에서 직렬인, 상기 제 2의 NMOS 트랜지스터 (M8) 를 포함하는, 전송 라인에서 신호 손실을 감소시키는 방법.
  19. 제 18항에 있어서,
    상기 소스 결정 저항을 조정하는 단계는 상기 프리앰퍼시스 인코더 회로부 내의 적어도 하나 이상의 트랜지스터를 턴온시키는 단계를 포함하고, 상기 소스 결정 저항은 출력 노드와 그라운드 사이의 저항인, 전송 라인에서 신호 손실을 감소시키는 방법.
  20. 제 19항에 있어서,
    상기 조정된 소스 결정 저항으로부터 이득을 획득하는 단계는 1비트 시간 동안 상기 출력 노드에 추가 전류를 제공하는 단계를 포함하는, 전송 라인에서 신호 손실을 감소시키는 방법.
  21. 제 20항에 있어서,
    다음 비트 시간 동안 상기 데이터 스트림에서 전이가 검출되면 상기 다음 비트 시간 동안 상기 출력 노드에 추가 전류를 제공하는 단계를 더 포함하는, 전송 라인에서 신호 손실을 감소시키는 방법.
  22. 제 20항에 있어서,
    다음 비트 시간 동안 상기 데이터 스트림에서 전이가 검출되지 않으면 상기 다음 비트 시간 동안 상기 프리앰퍼시스 인코더 회로부 내의 적어도 하나 이상의 트랜지스터를 턴오프하는 단계를 더 포함하는, 전송 라인에서 신호 손실을 감소시키는 방법.
  23. 삭제
  24. 삭제
  25. 제 18항에 있어서,
    상기 프리엠퍼시스 인코더 회로부는, 상기 프리엠퍼시스 신호가 디지털 하이일 때 상기 비전류 모드 논리 전압 구동의 싱글 엔드형 종단 드라이버 회로부에서의 소스 결정 저항을 감소시키는, 전송 라인에서 신호 손실을 감소시키는 방법.
  26. 제 18항에 있어서,
    상기 비전류 모드 논리 전압 구동의 싱글 엔드형 종단 드라이버 회로부에 입력되는 데이터 신호에서 전이가 검출되면 상기 프리엠퍼시스 신호는 비트 시간 동안 디지털 하이인, 전송 라인에서 신호 손실을 감소시키는 방법.
  27. 제 26항에 있어서,
    상기 프리엠퍼시스 신호는 상기 데이터 신호와 상기 데이터 신호의 지연된 버전의 XOR 조합인, 전송 라인에서 신호 손실을 감소시키는 방법.
  28. 제 27항에 있어서,
    상기 프리엠퍼시스 인코더 회로부는:
    제 1의 AND 게이트로서, 상기 제 1의 AND 게이트는 제 1의 입력 신호와 상기 프리엠퍼시스 신호를 수신하고, 상기 제 1의 AND 게이트의 출력은 상기 제 1의 NMOS 트랜지스터 (M7) 의 게이트에 접속되는, 상기 제 1의 AND 게이트를 더 포함하는, 전송 라인에서 신호 손실을 감소시키는 방법.
  29. 제 28항에 있어서,
    상기 제 1의 NMOS 트랜지스터 (M7) 와 상기 제 2의 NMOS 트랜지스터 (M8) 의 상기 직렬 조합은 50옴의 저항을 갖는, 전송 라인에서 신호 손실을 감소시키는 방법.
  30. 제 28항에 있어서,
    상기 제 1의 입력 신호와 상기 프리엠퍼시스 신호 양자가 디지털 하이일 때 상기 제 1의 AND 게이트는 상기 제 1의 NMOS 트랜지스터 (M7) 를 턴온시키고, 상기 제 1의 NMOS 트랜지스터 (M7) 가 턴온되면 상기 제 1의 종단 포인트에 대한 소스 결정 저항은 감소되는, 전송 라인에서 신호 손실을 감소시키는 방법.
  31. 제 30항에 있어서,
    감소된 소스 결정 저항은 상기 제 1의 종단 포인트의 출력에서 이득을 생성하는, 전송 라인에서 신호 손실을 감소시키는 방법.
  32. 제 30항에 있어서,
    상기 프리엠퍼시스 인코더 회로부는:
    제 3의 NMOS 트랜지스터 (M9);
    제 4의 NMOS 트랜지스터 (M10) 로서, 상기 제 3의 NMOS 트랜지스터 (M9) 와 상기 제 4의 NMOS 트랜지스터 (M10) 는 상기 제 2의 종단 포인트와 그라운드 사이에서 직렬인, 상기 제 4의 NMOS 트랜지스터 (M10); 및
    제 2의 AND 게이트로서, 상기 제 2의 AND 게이트는 제 2의 입력 신호 및 상기 프리엠퍼시스 신호를 수신하고, 상기 제 3의 NMOS 트랜지스터 (M9) 가 턴온되면 상기 제 2의 종단 포인트에 대한 소스 결정 저항은 감소되는, 상기 제 2의 AND 게이트를 더 포함하는, 전송 라인에서 신호 손실을 감소시키는 방법.
  33. 제 32항에 있어서,
    상기 제 3의 NMOS 트랜지스터 (M9) 와 상기 제 4의 NMOS 트랜지스터 (M10) 의 상기 직렬 조합은 50옴의 저항을 갖는, 전송 라인에서 신호 손실을 감소시키는 방법.
  34. 제 32항에 있어서,
    상기 제 1의 입력 신호와 상기 제 2의 입력 신호는 서로 180도 위상 시프트된 차동 입력 신호들인, 전송 라인에서 신호 손실을 감소시키는 방법.
  35. 제 18항에 있어서,
    상기 제 1의 종단 포인트와 상기 제 2의 종단 포인트는 서로 180도 위상 시프트된 차동 출력 신호들을 출력하는, 전송 라인에서 신호 손실을 감소시키는 방법.
  36. 제 18항에 있어서,
    상기 비전류 모드 논리 전압 구동의 싱글 엔드형 종단 드라이버 회로부는:
    제 1의 n형의 금속 산화물 반도체 (NMOS) 트랜지스터 (M1);
    제 2의 NMOS 트랜지스터 (M2);
    제 3의 NMOS 트랜지스터 (M3);
    제 4의 NMOS 트랜지스터 (M4);
    제 5의 NMOS 트랜지스터 (M5) 로서, 상기 제 3의 NMOS 트랜지스터 (M3) 와 상기 제 5의 NMOS 트랜지스터 (M5) 는 상기 제 1의 종단 포인트와 그라운드 사이에서 직렬인, 상기 제 5의 NMOS 트랜지스터 (M5); 및
    제 6의 NMOS 트랜지스터 (M6) 로서, 상기 제 4의 NMOS 트랜지스터 (M4) 와 상기 제 6의 NMOS 트랜지스터 (M6) 는 상기 제 2의 종단 포인트와 그라운드 사이에서 직렬인, 상기 제 6의 NMOS 트랜지스터 (M6) 를 포함하는, 전송 라인에서 신호 손실을 감소시키는 방법.
  37. 제 36항에 있어서,
    상기 제 3의 NMOS 트랜지스터 (M3) 와 상기 제 5의 NMOS 트랜지스터 (M5) 의 상기 직렬 조합은 50옴의 저항을 가지며, 상기 제 4의 NMOS 트랜지스터 (M4) 와 상기 제 6의 NMOS 트랜지스터 (M6) 의 상기 직렬 조합은 50옴의 저항을 갖는, 전송 라인에서 신호 손실을 감소시키는 방법.
  38. 제 36항에 있어서,
    상기 비전류 모드 논리 전압 구동의 싱글 엔드형 종단 드라이버 회로부는:
    제 1의 AND 게이트로서, 상기 제 1의 AND 게이트는 제 1의 입력 신호와 디지털 하이 신호를 수신하고, 상기 제 1의 NMOS 트랜지스터 (M1) 의 소스는 상기 제 1의 종단 포인트에 접속되고, 상기 제 1의 NMOS 트랜지스터 (M1) 의 드레인은 소스 전압에 접속되며, 상기 제 1의 AND 게이트의 출력은 상기 제 1의 NMOS 트랜지스터 (M1) 의 게이트와 상기 제 4의 NMOS 트랜지스터 (M4) 의 게이트에 접속되는, 상기 제 1의 AND 게이트; 및
    제 2의 AND 게이트로서, 상기 제 2의 AND 게이트는 제 2의 입력 신호와 디지털 하이 신호를 수신하고, 상기 제 2의 NMOS 트랜지스터 (M2) 의 소스는 상기 제 2의 종단 포인트에 접속되고, 상기 제 2의 NMOS 트랜지스터 (M2) 의 드레인은 상기 소스 전압에 접속되며, 상기 제 2의 AND 게이트의 출력은 상기 제 2의 NMOS 트랜지스터 (M2) 의 게이트와 상기 제 3의 NMOS 트랜지스터 (M3) 의 게이트에 접속되는, 상기 제 2의 AND 게이트를 더 포함하는, 전송 라인에서 신호 손실을 감소시키는 방법.
  39. 전송 라인들에서 신호 손실을 감소시키도록 구성된 전자 디바이스로서,
    데이터 스트림에서 전이를 검출하는 수단;
    소스 결정 저항을 조정하는 수단; 및
    상기 조정된 소스 결정 저항으로부터 이득을 획득하는 수단을 포함하고, 상기 전자 디바이스는 송신기를 포함하고,
    상기 송신기는:
    제 1의 종단 포인트와 제 2의 종단 포인트를 포함하는 비전류 모드 논리 전압 구동의 싱글 엔드형 종단 드라이버 회로부; 및
    프리엠퍼시스 신호를 수신하는 프리엠퍼시스 인코더 회로부를 포함하고,
    상기 프리엠퍼시스 인코더 회로부는:
    제 1의 n형의 금속 산화물 반도체 (n-type metal-oxide-semiconductor; NMOS) 트랜지스터 (M7); 및
    제 2의 NMOS 트랜지스터 (M8) 로서, 상기 제 1의 NMOS 트랜지스터 (M7) 와 상기 제 2의 NMOS 트랜지스터 (M8) 는 상기 제 1의 종단 포인트와 그라운드 사이에서 직렬인, 상기 제 2의 NMOS 트랜지스터 (M8) 를 포함하는, 전자 디바이스.
  40. 제 39항에 있어서,
    상기 소스 결정 저항을 조정하는 수단은 상기 프리앰퍼시스 인코더 회로부 내의 적어도 하나 이상의 트랜지스터를 턴온시키는 수단을 포함하고, 상기 소스 결정 저항은 출력 노드와 그라운드 사이의 저항인, 전자 디바이스.
  41. 제 40항에 있어서,
    상기 조정된 소스 결정 저항으로부터 이득을 획득하는 수단은 1비트 시간 동안 상기 출력 노드에 추가 전류를 제공하는 수단을 포함하는, 전자 디바이스.
  42. 제 41항에 있어서,
    다음 비트 시간 동안 상기 데이터 스트림에서 전이가 검출되면 상기 다음 비트 시간 동안 상기 출력 노드에 추가 전류를 제공하는 수단을 더 포함하는, 전자 디바이스.
  43. 제 41항에 있어서,
    다음 비트 시간 동안 상기 데이터 스트림에서 전이가 검출되지 않으면 상기 다음 비트 시간 동안 상기 프리앰퍼시스 인코더 회로부 내의 적어도 하나 이상의 트랜지스터를 턴오프하는 수단을 더 포함하는, 전자 디바이스.
  44. 삭제
KR1020137018184A 2010-12-14 2011-12-14 온칩 전압 구동의 싱글 엔드형 종단 드라이버들용의 프리엠퍼시스 기술 KR101554400B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/968,190 US8446168B2 (en) 2010-12-14 2010-12-14 Pre-emphasis technique for on-chip voltage-driven single-ended-termination drivers
US12/968,190 2010-12-14
PCT/US2011/064980 WO2012082944A1 (en) 2010-12-14 2011-12-14 Pre-emphasis technique for on-chip voltage-driven single-ended-termination drivers

Publications (2)

Publication Number Publication Date
KR20130113497A KR20130113497A (ko) 2013-10-15
KR101554400B1 true KR101554400B1 (ko) 2015-09-18

Family

ID=45554786

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137018184A KR101554400B1 (ko) 2010-12-14 2011-12-14 온칩 전압 구동의 싱글 엔드형 종단 드라이버들용의 프리엠퍼시스 기술

Country Status (6)

Country Link
US (1) US8446168B2 (ko)
EP (1) EP2652874B1 (ko)
JP (2) JP2014505399A (ko)
KR (1) KR101554400B1 (ko)
CN (1) CN103262420B (ko)
WO (1) WO2012082944A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013089773A1 (en) * 2011-12-16 2013-06-20 Intel Corporation Low voltage transmitter with variable output swing
CN104380676B (zh) * 2013-04-26 2017-10-24 松下知识产权经营株式会社 信号传输装置、信号传输系统、信号传输方法以及计算机装置
US9473134B2 (en) 2014-01-28 2016-10-18 Stmicroelectronics International N.V. System and method for a pre-driver circuit
US9401731B2 (en) * 2014-06-25 2016-07-26 Qualcomm Incorporated Skew control for three-phase communication
US9768774B2 (en) 2014-06-30 2017-09-19 Fujitsu Limited Impedance matching driver
US20160182257A1 (en) * 2014-12-23 2016-06-23 Intel Corporation Data rate detection to simplify retimer logic
TWI722090B (zh) * 2016-02-22 2021-03-21 日商新力股份有限公司 傳送裝置、傳送方法及通訊系統
CN107979366B (zh) * 2016-10-21 2020-11-27 中芯国际集成电路制造(上海)有限公司 差分信号发生电路及电子系统
JP2018085713A (ja) * 2016-11-17 2018-05-31 株式会社リコー Ｌｖｄｓドライバ
CN107733424A (zh) * 2017-09-08 2018-02-23 灿芯创智微电子技术（北京）有限公司 一种具有预加重功能的ddr接口电路
US10804924B2 (en) * 2019-01-24 2020-10-13 Media Tek Singapore Pte. Ltd. Systems for reducing pattern-dependent inter-symbol interference and related methods
US11128496B2 (en) * 2019-11-19 2021-09-21 Mediatek Inc. Transmitter with equalization
KR20220019347A (ko) 2020-08-10 2022-02-17 매그나칩 반도체 유한회사 전류 모드 로직 드라이버 및 이를 포함하는 전송 드라이버
CN115589231A (zh) * 2021-07-05 2023-01-10 苏州芯格微电子有限公司 一种可编程时钟控制的预加重方法
CN115333556B (zh) * 2022-08-10 2023-10-03 慷智集成电路(上海)有限公司 一种基于mipi协议的高速收发系统

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090045852A1 (en) * 2005-11-04 2009-02-19 Infineon Technologies Ag Low Voltage Differential Signalling Driver with Pre-Emphasis

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3437749B2 (ja) * 1997-10-24 2003-08-18 株式会社日立製作所 半導体集積回路
DE19919140B4 (de) * 1998-04-29 2011-03-31 National Semiconductor Corp.(N.D.Ges.D.Staates Delaware), Santa Clara Niederspannungs-Differenzsignaltreiber mit Vorverstärkerschaltung
JP3573701B2 (ja) * 2000-09-14 2004-10-06 Ｎｅｃエレクトロニクス株式会社 出力バッファ回路
US6514839B1 (en) * 2001-10-05 2003-02-04 Taiwan Semiconductor Manufacturing Company ESD implantation method in deep-submicron CMOS technology for high-voltage-tolerant applications with light-doping concentrations
JP3791498B2 (ja) * 2003-01-17 2006-06-28 日本電気株式会社 プリエンファシス機能を有する出力バッファ回路
US7203243B2 (en) * 2003-03-10 2007-04-10 Acuid Corporation (Guernsey) Limited Line driver with reduced power consumption
US7109759B2 (en) * 2003-05-23 2006-09-19 Avago Technologies Fiber Ip (Singapore) Pte.Ltd. Voltage mode current-assisted pre-emphasis driver
JP2005217999A (ja) * 2004-02-02 2005-08-11 Hitachi Ltd デジタルデータ伝送回路
US7233165B2 (en) * 2005-03-31 2007-06-19 Seiko Epson Corporation High speed driver for serial communications
WO2007013037A1 (en) * 2005-07-26 2007-02-01 Nxp B.V. High speed driver equalization
US7265587B1 (en) * 2005-07-26 2007-09-04 Altera Corporation LVDS output buffer pre-emphasis methods and apparatus
JP2007036848A (ja) * 2005-07-28 2007-02-08 Ricoh Co Ltd ドライバ回路
KR100643606B1 (ko) * 2005-08-12 2006-11-10 삼성전자주식회사 저전압 차동 신호 송신기의 프리앰퍼시스 장치 및 방법
JP4398482B2 (ja) 2007-04-09 2010-01-13 株式会社日立製作所 出力バッファ回路、信号伝送インタフェース回路および装置
JP5540479B2 (ja) * 2008-08-26 2014-07-02 株式会社リコー ドライバ回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090045852A1 (en) * 2005-11-04 2009-02-19 Infineon Technologies Ag Low Voltage Differential Signalling Driver with Pre-Emphasis

Also Published As

Publication number Publication date
EP2652874A1 (en) 2013-10-23
EP2652874B1 (en) 2019-08-14
JP2015062296A (ja) 2015-04-02
JP2014505399A (ja) 2014-02-27
JP5852212B2 (ja) 2016-02-03
US8446168B2 (en) 2013-05-21
WO2012082944A1 (en) 2012-06-21
CN103262420A (zh) 2013-08-21
KR20130113497A (ko) 2013-10-15
CN103262420B (zh) 2016-05-18
US20120146686A1 (en) 2012-06-14

Similar Documents

Publication Publication Date Title
KR101554400B1 (ko) 온칩 전압 구동의 싱글 엔드형 종단 드라이버들용의 프리엠퍼시스 기술
JP6140860B2 (ja) シングルエンド構成可能マルチモードドライバ
US10033412B2 (en) Impedance and swing control for voltage-mode driver
US8443223B2 (en) Method and system for balancing receive-side supply load
CN109565278B (zh) 电压模式驱动器的阻抗和摆幅控制
US8692574B2 (en) Methods and systems for reducing supply and termination noise
US20130278296A1 (en) Multi-Modal Communication Interface
US8198912B1 (en) Driver circuit correction arm decoupling resistance in steady state mode
US20080260049A1 (en) Serializer and deserializer
US10516556B2 (en) Transmission device, reception device, and communication system
US20230268896A1 (en) Continuous time linear equalization (ctle) feedback for tunable dc gain and mid-band correction
US10778478B2 (en) Fast-settling voltage reference generator for SERDES applications
US8508252B2 (en) Variable resistor voltage driver with self-noise compensation circuit
US8755474B2 (en) Signal conditioning by combining precursor, main, and post cursor signals without a clock signal
US20240039522A1 (en) Differential interface circuit
US11290073B1 (en) Self-biased differential transmitter
US11831153B1 (en) High-bandwidth signal driver/receiver
US10411916B1 (en) Reducing supply noise in current mode logic transmitters

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee