CN107733424A - 一种具有预加重功能的ddr接口电路 - Google Patents

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孔亮
庄志青
职春星
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Abstract

本发明属于集成电路技术领域，具体涉及一种具有预加重功能的DDR接口电路，与芯片的输出端相连，包括漏极连接电源、源极串接一个第一电阻、栅极连接第一逻辑单元的一个PMOS管，第一逻辑单元用于输出高电平1；还包括漏极串接一个第二电阻、源极连接公共端、栅极连接第二逻辑单元的一个NMOS管，第二逻辑单元用于输出低电平0；第一电阻、第二电阻串连，输出端的线路连接在第一电阻、第二电阻之间的线路上；PMOS管、第一电阻之间的电阻比值以及NMOS管、第二电阻之间的电阻比值能够对输出端的输出信号实现预加重功能。该DDR接口电路节省了电路面积，简化了电路结构，降低了芯片的成本和制造难度，DDR接口电路的信号在整个输送期间的电阻不会发生变化。

Description

一种具有预加重功能的DDR接口电路
技术领域
本发明属于集成电路技术领域，具体涉及一种具有预加重功能的DDR接口电路。
背景技术
随着DDR接口电路工作速度的越来越高，在接口电路内部增加预加重功能势在必行。预加重(Pre-emphasis)是一种在发送端对输入信号高频分量进行补偿的信号处理方式。随着信号速率的增加，信号在传输过程中受损很大，为了在接收终端能得到比较好的信号波形，就需要对受损的信号进行补偿，预加重技术的思想就是在传输线的始端增强信号的高频成分，以补偿高频分量在传输过程中的过大衰减。
基于信号完整性的考虑，DDR接口电路驱动单元的设计要考虑到线性度的问题，即，在DDR接口电路驱动单元打开时，DDR接口输出的阻抗在高低电平范围内保持一致，因此传统的DDR接口设计皆为CMOS器件串接电阻的形式来满足这一线性度的要求。随着速度的提高，开始在这一接口电路中增加预加重功能，传统方式为增加数量更多的CMOS器件(包括PMOS管、NMOS管)及其串接电阻，增加的部分通过逻辑控制，在信号上升沿、下降沿打开短暂时间，形成预加重的波形。这一方式所需面积较多，成本较高。其电路如图1所示，与第一逻辑单元3相连的PMOS管1、第一电阻2以及与第二逻辑单元6相连的NMOS管4、第二电阻5就是用于满足DDR接口的线性度一致，其中第一逻辑单元3用于输出高电平1，第二逻辑单元6用于输出低电平0；与第三逻辑单元8相连的(若干个)PMOS管1、第一电阻2以及与第四逻辑单元9相连的(若干个)NMOS管4、第二电阻5就是用于预加重功能，其中第三逻辑单元8用于输出高电平1，第四逻辑单元9用于输出低电平0。这样，连接第一逻辑单元3、第三逻辑单元8控制的PMOS管1、第一电阻2就构成了上拉驱动单元；连接第二逻辑单元6、第四逻辑单元9的NMOS管4、第二电阻5就构成了下拉驱动单元。
此外，这一传统方案存在显而易见的矛盾：通过CMOS器件与电阻按比例串接(例如17欧姆CMOS器件串接17欧姆电阻)实现高线性度，此高线性度为某一特定阻值(比如34欧姆)下的高线性度，前提为开启的CMOS器件及其电阻数量恒定。当为了实现预加重而增加CMOS器件及其电阻数量，并在信号上升下降沿打开时，此时的器件开启数量增多，此前恒定的34欧姆也因此而变化(比如变为30欧姆)，信号在整个输送期间的电阻会在30与34欧姆之间变化(见图2)。开始实现的高线性度因此而被破坏，电路的面积也随之增加。
发明内容
针对目前传统方案所存在的弊端，本发明的目的是利用CMOS器件本身的线性度的不恒定，通过减小与CMOS器件串接的电阻的阻值以及相应的增加CMOS器件的电阻的阻值(也就是调整CMOS器件以及电阻的电阻比值)来实现预加重。
为达到以上目的，本发明采用的技术方案是一种具有预加重功能的DDR接口电路，与芯片的输出端相连，其中，包括漏极连接电源、源极串接一个第一电阻、栅极连接第一逻辑单元的一个PMOS管，所述第一逻辑单元用于输出高电平1；还包括漏极串接一个第二电阻、源极连接公共端、栅极连接第二逻辑单元的一个NMOS管，所述第二逻辑单元用于输出低电平0；所述第一电阻、第二电阻串连，所述输出端的线路连接在所述第一电阻、第二电阻之间的线路上；所述PMOS管、第一电阻之间的电阻比值以及所述NMOS管、第二电阻之间的电阻比值能够对所述输出端的输出信号实现预加重功能。
进一步，所述PMOS管、第一电阻之间的电阻比值为5:1至10:1。
更进一步，所述PMOS管、第一电阻之间的电阻比值通过增加所述PMOS管的阻值、减少所述第一电阻的阻值来实现。
进一步，所述NMOS管、第二电阻之间的电阻比值为5:1至10:1。
更进一步，所述NMOS管、第二电阻之间的电阻比值通过增加所述NMOS管的阻值、减少所述第二电阻的阻值来实现。
本发明的有益效果在于：
1.减少了传统技术中需要增加的用于实现预加重功能的若干个PMOS管1、第一电阻2、NMOS管4、第二电阻5，以及与这些器件相连的第三逻辑单元8、第四逻辑单元9，因此在实现了预加重功能的前提下节省了DDR接口电路的面积，简化了DDR接口电路的结构，降低了芯片的成本和制造难度。
2.由于只包括一个PMOS管1和与之串接的一个第一电阻2，以及只包括一个NMOS管4和之串接的一个第二电阻5，因此DDR接口电路的信号在整个输送期间的电阻不会发生剧烈变化，信号的波形相对传统预加重更稳定，反射更小。
3.由于相比传统技术，本申请的第一电阻2和第二电阻5减小了电阻，因此也相应的减少了第一电阻2和第二电阻5的长度，进一步缩小了DDR接口电路的面积。
4.由于相比传统技术，本申请的PMOS管1和NMOS管4增加了电阻，因此也相应的减少了PMOS管1和NMOS管4的宽度，进一步缩小了DDR接口电路的面积。
附图说明
图1是背景技术中现有的具有预加重功能的DDR接口电路的示意图；
图2是背景技术中现有的具有预加重功能的DDR接口电路的信号差异的示意图；
图3是本发明具体实施方式中所述的一种具有预加重功能的DDR接口电路的示意图；
图中：1-PMOS管，2-第一电阻，3-第一逻辑单元，4-NMOS管，5-第二电阻，6-第二逻辑单元，7-输出端，8-第三逻辑单元，9-第四逻辑单元。
具体实施方式
下面结合附图和实施例对本发明作进一步描述。
相对于传统的DDR接口电路先实现接口单元的高线性度，而后通过增加数量更多的CMOS器件及其串接电阻并通过逻辑控制其在信号上升下降沿打开的方式来实现DDR接口电路的预加重功能，本申请提供的一种具有预加重功能的DDR接口电路，不再先实现DDR接口电路的高线性度，而后增加CMOS器件及其电阻，而是利用CMOS器件本身的线性度的不恒定，通过减小与CMOS器件串接的电阻的阻值来实现预加重。因为CMOS器件本身的工作区域分为线性区、饱和区，整体呈现类似于预加重效果的阻抗变化曲线，因此，可直接减小串接的电阻的阻值，增加CMOS器件阻值的比例来实现这一效果。由于电阻的阻值越小，其长度可做的越小，CMOS器件阻值越大，其宽度可做的越小，因此，整体面积可减小，同时实现DDR接口电路的预加重功能。
基于以上原理，如图3所示，本发明提供的一种具有预加重功能的DDR接口电路，与芯片的输出端7相连，包括一个PMOS管1、一个第一电阻2、第一逻辑单元3、一个NMOS管4、一个第二电阻5、第二逻辑单元6等组成。
PMOS管1的漏极连接电源、源极串接第一电阻2、栅极连接第一逻辑单元3，构成上拉驱动单元，第一逻辑单元3用于输出高电平1；
NMOS管4的漏极串接第二电阻5、源极连接公共端、栅极连接第二逻辑单元6，构成下拉驱动单元，第二逻辑单元6用于输出低电平0；
第一电阻2、第二电阻5串连，输出端7的线路连接在第一电阻2、第二电阻5之间的线路上。
PMOS管1、第一电阻2之间的电阻比值为5:1至10:1；NMOS管4、第二电阻5之间的电阻比值为5:1至10:1。
PMOS管1、第一电阻2之间的电阻比值通过增加PMOS管1的阻值、减少第一电阻2的阻值来实现；NMOS管4、第二电阻5之间的电阻比值通过增加NMOS管4的阻值、减少第二电阻5的阻值来实现。
PMOS管1、第一电阻2之间的电阻比值以及NMOS管4、第二电阻5之间的电阻比值能够对输出端7的输出信号实现预加重功能。
本发明所述的装置并不限于具体实施方式中所述的实施例，本领域技术人员根据本发明的技术方案得出其他的实施方式，同样属于本发明的技术创新范围。

Claims (5)

1.一种具有预加重功能的DDR接口电路，与芯片的输出端(7)相连，其特征是：包括漏极连接电源、源极串接一个第一电阻(2)、栅极连接第一逻辑单元(3)的一个PMOS管(1)，所述第一逻辑单元(3)用于输出高电平1；还包括漏极串接一个第二电阻(5)、源极连接公共端、栅极连接第二逻辑单元(6)的一个NMOS管(4)，所述第二逻辑单元(6)用于输出低电平0；所述第一电阻(2)、第二电阻(5)串连，所述输出端(7)的线路连接在所述第一电阻(2)、第二电阻(5)之间的线路上；所述PMOS管(1)、第一电阻(2)之间的电阻比值以及所述NMOS管(4)、第二电阻(5)之间的电阻比值能够对所述输出端(7)的输出信号实现预加重功能。
2.如权利要求1所述的具有预加重功能的DDR接口电路，其特征是：所述PMOS管(1)、第一电阻(2)之间的电阻比值为5:1至10:1。
3.如权利要求2所述的具有预加重功能的DDR接口电路，其特征是：所述PMOS管(1)、第一电阻(2)之间的电阻比值通过增加所述PMOS管(1)的阻值、减少所述第一电阻(2)的阻值来实现。
4.如权利要求1所述的具有预加重功能的DDR接口电路，其特征是：所述NMOS管(4)、第二电阻(5)之间的电阻比值为5:1至10:1。
5.如权利要求4所述的具有预加重功能的DDR接口电路，其特征是：所述NMOS管(4)、第二电阻(5)之间的电阻比值通过增加所述NMOS管(4)的阻值、减少所述第二电阻(5)的阻值来实现。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110995239A (zh) * 2019-10-25 2020-04-10 芯创智（北京）微电子有限公司 一种带阻抗匹配的驱动电路以及工作方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030193351A1 (en) * 2002-04-15 2003-10-16 Nec Electronics Corporation Output buffer circuit
US7215161B2 (en) * 2005-02-28 2007-05-08 Rambus Inc. Wave shaping output driver to adjust slew rate and/or pre-emphasis of an output signal
US20070252624A1 (en) * 2006-04-28 2007-11-01 Young-Soo Sohn Output driver having pre-emphasis capability
CN202998056U (zh) * 2012-12-11 2013-06-12 中兴通讯股份有限公司 一种预加重装置
CN103262420A (zh) * 2010-12-14 2013-08-21 高通股份有限公司 用于片上电压驱动的单端端头驱动器的预增强技术
CN103283148A (zh) * 2010-12-28 2013-09-04 德克萨斯仪器股份有限公司 具有预加重的电压模式驱动器
CN104102264A (zh) * 2014-06-27 2014-10-15 苏州加古尔微电子科技有限公司 一种连续时间预加重电流模驱动器
CN104716948A (zh) * 2013-12-17 2015-06-17 北京华大九天软件有限公司 高速串行数据发送端tmds信号驱动器电路
CN104935325A (zh) * 2015-06-26 2015-09-23 灿芯半导体(上海)有限公司 接口电路中的输出电路
CN105099438A (zh) * 2014-05-21 2015-11-25 爱思开海力士有限公司 半导体器件
WO2016053463A1 (en) * 2014-09-30 2016-04-07 Qualcomm Incorporated Output driver circuit with auto-equalization based on drive strength calibration
CN107094014A (zh) * 2017-06-28 2017-08-25 灿芯半导体(上海)有限公司 一种接口电路

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030193351A1 (en) * 2002-04-15 2003-10-16 Nec Electronics Corporation Output buffer circuit
US7215161B2 (en) * 2005-02-28 2007-05-08 Rambus Inc. Wave shaping output driver to adjust slew rate and/or pre-emphasis of an output signal
US20070252624A1 (en) * 2006-04-28 2007-11-01 Young-Soo Sohn Output driver having pre-emphasis capability
CN103262420A (zh) * 2010-12-14 2013-08-21 高通股份有限公司 用于片上电压驱动的单端端头驱动器的预增强技术
CN103283148A (zh) * 2010-12-28 2013-09-04 德克萨斯仪器股份有限公司 具有预加重的电压模式驱动器
CN202998056U (zh) * 2012-12-11 2013-06-12 中兴通讯股份有限公司 一种预加重装置
CN104716948A (zh) * 2013-12-17 2015-06-17 北京华大九天软件有限公司 高速串行数据发送端tmds信号驱动器电路
CN105099438A (zh) * 2014-05-21 2015-11-25 爱思开海力士有限公司 半导体器件
CN104102264A (zh) * 2014-06-27 2014-10-15 苏州加古尔微电子科技有限公司 一种连续时间预加重电流模驱动器
WO2016053463A1 (en) * 2014-09-30 2016-04-07 Qualcomm Incorporated Output driver circuit with auto-equalization based on drive strength calibration
CN104935325A (zh) * 2015-06-26 2015-09-23 灿芯半导体(上海)有限公司 接口电路中的输出电路
CN107094014A (zh) * 2017-06-28 2017-08-25 灿芯半导体(上海)有限公司 一种接口电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
W. BAE等: "A 6-to-32 Gb/s voltage-mode transmitter with scalable supply, voltage swing, and pre-emphasis in 65-nm CMOS", 《2016 IEEE ASIAN SOLID-STATE CIRCUITS CONFERENCE (A-SSCC)》 *
戴颉等: "基于SMIC40LL工艺的DDR物理层IP设计", 《中国集成电路》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110995239A (zh) * 2019-10-25 2020-04-10 芯创智（北京）微电子有限公司 一种带阻抗匹配的驱动电路以及工作方法

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