KR101522749B1 - 전자 디스플레이 유닛 및 디스플레이의 픽셀을 제어 구동하는 장치 - Google Patents

Abstract

본 발명은 디스플레이의 픽셀들을 제어 구동하는 장치에 관한 것으로, 그러한 장치는 복수의 클러스터들로 분할된 디스플레이, 디스플레이의 하나 이상의 에지에 배치되고, 픽셀 제어 구동 데이터를 출력하기 위한 하나 이상의 출력을 각각의 클러스터에 대해 갖는 하나 이상의 데이터 구동 회로, 각각의 클러스터에 할당되고, 픽셀 제어 구동 데이터를 수신하기 위한 하나 이상의 입력을 갖되, 그것이 할당된 클러스터 내의 각각의 픽셀을 수신된 픽셀 제어 구동 데이터에 의거하여 그에 상응하게 제어 구동하도록 구성된 각각의 수신 회로, 및 데이터 구동 회로의 출력을 수신 회로의 해당 입력에 연결하기 위한 각각의 도파로를 포함한다.

Description

전자 디스플레이 유닛 및 디스플레이의 픽셀을 제어 구동하는 장치{ELECTRONIC DISPLAY UNIT AND DEVICE FOR ACTUATING PIXELS OF A DISPLAY}

본 발명은 전자 디스플레이 유닛 및 디스플레이의 픽셀들을 제어 구동하는 장치, 구체적으로 고해상도 디스플레이에서, 특히 TFT 디스플레이에서 픽셀들을 고속으로 제어 구동하는 장치에 관한 것이다.

TFT 디스플레이는 선행 기술에 공지되어 있는 것이다. 그 디스플레이의 픽셀들은 통상적으로 행 라인(row line)들과 열 라인(column line)들의 매트릭스를 통해 제어 구동되고, 그에 따라 일반적으로 매트릭스 디스플레이라고 지칭되기도 한다. 그러한 매트릭스 디스플레이에서는, 항상 하나의 행이 활성화되고, 활성화된 행의 모든 픽셀들에서 열 라인들을 통해 아날로그 값들이 동시에 픽셀들에 기록된다.

하지만, 예컨대 소위 홀로그래피 디스플레이가 홀로그램들을 표현하는데 필요로 하는 바와 같이 해상도 및 화면 리프레쉬 레이트(refresh rate)가 점점 더 높아지면서, 전체적인 행 라인들과 열 라인들을 통해 제어 구동하는 그러한 종래의 디스플레이는 한계에 부딪히고 있는데, 왜냐하면 열 라인들에서 주파수가 상승한다는 것은 열 라인 및 픽셀 TFT(박막 트랜지스터; thin film transistor)들의 커패시턴스를 보다 더 짧은 간격으로 재충전하여야 한다는 것을 의미하기 때문이다. 그에 수반하여, 전력 손실도 그만큼 증가하게 된다. 추가로, 라인의 저항 및 커패시턴스에 의해 미리 정해지는 한계로부터 라인을 하나의 클록 내에 완전히 재충전하는 것이 더 이상 불가능하게 된다.

그에 대해, 다음의 예를 들기로 한다. 3840×2400 픽셀까지의 오늘날의 해상도를 갖는 통상적인 TFT 디스플레이들은 전술된 기본 원리에 따라 열 구동기(column driver)들과 행 구동기(row driver)들에 의해 제어 구동될 수 있는데, 그것은 도 1에 개략적으로 도시된 바와 같다. 도 1은 해당 픽셀 커패시턴스들(11-1, 11-2, 11-3, 11-4)을 갖고 열 라인들(12-1, 12-2)과 행 라인들(13-1, 13-2)를 통해 제어 구동되는 4개의 픽셀들(10-1, 10-2, 10-3, 10-4)을 도시하고 있다. 열 라인들은 아날로그 다중화기(14)에 의해 구동되는데, 아날로그 다중화기(14)는 하나 이상의 다중화된 해당 아날로그 입력(15)을 제공한다. 행 라인들은 행 제어 구동을 위한 소위 토큰 비트(token bit)에 의해 입력(17)을 매개로 하여 제어되는 하나 이상의 디지털 시프트 레지스터(16)를 통해 스위칭된다.

하지만, 그러한 배치는 100 ㎐를 넘는 범위의 높은 화면 리프레쉬 주파수와 함께 100백만 픽셀을 넘는 매우 높은 해상도를 갖는 향후의 디스플레이(홀로그래피 디스플레이)들에서는 상당한 단점들을 수반한다. TFT 디스플레이들의 행들의 수 또는 화면 리프레쉬 레이트가 커지면, 행 라인들과 열 라인들에 대한 제어 구동 주파수가 다음과 같이 증가한다:

[수학식 1]

제어 구동 주파수 = 화면 리프레쉬 레이트 * 행들의 수

현재 1200 행들 및 60 ㎐ 리프레쉬 레이트에서의 제어 구동 주파수가 72㎑라면, 4000 행들 및 180 ㎐ 리프레쉬 레이트에 대해서는 720 ㎑가 필요하다.

디스플레이의 크기에 따라 그에 수반되는 단점들도 증가하는데, 그것은 그에 상응하게 라인 길이도 길어지기 때문이다. 예컨대, 40 인치 디스플레이를 1/4로 나눈다면, 행 라인들의 길이는 약 400 ㎜에 달한다. 그 1/4을 4000 행들로 구성하여 180 fps로 구동하려고 한다면, 그러한 값들은 도 1에 도시된 행 라인들과 열 라인들로 이뤄진 통상의 구조에 의해서는 긴 라인들로 인해 단지 열악하게만 구현될 수 있을 뿐이다.

따라서, 선행 기술에서의 문제점은 TFT 디스플레이들에 통상적으로 사용되는 바와 같이 행 라인들과 열 라인들로 이뤄진 매트릭스에 의해 픽셀들을 제어 구동하려면 라인들의 완전한 재충전이 각각 필요하고, 그러한 재충전이 상응하게 높은 제어 구동 주파수에서는 하나의 클록 내에 구현될 수 없다는데 있다. 또한, 고속의 재충전을 필요로 함으로 인해 전력 손실이 그만큼 커지고, 그것은 전류 소비의 증가를 가져오고 발생한 열을 방출할 것을 필요로 하게 한다.

그러한 문제점은 150 ㎐의 화면 리프레쉬 레이트에서 예컨대 16000×8000의 매우 많은 수의 픽셀들을 갖는, 홀로그래피에 필요한 고해상도 디스플레이에 있어서 매우 격화되어 극히 높은 스위칭 주파수로 인해 종래와 같은 제어 구동을 하는 디스플레이를 그러한 홀로그래피 디스플레이용으로 더 이상 구현하는 것이 더 이상 불가능하게 된다.

따라서, 본 발명의 과제는 화면 리프레쉬 레이트가 높으면서도 그와 동시에 고해상도를 가능케 하는 전자 디스플레이 유닛 및 디스플레이의 개선된 제어 구동을 제공하는 것이다.

그러한 과제는 본 발명에 따라 청구항 1에 따른 디스플레이 픽셀 제어 장치 및 청구항 17에 따른 전자 디스플레이 장치에 의해 해결된다. 종속 청구항들에는 본 발명의 바람직한 부가의 구성들이 정의되어 있다.

디스플레이의 픽셀들을 제어 구동하는 본 발명에 따른 장치는 복수의 클러스터(cluster)들로 분할된 디스플레이, 디스플레이의 하나 이상의 에지에 배치되고, 픽셀 제어 구동 데이터를 출력하기 위한 하나 이상의 출력을 각각의 클러스터에 대해 갖는 하나 이상의 데이터 구동 회로, 각각의 클러스터에 할당되고, 픽셀 제어 구동 데이터를 수신하기 위한 하나 이상의 입력을 갖되, 그것이 할당된 클러스터 내의 각각의 픽셀을 수신된 픽셀 제어 구동 데이터에 의거하여 그에 상응하게 제어 구동하도록 구성된 각각의 수신 회로, 및 데이터 구동 회로의 출력을 수신 회로의 해당 입력에 연결하기 위한 각각의 도파로를 포함한다.

클러스터로 분할된 디스플레이를 사용하고, 해당 클러스터에 대해 데이터 구동 회로와 수신 회로 사이에 접속되는 도파로들을 사용함으로써, 전체의 행 라인들과 열 라인들을 정적 상태(static state)로 완전히 재충전할 필요가 없게 되는데, 그것은 데이터가 도파로의 처음부터 끝까지 임펄스에 의해 전송되어 훨씬 더 높은 스위칭 주파수가 구현될 수 있고, 그에 의해 디스플레이가 현저히 더 높은 해상도 및 화면 리프레쉬 레이트로 제어 구동될 수 있기 때문이다.

본 발명의 일 양태에 따르면, 부분 디스플레이로도 지칭되는 클러스터 내에서 도파로를 통해 수신된 픽셀 제어 구동 데이터가 국부적인 행 라인들과 열 라인들로 이뤄진 매트릭스에 의해 개별 픽셀들에 분포되어 그에 상응하게 전체의 디스플레이에 비해 더 적은 행들이 제어 구동될 수 있고, 동일한 제어 구동 주파수에서도 더 높은 화면 리프레쉬 레이트가 얻어지게 된다.

본 발명의 또 다른 양태에 따르면, 수신 회로의 트랜지스터들이 p-Si(폴리실리콘)로 구현되어 해당 클러스터의 픽셀 트랜지스터들 사이에 분포된다. p-Si 기술로 고속 박막 트랜지스터를 적용함으로써, 픽셀들이 그에 도달된 픽셀 제어 구동 데이터에 따라 높은 주파수로 제어 구동될 수 있고, 그것은 다시 높은 화면 리프레쉬 레이트를 가능케 한다. 트랜지스터들을 클러스터에 가능한 한 균일하게 분포시킴으로써, 디스플레이의 밝기가 제약을 받지 않게 된다.

본 발명은 화면 리프레쉬 레이트가 높으면서도 그와 동시에 고해상도를 가능케 하는 전자 디스플레이 유닛 및 디스플레이의 개선된 제어 구동 장치를 제공한다. 클러스터로 분할된 디스플레이를 사용하고, 해당 클러스터에 대해 데이터 구동 회로와 수신 회로 사이에 접속되는 도파로들을 사용함으로써, 데이터가 도파로의 처음부터 끝까지 임펄스에 의해 전송되어 훨씬 더 높은 스위칭 주파수가 구현될 수 있고, 그에 의해 디스플레이가 현저히 더 높은 해상도 및 화면 리프레쉬 레이트로 제어 구동될 수 있다.

본 발명의 또 다른 실시예들을 첨부 도면들에 의거하여 설명하기로 한다. 첨부 도면들 중에서,
도 1은 선행 기술에 따라 디스플레이의 픽셀들을 제어 구동하는 것에 대한 부분 회로도이고;
도 2는 본 발명의 실시 형태에 따라 디스플레이 상의 픽셀들을 제어 구동하는 것을 간략화하여 개략적으로 나타낸 부분도이며;
도 3a는 본 발명의 실시 형태에 따라 도파로를 마이크로-스트립 도체(microstrip conductor)로서 구성하는 것을 나타낸 도면이고;
도 3b는 본 발명의 다른 실시 형태에 따라 도파로를 차동 마이크로-스트립 도체 쌍(differential microstrip conductor pair)으로서 구성하는 것을 나타낸 도면이다.

도 2는 패널(210) 상의 픽셀들(225-1, 225-2, …, 225-n)을 제어 구동하는 장치를 구비한 TFT 디스플레이(200)의 간략화된 부분 개략도를 나타낸 것이다. 본 발명의 실시 형태에 따르면, 디스플레이는 복수의 부분 디스플레이들, 소위 클러스터들로 분할되는데, 도 2에 도시된 부분도에서는 알아보기 쉽게 하기 위해 단지 4개의 클러스터들(220-1, 220-2, 220-3, 220-4)만이 도시되어 있다. 당업자에게 자명한 바와 같이, 전체의 TFT 디스플레이는 전형적으로 훨씬 더 많은 클러스터들로 분할된다. 전체의 디스플레이 내에서 클러스터의 크기(클러스터당 픽셀 수)를 산정하고, 그에 따라 클러스터들의 수도 산정하는 것은 본 발명의 설명의 다른 부분에서 주어질 것이다. 도 2의 클러스터들(220-1, 220-2, 220-3, 220-4)은 좀더 알아보기 쉽게 하기 위해 단지 4×4 픽셀의 크기만을 갖는 것으로 한다. 하지만, 클러스터는 통상적으로 더 많은 픽셀들을 갖고, 예컨대 64×64 픽셀의 크기를 갖는 것이 바람직하다. 아울러, 화면 리프레쉬 레이트 및 해상도에 의존하여 클러스터가 10×10 내지 400×400 픽셀의 범위 내에 있는 픽셀 크기 또는 바람직하게는 그 이상의 픽셀 크기를 갖는 실시 형태들도 바람직하다. 또 다른 실시 형태에 따르면, 클러스터 내의 픽셀들은 정사각형이 아니라 직사각형, 다각형, 또는 벌집 형태로 배치된다.

TFT 디스플레이의 에지에, 도 2에서는 상부 에지에 데이터 구동 회로들이 배치되는데, 그 중에서 픽셀 제어 구동 데이터의 수신을 위한 입력을 각각 갖는 데이터 구동 회로들(230-1, 230-2)이 도 2에 도시되어 있다. 일 실시 형태에 따르면, 데이터 구동 회로들의 그러한 입력은 1 GBit/s의 데이터 속도로 구동될 수 있는 LVDS 입력이다. 데이터 구동 회로들은 COG(칩 온 글라스: chip on glass) 기술로 디스플레이 상에 IC들로서 구성되어 거기에서 직접 패널 상에 구현된다.

디스플레이의 데이터 구동 회로들은 각각의 클러스터에 대해 픽셀 제어 구동 데이터의 출력을 위한 하나 이상의 출력을 갖는다. 도 2의 실시예에서는, 각각의 클러스터에 대해 하나의 출력을 각각 갖고, 그에 따라 데이터 구동 회로(230-1)는 그 4개의 출력들에 의해 4개의 클러스터들, 즉 클러스터들(220-1, 220-2) 및 그 아래에 배치된 2개의 또 다른 클러스터들(도 2의 부분도에서는 도시를 생략)의 픽셀들을 제어 구동한다.

각각의 클러스터에는 픽셀 제어 구동 데이터의 입력을 위한 하나 이상의 입력을 갖는 수신 회로가 할당된다. 도 2에 따른 실시예에서는, 클러스터(220-1)에 수신 회로(240-1)가 할당되고, 클러스터(220-2)에 수신 회로(240-2)가 할당되며, 클러스터(220-3)에 수신 회로(240-3)가 할당되고, 클러스터(220-4)에 수신 회로(240-4)가 할당되며, 기타 등등 그와 같이 할당된다. 여기서, 수신 회로들의 트랜지스터들은 p-Si 기술로 구성되고 각각의 클러스터에 가능한 한 균일하게 분포되어 디스플레이에 걸친 밝기 손실이 나타나지 않거나 단지 적은 밝기 손실만이 나타날 수 있도록 것이 바람직하다. 수신 회로는 그것이 할당된 클러스터 내의 각각의 픽셀을 해당 데이터 구동 회로로부터 수신된 픽셀 제어 구동 데이터에 의거하여 그에 상응하게 제어 구동하도록 구성된다. 도 2의 실시예에서는, 그것이 클러스터(240-1)에 대해서는 국부적인 행 라인들과 열 라인들(245-1, 250-1)을 통해 이뤄지고, 다른 클러스터에 대해서도 그에 상응하게 이뤄지며, 그에 따라 클러스터 내의 모든 픽셀들이 해당 수신 회로에 의해 제어 구동될 수 있게 된다. 행 라인들과 열 라인들을 통해 픽셀들을 제어 구동하는 원리는 도 1에 도시된 바와 같이 선행 기술에서 이미 공지되어 있는 것이므로, 여기서 그에 관해 더 상세히 설명하지는 않기로 한다. 그 경우, 본 발명에서의 국부적인 행 라인들과 열 라인의 구동은 바깥에 있는 데이터 구동 회로들을 통해서가 아니라 각각의 클러스터에 있는 수신 회로를 통해 이뤄진다. 능동 매트릭스 디스플레이(passive matrix display)를 사용할 경우, 국부적인 행 라인들과 열 라인들은 해당 픽셀들의 교차점에 원하는 전기장이 발생하도록 역시 각각의 클러스터의 수신 회로에 의해 활성화된다.

데이터 구동 회로의 출력들은 도파로를 통해 수신 회로의 해당 입력에 연결되고, 그에 따라 데이터 구동 회로의 출력과 수신 회로의 입력 사이에 접속되는 도파로 연결이 생기게 된다. 수신 회로는 입력의 배후에 도파로를 접속하여 픽셀 제어 구동 데이터를 수신하는 수신부와, 픽셀 제어 구동 데이터를 행 정보 및 열 정보에 관해 디코딩하여 그에 상응하게 국부적인 행 라인들과 열 라인들을 구동하는 디코딩 및 구동부를 포함한다. 도 12의 실시예에서는, 도파로(260-1)가 데이터 구동 회로(230-1)를 수신 회로(240-1)에 연결하고, 도파로(260-2)가 데이터 구동 회로(230-1)를 수신 회로(240-2)에 연결하며, 도파로(260-3)가 데이터 구동 회로(230-2)를 수신 회로(240-3)에 연결하고, 도파로(260-4)가 데이터 구동 회로(230-2)를 수신 회로(240-4)에 연결한다. 데이터 구동 회로들(230-1, 230-2)로부터 나오는 2개씩의 또 다른 도파로들(260-5, 260-6, 260-7, 260-8)은 도 1에 도시된 부분도에는 나타나 있지 않은 클러스터들의 수신 회로들로 이어진다. 도 2에 도시된 도파로들은 일 실시 형태에 따라 25 MBit/s로 데이터를 전송할 수 있는 차동 도파로로서 도시되어 있다.

일 실시 형태에 따라 픽셀 제어 구동 데이터를 전송하기 위한 도파로가 클러스터의 데이터 구동 회로와 수신 회로 사이에 여러 개 마련되면, 전송 속도도 그에 상응하게 배가될 수 있다. 그것은 제어 구동할 픽셀들이 많은 매우 큰 클러스터가 선택되고 도파로들을 배치하는데 충분한 픽셀 열들이 클러스터에 제공되어 복수의 도파로들, 예컨대 2개, 3개, 4개, 또는 그보다도 많은 도파로들이 클러스터의 제어 구동에 병렬로 사용되는 경우에 바람직할 수 있다. 또 다른 실시 형태에 따르면, 클러스터들이 매우 크고 그 클러스터들을 위한 도파로들이 많을 경우에 픽셀 제어 구동 데이터를 2개 이상씩의 도파로들을 통해 수신하여 각각의 클러스터의 픽셀들의 일부를 제어 구동하기 위한 복수의 도파로들을 클러스터들에 걸쳐 분포시키는 것도 또한 바람직하다.

픽셀 제어구동 데이터를 데이터 구동 회로로부터 패널을 거쳐 각각의 클러스터의 수신 회로까지 전송하기 위한 라인은 도파로로서 구성되는 것이 바람직한데, 왜냐하면 그럼으로써 전체의 라인에 전위를 완전히 재충전할 필요가 없이, 그에 따라 높은 주파수로 신호를 전송할 수 있기 때문이다.

하지만, 도파로는 통상의 행 라인들 또는 열 라인들로서 당장 사용될 수 있는 것이 아닌데, 그것은 그렇게 하기 위해서는 라인의 매우 많은 트랜지스터들이 구동되어야 하고, 그로 인해 특성 임피던스(characteristic impedance)가 불균일해지기 때문이다. 그러한 이유로, 라인의 단부에 단 하나의 수신기, 즉 수신 회로의 하나의 입력이 위치하는 것이 바람직하다. 따라서, 본 발명에 따르면, 디스플레이를 클러스터들로 분할하고, 데이터를 하나 이상씩의 도파로를 통해 패널 에지에 있는 데이터 구동 회로로부터 클러스터까지 직접 전송하는 것이 바람직하다. 클러스터 내에서는, 수신 회로의 수신부가 데이터를 수신하여 그것을 디코딩 및 구동부에 전달하고, 이어서 그 디코딩 및 구동부는 데이터를 역-직렬화(deserialization)하여 국부적인 행 라인들과 열 라인들을 통해 그 클러스터의 개별 픽셀들에 재분포시킨다. 대안적으로, 수신 회로의 디코딩 및 구동부는 각각의 픽셀을 직접 제어 구동한다.

도파로로서의 라인의 구조는 전체의 라인 길이에 걸쳐 거의 일정한 특성 임피던스가 나타나도록 선택되는 것이 바람직하다. 그 경우, 라인의 입력에 도입된 임펄스는 반사 없이 라인을 따라 진행한다.

또한, 도파로는 단부에서 특성 임피던스에 해당하는 저항에 추가로 접속되어 거기에서도 역시 반사가 이뤄지지 않도록 하는 것이 바람직하다. 그 대신, 임펄스의 에너지는 종단 저항(terminating resistor)에 흡수된다. 일 실시 형태에 따르면, 그러한 종단 저항은 수신 회로의 수신부에 통합된다.

도파로들을 사용하는 것은 신호를 처음부터 끝까지 전송하기 위해 더 이상 전체의 라인을 정적 레벨로 재충전할 필요가 없고, 그 대신 광 도파로에서나 무선 전송의 경우에서와 같이 임펄스가 송신기(데이터 구동 회로의 출력)로부터 수신기(수신 회로의 입력)까지의 방향으로 전송된다는 이점을 갖는다.

도파로의 그러한 구조로부터, 결과적으로 라인 길이에 비례하는 감쇠(입력과 출력에서의 신호 진폭들의 비)와 광속에 비해 상대적으로 감소한 전파 속도가 주어진다. 그러한 속도에 의해, 결과적으로 라인 길이에 의존하는 신호 전파 지연이 생기게 된다. 더 이상 전체의 라인을 정적 레벨로 되게 할 필요가 없기 때문에, 구동 전력을 적게 하고 데이터 속도를 높게 하는 것이 가능하다.

도 3a 및 도 3b에는, 도파로의 가능한 실시 형태들이 도시되어 있다. 도 3a는 절연 접지면(320) 위에 라인(310)을 갖는 마이크로-스트립 도체(싱글 마이크로-스트립)로서의 도파로의 실시 형태를 나타낸 것이다. 도 3b는 접지면(340) 위에 서로 작은 간격을 둔 2개의 차동 라인들(330, 335)을 갖는 차동 마이크로-스트립 도체 쌍(에지-커플링된 대칭 마이크로-스트립)으로서의 도파로의 실시 형태를 나타낸 것이다.

데이터 전송을 위해 각각 재충전되는 통상의 라인들에 비해 본 발명에 따른 도파로들을 사용할 경우에는 특히 무엇보다도 다음의 이점들이 주어진다: 현저히 높은 데이터 속도와 낮은 구동 전력 및 그에 따른 적은 전력 손실과 열 발생. 수신 회로의 트랜지스터들은 p-Si 기술로 구성되어 각각의 클러스터에 걸쳐 분포되는 것이 바람직하다. TFT에 사용될 수 있는 CGS와 같은 매우 우수한 폴리실리콘 재료들(p-Si)에서 그에 의해 현재 얻어질 수 있는 스위칭 속도는 순간적으로 단지 약 25 ㎒까지의 주파수만을 허용한다. 하지만, 좀더 빠른 스위칭 주파수를 갖는 TFT용 반도체 재료가 개발된다면, 라인당 데이터 속도가 훨씬 더 상승할 수 있을 것이다.

차동 라인 쌍을 갖는 타입은 LVDS, DVI, PCle와 같은 표준들에 적용되고, 간섭의 방사 및 접속이 작은 것을 그 특징으로 한다. 그럼으로써, 전압 진동(voltage swing)이 300...800 ㎷의 범위로 떨어질 수 있고, 그 결과 전력 소비가 매우 작아지게 된다.

데이터 구동 회로로부터 수신 회로까지의 라인들을 도파로로서 구성하는 것의 또 다른 독특성은 수신 회로에서의 데이터 수신을 동기화하는데 하나의 클록이 필요하다는데 있다. 그 때문에, 일 실시 형태에 따르면, 데이터 구동 회로와 수신 회로에 동기 클록 신호를 제공하기 위한 하나 이상의 클록 라인이 마련된다. 그와 관련하여, 클러스터당 하나씩의 도파로가 클록 라인으로서 구성되는 것이 바람직하다.

또 다른 실시 형태에 따르면, 데이터 구동 회로는 픽셀 제어 구동 데이터에 클록을 임베드하도록 구성되고, 수신 회로는 그 클록을 회복하도록 구성된다.

픽셀 제어 구동 데이터의 전달은 원칙적으로 아날로그 값들로뿐만 아니라 비트-직렬 데이터로 수행될 수 있다. 일 실시 형태에 따르면, 데이터 구동 회로는 픽셀 제어 구동 데이터를 아날로그 데이터로서 도파로를 통해 수신 회로들에 각각 전송하도록 구성된다. 그와 관련하여, 데이터 구동 회로의 아날로그 값들의 레벨은 라인 길이에 의해 발생하는 감쇠의 크기만큼 높여져서 디스플레이의 어디에서나 픽셀들에 정확한 값들이 기록되도록 하는 것이 바람직하다.

또 다른 실시 형태에 따르면, 데이터 구동 회로는 픽셀 제어 구동 데이터를 비트-직렬 디지털 데이터로서 도파로를 통해 수신 회로들에 각각 전송하도록 구성된다. 다시, 수신 회로들은 수신된 픽셀 제어 구동 데이터를 픽셀의 제어 구동을 위해 역-직렬화하도록 구성된다. 송신기(데이터 구동 회로)에서의 직렬화 및 수신기(수신 회로)에서의 역-직렬화에 동일한 클록이 필요하기 때문에, 클록은 별도의 라인들을 통해 제공되거나, 아니면 예컨대 8/10 코딩에 의해 데이터 스트립에 임베드되는 것이 바람직하다.

또 다른 실시 형태에 따르면, 수신 회로에 D/A 변환기가 통합되어 클러스터에서 수신된 픽셀 제어 구동 데이터가 수신 회로에 의해 디지털/아날로그(D/A) 변환되도록 한다.

그럼으로써, 픽셀 제어 구동 데이터의 D/A 변환이 데이터 구동 회로로부터 수신 회로로 이전되어 픽셀 제어 구동 데이터가 수신 회로까지 디지털 데이터로서 전송되는 것이 구현되게 된다. D/A 변환은 TFT의 픽셀 제어 구동이 아날로그 방식으로 이뤄질 경우에 필요하다.

도 2에 도시된 라인 쌍들 이외에, 접지 라인들, 구동 전압 라인들, 및 경우에 따라서는 전송 클록 라인들도 추가로 개별적인 계산 유닛들로 유도하여야 한다.

개별 마이크로-스트립 라인 및 차동 마이크로-스트립 쌍에 대한 도파로 파라미터를 산정하는 것과 관련하여, 다음의 정보를 각각 예시하기로 하는데, 다만 그 정보는 어떤 식으로도 보호 범위에 대해 제한적으로 해석되어서는 안 된다.

개별 마이크로-스트립 라인(접지면 위의 라인):

라인 폭: 15 ㎛

라인들의 두께: 5 ㎛ CU

20 ㎛ 간격을 둔 접지면, 상대 유전 상수가 4인 유전체

인접 라인들 사이의 간격: 35 ㎛

25 ㎒에 대해 계산된 특성 임피던스: 75 ohm

감쇠: 0.008 ㏈/㎜(200 ㎜에서 1.6 ㏈)

차동 마이크로-스트립 쌍:

개별 마이크로-스트립 라인(접지면 위의 라인):

라인 폭: 10 ㎛

라인들의 두께: 3 ㎛ CU

0.25 ㎜ 간격을 둔 접지면, 상대 유전 상수가 4인 유전체

1쌍의 라인들 사이의 간격: 10 ㎛

인접 쌍들의 라인들 사이의 간격: 30 ㎛

25 ㎒에 대해 계산된 특성 임피던스: 136 ohm

감쇠(기수 모드): 0.0173 ㏈/㎜(200 ㎜에서 3.46 ㏈)

패널 및 그 위에서 진행하는 도파로의 크기를 결정할 때에는, 도파로들 사이에서 크로스토크를 방지하는데 유의하여야 하는데, 그 때문에 2개의 개별 라인들 또는 라인 쌍은 접지면에 대한 간격(h), 폭(w), 및 쌍들에서의 간격(s)보다 훨씬 더 큰 상호 간격을 가져야 하는바, 그에 관해서는 도 3a 및 도 3b를 참조하면 된다. 그러한 사정은 고해상도 디스플레이의 작은 픽셀 피치로 인해 디스플레이의 설계 및 특히 도파로의 라인 코스의 전반적인 설계(스위칭 설계)에 엄격한 요건을 요구한다. 도파로에 대한 라인 타입으로서 개별 마이크로-스트립 도체를 선택한 실시 형태에서는, 길게 병렬로 진행하는 라인들로 인해 인접 라인들 사이에 크로스토크의 위험이 생긴다. 그러한 위험은 짧고 긴 도파로들이 교대되는 특수한 배치에 의해 방지되거나 적어도 줄어들게 된다.

또 다른 실시 형태에 따르면, 데이터 구동 회로는 픽셀 제어 구동 데이터에 대한 구동 전력을 인접 도파로들 사이의 크로스토크에 의존하여 설정하도록 구성된다. 크로스토크를 사전에 계산하고, 그 계산 결과를 기초로 하여 데이터 구동 회로의 출력 임펄스를 그에 상응하게 보상하는 것이 바람직하다.

또 다른 실시 형태에 따르면, 픽셀 제어 구동 데이터의 값이 동일하게 연속될 경우에 구동 전력을 낮춤으로써 라인에서의 신호 품질이 개선되게 된다.

클러스터들의 구성 및 상호 배치와 관련하여, 클러스터들은 TFT 디스플레이 내에서 틈새 없이 서로 나란히 접하여 배치되어 전체 디스플레이에 대해 픽셀들이 균일하게 분포함으로써 균일한 화면이 나타나도록 한다. 클러스터들은 반드시 도 2에 따른 실시예에 도시된 바와 같이 정사각형 또는 직사각형으로 될 필요는 없다. 역시 틈새 없이 나란히 접하여 늘어서는 것을 가능케 하는 다른 실시 형태들은 TFT 디스플레이 내에 육각형 또는 벌집 형태의 클러스터들을 제공하고, 그럼으로써 인접 클러스터들이 수직으로 또는 수평으로 서로 엇갈려 배치되게 된다. 그러한 엇갈린 배치에 의해, 클러스터들로의 도파로들이 전체의 패널에 걸쳐 균일하게 분포할 수 있게 된다.

충분히 고속인 TFT(예컨대 p-Si로 된)를 구현할 수 있는 디스플레이 기술을 TFT 디스플레이에 대해 선택하는 한, 본 발명에 따른 장치는 각종의 디스플레이 타입들로 구현될 수 있다. 따라서, 그러한 실시 형태들은 디스플레이가 OLED 디스플레이, MO 디스플레이, 또는 LCD 디스플레이로서 구성되는 전자 디스플레이 유닛들 또는 이미지 재생 장치들을 포함한다.

일 실시 형태에 따른 전자 디스플레이 유닛은 픽셀들을 제어 구동하는 본 발명에 따른 장치를 구비한 TFT 디스플레이, 하우징, 및 디스플레이 유닛의 제어 구동을 위한 인터페이스와 전형적으로 전원을 비롯한 또 다른 제어 전자 소자들을 포함한다. 일 실시 형태에 따르면, 디스플레이는 클러스터들 내의 픽셀들을 제어 구동하기 위한 국부적인 행 라인들과 열 라인들을 갖는 소위 능동 매트릭스 디스플레이인데, 그러한 능동 매트릭스 디스플레이는 외부 사용자에 있어서는 단지 그 높은 해상도 및 그 높은 화면 리프레쉬 레이트로만 구별될 뿐이다.

또 다른 실시 형태에 따르면, 디스플레이는 능동 매트릭스 디스플레이 또는 수동 매트릭스 디스플레이로서 구성된다. 능동 매트릭스 디스플레이의 경우에는, 각각의 개별 픽셀이 행 라인들과 열 라인들에 의해 제어 구동되는 능동 픽셀 셀(pixel cell)을 갖는다. 수동 매트릭스 디스플레이의 경우, 활성화된 행 라인들과 열 라인들의 교차점들에 전기장을 생성하고, 이어서 그 전기장이 예컨대 액정 디스플레이의 경우에 막대 재정렬(rod reorientation)을 가져오도록 함으로써, 픽셀들이 오로지 행 라인들과 열 라인들의 교차점들에만 형성되게 된다.

또 다른 실시 형태에 따르면, 전자 디스플레이 유닛의 디스플레이는 홀로그래피 표현을 재생하는데 적합한 고해상도 디스플레이이다.

일실시 형태에 따라 클러스터 크기를 산정하기 위해, 우선 디스플레이의 픽셀 열마다 도파로를 마련한다. 그럼으로써, 트랜지스터들의 스위칭 주파수를 디스플레이당 행들의 수로 나눈 값으로부터 최대로 가능한 화면 리프레쉬 레이트가 나오게 된다. 산정을 위해, 예컨대 폴리실리콘에 대해 25 ㎒의 최대 스위칭 주파수를 가정하기로 하고, 그에 따라 4000 행들을 갖는 실시 형태에서 이론적으로 25*10^6/4000 = 6250 ㎐의 프레임 속도가 얻어진다. 그 경우에 있어서, 클러스터의 픽셀 수는 적어도 행들의 수와 같고, 그것은 정사각형 클러스터의 경우에 약 64×64 픽셀의 크기를 의미한다.

프레임 속도가 더 낮을 경우, 더 큰 클러스터를 갖는 구성을 선택하는 것이 바람직한데, 그럼으로써 도파로들이 덜 필요하여 도파로가 더 이상 에지에 있는 각각의 픽셀 열에서 진행하지 않게 된다. 그러한 "틈새"는 일 실시 형태에 따라 접지 라인, 구동 전압 라인, 또는 클록 라인에 사용되는 것이 바람직하다.

고해상도 디스플레이에서 큰 데이터량을 패널에 기록하기 위해, 일 실시 형태에 따라 특수하게 맞춰진 매우 복수의 COG 데이터 구동 집적 회로들(데이터 구동 IC들)이 패널 상에 제공된다. 일 실시 형태에 따르면, 그것은 1 GBit/s 짜리 입력 10개 및 25 MBit/s 짜리 출력 400개를 각각 갖는 80개의 데이터 구동 IC들이다. 수신 회로의 트랜지스터들도 COG 기술로 구성되는 것이 바람직하다.

3 V 구동 전압에 대해 6 ㎑의 최대 프레임 속도를 갖는 실시 형태에서는, 패널의 에지에 배치되는 것이 바람직한 모든 COG 데이터 구동 IC들에 대해 400 와트의 손실 전력을 감안하여야 한다. 그것은 80개의 데이터 구동 IC들 각각에 대해 5 와트의 손실 전력에 해당한다. 따라서, 그와 같이 높은 프레임 속도에 대해서는 손실 전력을 소산하기 위해 상대적으로 큰 면적을 갖는 IC들이 필요하다. 추가로, 그와 같이 높은 주파수에서는 열 소산 또는 냉각을 위한 조치들을 제공하여야 한다. 그를 위해, 예컨대 열 소산을 위한 소위 히트 파이프를 사용하여 패널의 에지에 있는 작은 영역으로부터 열을 빼낸다.

300 ㎐의 프레임 속도를 갖는 실시예에 따르면, 데이터 구동 IC들과 패널의 손실 전력의 값은 약 40 와트로서, 그러한 값에서는 열 소산 또는 냉각을 위한 조치가 불필요하다.

TFT 디스플레이의 수신 회로와 또 다른 부분들은 전술된 바와 같이 p-Si 기술로 구현되는 이외에, 또 다른 실시 형태에 따라 예컨대 유기 TFT, 폴리-SiGe, ZnO, 단결정 실리콘, 또는 GaAs와 같은 다른 반도체 기술들로도 구현된다. 여기서, 폴리실리콘(p-Si)은 ULTPS, LPSOI, LTPS, HPS, CGS 등과 같은 여러 가능한 서브타입들을 대표하는 것이다. 각각의 반도체 기술의 독특성 및 본 발명의 요건들을 감안한 그 고려 사항들은 당업자에게 잘 알려져 있으므로, 더 이상 설명할 필요는 없을 것이다.

또한, 당업자가 본 발명으로부터 본 발명에 속하는 것으로 여기는, 특허 청구 범위, 명세서, 및 첨부 도면들에 개시된 특징들 및 실시예들의 모든 조합들은 비록 그러한 조합으로 명시적으로 설명되지 않았더라도 본 발명에 포함되는 것으로 간주되어야 할 것이다.
[부호의 설명]
200: TFT 디스플레이
210: 패널
220-1, 220-2, 220-3, 220-4: 클러스터
225-1, 225-2, …, 225-n: 픽셀
230-1, 230-2: 데이터 구동 회로
240-1, 240-2, 240-3, 240-4: 수신 회로

Claims (23)

1. 디스플레이의 픽셀들을 제어하는 장치로서,
   다수의 픽셀들을 포함하는 부분 디스플레이인 복수의 클러스터들로 분할되는, 디스플레이 패널;
   상기 디스플레이 패널의 하나 이상의 에지에 배치되고, 픽셀 제어 정보를 출력하기 위한 하나 이상의 출력을 각각의 클러스터에 대해 갖는, 하나 이상의 데이터 구동 회로;
   상기 픽셀 제어 정보를 수신하기 위한 하나 이상의 입력을 가지며, 수신된 픽셀 제어 정보에 따라 각각의 상기 클러스터 내의 원하는 픽셀을 제어하도록 구성되는, 각 클러스터 마다 할당되는, 수신 회로; 및
   상기 데이터 구동 회로의 출력과, 대응하는 상기 클러스터의 수신 회로의 할당된 입력을 연결하고, 전파 임피던스에 대응하는 저항으로 종단되는, 각각의 종단 도파로
   를 포함하며,
   하나 이상의 상기 종단 도파로를 이용하여, 상기 데이터 구동 회로로부터 상기 클러스터의 수신 회로에, 데이터가 각각 직접 송신되고,
   상기 클러스터의 픽셀의 제어는, 상기 디스플레이 패널의 외부에 설치된 구동 회로가 아닌, 각 클러스터 내의 상기 수신 회로를 이용하여 실현되는 것인 디스플레이의 픽셀들을 제어하는 장치.
2. 제1항에 있어서,
   각각의 픽셀은 국부적인 행 라인과 열 라인에 의해 제어될 수 있고, 상기 수신 회로는 상기 수신된 픽셀 제어 정도에 따라 각각의 상기 클러스터 내의 하나 이상의 픽셀의 각각의 국부적인 행 라인과 열 라인을 제어하도록 구성되는, 디스플레이의 픽셀들을 제어하는 장치.
3. 제1항에 있어서,
   상기 종단 도파로는 마이크로-스트립 도체의 형태로 또는 절연 접지면 위에 배치된 에지-결합식 대칭 마이크로-스트립 도체의 형태로 설계되는, 디스플레이의 픽셀들을 제어하는 장치.
4. 제3항에 있어서,
   짧은 도파로와 긴 도파로가 디스플레이에 걸쳐 교대 배열로 분포되는, 디스플레이의 픽셀들을 제어하는 장치.
5. 제3항에 있어서,
   상기 데이터 구동 회로는, 후속하는 값들이 동일한 경우에 상기 픽셀 제어 정보에 대한 구동 전력을 감소시키도록 구성되는, 디스플레이의 픽셀들을 제어하는 장치.
6. 제3항에 있어서,
   상기 데이터 구동 회로는 인접 도파로들 사이의 크로스토크(crosstalk)에 의존하여 상기 픽셀 제어 정보에 대한 구동 전력을 조정하도록 구성되는, 디스플레이의 픽셀들을 제어하는 장치.
7. 제1항에 있어서,
   상기 데이터 구동 회로는, 상기 픽셀 제어 정보를 아날로그 데이터의 형태로 상기 도파로들을 통해 상기 수신 회로들에 전송하거나 또는 비트-직렬 디지털 데이터의 형태로 상기 도파로들을 통해 상기 수신 회로들에 전송하도록 구성되고,
   상기 수신 회로들은 상기 픽셀의 제어를 위해 상기 수신된 픽셀 제어 정보를 역-직렬화(de-serialise)하도록 구성되는, 디스플레이의 픽셀들을 제어하는 장치.
8. 제1항에 있어서,
   상기 데이터 구동 회로와 상기 수신 회로들에 동기 클록 신호를 제공하기 위한 하나 이상의 클록 라인을 더 포함하는, 디스플레이의 픽셀들을 제어하는 장치.
9. 제8항에 있어서,
   클러스터당 하나의 도파로가 클록 라인으로서 기능하는, 디스플레이의 픽셀들을 제어하는 장치.
10. 제8항에 있어서,
    상기 데이터 구동 회로는 상기 픽셀 제어 정보 내에 클록 신호들을 임베드하도록 구성되고, 상기 수신 회로는 상기 클록 신호를 재개시키도록 구성되는, 디스플레이의 픽셀들을 제어하는 장치.
11. 제7항에 있어서,
    상기 수신 회로는, 각각의 픽셀의 아날로그 방식 제어를 위해 상기 수신된 픽셀 제어 정보를 아날로그 신호로 변환하는 D/A 변환기를 포함하는, 디스플레이의 픽셀들을 제어하는 장치.
12. 제1항에 있어서,
    상기 데이터 구동 회로 및/또는 상기 수신 회로는 칩 온 글라스(chip-on-glass, COG)를 이용하여 상기 디스플레이 패널 상에 형성되는, 디스플레이의 픽셀들을 제어하는 장치.
13. 제1항에 있어서,
    상기 수신 회로의 트랜지스터들은 p-Si 기술을 이용하여 형성되고, 각각의 클러스터에 걸쳐 분포되는, 디스플레이의 픽셀들을 제어하는 장치.
14. 제1항에 있어서,
    상기 클러스터들은 상기 디스플레이 상에서 갭 없이 서로 나란히 접하여 배치되는, 디스플레이의 픽셀들을 제어하는 장치.
15. 제1항에 있어서,
    상기 디스플레이는 TFT 디스플레이인 것인, 디스플레이의 픽셀들을 제어하는 장치.
16. 제15항에 있어서,
    상기 디스플레이는 OLED 디스플레이, MO 디스플레이, 또는 LCD 디스플레이인, 디스플레이의 픽셀들을 제어하는 장치.
17. 제1항에 기재된 디스플레이 픽셀 제어 장치를 포함하는 전자 디스플레이 장치로서,
    상기 디스플레이는 홀로그래픽 표현을 표시하는 고해상도 디스플레이 패널인, 전자 디스플레이 장치.
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