KR101521872B1 - 광기전력소자 - Google Patents

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Abstract

본 발명은, 제1 폭을 갖는 베이스 영역 및 제2 폭을 갖는 이미터 영역을 구비하는 기판과, 베이스 영역과 접촉하며 전기적으로 연결되고 베이스 영역을 덮는 제3 폭을 갖는 제1 전극, 및 이미터 영역과 접촉하며 전기적으로 연결되고 이미터 영역을 덮는 제4 폭을 갖는 제2 전극을 포함하며, 제3 폭은 제1 전극의 적어도 일측이 베이스 영역 보다 돌출되도록 제1 폭보다 크고, 제3 폭과 제4 폭의 비율(C)은 0.3 내지 3.4인 광기전력소자 에 관한 것이다.

Description

광기전력소자{Photovoltaic device}
본 발명은 광기전력소자에 관한 것이다.
광기전력소자를 제조하기 위해서는 p형(또는 n형) 기판에 n형(또는 p형) 도펀트를 도핑하여 pn 접합을 형성하며, 이로써 이미터(emitter)가 형성된다. 수광에 의해 형성된 전자-정공 쌍은 분리되어 전자는 n형 영역의 전극에, 정공은 p형 영역의 전극에 수집되어 전력을 생산하게 된다.
본 발명은 광기전력소자에 관한 것이다.
본 발명의 일 측면에 따르면, 제1 폭을 갖는 베이스 영역 및 제2 폭을 갖는 이미터 영역을 구비하는 기판; 상기 베이스 영역과 접촉하며 전기적으로 연결되고, 상기 베이스 영역을 덮는 제3 폭을 갖는 제1 전극; 및 상기 이미터 영역과 접촉하며 전기적으로 연결되고, 상기 이미터 영역을 덮는 제4 폭을 갖는 제2 전극;을 포함하며, 상기 제3 폭은 상기 제1 전극의 적어도 일측이 상기 베이스 영역 보다 돌출되도록 상기 제1 폭보다 크고, 상기 제3 폭과 상기 제4 폭의 비율(C)은 0.3 내지 3.4인, 광기전력소자를 제공한다.
본 발명의 일 특징에 따르면, 상기 제3 폭과 상기 제4 폭의 비율은 0.4 내지 2.5일 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 기판은, 복수의 베이스 영역들 및 복수의 이미터 영역들을 포함하며, 상기 베이스 영역들과 상기 이미터 영역들은 서로 교번적인 스트라이프 패턴으로 배치되며, 상기 제1 전극은 복수의 제1 부분들을 포함하고, 상기 제1 전극의 제1 부분들은 상기 베이스 영역들과 각각 대응되며, 상기 제2 전극은 복수의 제1 부분들을 포함하고, 상기 제2 전극의 제1 부분들은 상기 이미터 영역들과 각각 대응될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 전극의 상기 제1 부분 각각은 상부와 하부를 포함하며, 상기 상부는 제3 폭을 갖고, 상기 하부는 상기 제3 폭 보다 작은 제5 폭을 가지며, 상기 제5 폭은 상기 하부 및 상기 하부와 대응되는 베이스 영역의 접촉계면에 대응하는 값이고, 상기 제2 전극의 상기 제1 부분 각각은 상부와 하부를 포함하며, 상기 상부는 제4 폭을 갖고, 상기 하부는 제4 폭 보다 작은 제6 폭을 가지며, 상기 제6 폭은 상기 하부 및 상기 하부와 대응되는 이미터 영역의 접촉계면에 대응하는 값일 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 전극의 상기 제1 부분들은 상기 제1 전극의 제2 부분과 접속되고, 상기 제2 전극의 상기 제1 부분들은 상기 제2 전극의 제2 부분과 접속될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 전극의 상기 제1 부분들은 상기 제2 전극의 상기 제1 부분들 사이에 배치(interspersed)될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 베이스 영역은 제1 불순물로 도핑되고, 상기 이미터 영역은 제2 불순물로 도핑되며, 상기 기판은 상기 베이스 영역과 동일한 불순물로 도핑될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 베이스 및 상기 이미터 영역들은 상기 기판에 형성되거나, 상기 기판에 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 베이스 영역보다 돌출된 상기 제1 전극의 측부는 인접한 이미터 영역의 부분과 오버랩될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제2 폭은 상기 제1 폭 보다 클 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 전극의 측부와 상기 이미터 영역의 부분 사이에 개재되는 절연층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 절연층은 제1 층 및 제2 층을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 층 및 상기 제2 층은 다른 물질을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 층은 실리콘옥사이드 또는 실리콘나이트라이드로 형성되고, 상기 제2 층은 폴리머로 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1층의 두께는 500Å 내지 3000 Å이고, 상기 제2 층의 두께는 0.5㎛ 내지 30㎛일 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1층은 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성되고, 상기 제2 층은 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1층의 두께는 500 Å내지 3000 Å이고, 상기 제2 층의 두께는 500Å 내지 3000Å일 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 절연층은 8000Å보다 두꺼운 두께를 갖는 단일층일 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 전극은 상기 절연층의 콘택홀을 통해 상기 베이스 영역과 접촉하고, 상기 제2 전극은 상기 절연층의 콘택홀을 통해 상기 이미터 영역과 접촉할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 전극들과 반대편에 구비된 상기 기판의 전면은 패시베이션막을 포함하며, 상기 페시베이션막은 도핑된 비정질 반도체 물질로 형성될 수 있다.
상술한 본 발명의 실시예들에 따른 광기전력소자는 이미터 영역을 베이스 영역에 비하여 넓은 폭을 갖도록 형성하여 단락전류를 향상시키고, 제1,2 핑거 전극의 폭 비율(C)을 약 0.3 ~ 3.4, 보다 구체적으로 약 0.4 ~ 2.5의 범위를 갖도록 형성함으로써 제1,2 전극의 직렬저항에 의한 전력손실을 최소화할 수 있으며, 필 팩터의 증가와 함께 광기전력소자의 전체 효율을 향상시킬 수 있다.
또한, 반도체 기판의 제2 면에 제1,2 금속 전극이 차지하는 면적을 향상시켜 빛의 반사를 유도하여, 단락전류를 향상시킬 수 있다.
따라서, 상술한 구조를 갖는 광기전력소자는 캐리어의 수명 향상, 즉 캐리어의 소멸을 최소화하기 위하여 셀 피치를 작게 형성하더라도 제1,2 전극의 직렬저항을 최소화하고, 필 팩터 및 단락전류를 증가시킬 수 있으므로 광기전력소자의 효율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 광기전력소자를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 취한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 광기전력소자의 배면을 나타낸 저면도로서, C를 설명하기 위한 것이다
도 4는 제1 전극과 제2 전극의 폭 비율에 따른 직렬저항을 나타낸 그래프이다.
도 5 내지 도 7는 본 발명의 또 다른 실시예에 따른 광기전력소자를 개략적으로 나타낸 단면도이다.
도 8a 내지 도 12는 본 발명의 광기전력소자의 제조 방법에 따른 상태를 개략적으로 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
한편, 본 발명을 설명하기 위해서 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 단수형 표현은 문구에서 특별히 언급하지 않는 한 복수형(a plurality of)도 포함한다. "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도면에서는 여러 층, 영역, 막을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막의 구성이 다른 구성 "상에"있다고 함은 다른 구성의 "바로 위에" 있는 경우뿐만 아니라 그 중간에 다른 구성이 구비된 경우도 포함한다. 반면에 어느 구성이 다른 구성의 "바로 위에"있다고 함은 그 중간에 다른 구성이 구비되지 않는 경우를 나타낸다.
본 명세서에서 제1 전극 및 제2 전극 각각은 복수의 제1 부분들과 제2 부분을 포함한다. 본 명세서에서 제1 전극의 제1 부분은 제1 핑거 전극으로, 제1 부분은 제1 버스바라 하고, 제2 전극의 제1 부분은 제2 핑거 전극으로, 제2 부분은 제2 버스바라고 한다.
도 1은 본 발명의 일 실시예에 따른 광기전력소자를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 Ⅱ-Ⅱ선을 따라 취한 단면도이다.
도 1 및 도 2를 참조하면, 광기전력소자(100)는 반도체 기판(110), 반도체 기판(110)의 전면에 형성된 패시베이션막(120)과 반사방지막(130), 반도체 기판(110)의 배면에 형성된 베이스 영역(140)과 이미터 영역(150), 및 베이스 영역(140)과 전기적으로 연결된 제1 전극(160), 이미터 영역(150)과 전기적으로 연결된 제2 전극(170)을 포함할 수 있다. 베이스 영역(140) 및 이미터 영역(150) 과 제1,2 전극(160, 170) 사이에는 제1,2 절연층(181, 182)으로 구성된 절연층(180)이 구비될 수 있다.
반도체 기판(110)은 결정질 실리콘 또는 화합물 반도체로 형성될 수 있다. 예컨대, 반도체 기판(110)은 실리콘 웨이퍼를 사용할 수 있다. 반도체 기판(110)은 n형 불순물 또는 p형 불순물로 도핑될 수 있다. p형 불순물은 붕소(B), 알루미늄(Al)과 같은 Ⅲ족 화합물일 수 있고, n형 불순물은 인(P)과 같은 V족 화합물일 수 있다.
반도체 기판(110)은 제1 면 및 제1 면과 반대되는 제2 면을 가질 수 있다. 제1 면은 수광면이고, 제2 면은 이미터와 베이스 전극(제1,2 전극: 160, 170)이 모두 구비될 수 있다.
패시베이션막(120)은 반도체 기판(110)의 제1 면 상에 구비될 수 있으며, 반도체 기판(110)에서 생성된 캐리어의 표면 재결합을 방지하여 캐리어의 수집 효율을 향상시킬 수 있다. 예컨대, 패시베이션막(120)은 캐리어가 반도체 기판(110)의 전면으로 이동하는 것을 방지하므로 반도체 기판(110)의 전면 근처에서 전자와 정공이 재결합하여 소멸되는 것을 방지할 수 있다. 패시베이션막(120)은 예컨대 진성 반도체층, 도핑된 반도체층일 수 있다. 또는, 패시베이션막(120)은 실리콘 산화막, 또는 실리콘 질화막 등으로 형성될 수 있다.
패시베이션막(120)이 진성 반도체층이나 도핑된 반도체층으로 형성되는 경우, 반도체 기판(110)에 증착된 비정질 실리콘으로 형성될 수 있다. 예컨대, 패시베이션막(120)은 반도체 기판(110)과 동일한 제1 도전형으로 도핑된 비정질 실리콘으로 형성될 수 있으며, 반도체 기판(110)보다 고 농도로 도핑되어 표면 재결합을 방지하는 전면 전계(FSF)를 형성할 수 있다.
반사방지막(130)은 패시베이션막(120) 상에 형성될 수 있다. 반사방지막(130)은 태양광이 입사될 때 빛이 반사되어 광기전력소자(100)의 빛 흡수 손실이 일어나는 것을 방지함으로써 광기전력소자(100)의 효율을 향상시킬 수 있다. 반사방지막(130)은 실리콘 산화막이나 실리콘 질화막으로 형성될 수 있다. 예를 들어, 상기 반사방지막(130)은, 실리콘 산화막의 단일층으로 형성되거나 또는 서로 굴절률이 다른 실리콘 산화막과 실리콘 질화막의 복합층으로 형성될 수도 있다.
본 발명의 실시예에서는 패시베이션막(120)과 반사방지막(130)이 별개의 층 구조로 형성된 경우를 설명하나, 본 발명은 이에 한정하지 않는다. 본 발명의 또 다른 실시예로, 패시베이션막(120)과 반사방지막(130)은 단일의 하나의 층으로 형성될 수 있다. 예를 들어, 실리콘 질화막을 형성하여 패시베이션과 반사방지의 효과를 동시에 얻을 수 있다.
반도체 기판(110)의 제2 면에는 베이스 영역(140)과 이미터 영역(150)이 형성되어 있다. 이 때, 베이스 영역(140)과 이미터 영역(150)은 교번적으로 형성되어 있을 수 있다. 예컨대, 베이스 영역(140)과 이미터 영역(150)은 서로에 대하여 평행한 스트라이프 패턴으로 형성될 수 있다. 이미터 영역(150)은 베이스 영역(140) 보다 넓은 폭을 갖도록 형성될 수 있다. 이미터 영역(150)의 폭(W2)을 베이스 영역(140)의 폭(W1) 보다 넓게 형성함으로써 단락전류(Jsc)를 증가시킬 수 있다.
베이스 영역(140)은 반도체 기판(110)과 동일한 타입의 불순물로 도핑되고 이미터 영역(150)은 반도체 기판(110)과 다른 타입의 불순물로 도핑된다. 예컨대, 반도체 기판(110)이 n형 불순물을 포함하는 경우, 베이스 영역(140)은 n+영역으로 n형 불순물을 다수 포함하며 생성된 전자를 전극 측으로 용이하게 수집할 수 있고, 이미터 영역(150)은 p+영역으로 p형 불순물을 다수 포함하며 생성된 정공을 전극 측으로 용이하게 수집할 수 있다. 또 다른 실시예로, 베이스 영역(140)은 p+영역이고, 이미터 영역(150)은 n+영역일 수 있다.
제1 전극(160)은 콤브(comb) 형상과 같이, 제1 버스바(162) 및 제1 버스바(162)에 대하여 수직으로 형성된 제1 핑거 전극들(161)을 구비할 수 있다. 제1 핑거 전극들(161)은 베이스 영역(140) 상에 배치되어 캐리어를 수집할 수 있고, 제1 버스바(162)는 복수의 제1 핑거 전극들(161)과 연결되어 제1 핑거 전극들(161)이 수집한 캐리어를 외부로 전달할 수 있다. 제1 전극(160)은 (Ag), 금(Au), 구리(Cu), 알루미늄(Al), 니켈(Ni), 또는 이들의 조합으로 만들어질 수 있다. 예컨대, 제1 핑거 전극(161)과 제1 버스바(162)는 일체로 형성될 수 있다.
제2 전극(170)은 콤브(comb) 형상과 같이, 제2 버스바(172) 및 제2 버스바(172)에 대하여 수직으로 형성된 제2 핑거 전극들(171)을 구비할 수 있다. 제2 핑거 전극들(171)은 이미터 영역(150) 상에 배치되어 캐리어를 수집할 수 있고, 제2 버스바(172)는 복수의 제2 핑거 전극들(171)과 연결되어 제2 핑거 전극들(171)이 수집한 캐리어를 외부로 전달할 수 있다. 제2 전극(170)은 (Ag), 금(Au), 구리(Cu), 알루미늄(Al), 니켈(Ni), 또는 이들의 조합으로 만들어질 수 있다. 예컨대, 제2 핑거 전극(171)과 제2 버스바(172)는 일체로 형성될 수 있다.
제1,2 핑거 전극들(161, 171)은 서로 사이사이에 배치(interspersed)될 수 있다. 예컨대, 서로 교번적인 베이스 및 이미터 영역(140, 150)은 그들 상에 형성된 제1,2 핑거 전극(161, 171)이 서로 맞물리는 구조(interdigitated structure)를 이루도록 형성될 수 있다. 제1 전극(160), 구체적으로 제1 핑거 전극(161)은 베이스 영역(140)과 전기적으로 연결되며, 제2 전극(170), 구체적으로 제2 핑거 전극(172)은 이미터 영역(150)과 전기적으로 연결될 수 있다.
제1 핑거 전극(161)의 폭(M1)과 제2 핑거 전극(171)의 폭(M2)의 비율(C=M1/M2)는 약 0.3 ~ 3.4 의 범위를 가질 수 있다. 보다 구체적으로, 폭 비율(C)은 약 0.4 ~ 2.5 의 범위를 가질 수 있으며, 일 실시예로 폭 비율(C)은 1로서, 제1 핑거 전극(161)의 폭(M1)과 제2 핑거 전극(171)의 폭(M2)이 실질적으로 동일한 값을 가질 수 있다. 폭 비율(C)에 대한 구체적 설명은 이하 도 3 및 도 4를 참조하여 해당 부분에서 후술한다.
제1 핑거 전극(161)의 폭(M1)은 베이스 영역(140)의 폭(W1) 보다 크게 형성되고 제2 핑거 전극(171)의 폭(M2)은 이미터 영역(150)의 폭(W2) 보다 작게 형성될 수 있다. 제1 핑거 전극(161)의 폭(M1)이 베이스 영역(140)의 폭(W1) 보다 크게 형성되므로, 제1 핑거 전극(161)과 이미터 영역(150)이 오버랩되는 영역(OL)이 생길 수 있다. 오버 랩 영역(OL)에 구비된 제2 핑거 전극(171)과 이미터 영역(150)은 서로 반대의 도전형을 가지므로 션트(shunt) 발생의 우려가 있다. 이를 방지하기 위해 절연층(180)이 구비된다.
본 발명의 일 실시예에서, 오버 랩 영역(OL)의 폭은 OL ≤ (M1-W1)/2로 표현될 수 있다. 상술한 바와 같이, 절연층(180)은 이미터 영역(150)과 베이스 전극들(제1,2 전극 160, 170) 간에 배치되어, 션트를 예방할 수 있다. 그러나, 이들 간의 션트가 발생될 가능성은 OL의 값이 증가될수록 커질 수 있다. 이와 같은 가능성을 최소화하기 위하여, M1은 작은 값을 가질 수 있다. 예컨대, M1<M2의 조건을 가짐으로써 션트가 발생될 가능성을 줄일 수 있다.
절연층(180)은 제1,2 절연층(181, 182)를 구비할 수 있다. 제1,2 절연층(181, 182)은 베이스 영역(140)과 이미터 영역(150) 상에, 제1,2 전극(160, 170) 하부에 형성되어, 서로 반대되는 도전형을 갖는 구성요소 간의 션트를 방지한다. 제1,2 절연층(181, 182)은 제1,2 전극(160, 170)이 각각 베이스 영역(140) 및 이미터 영역(150)과 직접 접촉할 수 있도록 콘택홀을 포함할 수 있다. 콘택홀을 통해 제1 전극(160)은 베이스 영역(140)과 접촉하여 전기적으로 연결될 수 있고, 제2 전극(170)은 이미터 영역(150)과 접촉하여 전기적으로 연결될 수 있다.
제1,2 절연층(181, 182)은 실리콘 산화막(SiOx), 또는 실리콘 질화막(SiNx)으로 형성될 수 있다. 예를 들어, 제1 절연층(181)은 실리콘 산화막으로 형성되고, 제2 절연층(182)은 실리콘 질화막으로 형성될 수 있다. 또다른 실시예로, 제1 절연층(181)은 실리콘 질화막으로 형성되고, 제2 절연층(182)은 실리콘 산화막으로 형성될 수 있다. 제1,2 절연층(181, 182)은 각각 500Å ~ 3000Å의 두께로 형성될 수 있다.
본 발명의 또 다른 실시예로서, 제1 절연층(181)은 실리콘 산화막(SiOx), 또는 실리콘 질화막(SiNx)으로 형성되고, 제2 절연층(182)은 폴리이미드로 형성될 수 있다. 또는, 제2 절연층(182)은 에틸렌비닐아세테이트(ethyleneviny-lacetate;EVA), 폴리에틸렌테레프탈레이트 (polyethylene terephthalate;PET), 또는 폴리카보네이트(polycarbonate:PC)로 형성될 수 있다. 제1 절연층(181)은 500Å ~ 3000Å의 두께를 갖고, 제2 절연층(182)은 약 0.5㎛ ~ 30㎛ 의 두께를 갖도록 형성될 수 있다.
본 발명의 실시예에 따른 광기전력소자(100)는 단락전류를 증가시키기 위하여 이미터 영역(150)의 폭을 베이스 영역(140)의 폭보다 크게 형성하며, 직렬저항의 발생을 최소화하기 위하여 제1,2 전극(160, 170), 구체적으로 제1,2 핑거 전극(161, 171)의 폭의 비율을 적절하게 형성하는 것이 바람직하다. 제1,2 핑거 전극(161, 171)의 폭의 비율이 소정의 범위를 벗어나면, 제1,2 핑거 전극(161, 171) 중 적어도 어느 하나의 저항이 커져 광기전력소자(100)의 전체 효율이 감소한다.
이하에서는 도 3 및 도 4를 참조하여, 본 발명의 일 실시예에 따른 광기전력소자(100) 중 제1,2 핑거 전극(161, 171)의 폭(M1, M2)의 비율(C=M1/M2)에 대하여 설명한다.
도 3은 본 발명의 일 실시에예 다른 광기전력소자(100)의 후면을 나타낸 저면도로서 C(=M1/M2)값을 설명하기 위한 개념도이고, 도 4는 C(=M1/M2)값에 따른 직렬저항(R)을 나타낸 그래프이다. 도 3에서는 제1,2 핑거 전극(161, 171)의 개수가 각각 2개인 경우를 도시하였으나 도 3은 광기전력소자(100)의 일부를 발췌하여 나타낸 것일 뿐 제1,2 핑거 전극(161, 171)의 개수가 이로 한정되어서는 안 된다.
도 3에서의 파라미터는 다음과 같다.
Dn: 제1 핑거 전극(161)의 폭, Dn=M1
DP: 제2 핑거 전극(171)의 폭, Dp=M2
Sn: 베이스 영역(140)의 폭, Sn=W1
Sp: 이미터 영역(150)의 폭, Sp=W2
Nn: 제1 핑거 전극(161)의 개수
Np: 제2 핑거 전극(171)의 개수
L: 핑거 전극(161, 171)의 길이, L >> Dn,Dp
W: 광기전력소자(100)의 폭,
따라서, W=Sn×(베이스 영역의 개수)+ W=Sp×(이미터 영역의 개수)
셀의 피치: Sn+Sp
길이 L을 갖는 제1 핑거 전극(161) 하나에 의한 전력 손실(Pn)은 다음의 식 (1)과 같다.
Figure 112012066696235-pat00001
-----(1)
제1 핑거 전극(161)과 제2 핑거 전극(171)의 개수가 같은 경우, 즉
Figure 112012066696235-pat00002
인 경우에 총 전력 손실(total power loss: P)은 다음의 식 (2)와 같다.
Figure 112012066696235-pat00003
-----(2)
단,
Figure 112012066696235-pat00004
광기전력소자(100)의 총 전력 손실(P)은
Figure 112012066696235-pat00005
로 표현될 수 있으며, 이 때 식 (2)의 총 전력 손실은 다음의 식 (3)과 같이 표현될 수 있다.
Figure 112012066696235-pat00006
-----(3)
식 (3)을 정리하면, 식 (4)가 된다.
Figure 112012066696235-pat00007
-----(4)
광기전력소자(100)의 배면에 대한 전극(161, 171)의 면적 비율 k(metal coverage)는 다음의 식 (5)와 같다.
Figure 112012066696235-pat00008
-----(5)
식 (5)를 직렬저항 R에 대하여 정리하면 다음의 식 (6)과 같다.
Figure 112012066696235-pat00009
-----(6)
Figure 112012066696235-pat00010
을 식 (6)에 넣으면, 다음의 식 (7)와 같다.
Figure 112012066696235-pat00011
-----(7)
식 (7)을 기초로 C(M1/M2, Dn/Dp)값에 따른 직렬저항(R)의 값을 그래프로 나타내면 도 4에 도시된 바와 같다. 식 (8)에 나타난 바와 같이 C=1일 때에 직렬저항(R) 이 최소값을 가지며, C=1 지점을 기준으로 직렬저항(R)의 그래프는 좌우 대칭의 양상을 보인다.
Figure 112012066696235-pat00012
-----(8)
도 4를 참조하면, 제1,2 핑거 전극(161, 171)의 폭(M1, M2)의 비율(C)는 약 0.3 ~ 3.4의 비율을 갖도록 형성될 수 있다. 만약, 폭 비율(C)이 0.3 미만이거나, 3.4를 초과하면 직렬 저항(R) 값이 크게 증가하는 것을 도 4로 확인할 수 있다. 즉, 폭 비율(C)이 0.3 ≤ C ≤ 3.4의 범위를 벗어나면 직렬저항(R)이 크게 증가하므로 광기전력소자(100)의 전체 효율이 저하된다.
보다 구체적으로, 제1,2 핑거 전극(161, 171)의 폭(M1, M2)의 비율(C)는 약 0.4 ~ 2.5의 비율을 갖도록 형성될 수 있다. C=1일 때의 필 픽터의 값을 기준으로 필 팩터의 감소율을 고려하면, 폭 비율(C)는 0.4 ≤ C ≤ 2.5의 범위를 가질 수 있다. 이에 관한 자세한 내용을 [표 1]을 참조하여 설명한다.
[표 1]
Figure 112012066696235-pat00013
[표 1]은 본 발명의 일 실시예에 따른 광기전력소자(100)에서 C값에 따른 직렬 저항과 필 픽터를 나타낸 표이다. 본 실시예에 따른 광기전력소자(100)에서, 제1,2 핑거 전극(161, 171)은 동일한 폭을 갖도록 형성되고, 구리를 포함하며 두께 35㎛로 형성되었고, 셀 피치는 1500㎛이다.
[표 1]을 참조하면, 셀 피치가 1500㎛인 광기전력소자(100)에서 직렬저항(R)값에 따른 필 팩터의 감소율(F.F. drop)을 보면 C=1, 즉 M1=M2일 때에 필 팩터의 감소율(F.F. drop)이 약 0.9%이다. C=1일 때의 필 팩터의 감소율에 오차 범위(±10%)를 고려하면 C는 0.4 ≤ C ≤ 2.5의 범위를 가질 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 광기전력소자를 개략적으로 나타낸 단면도이다.
도 5를 참조하면, 광기전력소자(500)는 반도체 기판(510), 반도체 기판(510)의 전면에 형성된 패시베이션막(520)과 반사방지막(530), 반도체 기판(510)의 배면에 형성된 베이스 영역(540)과 이미터 영역(550), 및 베이스 영역(540)과 전기적으로 연결된 제1 전극(560), 이미터 영역(550)과 전기적으로 연결된 제2 전극(570)을 포함할 수 있다. 베이스 영역(540) 및 이미터 영역(550)과 제1,2 전극(560, 570) 사이에는 제1,2 절연층(581, 582)으로 구성된 절연층(580)이 구비될 수 있다.
본 발명의 실시예에 따른 광기전력소자(500)도, 베이스 영역(540)과 이미터 영역(550)은 서로에 대하여 평행한 스트라이프 패턴으로 형성될 수 있으며, 이미터 영역(550)의 폭(W2)은 베이스 영역(540)의 폭(W1) 보다 넓게 형성될 수 있다. 이미터 영역(550)의 폭(W2)을 베이스 영역(540)의 폭(W1) 보다 넓게 형성함으로써 단락전류(Jsc)를 증가시킬 수 있다.
제1 핑거 전극(561)의 폭(M1)은 베이스 영역(540)의 폭(W1) 보다 크게 형성되고 제2 핑거 전극(571)의 폭(M2)은 이미터 영역(550)의 폭(W2) 보다 작게 형성될 수 있다. 제1 핑거 전극(561)의 폭(M1)은 베이스 영역(540)의 폭(W1) 보다 크게 형성되므로, 제1 핑거 전극(561)과 이미터 영역(550)이 오버랩되는 영역(OL)이 생길 수 있다.
제1,2 핑거 전극(561, 571)은 제1 핑거 전극(561)의 폭(M1)과 제2 핑거 전극(571)의 폭(M2)의 비율(C=M1/M2)이 약 0.3 ~ 3.4의 범위를 갖도록 형성될 수 있다. 보다 구체적으로, 폭 비율(C)은 약 0.4 ~ 2.5의 범위를 가질 수 있으며, 일 실시예로 폭 비율(C)은 1로서, 제1 핑거 전극(561)의 폭(M1)과 제2 핑거 전극(571)의 폭(M2)이 동일한 값을 가질 수 있음은 물론이다.
다만, 반도체 기판(510)의 수광면의 형상에서 도 2를 참조하여 설명한 광기전력 소자와 차이가 있다. 설명의 편의를 위하여 동일한 구성에 대해서는 앞서 설명한 내용으로 갈음하고, 이하에서는 차이점을 위주로 설명한다.
반도체 기판(510)의 제1 면은 표면 조직화(surface texturing)되어 있을 수 있다. 표면 조직화된 반도체 기판(510)은 예컨대, 피라미드 또는 벌집 모양과 같은 요철 패턴을 포함할 수 있다. 표면 조직화된 반도체 기판(510)은 표면적을 넓혀 빛의 흡수율을 증가시키고, 반사율을 줄여 광기전력소자(500)의 효율을 개선할 수 있다.
도 6 및 도 7은 본 발명의 또 다른 실시예에 따른 광기전력소자를 개략적으로 나타낸 단면도이다.
도 6을 참조하면, 광기전력소자(600)는 반도체 기판(610), 반도체 기판(610)의 전면에 형성된 패시베이션막(620)과 반사방지막(630), 반도체 기판(610)의 배면에 형성된 베이스 영역(640)과 이미터 영역(650), 및 베이스 영역(640)과 전기적으로 연결된 제1 전극(660), 이미터 영역(650)과 전기적으로 연결된 제2 전극(670)을 포함할 수 있다. 베이스 영역(640) 및 이미터 영역(650) 과 제1,2 전극(660, 670) 사이에는 절연층(680)이 구비될 수 있다.
본 발명의 실시예에 따른 광기전력소자(600)도, 베이스 영역(640)과 이미터 영역(650)은 서로에 대하여 평행한 스트라이프 패턴으로 형성될 수 있으며, 이미터 영역(650)의 폭(W2)은 베이스 영역(640)의 폭(W1) 보다 넓게 형성될 수 있다. 이미터 영역(650)의 폭(W2)을 베이스 영역(640)의 폭(W1) 보다 넓게 형성함으로써 단락전류(Jsc)를 증가시킬 수 있다.
제1 핑거 전극(661)의 폭(M1)은 베이스 영역(640)의 폭(W1) 보다 크게 형성되고 제2 핑거 전극(671)의 폭(M2)은 이미터 영역(650)의 폭(W2) 보다 작게 형성될 수 있다. 제1 핑거 전극(661)의 폭(M1)은 베이스 영역(640)의 폭(W1) 보다 크게 형성되므로, 제1 핑거 전극(661)과 이미터 영역(650)이 오버랩되는 영역(OL)이 생길 수 있다.
제1,2 핑거 전극(661, 671)은 제1 핑거 전극(661)의 폭(M1)과 제2 핑거 전극(671)의 폭(M2)의 비율(C=M1/M2)이 약 0.3 ~ 3.4의 범위를 갖도록 형성될 수 있다. 보다 구체적으로, 폭 비율(C)은 약 0.4 ~ 2.5의 범위를 가질 수 있으며, 일 실시예로 폭 비율(C)은 1로서, 제1 핑거 전극(661)의 폭(M1)과 제2 핑거 전극(671)의 폭(M2)이 동일한 값을 가질 수 있음은 물론이다.
다만, 절연층(680)이 단일층으로 형성된 점에서 도 2를 참조하여 설명한 광기전력 소자와 차이가 있다. 설명의 편의를 위하여 동일한 구성에 대해서는 앞서 설명한 내용으로 갈음하고, 이하에서는 차이점을 위주로 설명한다.
절연층(680)은 베이스 영역(640)과 이미터 영역(650) 상에, 제1,2 전극(660, 670) 하부에 형성되어, 서로 반대되는 도전형을 갖는 구성요소 간의 션트를 방지한다. 절연층(680)은 제1,2 전극(660, 670)이 각각 베이스 영역(640) 및 이미터 영역(650)과 직접 접촉할 수 있도록 콘택홀을 포함할 수 있다. 콘택홀을 통해 제1 전극(660)은 베이스 영역(640)과 전기적으로 연결될 수 있고, 제2 전극(670)은 이미터 영역(650)과 전기적으로 연결될 수 있다.
절연층(680)은 실리콘 산화막(SiOx), 또는 실리콘 질화막(SiNx)으로 형성될 수 있다. 절연층(680)은 약 8000 Å이상의 두께로 형성될 수 있다. 실리콘 산화막 또는 실리콘 질화막으로 형성되는 절연층(680)에는 핀홀(pin hole)이 구비될 수 있다. 절연층(680)은 단일의 층이므로 만약 8000 Å미만의 두께로 형성된다면, 절연층(680)에 구비된 핀홀에 의하여 제1 핑거 전극(661)과 이미터 영역(650) 간의 션트가 발생할 수 있다.
도 7을 참조하면, 광기전력소자(700)는 반도체 기판(710), 반도체 기판(710)의 전면에 형성된 패시베이션막(720)과 반사방지막(730), 반도체 기판(710)의 배면에 형성된 베이스 영역(740)과 이미터 영역(750), 및 베이스 영역(740)과 전기적으로 연결된 제1 전극(760), 이미터 영역(750)과 전기적으로 연결된 제2 전극(770)을 포함할 수 있다. 베이스 영역(740) 및 이미터 영역(750) 과 제1,2 전극(760, 770) 사이에는 절연층(780)이 구비될 수 있다.
다른 구성요소는 도 6을 참조하여 설명한 광기전력소자(600)와 동일하며, 반도체 기판(710)의 제1 면의 구성에서만 차이가 있다.
반도체 기판(710)의 제1 면은 표면 조직화(surface texturing)되어 예컨대, 피라미드 또는 벌집 모양과 같은 요철 패턴을 포함할 수 있다. 표면 조직화된 반도체 기판(710)은 표면적을 넓혀 빛의 흡수율을 증가시킬 수 있고, 반사율을 줄여 광기전력소자(700)의 효율을 개선할 수 있다.
도 8a 내지 도 12는 본 발명의 광기전력소자의 제조 방법에 따른 상태를 개략적으로 나타낸 단면도이다. 도 8a는 도 8b의 단면도이다.
먼저 반도체 기판(810)을 준비한다. 예컨대, 실리콘 웨이퍼와 같은 반도체 기판(810)을 준비한다. 반도체 기판(810)은 n형 불순물 또는 p형 불순물로 도핑되어 있을 수 있다.
도 8a 및 도 8b를 참조하면, 반도체 기판(810)의 제2 면에 베이스 영역(840)과 이미터 영역(850)을 형성할 수 있다. 베이스 영역(840)과 이미터 영역(850)은 교번적으로 형성되어 있을 수 있다. 예컨대, 베이스 영역(840)과 이미터 영역(850)은 서로에 대하여 평행한 스트라이프 패턴으로 형성될 수 있다. 단락전류(Jsc)를 증가시키기 위하여, 이미터 영역(850)의 폭(W2)은 베이스 영역(840) 의 폭(W1) 보다 넓게 형성될 수 있다.
베이스 영역(840)은 반도체 기판(810)과 동일한 타입의 불순물로 도핑되고 이미터 영역(850)은 반도체 기판(810)과 다른 타입의 불순물로 도핑될 수 있다. 베이스 영역(840)과 이미터 영역(850)을 형성하기 위한 불순물 도핑은, 이온 주입법(ion implant), 열 확산법(thermal diffusion)과 같은 방법에 의해 수행될 수 있다. 베이스 영역(840)과 이미터 영역(850)은 실리콘 웨이퍼와 같은 기판(810)에 불순물을 도핑함으로써 형성되거나, 성막등의 방법에 의해 기판(810) 상에 형성될 수 있다.
도 9를 참조하면, 제1 절연층(881)을 형성할 수 있다. 제1 절연층(881)은 실리콘 산화막(SiOx), 또는 실리콘 질화막(SiNx)으로 형성될 수 있다. 제1 절연층(881)은 화학기상증착법(CVD)에 의해 형성될 수 있다. 제1 절연층(881)은 500 Å ~ 300Å의 두께로 형성될 수 있다.
도 10을 참조하면, 제1 절연층(881)에 복수의 제1 콘택홀(H1)을 형성할 수 있다. 예컨대, 도 9를 참조하여 설명한 공정에 따라 형성된 제1 절연층(881) 상에 식각 방지막(미도시)을 형성한 후, 식각 방지막에 의해 보호되지 않은 에칭을 통해 제1 콘택홀(H1)을 형성할 수 있다.
또 다른 방법으로, 에칭 페이스트를 이용하여 제1 콘택홀(H1)을 형성할 수 있다. 예컨대, 스크린 프린트법에 의하여 복수의 제1 콘택홀(H1)이 형성될 위치에 에칭 페이스트를 도포할 수 있다. 이 후, 소정의 시간 열처리하여 에칭 페이스트가 형성되어 있는 제1 절연층(881) 부분이 선택적으로 식각되어 베이스 영역(840) 및 이미터 영역(850)의 일부가 노출될 수 있다.
도 11을 참조하면, 제1 절연층(881) 상에 제2 절연층(882)을 형성할 수 있다. 제2 절연(882)층은 폴리이미드, 에틸렌비닐아세테이트, 폴리에틸렌테레프탈레이트, 또는 폴리카보네이트와 같은 물질을 포함하며, 예컨대 약 0.5㎛ ~ 30㎛의 두께로 형성될 수 있다.
본 발명의 또 다른 실시예로, 제2 절연층(882)은 실리콘 산화막(SiOx), 또는 실리콘 질화막(SiNx)으로 형성될 수 있다. 이 경우, 제2 절연층(882)은 화학기상증착법(CVD)에 의해 약 500 Å ~ 300Å의 두께로 형성될 수 있다.
제2 절연층(882)은 제1 콘택홀(H1)과 대응되는 영역에 제2 콘택홀(H2)을 구비한다. 제2 절연층(882)이 폴리이미드와 같은 소재를 포함하는 경우에, 제2 콘택홀(H2)에 해당하는 영역을 남긴 채 나머지 영역의 적어도 일부를 도포할 수 있다. 또는, 제2 절연층(882)이 실리콘 산화막 또는 실리콘 질화막을 포함하는 경우에는, 도 10을 참조하여 설명한 바와 같이 제2 콘택홀(H2)을 형성할 수 있다.
본 발명의 실시예에서는 도 9 내지 도 11을 참조하여, 절연층(88)이 제1,2 절연층(881, 882)으로 형성되는 경우를 설명하였으나 절연층(880)은 단일층으로 형성될 수 있음은 물론이다. 단일의 절연층(880)은 실리콘 산화막(SiOx), 또는 실리콘 질화막(SiNx)으로 형성될 수 있으며, 핀홀에 의한 션트 발생을 억제하기 위하여 약 8000 Å의 두께로 형성될 수 있다. 실리콘 질화막 또는 실리콘 산화막의 단일의 절연층(880)에 콘택홀 형성은 앞서 도 10을 참조하여 설명한 바와 같다.
도 12를 참조하면, 제1,2 전극(860, 870)을 형성할 수 있다. 제1,2 전극(860, 870)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 니켈(Ni)과 같은 원소를 포함하는 전도성 페이스트를 스크린 프린팅을 통해 인쇄한 후, 열 소성함으로써 형성될 수 있다.
또 다른 실시예로서, 제1,2 콘택홀(H1, H2)을 통해 베이스 영역(840) 및 이미터 영역(850)과 컨택하는 시드층들(seed layers:미도시)을 형성하고, 그 위에 금속을 추가로 도금하는 방식에 의해 제1,2 전극(860, 870)을 형성할 수 있다.
제1 핑거 전극(861)의 폭(M1)은 베이스 영역(840)의 폭(W1) 보다 크게 형성되고 제2 핑거 전극(871)의 폭(M2)은 이미터 영역(850)의 폭(W2) 보다 작게 형성될 수 있다. 제1 핑거 전극(861)의 폭(M1)은 베이스 영역(840)의 폭(W1) 보다 크게 형성되므로, 제1 핑거 전극(861)과 이미터 영역(850)이 오버랩되는 영역(OL)이 생길 수 있다.
제1,2 핑거 전극(861, 871)은 제1 핑거 전극(861)의 폭(M1)과 제2 핑거 전극(871)의 폭(M2)의 비율(C=M1/M2)이 약 0.3 ~ 3.4의 범위를 갖도록 형성될 수 있다. 보다 구체적으로, 폭 비율(C)은 약 0.4 ~ 2.5의 범위를 가질 수 있으며, 일 실시예로 폭 비율(C)은 1로서, 제1 핑거 전극(861)의 폭(M1)과 제2 핑거 전극(871)의 폭(M2)이 실질적으로 동일한 값을 가질 수 있음은 물론이다.
도시되지는 않았으나, 반도체 기판(810)의 제1 면은 표면 조직화(surface texturing)될 수 있다. 표면 조직화된 반도체 기판(810)은 예컨대, 피라미드 또는 벌집 모양과 같은 요철 패턴을 포함할 수 있다. 요철 패턴은 예컨대, 습식 시각을 통한 이방성 식각을 통해 형성되거나, 플라즈마를 이용한 건식 식각을 통해 형성될 수 있다.
도시되지는 않았으나, 표면 조직화된 반도체 기판(810)의 제1 면상에 패시베이션막(미도시)과 반사방지막(미도시)이 형성될 수 있다. 패시베이션막은 진성 반도체층, 도핑된 반도체층 실리콘 산화막, 또는 실리콘 질화막 등으로 형성될 수 있고, 반사방지막은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 예컨대, 화학기상증착법에 의해 형성될 수 있으며, 패시베이션막과 반사방지막은 두가지 기능을 모두 수행하는 실리콘 질화막과 같은 단일의 막으로 형성될 수 있음은 물론이다.
패시베이션막(미도시)과 반사방지막(미도시)을 형성하는 공정은 도 8a에 따른 공정을 수행하기 전에, 또는 도 12에 따른 공정을 수행한 후, 또는 도 8a 내지 도 12를 참조하여 설명한 공정 중에 수행될 수 있다.
광기전력소자는, 수광면인 전면과, 배면에 각각 전극이 구비되는 구조를 가질 수 있는데 전면에 전극이 구비되면 전극의 면적만큼 수광면적이 줄어들게 된다. 이와 같이 수광면적이 감소하는 문제를 해결하기 위하여 전극이 배면에만 구비되는 배면 접합(back contact) 구조가 사용될 수 있다.
상술한 본 발명의 실시예들에 따른 광기전력소자는 이미터 영역을 베이스 영역에 비하여 넓은 폭을 갖도록 형성하여 단락전류를 향상시키고, 제1,2 핑거 전극의 폭 비율(C)을 약 0.3 ~ 3.4, 보다 구체적으로 약 0.4 ~ 2.5의 범위를 갖도록 형성함으로써 제1,2 전극의 직렬저항에 의한 전력손실을 최소화할 수 있으며, 필 팩터의 증가와 함께 광기전력소자의 전체 효율을 향상시킬 수 있다.
또한, 반도체 기판의 제2 면에 제1,2 금속 전극이 차지하는 면적을 향상시켜 빛의 반사를 유도하여, 단락전류를 향상시킬 수 있다.
따라서, 상술한 구조를 갖는 광기전력소자는 캐리어의 수명 향상, 즉 캐리어의 소멸을 최소화하기 위하여 셀 피치를 작게 형성하더라도 제1,2 전극의 직렬저항을 최소화하고, 필 팩터 및 단락전류를 증가시킬 수 있으므로 광기전력소자의 효율을 향상시킬 수 있다.비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되었지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서 첨부된 특허청구의 범위에는 본 발명의 요지에 속하는 한 이러한 수정이나 변형을 포함할 것이다.
100, 500, 600, 700: 광기전력소자
110, 510, 610, 710: 반도체 기판
120, 520, 620, 720: 패시베이션막
130, 530, 630, 730: 반사방지막
140, 540, 640, 740: 베이스 영역
150, 550, 650, 750: 이미터 영역
160, 560, 660, 760: 제1 전극
170, 570, 670, 770: 제2 전극
180, 580, 680, 780: 절연층
181, 581: 제1 절연층
182, 582: 제2 절연층

Claims (20)

  1. 서로 교번적인 스트라이프 패턴으로 배치된 복수의 베이스 영역들과 복수의 이미터 영역들을 포함하는 기판;
    상기 복수의 베이스 영역들과 접촉하며 전기적으로 연결되고, 상기 복수의 베이스 영역들을 덮는 제1 전극; 및
    상기 복수의 이미터 영역들과 접촉하며 전기적으로 연결되고, 상기 복수의 이미터 영역들을 덮는 제2 전극;을 포함하고,
    상기 복수의 베이스 영역들 각각은 제1 폭을 가지고, 상기 복수의 이미터 영역들은 제2 폭을 가지며,
    상기 제1 전극은 상기 베이스 영역들과 각각 대응하고, 제3 폭을 가지는 복수의 제1 부분들을 포함하고,
    상기 제2 전극은 상기 이미터 영역들과 각각 대응하고, 제4 폭을 가지는 복수의 제1 부분들을 포함하고,
    상기 제2 폭이 상기 제4 폭보다 크고, 상기 제3 폭은 상기 제1 전극의 상기 제1 부분의 적어도 일측이 상기 베이스 영역보다 돌출되도록 상기 제1 폭보다 크고, 상기 베이스 영역보다 돌출된 상기 제1 전극의 상기 제1 부분의 측부는 인접한 이미터 영역의 부분과 오버랩되며,
    상기 제4 폭은 상기 제3 폭보다 크고, 상기 제3 폭과 상기 제4 폭의 비율(C)은 0.4 이상 1 미만인인, 광기전력소자.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 전극의 상기 제1 부분 각각은 상부와 하부를 포함하며, 상기 상부는 상기 제3 폭을 갖고, 상기 하부는 상기 제3 폭 보다 작은 제5 폭을 가지며, 상기 제5 폭은 상기 하부 및 상기 하부와 대응되는 베이스 영역의 접촉계면에 대응하는 값이고,
    상기 제2 전극의 상기 제1 부분 각각은 상부와 하부를 포함하며, 상기 상부는 상기 제4 폭을 갖고, 상기 하부는 제4 폭 보다 작은 제6 폭을 가지며, 상기 제6 폭은 상기 하부 및 상기 하부와 대응되는 이미터 영역의 접촉계면에 대응하는 값인, 광기전력소자.
  5. 제1항에 있어서,
    상기 제1 전극의 상기 제1 부분들은 상기 제1 전극의 제2 부분과 접속되고, 상기 제2 전극의 상기 제1 부분들은 상기 제2 전극의 제2 부분과 접속되는, 광기전력소자.
  6. 제1항에 있어서,
    상기 제1 전극의 상기 제1 부분들은 상기 제2 전극의 상기 제1 부분들 사이에 배치(interspersed)되는, 광기전력소자.
  7. 제1항에 있어서,
    상기 베이스 영역은 제1 불순물로 도핑되고, 상기 이미터 영역은 제2 불순물로 도핑되며, 상기 기판은 상기 베이스 영역과 동일한 불순물로 도핑된, 광기전력소자.
  8. 제1항에 있어서,
    상기 베이스 및 상기 이미터 영역들은 상기 기판 상에 형성되거나, 상기 기판에 형성된, 광기전력소자.
  9. 삭제
  10. 제1항에 있어서,
    상기 제2 폭은 상기 제1 폭 보다 큰, 광기전력소자.
  11. 제1항에 있어서,
    상기 제1 전극의 측부와 상기 이미터 영역의 부분 사이에 개재되는 절연층을 더 포함하는, 광기전력소자.
  12. 제11항에 있어서,
    상기 절연층은 제1 층 및 제2 층을 포함하는, 광기전력소자.
  13. 제12항에 있어서,
    상기 제1 층 및 상기 제2 층은 다른 물질을 포함하는, 광기전력소자.
  14. 제13항에 있어서,
    상기 제1 층은 실리콘옥사이드 또는 실리콘나이트라이드로 형성되고, 상기 제2 층은 폴리머로 형성된, 광기전력소자.
  15. 제14항에 있어서,
    상기 제1층의 두께는 500 Å내지 3000 Å이고, 상기 제2 층의 두께는 0.5㎛ 내지 30㎛인, 광기전력소자.
  16. 제12항에 있어서,
    상기 제1층은 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성되고, 상기 제2 층은 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성된, 광기전력소자.
  17. 제12항에 있어서,
    상기 제1층의 두께는 500 Å내지 3000 Å이고, 상기 제2 층의 두께는 500Å내지 3000 Å인 광기전력소자.
  18. 제12항에 있어서,
    상기 절연층은 8000Å보다 두꺼운 두께를 갖는 단일층인, 광기전력소자.
  19. 제12항에 있어서,
    상기 제1 전극은 상기 절연층의 콘택홀을 통해 상기 베이스 영역과 접촉하고, 상기 제2 전극은 상기 절연층의 콘택홀을 통해 상기 이미터 영역과 접촉하는, 광기전력소자.
  20. 제1항에 있어서,
    상기 전극들과 반대편에 구비된 상기 기판의 전면은 패시베이션막을 포함하며, 상기 패시베이션막은 도핑된 비정질 반도체 물질로 형성된, 광기전력소자.
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