KR101295550B1 - 태양 전지및 그의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 태양 전지의 일례는 제 1 도전성 타입의 불순물을 함유하는 기판; 기판의 입사면에 위치하고 제 1 도전성 타입과 반대인 제 2 도전성 타입의 불순물을 함유하는 에미터부; 기판의 입사면에 위치하고 에미터부와 전기적으로 연결되어 있는 제1 전극; 기판 입사면의 반대면인 후면에 위치하며 복수의 홀이 형성되는 후면 보호막; 및 후면 보호막 위에 위치하고, 후면 보호막에 형성된 홀들을 통하여 기판과 전기적으로 연결되는 제2 전극;을 포함하고, 제2 전극은 후면 보호막의 홀들 내부에 위치하는 연결 전극과 제1 금속 페이스트층을 덮도록 후면 보호막의 상부에 위치하는 후면 전극층을 포함하고, 연결 전극은 실리콘 물질을 포함하고, 후면 전극층은 실리콘 물질을 포함하지 않는다.
Description
본 발명은 태양 전지 및 그의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양 에너지로부터 전기 에너지를 생산하는 전지로서, 에너지 자원이 풍부하고 환경오염에 대한 문제점이 없어 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)의 반도체로 이루어진 기판(substrate) 및 에미터부(emitter layer), 그리고 기판과 에미터부에 각각 연결된 전극을 구비한다. 이때, 기판과 에미터부의 계면에는 p-n 접합이 형성되어 있다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공쌍이 생성되고, 생성된 전자-정공쌍은 전자와 정공으로 각각 분리되어 전자와 정공은 n형의 반도체와 p형 반도체쪽으로, 예를 들어 에미터부와 기판쪽으로 이동하고, 기판과 에미터부와 전기적으로 연결된 전극에 의해 수집되며, 이 전극들을 전선으로 연결하여 전력을 얻는다.
본 발명이 이루고자 하는 기술적 과제는 태양 전지의 효율을 향상시키기 위한 태양 전지 및 태양 전지의 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 태양 전지의 일례는 제 1 도전성 타입의 불순물을 함유하는 기판; 기판의 입사면에 위치하고 제 1 도전성 타입과 반대인 제 2 도전성 타입의 불순물을 함유하는 에미터부; 기판의 입사면에 위치하고 에미터부와 전기적으로 연결되어 있는 제1 전극; 기판 입사면의 반대면인 후면에 위치하며 복수의 홀이 형성되는 후면 보호막; 및 후면 보호막 위에 위치하고, 후면 보호막에 형성된 홀들을 통하여 기판과 전기적으로 연결되는 제2 전극;을 포함하고, 제2 전극은 후면 보호막의 홀들 내부에 위치하는 연결 전극과 제1 금속 페이스트층을 덮도록 후면 보호막의 상부에 위치하는 후면 전극층을 포함하고, 제1 금속 페이스트층은 실리콘 물질을 포함하고, 제2 금속 페이스트층은 실리콘 물질을 포함하지 않는다.
여기서, 연결 전극과 후면 전극층의 접합면은 곡면을 포함한다.
여기서, 연결 전극에서 금속 물질의 함유량은 실리콘 물질의 함유량보다 많을 수 있고, 일례로, 연결 전극에 함유되는 실리콘 물질의 함유량은 6wt% ~ 15wt% 사이일 수 있다.
또한, 연결 전극과 기판 사이에는 실리콘 물질과 금속 물질을 포함하는 후면 전계부;를 더 포함하고, 후면 전계부의 금속 물질의 함유량은 실리콘 물질의 함유량보다 작을 수 있다.
또한, 연결 전극이 기판과 접촉하는 전체 합산 면적은 기판의 전체 면적의 0.5% ~ 5% 사이일 수 있으며, 이와 같은 범위 내에서 후면 보호막에서 홀들 각각의 직경은 10㎛ ~ 100㎛ 사이이고, 후면 보호막에서 홀과 홀 사이의 간격은 150㎛ ~ 500㎛ 사이일 수 있다.
아울러, 홀들 각각의 상부에 형성된 연결 전극의 폭은 홀들 각각의 내부에 위치한 연결 전극의 폭보다 클 수 있으며, 일례로 홀들 각각의 상부에 형성된 연결 전극의 폭은 20㎛ ~ 140㎛ 사이일 수 있다.
또한, 후면 보호막의 두께는 60㎚ ~ 140㎚ 사이일 수 있으며, 후면 보호막은 Al2O3, SiOx 및 SiNx 중 적어도 하나의 물질이 적어도 하나의 층으로 형성될 수 있다.
또한, 본 발명에 따른 태양 전지 제조 방법의 일례는 제 1 도전성 타입의 불순물을 함유하는 기판의 전면에 제 1 도전성 타입과 반대인 제 2 도전성 타입의 불순물을 함유하는 에미터부를 형성하는 단계; 기판의 후면 전체에 후면 보호막을 형성하는 단계; 후면 보호막에 복수의 홀을 형성하는 단계;금속 물질과 실리콘 물질을 함께 포함하는 제1 금속 페이스트를 복수의 홀 내부에 형성하는 단계; 및 금속 물질을 포함하고 실리콘 물질을 포함하지 않는 제2 금속 페이스트를 제1 금속 페이스트의 상부에 형성하는 단계;를 포함한다.
여기서, 복수의 홀을 형성하는 단계는 레이저 식각(laser ablation) 또는 포토리소그래피(photolithography) 중 어느 하나의 방법을 이용할 수 있다.
아울러, 에미터부 상부에 제1 전극을 형성하기 위한 제1 전극 페이스트를 형성하는 단계;를 더 포함할 수 있다.
또한, 상기 제2 금속 페이스트를 형성하는 단계 이후, 제1 금속 페이스트 및 제2 금속 페이스트를 열처리하는 단계;를 더 포함할 수 있다.
또한, 상기 제1 전극 페이스트를 형성하는 단계 이후, 제1 전극 페이스트를 열처리하는 단계;를 더 포함할 수 있다.
여기서, 제1 전극 페이스트, 상기 제1 금속 페이스트 및 상기 제2 금속 페이스트는 동시에 열처리될 수 있다.
또한, 제1 금속 페이스트를 열처리하는 단계에 의해 연결 전극과 기판 사이에 후면 전계부를 형성할 수 있다.
또한, 제2 금속 페이스트를 형성하는 단계에서, 제2 금속 페이스트는 상기 제1 금속 페이스트 상부 이외에 홀이 형성되지 않는 후면 보호막의 상부에도 함께 형성 될 수 있다.
또한, 제1 금속 페이스트 및 제2 금속 페이스트에 포함되는 금속 물질은 기판에 함유되는 불순물과 동일한 타입일 수 있다.
본 발명에 따른 태양 전지 및 태양 전지 제조 방법은 연결 전극을 형성하는 제1 금속 페이스트층이 실리콘 물질을 함유하고, 후면 전극층을 형성하는 제2 금속 페이스트층이 실리콘 물질을 함유하지 않으므로, 연결 전극과 기판 사이에 공극이 발생하는 것을 방지하면서도, 후면 전극층의 전기 전도도가 저하되는 것을 방지하여 태양 전지의 효율을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명에 따른 태양 전지의 일례에 대한 일부 사시도이다.
도 2는 도 1에 도시한 태양 전지를 Ⅱ-Ⅱ선을 따라 잘라 도시한 단면도이다.
도 3은 태양 전지의 제조 공정 중 제2 전극이 실리콘을 함유하지 않는 경우, 제2 전극과 기판 사이에서 공극(Void)이 발생하는 이유를 설명하기 위한 도면이다.
도 4는 기판의 후면 전체면 중에서 연결 전극이 기판과 접하는 면을 설명하기 위한 도이다.
도 5는 도 1 및 도2에 도시된 태양 전지의 일례에서 연결 전극에 함유되는 실리콘(Si)의 최적량(wt%)을 설명하기 위한 도이다.
도 6a 내지 도 6g는 도 1 및 도 2에 도시된 태양 전지를 제조하는 방법의 일례를 설명하기 위한 도이다.
도 2는 도 1에 도시한 태양 전지를 Ⅱ-Ⅱ선을 따라 잘라 도시한 단면도이다.
도 3은 태양 전지의 제조 공정 중 제2 전극이 실리콘을 함유하지 않는 경우, 제2 전극과 기판 사이에서 공극(Void)이 발생하는 이유를 설명하기 위한 도면이다.
도 4는 기판의 후면 전체면 중에서 연결 전극이 기판과 접하는 면을 설명하기 위한 도이다.
도 5는 도 1 및 도2에 도시된 태양 전지의 일례에서 연결 전극에 함유되는 실리콘(Si)의 최적량(wt%)을 설명하기 위한 도이다.
도 6a 내지 도 6g는 도 1 및 도 2에 도시된 태양 전지를 제조하는 방법의 일례를 설명하기 위한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
그러면 첨부한 도면을 참고로 하여 본 발명의 한 실시예에 따른 태양 전지에 대하여 설명한다.
도 1은 본 발명에 따른 태양 전지의 일례에 대한 일부 사시도이고, 도 2는 도 1에 도시한 태양 전지를 Ⅱ-Ⅱ선을 따라 잘라 도시한 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 태양 전지(1)의 일례는 기판(110), 에미터부(120), 반사 방지막(130), 복수의 후면 전계부(back surface field, BSF)(170), 후면 보호막(190), 제1 전극(140) 및 제2 전극(150)을 포함한다.
도 1에서는 본 발명에 따른 태양 전지(1)가 반사 방지막(130)을 포함하는 것을 일례로 도시하고 있으나, 본 발명은 이와 다르게 반사 방지막(130)이 생략되는 것도 가능하다. 그러나, 태양 전지(1)의 효율을 고려했을 때, 반사 방지막(130)이 포함되는 것이 더 나은 효율이 발생하므로, 반사 방지막(130)이 포함되는 것을 일례로 설명한다.
기판(110)은 제1 도전성 타입, 예를 들어 p형 도전성 타입의 불순물을 함유하는 실리콘으로 이루어진 반도체 기판(110)이다. 이때, 실리콘은 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘일 수 있다. 기판(110)이 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물을 함유한다. 하지만, 이와는 달리, 기판(110)은 n형 도전성 타입일 수 있고, 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다. 기판(110)이 n형의 도전성 타입을 가질 경우, 기판(110)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 함유할 수 있다.
도 1 및 도 2에서는 기판(110)의 표면에 요철이 형성되지 않은 경우를 일례로 도시하고 있지만, 이와 다르게, 기판(110)은 텍스처링(texturing)되어 요철면인 텍스처링 표면(texturing surface)을 가질 수 있다.
에미터부(120)는 빛이 입사되는 기판(110)의 면인 입사면[이하, ‘전면(front surface)’라 함]에 위치하며, 기판(110)의 도전성 타입과 반대인 제2 도전성 타입, 예를 들어, n형의 도전성 타입의 불순물을 함유하여 반도체 기판(110)과 p-n 접합을 이룬다.
이와 같은 p-n 접합에 의해 외부로부터 기판(110)에 빛이 입사되어 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다. 따라서, 기판(110)이 p형이고 에미터부(120)가 n형일 경우, 분리된 정공은 기판(110)쪽으로 이동하고 분리된 전자는 에미터부(120)쪽으로 이동하여, 기판(110)에서 정공은 다수 캐리어가 되며, 에미터부(120)에서 전자는 다수 캐리어가 된다.
여기서, 에미터부(120)는 기판(110)과 p-n접합을 형성하므로, 본 실시예와 달리, 기판(110)이 n형의 도전성 타입을 가질 경우, 에미터부(120)는 p형의 도전성 타입을 가진다. 이 경우, 분리된 전자는 기판(110)쪽으로 이동하고 분리된 정공은 에미터부(120)쪽으로 이동한다.
에미터부(120)가 n형의 도전성 타입을 가질 경우, 에미터부(120)는 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 기판(110)에 도핑하여 형성될 수 있고, 반대로 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물을 기판(110)에 도핑하여 형성될 수 있다.
반사 방지막(130)은 에미터부(120) 위에 위치하며, 실리콘 질화막(SiNx)이나 실리콘 산화막(SiOx) 등으로 형성될 수 있다. 이와 같은 반사 방지막(130)은 태양 전지(1)로 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜, 태양 전지(1)의 효율을 높인다. 이러한 반사 방지막(130)은 약 80㎚ 내지 100㎚의 두께를 가질 수 있다. 반사 방지막(130)은 필요에 따라 생략될 수 있다.
제1 전극(140)은 에미터부(120) 상부에 배치되며, 에미터부(120)와 전기적으로 연결되어 있다. 이와 같은 제1 전극(140)은 도 1에 도시된 바와 같이, 복수의 핑거 전극(141) 및 복수의 전면 버스바(143)를 포함할 수 있다.
여기서, 복수의 핑거 전극(141)은 에미터부(120) 위에 위치하여 에미터부(120)와 전기적으로 연결되어 있고, 서로 이격하여 정해진 방향으로 뻗어있다. 복수의 핑거 전극(141)은 에미터부(120)쪽으로 이동한 전하, 예를 들면, 전자를 수집한다.
그리고, 복수의 전면 버스바(143)는 에미터부(120) 위에서 복수의 핑거 전극(141)과 동일 층에 위치하고, 복수의 핑거 전극(141)과 전기적으로 연결되며, 복수의 핑거 전극(141)과 교차하는 방향으로 뻗어 있다. 복수의 전면 버스바(143)는 복수의 핑거 전극(141)에 의해 수집되어 이동하는 전하를 수집하여 외부 장치로 출력한다.
복수의 핑거 전극(141)과 전면 버스바(143)는 적어도 하나의 도전성 물질로 이루어져 있고, 이들 도전성 물질의 예는 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나일 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다.
다음, 후면 보호막(190)은 도 1 및 도 2에 도시된 바와 같이, 기판(110)의 입사면과 반대면인 기판(110)의 후면에 위치하며, 복수의 홀이 형성될 수 있다.
또한, 후면 보호막(190)에 형성되는 홀들 각각의 단면 형태는 도 1에 도시된 바와 같이 원형일 수 있으나, 이와 다르게 다각형의 형상일 수도 있다.
이와 같은 후면 보호막(190)은 기판(110) 후면 근처에서 전하의 재결합율을 감소시키는 패시베이션 기능을 수행하고, 기판(110)을 통과한 빛의 내부 반사율을 향상시켜 기판(110)을 통과한 빛의 재입사율을 높인다. 이러한 후면 보호막(190)은 Al2O3, SiOxNy, SiOx 및 SiNx 중 적어도 하나의 물질이 적어도 하나의 층으로 형성될 수 있다.
예를 들어, Al2O3, SiOxNy, SiOx 및 SiNx 중 어느 하나가 단일층으로 형성되는 것도 가능하고, Al2O3, SiOxNy, SiOx 및 SiNx 중 2개 이상이 다중막으로 형성되는 것도 가능하다.
이와 같은 후면 보호막(190)의 두께는 후면 보호막(190)의 패시베이션 효과를 고려하여 60㎚ ~ 140㎚ 사이에서 형성될 수 있다.
다음, 제2 전극(150)은 후면 보호막(190) 위에 위치하고, 후면 보호막(190)에 형성된 홀들을 통하여 기판(110)과 전기적으로 연결되며 금속 물질을 포함한다.
이와 같은 제2 전극(150)은 후면 보호막(190)의 홀들 내부 및 상부에 위치하는 부분에는 실리콘 물질을 포함하고, 홀들이 위치하지 않는 후면 보호막(190)의 상부에 위치하는 부분에는 실리콘 물질을 포함하지 않는다.
이와 같은 제2 전극(150)은 제1 금속 페이스트층(151)과 제2 금속 페이스트층(153)을 포함하고, 제1 금속 페이스트층(151)은 후면 보호막의 홀들 내부에 위치하며, 제2 금속 페이스트층(153)은 제1 금속 페이스트층(151)을 덮도록 후면 보호막(190)의 전체면 상부에 위치한다. 여기서, 제1 금속 페이스트층(151)은 실리콘 물질과 금속 물질을 포함하고, 제2 금속 페이스트층(153)은 제1 금속 페이스트층(151)에 포함된 금속 물질과 동일한 물질이 포함될 수 있다.
이와 같은 금속 물질은 기판에 함유된 불순물과 동일한 제1 도전성 타입일 수 있다.
여기서, 제1 금속 페이스트층(151)과 제2 금속 페이스트층(153)의 접합면은 곡면을 포함할 수 있으며, 이와 같은 곡면은 도 1 및 도 2에 도시된 바와 같이, 후면 보호막(190)의 후면보다 더 돌출되어 있을 수 있다.
여기서, 제1 금속 페이스트층(151)은 후면 보호막(190)의 홀들 내부에 위치하여 기판(110)과 연결되는 연결 전극(151)이라 할 수 있고, 제2 금속 페이스트층(153)은 연결 전극(151)을 덮도록 후면 보호막(190)의 전체면 상부에 위치하는 후면 전극층(153)이라 할 수도 있다.
이외에 제2 전극(150)은 도 1 및 도 2에 도시된 바와 같이, 후면 버스바(155)를 더 포함할 수 있다.
연결 전극(151)은 후면 보호막(190)의 홀들 내부 및 상부에 위치하여 후면 보호막(190)의 홀들을 통하여 기판(110)과 전기적으로 연결되며, 금속 물질과 실리콘 물질을 함께 포함하되, 금속 물질의 함유량은 실리콘 물질의 함유량보다 더 많을 수 있다. 이와 같이 연결 전극(151)은 실리콘 물질을 함유하여 기판과의 사이에서 공극이 발생하는 것을 방지할 수 있다. 이와 같은 연결 전극(151)에 대한 보다 상세한 설명은 후술한다.
또한, 후면 전극층(153)은 후면 보호막(190)의 상부에 위치하여 연결 전극(151)에 전기적으로 연결되며, 금속 물질을 포함하지만 실리콘 물질을 포함하지는 않는다.
이와 같이, 연결 전극(151) 및 후면 전극층(153)에 포함되는 금속 물질은 알루미늄(Al)과 같은 도전성 물질을 포함할 수 있지만, 이에 한정되는 것은 아니고, 니켈(Ni), 구리(Cu), 은(Ag), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나이거나, 이외의 다른 도전성 물질로 이루어질 수도 있다.
이러한 연결 전극(151)은 기판(110)쪽으로부터 이동하는 전하, 예를 들어 정공을 수집하여 후면 전극층(153)으로 전달한다.
다음, 후면 버스바(155)는 후면 보호막(190) 상부에 위치하며, 연결 전극(151) 또는 후면 전극층(153)과 전기적으로 연결되어 있다. 이와 같은 후면 버스바(155)는 전면 버스바(143)와 동일한 방향으로 뻗어 있는 스트라이프 형상일 수 있다. 이때, 후면 버스바(155)는 전면 버스바(143)과 마주보는 위치에 위치할 수 있다.
도 1 및 도 2에서, 후면 버스바(155)는 복수의 연결 전극(151)과 중첩되면서 후면 보호막(190) 위에 형성되어 있는 것으로 도시되고 있으나, 이와 다르게, 후면 버스바(155)는 연결 전극(151)과 중첩되지 않게 후면 보호막(190) 위에 형성될 수도 있다.
또한, 후면 버스바(155)는 도시된 바와 다르게 일정한 간격으로 배치된 원형 또는 다각형 형상의 복수의 도전체로 이루어질 수도 있다.
이와 같은 후면 버스바(155)는 기판(110)으로부터 연결 전극(151)을 통해 후면 전극층(153)으로부터 전달되는 전하, 예를 들어 정공을 수집하여 외부 장치로 출력한다.
이와 같은, 후면 버스바(155)는 은(Ag)과 같은 하나의 도전성 물질로 이루어져 있지만, 이에 한정되지 않고, 니켈(Ni), 구리(Cu), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나이거나 이외의 다른 도전성 물질로 이루어질 수도 있다.
또한, 후면 버스바(155)는 인접한 후면 전극층(153)(150)의 상부 일부와 중첩되어 전기적으로 연결되도록 형성될 수 있다. 따라서, 후면 전극층(153)과의 접촉 저항이 감소하여 접촉 효율이 높아지고, 이로 인해, 후면 전극층(153)으로부터의 전하 전송율이 향상된다.
후면 전계부(170)는 연결 전극(151)과 기판(110) 사이에 위치하고, 기판(110)과 동일한 제1 도전성 타입의 불순물이 기판(110)보다 고농도로 도핑된 영역, 예를 들면, P+ 영역이다.
이와 같은 후면 전계부(170)는 제2 전극(150)이 열처리에 의해 건조 및 소성될 때에, 제2 전극(150)에 함유된 금속 물질, 즉 제1 도전성 타입의 불순물이 기판(110) 내부로 확산되어 형성된다.
따라서, 이와 같은 후면 전계부(170)는 연결 전극(151)에 함유된 금속 물질과 동일한 금속 물질이 함유될 수 있어, 기판(110)에 포함되는 실리콘 물질과 연결 전극(151)에 포함된 금속 물질을 모두 포함하나, 연결 전극(151)과 다르게, 후면 전계부(170)의 금속 물질 함유량은 실리콘 물질의 함유량보다 작을 수 있다.
이와 같은 후면 전계부(170)는 기판(110)과의 불순물 농도 차이로 인해, 기판(110)과 전위차를 발생시키는 전위 장벽을 형성시킨다. 이와 같은 전위 장벽은 기판(110)의 후면 쪽으로 전자가 이동하는 것을 방지하여 기판(110)의 후면에서 전자와 정공이 재결합하여 소멸되는 것을 방지한다.
이와 같은 구조를 갖는 본 실시예에 따른 태양 전지(1)의 동작은 다음과 같다.
태양 전지(1)로 빛이 조사되어 반사 방지막(130)과 에미터부(120)를 통해 반도체의 기판(110)으로 입사되면 빛 에너지에 의해 반도체의 기판(110)에서 전자-정공 쌍이 발생한다. 이때, 반사 방지막(130)에 의해 기판(110)으로 입사되는 빛의 반사 손실이 줄어들어 기판(110)으로 입사되는 빛의 양이 증가한다.
이들 전자-정공 쌍은 기판(110)과 에미터부(120)의 p-n접합에 의해 서로 분리되어 전자와 정공은, 예를 들어, n형의 도전성 타입을 갖는 에미터부(120)과 p형의 도전성 타입을 갖는 기판(110)쪽으로 각각 이동한다. 이처럼, 에미터부(120)쪽으로 이동한 전자는 핑거 전극(141)에 의해 수집되어 전면 버스바(143)로 전달되어 수집되고, 기판(110)쪽으로 이동한 정공은 인접한 연결 전극(151)으로 전달된 후 후면 버스바(155)에 의해 수집된다. 이러한 전면 버스바(143)와 후면 버스바(155)를 도선으로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용하게 된다.
한편, 본 발명에 따른 제2 전극(150)은 전술한 바와 같이, 제2 전극(150)에 포함되는 연결 전극(151), 후면 전극층(153) 및 후면 버스바(155) 중에서 후면 보호막(190)의 홀들 내부 및 상부에 위치하는 연결 전극(151)에만 실리콘 물질이 함유되도록 하고, 후면 보호막(190)의 상부에 위치하는 후면 전극층(153) 및 후면 버스바(155)에는 실리콘 물질이 함유되지 않도록 함으로써, 연결 전극(151)과 기판(110) 사이에 공극이 발생하는 것을 방지하면서도 제2 전극(150)의 전체 저항이 증가하는 것을 방지하여, 제2 전극(150)의 전체의 전기 전도도를 양호하게 유지할 수 있다.
보다 구체적으로, 전술한 공극이 발생하는 이유는 다음의 도 3과 같다.
도 3은 태양 전지의 제조 공정 중 제2 전극이 실리콘을 함유하지 않는 경우, 제2 전극과 기판 사이에서 공극(Void)이 발생하는 이유를 설명하기 위한 도이다.
태양 전지(1)의 제조 공정시, 후면 보호막(190)을 기판(110)의 후면에 증착하여 형성한 이후, 제2 전극(150)과 기판(110)의 로컬 컨택(Local Contact)을 형성하기 위해서 후면 보호막(190)에 레이저나 에칭 페이스트 등의 방법으로 로컬 컨택할 부분을 패터닝(Patterning)하여 후면 보호막(190)에 홀을 형성시킨다.
이후, 제2 전극(150)을 형성하는 페이스트를 스크린 프린팅(Screen Printing) 방법으로 인쇄하여 후면 보호막(190)의 상부에 형성한다.
이후, 제2 전극(150)을 형성하는 페이스트를 소성하기 위하여 고온(대략 800℃ 정도)의 열처리 공정을 수행한다.
이와 같이 제2 전극(150)을 형성하는 페이스트를 소성하는 고온의 열처리 공정을 수행하면 도 3에 도시된 바와 같이, 제조 공정 중에 도시된 바와 같이 제2 전극(150)과 기판(110) 사이에서 공간이 비어있는 공극(E)이 발생할 수 있다.
이와 같이 제2 전극(150)과 기판(110) 사이에서 공극(E)이 발생하는 이유는 고온의 소성 공정 중에 알루미늄(Al) 페이스트로 함유되어 들어가는 기판(110)의 실리콘(Si) 용해도(Solubility)가 증가하기 때문이다.
따라서 제2 전극(150)을 형성하는 알루미늄(Al) 페이스트로 기판(110)의 실리콘(Si)이 빠져나가는 특성을 억제하기 위해서 도 1 및 도 2에 도시된 바와 같이, 제2 전극(150) 중에서 기판(110)과 연결되는 연결 전극(151)을 형성하는 알루미늄(Al) 페이스트에 미리 실리콘(Si) 입자(Particle)나 비드(Bead)를 첨가하여 소성하면 기판(110)의 실리콘(Si) 물질이 연결 전극(151)을 형성하는 알루미늄(Al) 페이스트로 빠져나가는 특성을 억제할 수 있다.
따라서, 도 1 및 도 2에서 설명한 바와 같이, 연결 전극(151)에 실리콘(Si) 입자나 비드를 첨가한 경우, 공극을 방지하여 기판(110)과 연결 전극(151) 사이의 접촉 저항이 증가하는 것을 방지할 수 있다.
또한, 제2 전극(150) 중에서 후면 전극층(153)이나 후면 버스바(155)를 제외한 기판(110)과 전기적으로 연결되는 연결 전극(151)에만 실리콘 물질이 함유되도록 함으로써, 제2 전극(150)의 전체 저항이 증가하는 것을 방지할 수 있다.
보다 구체적으로, 기판(110)과 제2 전극(150) 사이의 공극을 줄이기 위해 제2 전극(150) 전체에 실리콘 물질이 함유되도록 하는 경우, 기판(110)과 제2 전극(150) 사이의 공극은 줄어들겠지만, 비전도성인 실리콘 물질로 인하여 제2 전극(150) 전체 저항은 증가하게 된다. 이와 같은 경우, 제2 전극(150)의 저항 증가로 인하여 제2 전극(150)으로 수집된 캐리어가 이동하는데 방해를 받게 되어, 전체적으로 태양 전지의 효율이 저하될 수 있다.
그러나, 앞에서 설명한 바와 같이, 제2 전극(150) 중에서 후면 전극층(153)이나 후면 버스바(155)를 제외한 기판(110)과 전기적으로 연결되는 연결 전극(151)에만 실리콘 물질이 함유되도록 한 경우, 공극이 발생하는 것을 방지할 뿐만 아니라 제2 전극(150)의 전체 저항값을 충분히 낮은 수준으로 유지할 수 있어, 전체적으로 태양 전지의 효율을 크게 향상시킬 수 있다.
이에 따라, 본 발명에 따른 태양 전지(1)는 출력 전압(Voc)이나 필 팩터(Fill Factor, FF)를 향상시켜 태양 전지(1)의 광전 효율을 향상시킬 수 있다.
여기서, 태양 전지(1)의 광전 효율을 더욱 향상시키기 위해 연결 전극(151)이 기판(110)과 접촉하는 전체 합산 면적은 기판(110)의 전체 면적의 0.5% ~ 5% 사이로 형성될 수 있다.
보다 구체적으로, 도 1 및 도 2를 참고하면, 연결 전극(151)은 후면 보호막(190)의 홀을 통하여 기판(110)과 전기적으로 연결된다. 따라서, 연결 전극(151)이 기판(110)과 접하는 면적은 홀의 단면적과 거의 동일하게 된다.
여기서, 기판(110)의 후면 전체면이 도 4와 같다고 가정하면 연결 전극(151)이 기판(110)과 접하는 면(151S)은 홀의 단면 폭(WH)과 대략 동일하고, 연결 전극(151)이 기판(110)과 접하는 단면 사이의 거리는 홀과 홀 사이의 거리(DH)와 대략 동일하게 된다.
여기서, 연결 전극(151)이 기판(110)과 접촉하는 전체 합산 면적이 기판(110)의 전체 면적의 0.5% 이상이 되도록 하는 것은 최소한의 필펙터(fill factor, F.F)를 확보하기 위함이다.
또한, 연결 전극(151)이 기판(110)과 접촉하는 전체 합산 면적이 기판(110)의 전체 면적의 5% 이하가 되도록 하는 것은 후면 보호막(190)의 패시베이션 기능이 상대적으로 저하되는 것을 방지하기 위함이다.
보다 구체적으로, 연결 전극(151)이 기판(110)과 접촉하는 전체 합산 면적이 증가할수록 후면 보호막(190)에서 복수의 홀이 차지하는 단면적의 합은 증가하게 된다.
이와 같은 경우, 후면 보호막(190)의 패시베이션 기능이 상대적으로 저하되어 기판(110)의 후면에서 캐리어의 재결합 속도가 증가하게 된다. 이와 같은 경우 태양 전지(1)의 단락 전류(Isc)가 오히려 감소하게 되어, 태양 전지(1)의 효율이 감소할 수 있기 때문에 5% 이하가 되도록 할 수 있다.
이와 같은 기판(110)의 후면 전체 면적과 연결 전극(151)의 접촉 면적 사이의 범위 내에서 후면 보호막(190)에서 홀들 각각의 직경(WH)은 10㎛ ~ 100㎛ 사이일 수 있으며, 후면 보호막(190)에서 홀과 홀 사이의 간격(DH)은 150㎛ ~ 500㎛ 사이일 수 있다.
여기서, 홀들 각각의 직경(WH)이 10㎛ 이상이 되도록 하는 것은 홀들 내부에 위치하는 연결 전극(151)의 적절한 저항값과 최소한의 필팩터를 확보하기 위함이고, 100㎛가 되도록 하는 것은 연결 전극(151)의 폭에 따라 후면 전계부(170)의 폭이 결정되는데, 후면 전계부(170)의 폭이 과도하게 커질 경우, 후면 보호막(190)의 패시베이션 기능이 상대적으로 저하될 수 있으므로, 이를 방지하기 위함이다.
또한, 홀과 홀 사이의 간격(DH)이 150㎛ 이상이 되도록 하는 것은 후면 보호막(190)의 패시베이션 기능을 최소한 확보하기 위함이고, 500㎛ 이하가 되도록 하는 것은 최소한의 필팩터를 확보하기 위함이다.
또한, 도 1 및 도 2에 도시된 바와 같이, 홀들 각각의 상부에 형성된 연결 전극(151)의 폭(W151h)은 홀들 각각의 내부에 위치한 연결 전극(151)의 폭(WH)보다 클 수 있다. 일례로, 홀들 각각의 상부에 형성된 연결 전극(151)의 폭(W151h)은 홀들 각각의 직경(WH)보다 큰 범위 내에서 20㎛ ~ 140㎛ 사이로 형성될 수 있다.
또한, 연결 전극(151)에 함유되는 실리콘 물질은 연결 전극(151)을 형성하는 금속 페이스트(Paste), 예를 들면, 알루미늄(Al) 페이스트에 실리콘 물질을 입자나 비드 형태로 첨가하여 소성 공정을 수행함으로써 연결 전극(151)에 함유되도록 할 수도 있으며, 실리콘(Si)-알루미늄(Al) 합금(Alloy)을 이용한 페이스트에 이용하여 연결 전극(151)을 형성한 후 소성 공정을 수행함으로써 연결 전극(151)에 함유되도록 할 수도 있다.
여기서, 연결 전극(151)에 함유되는 실리콘 물질의 비율은 조정될 수 있으며, 일례로, 연결 전극(151)에 함유되는 실리콘 물질의 함유량은 6wt% ~ 15wt% 사이일 수 있다.
도 5는 도 1 및 도 2에 도시된 태양 전지의 일례에서 연결 전극에 함유되는 실리콘(Si)의 최적량(wt%)을 설명하기 위한 도이다.
도 5의 (a)는 연결 전극(151)에 함유된 실리콘(Si)의 함유량에 따라 연결 전극(151)과 기판(110) 사이에 발생하는 공극(E)의 깊이를 도시한 그래프이고, 도 5의 (b)는 연결 전극(151)에 함유된 실리콘(Si)의 함유량에 따라 연결 전극(151)에서 단위 면적당 저항의 변화를 도시한 그래프이다.
도 5의 (a)에 도시된 바와 같이, 연결 전극(151)에 실리콘(Si)이 함유되지 않은 경우 발생하는 공극(E)의 깊이는 15um 정도이고, 연결 전극(151)에 실리콘(Si)이 3wt% 함유된 경우 공극(E)의 깊이는 9um, 실리콘(Si) 함유량이 6wt%인 경우 공극(E)은 1um이고, 실리콘(Si) 함유량이 9wt% 이상부터는 공극(E)이 거의 발생하지 않는 것을 알 수 있다.
특히, 실리콘(Si)의 함유량이 6wt%인 경우까지는 공극(E)의 깊이가 지속적으로 감소하는 것을 알 수 있으나, 실리콘(Si) 함류량이 6wt% 이상부터는 공극(E)의 깊이 감소율이 6wt% 이하와 비교하여 크게 완만해지는 것을 알 수 있다.
또한, 도 5의 (b)에 도시된 바와 같이, 연결 전극(151)에 실리콘(Si)이 함유되지 않은 경우 연결 전극(151)의 단위면적당 저항값은 10×10-3Ω/㎡이고, 연결 전극(151)에 실리콘(Si)이 3wt% 함유된 경우 저항값은 35×10-3Ω/㎡, 연결 전극(151)에 실리콘(Si)이 6wt% 함유된 경우 저항값은 58×10-3Ω/㎡, 연결 전극(151)에 실리콘(Si)이 9wt% 함유된 경우 저항값은 79×10-3Ω/㎡, 연결 전극(151)에 실리콘(Si)이 12wt% 함유된 경우 저항값은 92×10-3Ω/㎡, 연결 전극(151)에 실리콘(Si)이 15wt% 함유된 경우 저항값은 108×10-3Ω/㎡, 연결 전극(151)에 실리콘(Si)이 18wt% 함유된 경우 저항값은 160×10-3Ω/㎡으로 증가되는 것을 알 수 있다.
여기서, 연결 전극(151)의 실리콘(Si) 함유량이 15% 이하인 경우는 저항값의 증가율이 상대적으로 완만하지만, 실리콘(Si) 함유량이 15%를 초과하는 경우는 저항값의 증가율이 15%이하인 경우와 비교하여 급격하게 증가하는 것을 알 수 있다.
이상과 같이, 본 발명에서 연결 전극(151)의 실리콘(Si) 물질 함유량은 발생하는 공극(E)의 깊이와 저항값을 함께 고려하여, 발생하는 공극(E)의 깊이가 급격하게 감소한 이후 완만하게 감소하기 시작하는 6% 이상이 되도록 하되, 저항값이 급격하게 증가하기 이전의 값인 15% 이하가 되도록 할 수 있다.
따라서, 연결 전극(151)의 실리콘(Si) 물질 함유량이 6% 이상이 되도록 하여 발생하는 공극(E)의 깊이를 최소화하고, 15% 이하가 되도록 하여 연결 전극(151)의 저항값을 최소화하는 것이 바람직하다.
다음의 도 6a 내지 도 6g는 도 1 및 도 2에 도시된 태양 전지를 제조하는 방법의 일례를 설명하기 위한 도이다.
먼저, 도 6a에 도시된 바와 같이, 제 1 도전성 타입, 일례로 p 타입의 반도체 기판(110) 상에 제 2 도전성 타입, 일례로 n 타입의 반도체 불순물을 확산시켜 에미터부(120)를 기판(110)의 표면에 형성한다. 이와 같이 기판(110)의 표면에 에미터부(120)을 형성할 때에 기판(110)의 전면뿐만 아니라 후면에도 에미터부(120)가 형성될 수도 있는데, 기판(110)의 후면에 형성된 에미터부(120)는 불순물 확산 공정 이후 제거될 수 있다.
이와 같이, 기판(110)의 전면 표면에 에미터부(120)가 형성된 이후, 도 6b와 같이 기판(110)의 전면에는 반사 방지막(130)을 형성하고, 후면에는 후면 보호막(190)을 플라즈마 증착 기상 방법(Plasma-enhanced chemical vapor deposition; PECVD)을 이용하여 형성한다.
여기서, 반사 방지막(130) 및 후면 보호막(190)은 Al2O3, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiOxNy) 중 적어도 하나를 이용하여 형성될 수 있으며, 2층 이상이 서로 다른 굴절률을 갖도록 다층 구조로 형성될 수 있는 것이다. 이와 같이 반사 방지막(130) 및 후면 보호막(190)이 2층 이상의 서로 다른 굴절률을 갖는 경우, 반사 방지막(130)의 반사 방지 효과 및 후면 보호막(190)의 패시베이션 기능을 더욱 향상시킬 수 있는 효과가 있다.
이와 같이, 기판(110)의 전면과 후면에 반사 방지막(130) 및 후면 보호막(190)을 형성한 이후, 도 6c와 같이 후면 보호막(190)에 복수의 홀을 형성한다. 이와 같은 홀은 레이저 식각 장비인 레이저 식각(laser ablation) 또는 포토리소그래피(photolithography) 중 어느 하나의 방법을 이용하여 형성될 수 있다.
이후, 연결 전극(151)을 형성하기 위해, 도 6d와 같이 금속 물질과 실리콘 물질을 포함하는 제1 금속 페이스트(151’)를 후면 보호막(190)에 형성된 복수의 홀 내부 및 상부에 형성시킨다. 이와 같이, 제1 금속 페이스트(151’)를 후면 보호막(190)의 홀 내부 및 상부에 형성시키는 방법은 프린팅 기법 등을 이용할 수 있다.
이와 같이, 후면 보호막(190)에 형성된 복수의 홀 내부 및 상부에 형성시켜 실리콘 물질과 금속 물질을 함께 포함한 제1 금속 페이스트(151’)가 복수의 홀을 통하여 기판(110)과 전기적으로 연결되도록 한다.
이후, 후면 전극층(153)을 형성하기 위해, 도 6e와 같이, 금속 물질을 포함하고 실리콘 물질을 포함하지 않는 제2 금속 페이스트(153’)를 홀이 형성되지 않은 후면 보호막(190) 상부 및 제1 금속 페이스트(151’)의 상부에 형성시킬 수 있다.
이와 같이, 제1 금속 페이스트(151’) 및 제2 금속 페이스트(153’)에 함유되는 금속 물질은 일례로 알루미늄(Al)일 수 있고, 제1 금속 페이스트(151’)에는 실리콘 물질이 함유되고, 제2 금속 페이스트(153’)에는 실리콘 물질이 함유되지 않는다.
다음, 도 6f와 같이, 에미터부(120) 상부에 위치한 반사 방지막(130)의 상부에는 마스크를 이용하여 제1 전극(140)을 형성하기 위해 Ag 등이 포함된 제1 전극 페이스트(140’)를 프린팅하여 핑거 전극의 패턴(141’)과 전면 버스바의 패턴(143’)을 형성한다.
아울러, 후면 버스바(155)를 형성하기 제2 페이스트(153’)의 일부분을 제거한 이후, 제거된 제2 금속 페이스트(153’)의 일부분에는 후면 버스바 페이스트(155’), 예를 들어 은(Ag)을 포함하는 페이스트를 형성하여 후면 버스바의 패턴(155’)을 형성한다.
이후, 도 6g와 같이, 제1 전극 페이스트(140’), 제1 금속 페이스트(151’), 제2 금속 페이스트(153’) 및 후면 버스바 페이스트(155’)를 한꺼번에 열처리하는 단계를 수행한다.
이와 같은 열처리 단계에 따라, 핑거 전극(141)과 전면 버스바(143)를 형성하기 위한 패턴으로 패터닝된 제1 전극 페이스트(140’)는 열처리되어 반사 방지막(130)을 뚫고 에미터부(120)에 전기적으로 연결된다.
아울러, 제1 금속 페이스트(151’)가 열처리됨에 따라 후면 보호막(190)의 홀들을 통하여 기판(110)과 접하는 연결 전극(151)이 형성된다. 이와 같은 제1 금속 페이스트(151’)를 열처리하는 단계에 의해 연결 전극(151)과 기판(110) 사이에는 후면 전계부(170)가 형성될 수 있다.
이와 같이, 금속 물질을 함유하는 제1 금속 페이스트(151’)는 실리콘 물질을 함유하므로, 열처리에 의해 소성되더라도 기판(110)과의 사이에서 공극이 발생되는 것을 방지할 수 있다.
또한, 제2 금속 페이스트(153’)가 열처리됨에 따라 연결 전극(151)의 상부 및 후면 보호막(190)의 상부에 배치되어 연결 전극(151)과 연결되는 후면 전극층(153)이 형성된다. 이와 같이, 제2 금속 페이스트(153’)는 실리콘 물질을 함유하지 않아 후면 전극층(153)의 저항이 증가하는 것을 방지하여 후면 전극층(153)의 전기 전도도를 향상시킬 수 있어, 태양 전지의 효율을 더욱 향상시킬 수 있다.
아울러, 후면 버스바 페이스트(155’)가 열처리됨에 따라 후면 전극층(153) 및 연결 전극(151)과 전기적으로 연결되는 후면 버스바(155)가 형성된다.
이와 같이, 제1 전극 페이스트(140’), 제1 금속 페이스트(151’), 제2 금속 페이스트(153’) 및 후면 버스바 페이스트(155’)를 열처리 하는 단계는 도 6g와 같이 한꺼번에 수행되는 것도 가능하나, 반드시 이에 한정되는 것은 아니고, 각각 수행될 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (21)
- 제 1 도전성 타입의 불순물을 함유하는 기판;
상기 기판의 입사면에 위치하고 상기 제 1 도전성 타입과 반대인 제 2 도전성 타입의 불순물을 함유하는 에미터부;
상기 기판의 입사면에 위치하고 상기 에미터부와 전기적으로 연결되어 있는 제1 전극;
상기 기판 입사면의 반대면인 후면에 위치하며 복수의 홀이 형성되는 후면 보호막; 및
상기 후면 보호막 위에 위치하고, 상기 후면 보호막에 형성된 상기 홀들을 통하여 상기 기판과 전기적으로 연결되는 제2 전극;을 포함하고,
상기 제2 전극은 상기 후면 보호막의 홀들 내부에 위치하는 연결 전극과 상기 연결 전극을 덮도록 상기 후면 보호막의 상부에 위치하는 후면 전극층을 포함하고,
상기 연결 전극은 실리콘 물질을 포함하고, 상기 후면 전극층은 실리콘 물질을 포함하지 않고,
상기 연결 전극에서 금속 물질의 함유량은 실리콘 물질의 함유량보다 많은 태양 전지. - 제 1 항에 있어서,
상기 연결 전극과 상기 후면 전극층의 접합면은 곡면을 포함하는 태양 전지. - 삭제
- 제 1 항에 있어서,
상기 연결 전극에 함유되는 실리콘 물질의 함유량은 6wt% ~ 15wt% 사이인 태양 전지. - 제 1 항에 있어서,
상기 연결 전극과 상기 기판 사이에는 실리콘 물질과 상기 금속 물질을 포함하는 후면 전계부;를 더 포함하고,
상기 후면 전계부의 상기 금속 물질의 함유량은 실리콘 물질의 함유량보다 작은 태양 전지. - 제 1 항에 있어서,
상기 연결 전극이 상기 기판과 접촉하는 전체 합산 면적은 상기 기판의 전체 면적의 0.5% ~ 5% 사이인 태양 전지. - 제 6 항에 있어서,
상기 후면 보호막에서 상기 홀들 각각의 직경은 10㎛ ~ 100㎛ 사이인 태양 전지. - 제 6 항에 있어서,
상기 후면 보호막에서 상기 홀과 홀 사이의 간격은 150㎛ ~ 500㎛ 사이인 태양 전지. - 제 1 항에 있어서,
상기 홀들 각각의 상부에 형성된 상기 연결 전극의 폭은 상기 홀들 각각의 내부에 위치한 연결 전극의 폭보다 큰 태양 전지. - 제 9 항에 있어서,
상기 홀들 각각의 상부에 형성된 연결 전극의 폭은 20㎛ ~ 140㎛ 사이인 태양 전지. - 제 1 항에 있어서,
상기 후면 보호막의 두께는 60㎚ ~ 140㎚ 사이인 태양 전지. - 제 1 항에 있어서,
상기 후면 보호막은 Al2O3, SiOx 및 SiNx 중 적어도 하나의 물질이 적어도 하나의 층으로 형성되는 태양 전지. - 제 1 도전성 타입의 불순물을 함유하는 기판의 전면에 상기 제 1 도전성 타입과 반대인 제 2 도전성 타입의 불순물을 함유하는 에미터부를 형성하는 단계;
상기 기판의 후면 전체에 후면 보호막을 형성하는 단계;
상기 후면 보호막에 복수의 홀을 형성하는 단계;
금속 물질과 실리콘 물질을 함께 포함하는 제1 금속 페이스트를 상기 복수의 홀 내부에 형성하는 단계; 및
상기 금속 물질을 포함하고 실리콘 물질을 포함하지 않는 제2 금속 페이스트를 상기 제1 금속 페이스트의 상부에 형성하는 단계;
를 포함하는 태양 전지의 제조 방법. - 제 13 항에 있어서,
상기 복수의 홀을 형성하는 단계는 레이저 식각(laser ablation) 또는 포토리소그래피(photolithography) 중 어느 하나의 방법을 이용하는 태양 전지의 제조 방법. - 제 13 항에 있어서,
상기 에미터부 상부에 제1 전극을 형성하기 위한 제1 전극 페이스트를 형성하는 단계;를 더 포함하는 태양 전지의 제조 방법. - 제 15 항에 있어서,
상기 제2 금속 페이스트를 형성하는 단계 이후, 상기 제1 금속 페이스트 및상기 제2 금속 페이스트를 열처리하는 단계;를 더 포함하는 태양 전지의 제조 방법. - 제 16 항에 있어서,
상기 제1 전극 페이스트를 형성하는 단계 이후, 상기 제1 전극 페이스트를 열처리하는 단계;를 더 포함하는 태양 전지의 제조 방법. - 제 17 항에 있어서,
상기 제1 전극 페이스트, 상기 제1 금속 페이스트 및 상기 제2 금속 페이스트는 동시에 열처리되는 태양 전지의 제조 방법. - 제 16 항에 있어서,
상기 제1 금속 페이스트를 열처리하는 단계에 의해 상기 연결 전극과 상기 기판 사이에 후면 전계부를 형성하는 태양 전지의 제조 방법. - 제 13 항에 있어서,
상기 제2 금속 페이스트를 형성하는 단계에서, 상기 제2 금속 페이스트는 상기 제1 금속 페이스트 상부 이외에 상기 홀이 형성되지 않는 상기 후면 보호막의 상부에도 함께 형성되는 태양 전지의 제조 방법. - 제 13 항에 있어서,
상기 제1 금속 페이스트 및 상기 제2 금속 페이스트에 포함되는 금속 물질은 상기 기판에 함유되는 불순물과 동일한 타입인 태양 전지의 제조 방법.
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