KR101485433B1 - Insert and Apparatus for testing semiconductor package including the same - Google Patents

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Abstract

본 발명은 반도체 패키지의 테스트 시에 정렬 문제를 개선하며, 정렬이 다소 틀어지더라도 안정적인 테스트 진행과 솔더볼의 손상을 방지하는 것이며, 본 발명의 인서트는 피검사 대상물인 반도체 패키지가 장착되는 수납부를 포함하는 인서트 몸체 및 상기 인서트 몸체의 하부에 결합되는 제1 소켓을 포함한다.
상기 제1 소켓은 각각 일정한 간격 내에서 상하 이동이 자유롭도록 설치된 적어도 하나 이상의 플런저를 포함하며, 상기 플런저는 상기 반도체 패키지가 상기 인서트에 장착되어 상기 반도체 패키지의 테스트 시에, 상기 플런저의 상단부가 각각 상기 반도체 패키지의 솔더볼에 접촉되는 것이 특징이다.The present invention improves alignment problems during testing of a semiconductor package and prevents stable test progress and damage to the solder balls even if the alignment is somewhat distorted. The insert of the present invention includes a housing portion in which a semiconductor package to be inspected is mounted And a first socket coupled to a lower portion of the insert body.
Wherein the first socket comprises at least one plunger provided so as to be freely movable up and down within a predetermined interval, wherein the plunger is mounted on the insert so that when the semiconductor package is tested, And is in contact with the solder balls of the semiconductor package.

Description

인서트 및 이를 포함하는 반도체 패키지 테스트 장치{Insert and Apparatus for testing semiconductor package including the same}≪ Desc / Clms Page number 1 > INSERT AND APPARATUS FOR TESTING SEMICONDUCTOR PACKAGE INCLUDING THE SAME

본 발명은 반도체 패키지 테스트를 위한 반도체 패키지 테스트 장치 및 그 부품인 인서트에 관한 것으로, 특히 테스트 시 솔더볼의 손상을 방지하고, 반도체 패키지가 다소 정렬이 미비한 경우에도 완전한 테스트가 이루어지도록하기 위한 반도체 패키지 테스트 장치 및 그 부품인 인서트에 관한 것이다.
The present invention relates to a semiconductor package test apparatus for testing a semiconductor package and an insert which is a component thereof. More particularly, the present invention relates to a semiconductor package test for preventing damage of a solder ball during testing and for performing a complete test even when the semiconductor package is slightly misaligned And an insert which is a component thereof.

일반적으로 반도체 패키지 제조 공정에 의해 제조된 반도체 패키지는 출하되기 전에 전기적 특성 검사(electrical die sorting; EDS)와 기능 테스트(function test)와 같은 신뢰성 테스트를 거치게 된다. 테스트는 반도체 패키지의 모든 입출력 단자를 검사 신호 발생 회로와 연결하여 정상적인 동작 및 단선 여부를 검사하는 전기적 특성 테스트와 반도체 패키지의 전원 입력 단자 등 몇몇 입출력 단자들을 검사신호 발생 회로와 연결하여 정상 동작 조건보다 높은 온도, 전압 및 전류 등으로 스트레스를 인가하여 반도체 패키지의 수명 및 결합 발생 여부를 체크하는 번인 테스트(Burn-In Test)가 있다.Generally, a semiconductor package manufactured by a semiconductor package manufacturing process is subjected to reliability tests such as electrical die sorting (EDS) and function test before shipment. The test connects all the input and output terminals of the semiconductor package with the test signal generating circuit to check the normal operation and disconnection and connect the input and output terminals of the semiconductor package such as the power supply input terminal to the test signal generating circuit. There is a burn-in test in which stress is applied by high temperature, voltage, and current to check the lifetime of the semiconductor package and the occurrence of the coupling.

보통은 상기의 신뢰성 검사는 테스트 소켓에 반도체 패키지를 탑재시킨 상태에서 테스트가 진행된다. 그리고, 테스트 소켓은 기본적으로 반도체 패키지의 형태에 따라서 그 모양이 결정되는 게 일반적이며, 반도체 패키지의 외부접속단자와 소켓 리드(또는 솔더볼)의 기계적인 접촉에 의해 테스트 기판을 연결하는 매개체의 역할을 한다.Normally, the above reliability test is carried out with the semiconductor package mounted on the test socket. The shape of the test socket is basically determined according to the shape of the semiconductor package. The test socket serves as a medium for connecting the test substrate by the mechanical contact between the external connection terminal of the semiconductor package and the socket lead (or solder ball) do.

반도체 패키지 중에서 외부접속단자로 솔더볼을 사용하는 볼 그리드 어레이(Ball Grid Array; BGA) 패키지의 경우, 테스트 소켓은 플라스틱 소재의 소켓 몸체에 소켓 핀이 내설된 구조를 가지며, 성형금형 방법으로 제조된다. 소켓 핀으로서 자체 탄성을 갖는 포고핀이 사용된다.In a ball grid array (BGA) package using a solder ball as an external connection terminal in a semiconductor package, the test socket has a structure in which a socket pin is inserted into a socket body of a plastic material and is manufactured by a molding die method. A pogo pin with its own elasticity is used as the socket pin.

제조된 반도체 패키지를 테스트 장치로 이송하며, 테스트 완료된 반도체 패키지를 분류하기 위한 장비로서 주로 핸들러(Handler)가 사용된다. 핸들러는 통상적으로 단수 또는 복수개의 반도체 패키지가 수용되는 테스트 트레이를 구비한다. 테스트 트레이에 수용된 상태로 다량의 반도체 패키지가 이송 및 테스트가 가능하다. 이러한 테스트 트레이에서 반도체 패키지의 고정에는 인서트 모듈이 이용된다.A handler is mainly used as a device for transferring the manufactured semiconductor package to a test apparatus and classifying the tested semiconductor package. The handler typically has a test tray in which one or more semiconductor packages are received. A large number of semiconductor packages can be transported and tested while being accommodated in a test tray. An insert module is used to fix the semiconductor package in such a test tray.

핸들러는 다수의 반도체 패키지를 테스트 장치 내에 반송하고, 각 반도체 패키지를 테스터에 전기적으로 연통되도록 하여 테스터에서 반도체 패키지의 작동여부를 테스트 한다. 테스트가 완료된 각 반도체 패키지를 테스트 헤드로부터 반출하여 테스트 결과에 따라서 분류한다.The handler transports a plurality of semiconductor packages into the test apparatus and makes each semiconductor package electrically connected to the tester to test whether the semiconductor package is operating in the tester. Each tested semiconductor package is removed from the test head and classified according to the test result.

이때 핸들러는 복수개의 반도체 패키지가 각각 수납된 인서트(Insert)가 설치된 테스트 트레이(test tray)를 테스트 장치로 반송하여 테스트 공정이 이루어질 수 있도록 한다.
At this time, the handler transports a test tray having an insert, in which a plurality of semiconductor packages are housed, to a test apparatus so that a test process can be performed.

등록특허공보 제10-1149759호 (반도체 디바이스의 검사장치)Japanese Patent Application Laid-Open No. 10-1149759 (Test Apparatus for Semiconductor Device)

도 1은 종래의 반도체의 테스트를 위한 방법을 설명하기 위한 사시도이다. 도 2는 종래의 반도체 테스트 과정을 설명하기 위한 단면도이다.1 is a perspective view illustrating a method for testing a conventional semiconductor. 2 is a cross-sectional view illustrating a conventional semiconductor test process.

반도체 패키지(3)를 테스트하는 장치는 반도체 패키지(3)가 삽입되는 인서트(Insert, 4), 반도체 패키지(3)의 솔더볼(Solder ball, 3a)을 안착시켜 가이드 하는 볼가이드(4a), 볼가이드(4a)에 장착된 반도체 패키지(3)를 눌러 주는 푸셔(Pusher, 2), 포고핀(Pogo pin, 7)을 수용한 소켓(6) 및 소켓의 위치를 가이드하는 소켓 가이드(5)로 구성된다.An apparatus for testing a semiconductor package 3 includes an insert 4 for inserting a semiconductor package 3, a ball guide 4a for guiding and guiding a solder ball 3a of the semiconductor package 3, A pusher 2 for pushing the semiconductor package 3 mounted on the guide 4a, a socket 6 for accommodating a pogo pin 7 and a socket guide 5 for guiding the position of the socket .

종래의 기술에 의하면, 반도체 패키지(3)를 테스트하기 위해서는 소켓(6)에 수용된 포고핀(7)과 검사대상물인 반도체 패키지(3)의 솔더볼(3a)을 직접 접촉시켜 전기적 신호가 전달되도록 하였다. 이때, 솔더볼(3a)은 볼가이드(4a)에 장착되어 이격이 방지되도록 하였다.According to the conventional technique, in order to test the semiconductor package 3, the pogo pin 7 housed in the socket 6 is directly contacted with the solder ball 3a of the semiconductor package 3, which is an object to be inspected, . At this time, the solder ball 3a is mounted on the ball guide 4a to prevent the solder ball 3a from being separated.

도 3은 종래의 반도체 테스트 과정 중 포고핀(7)의 정렬을 설명하기 위한 단면도이다. 도 4 및 도 5는 종래의 반도체 테스트 과정 중 포고핀(7)의 정렬 불량 상태를 설명하기 위한 단면도이다.3 is a sectional view for explaining the alignment of the pogo pin 7 in the conventional semiconductor testing process. 4 and 5 are cross-sectional views for explaining the misalignment state of the pogo pin 7 in the conventional semiconductor test process.

도 3을 참조하면, 인서트(4)에 장착된 반도체 패키지(3)의 솔더볼(3a)은 볼가이드(4a)에 의해 정렬이 이루어지고, 솔더볼(3a)은 소켓(6)의 포고핀(7)과 서로 접촉하게 된다. 그러나, 소켓(6)과 볼가이드(4a) 제작시에 볼가이드(4a)의 관통홀(4b) 크기 및 인서트(4)를 소켓(6)에 대해 가이드하기 위한 장치 등의 오차는 필연적으로 발생한다. 이러한 오차로 인하여, 포고핀(7)과 솔더볼(3a)이 서로 만나지 못하거나, 도 4에 도시된 바와 같이 솔더볼(3a)과 포고핀(7)의 정렬이 틀어진 상태에서 접촉이 일어나는 경우가 발생할 수 있다. 이때, 도 4의 A 지점에서와 같이, 포고핀(7)이 솔더볼(3a)의 외곽에 불규칙적으로 접촉하게 되어 솔더볼(3a)이 손상될 수 도 있으며, 경우에 따라서는 포고핀(7)이 휘어지는 문제점도 발생하곤 하였다. 즉, 솔더볼(3a)과 포고핀(7)이 정확하게 정렬되지 아니하여 여러 문제점이 발생하였다. 3, the solder ball 3a of the semiconductor package 3 mounted on the insert 4 is aligned by the ball guide 4a and the solder ball 3a is aligned with the pogo pin 7 of the socket 6 ). However, errors such as the size of the through hole 4b of the ball guide 4a and the apparatus for guiding the insert 4 with respect to the socket 6 are inevitably generated when the socket 6 and the ball guide 4a are manufactured do. Due to such an error, when the pogo pin 7 and the solder ball 3a are not brought into contact with each other, or when the solder ball 3a and the pogo pin 7 are misaligned as shown in Fig. 4, . At this time, the pogo pin 7 may irregularly contact the outer periphery of the solder ball 3a, as shown at point A in FIG. 4, so that the solder ball 3a may be damaged. In some cases, There was a problem of bending. That is, the solder ball 3a and the pogo pin 7 are not aligned correctly, and various problems have occurred.

도 5에 도시된 바와 같이 솔더볼(3a)과 포고핀(7)의 접촉이 정확하게 이루어지도록하기 위하여, 볼가이드(4a)의 두께를 솔더볼(3a)의 두께보다 두껍게 제작하는 방식이 제안되었다. 이때, 포고핀(7)의 상부는 볼가이드(4a)에 의해 형성된 관통홀(4b)에 의해 가이드되어 솔더볼(3a)과 정확하게 정렬된 상태에서 접촉될 수 있다. 즉, 솔더볼(3a)의 손상을 방지하는 문제점은 해결 할 수 있었다. 다만, 이러한 변경은 관통홀(4b)과 포고핀(7)의 정렬이 틀어지는 경우 볼가이드(4a)의 하면에 포고핀(7)의 상부가 접촉하게 되어 솔더볼(3a)과 포고핀(7)의 접촉이 제한되는 문제점이 새롭게 발생되었다(지점 B). 즉, 솔더볼(3a)의 손상 방지 및 접촉 안정성을 동시에 해결하지 못한 문제점이 있었다.A method has been proposed in which the thickness of the ball guide 4a is made thicker than the thickness of the solder ball 3a in order to accurately contact the solder ball 3a and the pogo pin 7 as shown in FIG. At this time, the upper portion of the pogo pin 7 is guided by the through hole 4b formed by the ball guide 4a, and can be brought into contact with the solder ball 3a accurately aligned. That is, the problem of preventing the solder ball 3a from being damaged can be solved. This modification is such that when the through hole 4b and the pogo pin 7 are misaligned, the upper portion of the pogo pin 7 comes into contact with the lower surface of the ball guide 4a, and the solder ball 3a and the pogo pin 7, (Point B). ≪ / RTI > That is, there is a problem that the damage of the solder ball 3a and the contact stability can not be solved at the same time.

본 발명은 반도체 패키지(3)의 테스트 시에 정렬 문제를 개선하며, 정렬이 다소 틀어지더라도 안정적인 테스트 진행과 솔더볼(3a)의 손상을 방지하는 것이 목적이다.
The present invention improves the alignment problem during testing of the semiconductor package (3), and aims at stable test progress and damage to the solder ball (3a) even if alignment is somewhat changed.

이와 같은 목적을 달성하기 위하여, 본 발명의 인서트는 피검사 대상물인 반도체 패키지가 장착되는 수납부를 포함하는 인서트 몸체 및 상기 인서트 몸체의 하부에 결합되는 제1 소켓을 포함한다.In order to attain the above object, an insert of the present invention includes an insert body including a housing portion on which a semiconductor package to be inspected is mounted, and a first socket coupled to a lower portion of the insert body.

상기 제1 소켓은 각각 일정한 간격 내에서 상하 이동이 자유롭도록 설치된 적어도 하나 이상의 플런저를 포함하며, 상기 플런저는 상기 반도체 패키지가 상기 인서트에 장착되어 상기 반도체 패키지의 테스트 시에, 상기 플런저의 상단부가 각각 상기 반도체 패키지의 솔더볼에 접촉되는 것이 특징이다.Wherein the first socket comprises at least one plunger provided so as to be freely movable up and down within a predetermined interval, wherein the plunger is mounted on the insert so that when the semiconductor package is tested, And is in contact with the solder balls of the semiconductor package.

상기 플런저는 상기 솔더볼과 접촉이 이루어지는 상단부, 상기 제1 소켓의 하단부로 돌출될 수 있는 하단부 및 상기 상단부 및 상기 하단부에 형성되어 최대 외경을 갖는 중단부로 구성되는 것이 특징이다.The plunger is composed of an upper portion which is brought into contact with the solder ball, a lower end portion which can protrude from the lower end of the first socket, and a middle portion formed at the upper end portion and the lower end portion and has a maximum outer diameter.

상기 제1 소켓은 상기 반도체 패키지에 형성된 적어도 하나 이상의 솔더볼에 대응하도록 형성된 적어도 하나 이상의 상부홀을 포함하는 상부 하우징 및 상기 상부 하우징의 하부면에 접촉하여 형성되며 상기 상부홀에 대응하도록 형성된 적어도 하나 이상의 하부홀을 포함하는 하부 하우징을 포함하며, 상기 플런저는 각각의 상기 상부홀 및 상기 상부홀에 대응하는 하부홀에 설치되는 것이 특징이다.The first socket includes an upper housing including at least one upper hole formed corresponding to at least one solder ball formed in the semiconductor package, and at least one or more second contacts formed in contact with a lower surface of the upper housing, And a lower housing including a lower hole, wherein the plunger is installed in each of the upper hole and the lower hole corresponding to the upper hole.

또한, 제1 소켓은 상기 상부홀과 상기 하부홀이 접하는 부분에, 상기 상부홀과 상기 하부홀 중 적어도 하나는 내경이 확장된 확경부를 포함하며, 상기 상부홀은 각각 상기 솔더볼이 삽입될 수 있도록 형성되고, 상기 중단부는 상기 확경부에서 자유롭게 상하로 움직이는 것이 특징이다.At least one of the upper hole and the lower hole may include a diameter enlarged portion having an inner diameter expanded at a portion where the upper hole and the lower hole are in contact with each other, And the intermediate portion is free to move upward and downward in the enlarged diameter portion.

본 발명에 따른 반도체 패키지 테스트 장치는 상기 인서트를 포함하며, 상기 인서트의 상부에 위치하며, 상기 반도체 패키지에 가압하여 상기 반도체 패키지의 상하 이격을 방지하는 푸셔, 상기 인서트의 하부에 위치하며 상기 인서트와 분리 및 결합이 가능한 소켓 가이드 및 전기적 신호 전달이 가능하고 탄성수단에 의해 길이의 증가 및 감소가 가능한 포고핀을 포함하며 상기 소켓 가이드의 내측에 결합되는 제2 소켓을 더 포함하는 것이 특징이다.A semiconductor package test apparatus according to the present invention includes a pusher which includes the insert and is located at an upper portion of the insert and presses the semiconductor package to prevent the semiconductor package from being vertically separated from the insert, And a second socket coupled to the inside of the socket guide, the socket guide including a pogo pin capable of electrical signal transmission and capable of increasing and decreasing its length by elastic means.

인서트 몸체는 상기 수납부의 외측이며 상기 인서트 몸체의 하측에 형성된 적어도 하나 이상의 가이드 홈을 더 포함하고, 상기 소켓 가이드는 상기 가이드 홈에 대응하는 위치에 형성된 적어도 하나 이상의 가이드 돌기를 포함하여 상기 가이드 돌기가 상기 가이드 홈에 결합될 시 상기 인서트의 측방향 이격을 방지하는 것이 특징이다.Wherein the insert body further includes at least one guide groove formed on an outer side of the receiving part and below the insert body, and the socket guide includes at least one guide protrusion formed at a position corresponding to the guide groove, Is prevented from being laterally spaced from the insert when the insert is engaged with the guide groove.

상기 반도체 패키지의 테스트 시에, 상기 솔더볼, 상기 플런저, 상기 포고핀 및 테스터는 순서대로 서로 전기적으로 연통되는 것이 특징이다.In testing the semiconductor package, the solder ball, the plunger, the pogo pin, and the tester are electrically connected to each other in order.

상기 플런저 및 상기 포고핀은 각각 적어도 2개 이상이며, 서로 이웃하는 플런저의 중심축의 거리는 컨택트핀의 직경보다 작은 것이 특징이다.
The plunger and the pogo pin are each at least two, and the distance between the center axes of the adjacent plungers is smaller than the diameter of the contact pin.

본 발명의 인서트 반도체 패키지 테스트 장치에 의하면, 정렬시 발생되는 오차를 허용할 수 있도록 하여, 테스트 시에 반도체의 솔더볼이 접촉핀에 의해 파손이 일어나던 종래의 문제점을 해결하는 동시에, 테스트 시에 솔더볼이 테스터에 안정적으로 통전될 수 있도록 하는 장점을 얻을 수 있다.
According to the insert semiconductor package testing apparatus of the present invention, it is possible to allow an error occurring in alignment, thereby solving the conventional problem that the solder ball of the semiconductor is broken by the contact pin at the time of testing, It is possible to obtain an advantage that the tester can be stably energized.

도 1은 종래의 반도체의 테스트를 위한 방법을 설명하기 위한 사시도이다.
도 2는 종래의 반도체 테스트 과정을 설명하기 위한 단면도이다.
도 3은 종래의 반도체 테스트 과정 중 포고핀의 정렬을 설명하기 위한 단면도이다.
도 4 및 도 5는 종래의 반도체 테스트 과정 중 포고핀의 정렬불량 상태을 설명하기 위한 단면도이다.
도 6은 본 발명의 실시예에 따른 반도체 테스트의 과정을 설명하기 위한 단면도이다.
도 7은 본 발명의 실시예에 따른 인서트가 반도체 패키지를 수용한 상태의 단면도이다.
도 8은 본 발명의 실시예에 따른 반도체 패키지 테스트 시의 단면도이다.
도 9는 본 발명의 실시예에 따른 반도체 패키지 테스트 시에 포고핀의 정렬불량 상태를 나타내는 단면도이다.1 is a perspective view illustrating a method for testing a conventional semiconductor.
2 is a cross-sectional view illustrating a conventional semiconductor test process.
3 is a cross-sectional view illustrating alignment of pogo pins in a conventional semiconductor test process.
4 and 5 are cross-sectional views illustrating misalignment states of pogo pins in a conventional semiconductor test process.
6 is a cross-sectional view illustrating a semiconductor test process according to an embodiment of the present invention.
7 is a cross-sectional view of an insert according to an embodiment of the present invention in which a semiconductor package is housed.
8 is a cross-sectional view of a semiconductor package test according to an embodiment of the present invention.
9 is a cross-sectional view showing a misalignment state of the pogo pin in the semiconductor package test according to the embodiment of the present invention.

하기의 설명에서는 본 발명의 실시예에 따른 동작을 이해하는데 필요한 부분만이 설명되며, 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.In the following description, only parts necessary for understanding the operation according to the embodiment of the present invention will be described, and the description of other parts will be omitted so as not to disturb the gist of the present invention.

또한, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 하나의 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
Furthermore, the terms and words used in the present specification and claims should not be construed to be limited to ordinary or dictionary terms, and the inventor should understand the concept of the term The present invention should be construed as meaning and concept consistent with the technical idea of the present invention. Therefore, the embodiments described in the present specification and the configurations shown in the drawings are merely one preferred embodiment of the present invention, and not all of the technical ideas of the present invention are described. Therefore, It is to be understood that equivalents and modifications are possible.

이하, 첨부된 도면을 참조하여, 본 발명에 따른 인서트 및 반도체 패키지 테스트 장치에 대한 실시예를 상세하게 설명한다.Hereinafter, embodiments of an insert and a semiconductor package testing apparatus according to the present invention will be described in detail with reference to the accompanying drawings.

도 6은 본 발명의 실시예에 따른 반도체 테스트의 과정을 설명하기 위한 단면도이고, 도 7은 본 발명의 실시예에 따른 인서트(40)가 반도체 패키지(30)를 수용한 상태의 단면도이며, 도 8은 본 발명의 실시예에 따른 반도체 패키지(30) 테스트 시의 단면도이다.FIG. 6 is a cross-sectional view illustrating a semiconductor test process according to an embodiment of the present invention. FIG. 7 is a cross-sectional view of a semiconductor package 30 in which an insert 40 according to an embodiment of the present invention is accommodated. 8 is a cross-sectional view of the semiconductor package 30 according to the embodiment of the present invention.

본 발명에 따른 인서트(40)는 반도체 테스트의 피대상물인 반도체 패키지(30)를 수용하며, 이동이 가능한 장치이다. 이동은 이러한, 인서트(40)는 반도체 패키지(30)가 안정된 상태에서 테스트가 이루어 질 수 있도록 돕는다.An insert (40) according to the present invention accommodates a semiconductor package (30) which is an object of a semiconductor test and is a movable device. The movement is such that the insert 40 helps the semiconductor package 30 to be tested in a stable state.

인서트(40)는 외형을 이루는 인서트 몸체(40)와 반도체 패키지(30)가 수용되는 수납부(43)를 포함한다. 수납부(43)는 반도체 패키지(30)의 종류에 대응하도록 형성되어있다.The insert (40) includes an insert body (40) forming an outer shape and a receiving portion (43) for accommodating the semiconductor package (30). The accommodating portion 43 is formed to correspond to the type of the semiconductor package 30.

인서트 몸체(40)의 하부에는 제1 소켓(80)이 위치한다. 제1 소켓(80)은 인서트 몸체와 일체로 형성 될 수도 있으나, 제작의 편의를 위해 별도로 제작되어 설치되는 것이 바람직하다. 제1 소켓(80)이 별도로 제작되는 경우, 인서트 몸체(40)의 하부에는 제1 소켓(80)의 형상에 대응하는 제1 소켓 수납부(42)가 형성된다.A first socket (80) is positioned below the insert body (40). The first socket 80 may be integrally formed with the insert body, but it may be separately manufactured for convenience of manufacture. When the first socket 80 is separately manufactured, a first socket receiving portion 42 corresponding to the shape of the first socket 80 is formed in the lower portion of the insert body 40.

제1 소켓(80)은 반도체 패키지(30)의 솔더볼(31)과 포고핀(70)을 전기적으로 연결시키는 장치이다. 상세하게는 제1 소켓(80) 내부에 설치된 플런저(86)에 의하여, 전기적인 연결이 이루어진다.The first socket 80 is a device for electrically connecting the solder ball 31 of the semiconductor package 30 and the pogo pin 70. Specifically, electrical connection is established by the plunger 86 provided inside the first socket 80. [

플런저(86)는 제1 소켓(80) 내부에서 자유롭게 상하로 움직이도록 설치되는 것이 특징이다. 각각의 플런저(86)는 각각 거의 동일한 간격 범위 내에서 움직이도록 형성되어 있다. 또한, 플런저(86)에 탄성수단을 설치하여 각각의 플런저(86)에 외력이 작용하지 않는 상태에서는 플런저(86)가 일정하게 정렬되도록 하는 것도 가능하다.The plunger 86 is installed so as to freely move up and down within the first socket 80. Each of the plungers 86 is formed to move within substantially the same interval range. It is also possible to provide elastic means on the plunger 86 so that the plunger 86 is uniformly aligned in a state in which an external force does not act on each plunger 86.

플런저(86)는 솔더볼(31)과 접촉이 이루어지는 상단부(87), 제1 소켓(80)의 하단으로 돌출되어 포고핀(70)의 상단에 접촉이 이루어지는 하단부(88) 및 상단부(87)와 하단부(88)을 연결하는 중단부(89)로 이루어진다. 중단부(89)는 상단부(87)와 하단부(88)의 직경보다 큰 직경을 갖는 것이 특징이다. 플런저(86)의 최대 외경부는 중단부(89) 상에 위치한다.The plunger 86 has an upper end portion 87 which is in contact with the solder ball 31, a lower end portion 88 and an upper end portion 87 protruding from the lower end of the first socket 80 to make contact with the upper end of the pogo pin 70 And a stop portion 89 for connecting the lower end portion 88. The intermediate portion 89 is characterized in that it has a larger diameter than the diameter of the upper end portion 87 and the lower end portion 88. The maximum outer diameter of the plunger 86 is located on the intermediate portion 89.

제1 소켓(80)은 반도체 패키지(30)에 형성된 다수의 솔더볼(31)에 각각 대응하도록 형성된 다수의 상부홀(83)를 포함하는 상부 하우징(81) 및 상부 하우징(81)의 하부면에 접촉하여 형성되며, 상기 상부홀(83)에 대응하는 하부홀(84)을 포함하는 하부 하우징(82)으로 이루어진다.The first socket 80 includes an upper housing 81 including a plurality of upper holes 83 formed corresponding to a plurality of solder balls 31 formed in the semiconductor package 30, And a lower housing 82 including a lower hole 84 corresponding to the upper hole 83.

상부홀(83)과 하부홀(84)이 접하는 부분에 상부홀(83)과 하부홀(84) 중 적어도 하나는 내경이 확장된 확경부(85)를 포함한다. 비록, 도 7 등에서는 확경부(85)가 하부홀(84)상에 형성되는 구성이 개시되었지만, 이러한 확경부의 위치가 도면의 도시 사항에 한정되는 것은 아니다. 즉, 확경부(85)는 상부홀(83)의 하부에 형성될 수 있으며, 상부홀(83)과 하부홀(84)에 동시에 형성될 수도 있다. 확경부(85)는 플런저(86)가 일정한 범위 내에서 움직이도록 안내한다. 플런저(86)의 중단부(89)는 확경부(85) 내에서 자유롭게 움직이며, 이때, 플런저(86)는 일정한 길이 내에서 자유롭게 상하로 움직일 수 있다.At least one of the upper hole 83 and the lower hole 84 at the portion where the upper hole 83 and the lower hole 84 are in contact includes the enlarged diameter portion 85 having an expanded inner diameter. Although the configuration in which the enlarged diameter portion 85 is formed on the lower hole 84 is disclosed in Fig. 7 and the like, the position of the enlarged diameter portion is not limited to the illustration of the drawings. That is, the enlarged diameter portion 85 may be formed in the lower portion of the upper hole 83 and may be formed in the upper hole 83 and the lower hole 84 at the same time. The enlarged diameter portion 85 guides the plunger 86 to move within a certain range. The intermediate portion 89 of the plunger 86 is free to move within the enlarged diameter portion 85 and the plunger 86 can move freely up and down within a certain length.

플런저(86)의 하단부(88)가 제1 소켓(80)의 외부로 노출되기 때문에 제2 소켓(60)과의 정렬이 틀어지더라도 제2 소켓(60)의 포고핀(70)과의 접촉이 가능하며, 플런저(86)와 포고핀(70)이 제2 소켓(60)의 외부에서 접촉이 이루어지므로 플런저(86)의 외경과 포고핀(70)의 컨택트핀(71)의 외경이 서로 다르더라도 큰 문제가 없다. 즉, 일정한 피치 내에서 컨택트핀(71)의 외경을 플런저(86)의 외경 보다 크도록 제작할 수 있으므로, 플런저(86)와 포고핀(70)의 제작이 용이한 장점이 있다.Since the lower end portion 88 of the plunger 86 is exposed to the outside of the first socket 80, the contact with the pogo pin 70 of the second socket 60, even if the alignment with the second socket 60 is broken, And the outer diameter of the plunger 86 and the outer diameter of the contact pin 71 of the pogo pin 70 are set to be equal to each other because the plunger 86 and the pogo pin 70 are brought into contact with each other outside the second socket 60 There is no big problem even if it is different. That is, since the outer diameter of the contact pin 71 can be made larger than the outer diameter of the plunger 86 within a constant pitch, the plunger 86 and the pogo pin 70 can be easily manufactured.

인서트(40)에 장착된 반도체 패키지(30)는 테스터에 전기적으로 연결되어 테스트가 진행된다. 그러나, 일반적으로 다수의 반도체 패키지(30)가 짧은 시간 내에 테스트 되어야 하므로, 테스터와 반도체 패키지를 직접 연결하는 것은 비효율적이다. 반도체 패키지(30)에 형성된 솔더볼(31) 또는 리드 핀은 그 형성 간격이 매우 좁고 크기도 작기 때문에 테스터와 직접 연결하는 것은 어려움이 있다. 따라서, 반도체 패키지(30)를 인서트(40)에 장착 후에 솔더볼(31)과 테스터를 포고핀(70)에 의해 전기적으로 연결될 수 있도록 하는 방식으로 테스트가 진행된다. The semiconductor package 30 mounted on the insert 40 is electrically connected to the tester and tested. However, it is inefficient to directly connect the tester and the semiconductor package, since a plurality of semiconductor packages 30 are generally required to be tested within a short time. It is difficult to directly connect the solder ball 31 or the lead pin formed in the semiconductor package 30 to the tester because the formation interval is very narrow and the size is small. Thus, the test proceeds in such a manner that after the semiconductor package 30 is mounted to the insert 40, the solder ball 31 and the tester can be electrically connected by the pogo pin 70.

반도체 패키지(80)가 인서트(40)에 장착되면, 솔더볼(31)은 각각 상부홀(83)에 삽입된다. 이 때 플런저(86)의 상단부(87)와 접촉이 이루어 질 수도 있으나, 솔더볼(31)과 상단부(87) 사이에 이격이 있는 것이 바람직하다. 즉, 이 상태에서도 플런저(86)는 상하이동이 가능하다. 다만, 반도체 패키지(30)가 인서트(40)에 장착되지 않은 상태보다는 이동 범위가 좁아지도록 형성되어야한다. 플런저(86)가 상측으로 움직이면, 상단부(87)는 솔더볼(31)과 접촉이 이루어진다.When the semiconductor package 80 is mounted on the insert 40, the solder balls 31 are inserted into the upper holes 83, respectively. At this time, contact may be made with the upper end 87 of the plunger 86, but it is preferable that there is a gap between the solder ball 31 and the upper end 87. That is, even in this state, the plunger 86 can move up and down. However, the semiconductor package 30 should be formed so as to have a narrower moving range than the case where the semiconductor package 30 is not mounted on the insert 40. When the plunger 86 is moved upward, the upper end portion 87 is brought into contact with the solder ball 31.

테스트 시에는 인서트(40)가 제2 소켓(60) 위에 위치하게 되며, 인서트의 상부에 위치하는 푸셔(20)는 반도체 패키지(30)에 가압하여 반도체 패키지(30)의 상하 이격을 방지한다.The insert 40 is positioned above the second socket 60 and the pusher 20 located at the top of the insert presses against the semiconductor package 30 to prevent the semiconductor package 30 from being vertically spaced.

포고핀(70)의 탄성수단에 의해 상향으로의 복원력을 갖는 컨택트핀(71)을 포함한다. 테스트 시에 플런저(86)의 하단부(88)는 컨택트핀(71)의 상부에 접촉한다. 푸셔(20)가 다소 가압하더라도, 컨택트핀(71)은 탄성적으로 상하 이동이 가능하므로, 반도체 패키지(30)의 파손이 일어나지 않는다. 또한, 플런저의 하단부(88)와 컨택트핀(71)의 접촉도 안정된 상태에서 이루어진다.
And a contact pin 71 having upward restoring force by elastic means of the pogo pin 70. During the test, the lower end 88 of the plunger 86 contacts the top of the contact pin 71. Even if the pusher 20 is slightly pressed, the contact pins 71 can be elastically moved up and down, so that the semiconductor package 30 is not damaged. In addition, contact between the lower end portion 88 of the plunger and the contact pin 71 is also performed in a stable state.

본 발명에 따른 반도체 패키지 테스트 장치는 인서트(40), 푸셔(20), 인서트(40)부에 위치하며 인서트(40)와 분리 및 결합이 가능한 소켓 가이드(50) 및 전기적 신호 전달이 가능하고 탄성수단에 의해 길이의 증가 및 감소가 가능한 포고핀(70)을 포함하며 소켓 가이드(50)의 내측에 결합되는 제2 소켓(60)을 포함한다.The semiconductor package testing apparatus according to the present invention includes a socket guide 50 disposed in the insert 40, the pusher 20 and the insert 40 and capable of being separated from and coupled to the insert 40, And a second socket 60 which includes a pogo pin 70 which can be increased and decreased in length by means of the socket guide 50 and which is coupled to the inside of the socket guide 50.

테스트 시에는 푸셔(20), 인서트(40) 내에 위치하는 반도체 패키지(30), 제1 소켓(80) 내에 위치하는 플런저(86) 및 제2 소켓(60)내에 위치하는 포고핀(70)의 순서에 따라 정렬이 이루어진다. 이때, 반도체 패키지(30)의 솔더볼(31)은 플런저(86) 및 포고핀(70)을 통해 테스터에 전기적으로 연결되어 테스트가 진행된다.During testing, the pusher 20, the semiconductor package 30 located in the insert 40, the plunger 86 located within the first socket 80, and the pogo pin 70 located within the second socket 60 Sorting is done in order. At this time, the solder ball 31 of the semiconductor package 30 is electrically connected to the tester through the plunger 86 and the pogo pin 70, and the test is proceeded.

플런저(86)의 중단부(89)는 확경홀(85)에 위치하므로, 테스트가 이루어지기 전까지는 플런저(86)는 확경홀(85)의 하부에 위치하게 된다. 테스트 시에는 하단부(88)의 하부는 포고핀70)의 컨택트핀(71)상부와 접촉하게 되며, 포고핀(70)이 전달하는 하중으로 인하여 플런저(86)가 상승 이동하게 된다. 플런저가 상승하면 상단부(87)의 상부는 솔더볼(31)에 접촉하게 된다.Since the intermediate portion 89 of the plunger 86 is located in the diaphragm 85, the plunger 86 is positioned below the diaphragm 85 until the test is performed. The lower portion of the lower end portion 88 is brought into contact with the upper portion of the contact pin 71 of the pogo pin 70 and the plunger 86 moves upward due to the load transmitted by the pogo pin 70. When the plunger rises, the upper portion of the upper end portion 87 comes into contact with the solder ball 31.

도 9는 본 발명의 실시예에 따른 반도체 패키지(20) 테스트 시에 포고핀(70)의 정렬 불량 상태를 나타내는 단면도이다.9 is a cross-sectional view showing the misalignment state of the pogo pin 70 at the time of testing the semiconductor package 20 according to the embodiment of the present invention.

도 8에 도시된 바와 같이, 테스트 시의 바람직한 작동상태에서는 플런저(86)와 포고핀(70) 사이의 정렬이 이루어져야 한다. 이는 피치가 작은 반도체 패키지(30)의 테스트를 위한 선제 조건이다. 그러나, 도 9의 C 지점을 참조하면, 플런저(86)와 포고핀(70) 사이의 정렬이 다소 틀어지더라도, 솔더볼(31)과 플런저(86)의 정렬은 틀어지지 않는다. 상단부(87)의 상부를 ‘V’형태로 가공을 하면 솔더볼(31)과의 접촉은 더욱 안정적으로 이루어지며, 솔더볼(31)의 파손도 줄일 수 있다. 또한, 정렬이 틀어지더라도 전기적인 접촉은 이루어지는 이점이 있다. 즉, 전기적 접촉 가능성을 높이는 동시에, 파손이 이루어 질 수 있는 부분을 대체 가능한 플런저(86)에 의해 이루어지도록 하여 반도체 패키지(30)를 안전하게 테스트 할 수 있도록 하였다.As shown in FIG. 8, alignment between the plunger 86 and the pogo pin 70 must be made in a preferred operating condition at the time of testing. This is a preliminary condition for testing the semiconductor package 30 having a small pitch. 9, the alignment of the solder ball 31 and the plunger 86 is not broken even if the alignment between the plunger 86 and the pogo pin 70 is somewhat distorted. When the upper portion of the upper portion 87 is machined into the 'V' shape, the contact with the solder ball 31 is more stable and the breakage of the solder ball 31 is also reduced. In addition, there is an advantage that the electrical contact is made even if the alignment is changed. That is, it is possible to securely test the semiconductor package 30 by increasing the possibility of electrical contact, and also by replacing the portion where the breakage can be made by the replaceable plunger 86.

플런저(86) 및 포고핀(70)은 각각 적어도 2개이상 형성된다. 서로 이웃 하는 플런저(86)의 중심축의 거리는 컨택트핀(71)의 직경보다 작은 것이 바람직하다. 이는 플런저(86)의 중심측의 거리가 컨택트핀(71)의 직경보다 큰 경우에 정렬 불량이 발생하면 하나의 컨택트핀(71)에 이웃하는 2개의 플런저(86)가 접촉되는 문제점을 해결하기 위함이다.At least two plungers 86 and pogo pins 70 are formed, respectively. The distance between the center axes of the adjacent plungers 86 is preferably smaller than the diameter of the contact pins 71. [ This is to solve the problem that two adjacent plungers 86 contact one contact pin 71 when misalignment occurs when the distance of the center side of the plunger 86 is larger than the diameter of the contact pin 71 It is for this reason.

도 6을 참조하면, 인서트 몸체(40)는 수납부(43)의 외측인 동시에 인서트 몸체(40)의 하측에 형성된 가이드 홈(41)을 포함한다. 소켓 가이드(50)는 가이드 홈(41)에 대응하는 위치에 형성된 가이드 돌기(51)를 포함하여 가이드 돌기(51)가 가이드 홈(41)에 결합될 시 인서트(40)의 측방향 이격을 방지할 수 있다. 즉, 푸셔(20)와 가이드 홈(41)에 의하여 반도체 패키지(30)는 이격 없이 테스트가 진행 될 수 있다.
Referring to FIG. 6, the insert body 40 includes a guide groove 41 formed on the lower side of the insert body 40 at the outer side of the storage portion 43. The socket guide 50 includes a guide protrusion 51 formed at a position corresponding to the guide groove 41 so as to prevent lateral separation of the insert 40 when the guide protrusion 51 is coupled to the guide groove 41. [ can do. That is, the test can proceed without separating the semiconductor package 30 by the pusher 20 and the guide groove 41.

한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
It should be noted that the embodiments of the present invention disclosed in the present specification and drawings are only illustrative of specific examples for the purpose of understanding and are not intended to limit the scope of the present invention. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention are possible in addition to the embodiments disclosed herein.

1: 반도체 디바이스 20: 푸셔
30: 반도체 패키지 31: 솔더볼
40: 인서트 몸체 41: 가이드 홈
42: 제1 소켓 수납부 43: 반도체 수반부
50: 소켓 가이드 51: 가이드 돌기
60: 제2 소켓 70: 포고핀
71: 컨택트핀 80: 제1 소켓
81: 상부 하우징 82: 하부 하우징
86: 플런저1: semiconductor device 20: pusher
30: semiconductor package 31: solder ball
40: insert body 41: guide groove
42: first socket receiving part 43: semiconductor receiving part
50: socket guide 51: guide projection
60: second socket 70: pogo pin
71: contact pin 80: first socket
81: upper housing 82: lower housing
86: Plunger

Claims (6)

피검사 대상물인 반도체 패키지가 장착되는 수납부를 포함하는 인서트 몸체; 및 상기 인서트 몸체의 하부에 결합되는 제1 소켓;을 포함하는 인서트에 있어서,
상기 인서트는
상단부가 상기 제1 소켓 내부에 각각 일정한 간격으로 상하 이동이 자유롭도록 설치되고 하단부가 제1 소켓 외부로 노출되도록 설치된 플런저를 더 포함하되,
상기 플런저는 상기 반도체 패키지가 상기 인서트에 장착되어 상기 반도체 패키지의 테스트 시에, 상기 플런저의 상단부가 각각 상기 반도체 패키지의 솔더볼에 접촉되고 하단부가 반도체 패키지 테스트 장치의 포고핀과 접촉되는 것을 특징으로 하는 인서트.An insert body including a housing portion on which a semiconductor package to be inspected is mounted; And a first socket coupled to a lower portion of the insert body,
The insert
Further comprising a plunger installed at the upper end of the first socket so as to be freely movable up and down at regular intervals and exposed at the lower end of the first socket,
The plunger is characterized in that when the semiconductor package is mounted on the insert, the upper end of the plunger is in contact with the solder ball of the semiconductor package and the lower end of the plunger is in contact with the pogo pin of the semiconductor package test apparatus, insert. 제1항에 있어서,
상기 제1 소켓은,
상기 반도체 패키지에 형성된 적어도 하나 이상의 솔더볼에 대응하도록 형성된 적어도 하나 이상의 상부홀을 포함하는 상부 하우징; 및
상기 상부 하우징의 하부면에 접촉하여 형성되며, 상기 상부홀에 대응하도록 형성된 적어도 하나 이상의 하부홀을 포함하는 하부 하우징;을 포함하며,
상기 플런저는 각각의 상기 상부홀 및 상기 상부홀에 대응하는 하부홀에 설치되는 것을 특징으로 하는 인서트.The method according to claim 1,
The first socket includes:
An upper housing including at least one upper hole formed corresponding to at least one solder ball formed in the semiconductor package; And
And a lower housing formed in contact with a lower surface of the upper housing and including at least one lower hole formed corresponding to the upper hole,
Wherein the plunger is installed in each of the upper hole and the lower hole corresponding to the upper hole. 제2항에 있어서,
상기 플런저는,
상기 솔더볼과 접촉이 이루어지는 상단부;
상기 제1 소켓의 하단부로 돌출될 수 있는 하단부; 및
상기 상단부 및 상기 하단부에 형성되어 최대 외경을 갖는 중단부;를 포함하며,
상기 제1 소켓은,
상기 상부홀과 상기 하부홀이 접하는 부분에, 상기 상부홀과 상기 하부홀 중 적어도 하나는 내경이 확장된 확경부를 포함하며,
상기 상부홀은 각각 상기 솔더볼이 삽입될 수 있도록 형성되고, 상기 중단부는 상기 확경부에서 자유롭게 상하로 움직이는 것을 특징으로 하는 인서트.3. The method of claim 2,
The plunger,
An upper end portion in contact with the solder ball;
A lower end protruding from a lower end of the first socket; And
And a middle portion formed at the upper end portion and the lower end portion and having a maximum outer diameter,
The first socket includes:
At least one of the upper hole and the lower hole includes a enlarged diameter portion having an inner diameter expanded at a portion where the upper hole and the lower hole are in contact with each other,
Wherein the upper holes are formed such that the solder balls can be inserted into the upper holes, respectively, and the intermediate portions move up and down freely in the enlarged portion. 제1항 내지 제3항 중 어느 한 항에 기재된 인서트;
상기 인서트의 상부에 위치하며, 상기 반도체 패키지에 가압하여 상기 반도체 패키지의 상하 이격을 방지하는 푸셔;
상기 인서트의 하부에 위치하며, 상기 인서트와 분리 및 결합이 가능한 소켓 가이드; 및
전기적 신호 전달이 가능하고 탄성수단에 의해 길이의 증가 및 감소가 가능며 반도체 패키지의 테스트 시에 대응하는 플런저에 각각 접촉이 가능한 적어도 하나 이상의 포고핀을 포함하며, 상기 소켓 가이드의 내측에 결합되는 제2 소켓;을 포함하는 반도체 패키지 테스트 장치에 있어서,
상기 인서트 몸체는 상기 수납부의 외측이며 상기 인서트 몸체의 하측에 형성된 적어도 하나 이상의 가이드 홈을 더 포함하고,
상기 소켓 가이드는 상기 가이드 홈에 대응하는 위치에 형성된 적어도 하나 이상의 가이드 돌기를 포함하여 상기 가이드 돌기가 상기 가이드 홈에 결합될 시 상기 인서트의 측방향 이격을 방지하는 것을 특징으로 하는 반도체 패키지 테스트 장치. An insert according to any one of claims 1 to 3;
A pusher positioned at an upper portion of the insert and pressing the semiconductor package to prevent the semiconductor package from vertically separating from the insert;
A socket guide disposed at a lower portion of the insert and capable of being separated from and coupled to the insert; And
At least one pogo pin capable of electrical signal transmission and capable of increasing and decreasing its length by elastic means and capable of contacting each corresponding plunger during testing of a semiconductor package, 2. A semiconductor package test apparatus comprising:
The insert body further includes at least one guide groove formed on an outer side of the receiving part and below the insert body,
Wherein the socket guide includes at least one guide protrusion formed at a position corresponding to the guide groove to prevent lateral separation of the insert when the guide protrusion is coupled to the guide groove. 제4항에 있어서,
상기 반도체 패키지의 테스트 시에, 상기 솔더볼, 상기 플런저, 상기 포고핀 및 테스터는 순서대로 서로 전기적으로 연통되는 것을 특징으로 하는 반도체 패키지 테스트 장치.5. The method of claim 4,
Wherein when the semiconductor package is tested, the solder ball, the plunger, the pogo pin, and the tester are electrically connected to each other in order. 제5항에 있어서,
상기 플런저 및 상기 포고핀은 각각 적어도 2개 이상이며, 서로 이웃하는 플런저의 중심축의 거리는 컨택트핀의 직경보다 작은 것을 특징으로 하는 반도체 패키지 테스트 장치.6. The method of claim 5,
Wherein the plunger and the pogo pin are each at least two, and the distance between the center axes of the adjacent plungers is smaller than the diameter of the contact pin.
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