KR102521076B1 - Method of inspecting insert assembly and test socket for inspecting semiconductor device - Google Patents

Method of inspecting insert assembly and test socket for inspecting semiconductor device Download PDF

Info

Publication number
KR102521076B1
KR102521076B1 KR1020160081041A KR20160081041A KR102521076B1 KR 102521076 B1 KR102521076 B1 KR 102521076B1 KR 1020160081041 A KR1020160081041 A KR 1020160081041A KR 20160081041 A KR20160081041 A KR 20160081041A KR 102521076 B1 KR102521076 B1 KR 102521076B1
Authority
KR
South Korea
Prior art keywords
test
defective
insert
tray
semiconductor device
Prior art date
Application number
KR1020160081041A
Other languages
Korean (ko)
Other versions
KR20180001918A (en
Inventor
정현채
Original Assignee
세메스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세메스 주식회사 filed Critical 세메스 주식회사
Priority to KR1020160081041A priority Critical patent/KR102521076B1/en
Publication of KR20180001918A publication Critical patent/KR20180001918A/en
Application granted granted Critical
Publication of KR102521076B1 publication Critical patent/KR102521076B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/04—Housings; Supporting members; Arrangements of terminals
    • G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • G01R1/0433—Sockets for IC's or transistors
    • G01R1/0441—Details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2865—Holding devices, e.g. chucks; Handlers or transport devices
    • G01R31/2867—Handlers or transport devices, e.g. loaders, carriers, trays
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G01R31/2879—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to electrical aspects, e.g. to voltage or current supply or stimuli or to electrical loads
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Environmental & Geological Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

반도체 소자를 검사하기 위한 인서트 조립체와 테스트 소켓의 불량을 검사하기 위한 방법이 개시된다. 인서트 조립체와 테스트 소켓의 불량 검사 방법은, 먼저, 제1 테스트 트레이에 구비된 복수의 인서트 조립체에 양품으로 판정된 반도체 소자들을 수납한다. 이어, 제1 테스트 트레이에 수납된 반도체 소자들에 테스트 소켓들을 접속시켜 검사 신호를 인가한다. 제1 테스트 트레이와 동일한 구조를 갖는 제2 테스트 트레이의 인서트 조립체들에 양품으로 판정된 반도체 소자들을 수납한다. 이어, 제2 테스트 트레이에 수납된 반도체 소자들에 상기 테스트 소켓들을 접속시켜 검사 신호를 인가한다. 검사 신호에 대응하여 제1 테스트 트레이에 수납된 반도체 소자들의 신호 출력 결과와 상기 제2 테스트 트레이에 수납된 상기 반도체 소자들의 신호 출력 결과를 비교하여 인서트 조립체들과 테스트 소켓들에 대해 불량 여부를 판단한다. 여기서, 제1 테스트 트레이와 제2 테스트 트레이에서 서로 동일한 위치에 수납된 두 개의 반도체 소자들은 동일한 테스트 소켓으로부터 검사 신호를 인가받을 수 있다. 이와 같이, 인서트 조립체와 테스트 소켓의 불량 검사 방법은 양품으로 판정된 반도체 소자들을 이용하여 자동으로 불량을 검출하므로, 종래에 비해 검사 공정 시간을 줄이고 검사 정확도를 향상시킬 수 있다. A method for inspecting defects in an insert assembly for inspecting a semiconductor device and a test socket is disclosed. In the method of inspecting the insert assembly and the test socket for defects, first, semiconductor devices determined to be good products are accommodated in a plurality of insert assemblies provided in a first test tray. Subsequently, test sockets are connected to the semiconductor devices accommodated in the first test tray to apply test signals. Semiconductor devices determined to be good products are accommodated in the insert assemblies of the second test tray having the same structure as the first test tray. Subsequently, the test sockets are connected to the semiconductor devices accommodated in the second test tray to apply a test signal. In response to the test signal, it is determined whether the insert assemblies and test sockets are defective by comparing the signal output results of the semiconductor devices stored in the first test tray with the signal output results of the semiconductor devices stored in the second test tray in response to the inspection signal. do. Here, two semiconductor devices housed in the same positions in the first test tray and the second test tray may receive test signals from the same test socket. As described above, since the defect inspection method of the insert assembly and the test socket automatically detects defects using semiconductor elements determined to be good products, it is possible to reduce inspection process time and improve inspection accuracy compared to the related art.

Description

반도체 소자를 검사하기 위한 인서트 조립체와 테스트 소켓의 불량 검사 방법{Method of inspecting insert assembly and test socket for inspecting semiconductor device}Method of inspecting defects of an insert assembly and a test socket for inspecting a semiconductor device

본 발명의 실시예들은 반도체 소자를 검사하기 위한 인서트 조립체와 테스트 소켓의 불량 검사 방법에 관한 것이다. 보다 상세하게는, 반도체 소자에 대한 전기적인 검사 공정을 수행하기 위하여 반도체 소자를 수납하는 인서트 조립체와 반도체 소자에 검사 신호를 인가하는 테스트 소켓의 결함 여부를 검사하기 위한 방법에 관한 것이다.Embodiments of the present invention relate to a defect inspection method of an insert assembly for inspecting a semiconductor device and a test socket. More specifically, it relates to a method for inspecting whether an insert assembly accommodating a semiconductor device and a test socket for applying an inspection signal to the semiconductor device are defective in order to perform an electrical inspection process on the semiconductor device.

일반적으로 반도체 소자들은 일련의 제조 공정들을 반복적으로 수행함으로써 반도체 기판으로서 사용되는 실리콘 웨이퍼 상에 형성될 수 있으며, 상기와 같이 형성된 반도체 소자들은 다이싱 공정과 본딩 공정 및 패키징 공정을 통하여 반도체 패키지들로 제조될 수 있다.In general, semiconductor devices can be formed on a silicon wafer used as a semiconductor substrate by repeatedly performing a series of manufacturing processes, and the semiconductor devices formed as described above are packaged into semiconductor packages through a dicing process, a bonding process, and a packaging process. can be manufactured.

상기와 같이 제조된 반도체 소자들은 전기적 특성 검사를 통하여 양품 또는 불량품으로 판정될 수 있다. 전기적 특성 검사에는 반도체 소자들을 핸들링하는 테스트 핸들러와 반도체 소자들을 검사하기 위한 테스터가 사용될 수 있다.Semiconductor devices manufactured as described above may be judged to be good or defective products through an electrical property test. A test handler for handling semiconductor devices and a tester for inspecting semiconductor devices may be used to test electrical characteristics.

전기적 특성 검사의 과정을 살펴보면, 먼저 테스트 트레이에 장착되는 인서트 조립체에 반도체 소자를 수납한 후 인서트 조립체에 수납된 반도체 소자의 외부 접속용 단자들과 테스터를 전기적으로 연결한다. 이어, 테스터로부터 반도체 소자에 검사 신호가 인가되며, 반도체 소자는 검사 신호에 대응하여 신호를 출력한다. 테스터는 반도체 소자의 출력 신호가 정상 신호인지 오류 신호인지를 판단하여 반도체 소자를 양품 또는 불량품으로 판정한다.Looking at the electrical characteristics test process, first, a semiconductor device is accommodated in an insert assembly mounted on a test tray, and then electrically connected to external connection terminals of the semiconductor device stored in the insert assembly and the tester. Subsequently, an inspection signal is applied to the semiconductor device from the tester, and the semiconductor device outputs a signal corresponding to the inspection signal. The tester determines whether the output signal of the semiconductor device is a normal signal or an error signal, and determines the semiconductor device as a good product or a defective product.

한편, 인서트 조립체는 반도체 소자가 수납되는 포켓을 가질 수 있으며 테스터는 반도체 소자의 외부 접속용 단자들과의 접촉을 위한 포고핀 또는 프로브핀 등과 같은 콘택핀들이 구비된 테스트 소켓을 포함할 수 있다. 또한, 인서트 조립체는 포켓에 수납된 반도체 소자의 이탈을 방지하기 위한 래치들을 포함할 수 있다.Meanwhile, the insert assembly may have a pocket in which a semiconductor device is accommodated, and the tester may include a test socket provided with contact pins such as pogo pins or probe pins for contact with terminals for external connection of the semiconductor device. Also, the insert assembly may include latches for preventing separation of the semiconductor device accommodated in the pocket.

일 예로서, 대한민국 등록특허공보 제10-1535245호에는 반도체 소자가 삽입되는 개구를 갖는 인서트 본체와, 인서트 본체의 하부에 부착되며 반도체 소자를 지지하는 필름 형태의 지지부재를 포함하는 인서트 조립체가 개시되어 있다. 특히, 지지부재는 반도체 소자의 접속 단자들이 삽입되는 복수의 가이드홀들을 가질 수 있다.As an example, Korean Patent Application Publication No. 10-1535245 discloses an insert assembly including an insert body having an opening into which a semiconductor element is inserted and a film-shaped support member attached to a lower portion of the insert body and supporting the semiconductor element. has been In particular, the support member may have a plurality of guide holes into which connection terminals of semiconductor elements are inserted.

이러한 인서트 조립체는 지지부재의 가이드홀들에 반도체 소자의 접속 단자들이 끼이는 문제점이 발생할 수 있다. 이러한 끼임 불량과 같이 인서트 조립체에 결함이 발생할 경우 인서트 조립체에 수납된 반도체 소자와 테스트 소켓의 전기적 연결이 원활히 이루어지지 않아 반도체 소자로부터 오류 신호가 출력될 수 있다.Such an insert assembly may cause a problem in that the connection terminals of the semiconductor element are caught in the guide holes of the support member. When a defect occurs in the insert assembly, such as a jamming defect, an error signal may be output from the semiconductor device because the semiconductor device accommodated in the insert assembly and the test socket are not electrically connected smoothly.

또한, 테스트 소켓에 결함이 발생할 경우에도 반도체 소자에 검사 신호가 제대로 인가되지 못하므로, 반도체 소자로부터 오류 신호가 출력될 수 있다.In addition, even when a defect occurs in the test socket, an error signal may be output from the semiconductor device because the test signal is not properly applied to the semiconductor device.

종래의 반도체 소자 검사 방법은 이렇게 반도체 소자로부터 오류 신호가 출력될 경우 해당 반도체 소자를 불량품으로 우선 분류하고, 불량품으로 판정된 반도체 소자들을 재검사하여 반도체 소자의 결함 여부를 다시 한번 검사한다. 반면, 인서트 조립체와 테스트 소켓의 결함을 작업자가 육안으로 확인하여 인서트 조립체와 테스트 소켓의 불량 여부를 파악한다.In the conventional semiconductor device inspection method, when an error signal is output from a semiconductor device, the corresponding semiconductor device is first classified as a defective product, and semiconductor devices determined to be defective are re-inspected to check again whether or not the semiconductor device is defective. On the other hand, a worker checks defects in the insert assembly and the test socket with the naked eye to determine whether the insert assembly and the test socket are defective.

이와 같이, 종래의 반도체 소자 검사 방법은 인서트 조립체와 테스트 소켓의 불량 여부를 수작업으로 검사하고 불량품으로 판정된 반도체 소자들을 재검사하므로, 공정 시간이 증가하고 인서트 조립체와 테스트 소켓의 불량을 정확하게 파악하기 어려우며 테스트 신뢰도를 저하시킬 수 있다.As described above, the conventional semiconductor device inspection method manually inspects whether the insert assembly and the test socket are defective and re-inspects the semiconductor devices determined to be defective, so the process time increases and it is difficult to accurately identify the defect of the insert assembly and the test socket. This can reduce test reliability.

본 발명의 실시예들은 인서트 조립체와 테스트 소켓을 수작업이 아닌 자동으로 검사할 수 있는 반도체 소자를 검사하기 위한 인서트 조립체와 테스트 소켓의 불량 검사 방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a defect inspection method of an insert assembly and a test socket for inspecting a semiconductor device capable of automatically inspecting the insert assembly and the test socket instead of manually.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자를 검사하기 위한 인서트 조립체와 테스트 소켓의 불량 검사 방법은, 제1 테스트 트레이에 구비된 복수의 인서트 조립체에 양품으로 판정된 반도체 소자들을 수납하는 단계와, 상기 제1 테스트 트레이에 수납된 상기 반도체 소자들에 테스트 소켓들을 접속시켜 상기 제1 테스트 트레이에 수납된 상기 반도체 소자들에 검사 신호를 인가하는 단계, 상기 제1 테스트 트레이와 동일한 구조를 갖는 제2 테스트 트레이의 인서트 조립체들에 양품으로 판정된 반도체 소자들을 수납하는 단계, 상기 제2 테스트 트레이에 수납된 상기 반도체 소자들에 상기 테스트 소켓들을 접속시켜 상기 제2 테스트 트레이에 수납된 상기 반도체 소자들에 상기 검사 신호를 인가하는 단계, 및 상기 검사 신호에 대응하여 상기 제1 테스트 트레이에 수납된 상기 반도체 소자들의 신호 출력 결과와 상기 제2 테스트 트레이에 수납된 상기 반도체 소자들의 신호 출력 결과를 비교하여 상기 인서트 조립체들과 상기 테스트 소켓들에 대해 불량 여부를 판단하는 단계를 포함할 수 있다. 여기서, 상기 제1 테스트 트레이와 상기 제2 테스트 트레이에서 서로 동일한 위치에 수납된 두 개의 반도체 소자들은 동일한 테스트 소켓으로부터 상기 검사 신호를 인가받을 수 있다.In order to achieve the above object, a method for inspecting a defect in an insert assembly and a test socket for inspecting a semiconductor device according to an aspect of the present invention accommodates semiconductor devices determined to be good products in a plurality of insert assemblies provided in a first test tray. and applying test signals to the semiconductor devices stored in the first test tray by connecting test sockets to the semiconductor devices stored in the first test tray, the same structure as the first test tray. accommodating semiconductor elements determined to be good in insert assemblies of a second test tray having a second test tray, connecting the test sockets to the semiconductor elements accommodated in the second test tray, and Applying the test signal to semiconductor devices, and signal output results of the semiconductor devices accommodated in the first test tray and signal output results of the semiconductor devices accommodated in the second test tray in response to the test signal. It may include determining whether the insert assemblies and the test sockets are defective by comparing them. Here, the test signal may be applied from the same test socket to two semiconductor devices housed in the same position in the first test tray and the second test tray.

본 발명의 실시예들에 따르면, 상기 인서트 조립체들과 상기 테스트 소켓들에 대해 불량 여부를 판단하는 단계는, 상기 제1 테스트 트레이와 상기 제2 테스트 트레이에서 오류 신호를 출력한 반도체 소자들의 위치를 서로 비교하여 상기 오류 신호를 출력한 반도체 소자에 대응하는 인서트 조립체 및/또는 테스트 소켓의 불량 여부를 판단할 수 있다.According to embodiments of the present invention, the step of determining whether the insert assemblies and the test sockets are defective may include determining the positions of semiconductor elements outputting error signals in the first test tray and the second test tray. By comparing with each other, it is possible to determine whether an insert assembly and/or a test socket corresponding to a semiconductor device outputting the error signal is defective.

본 발명의 실시예들에 따르면, 상기 인서트 조립체들과 상기 테스트 소켓들에 대해 불량 여부를 판단하는 단계는, 상기 제1 테스트 트레이와 상기 제2 테스트 트레이 모두에서 상기 오류 신호가 출력된 위치의 경우 이에 대응하는 테스트 소켓을 불량으로 판정하는 단계와, 상기 제1 및 제2 테스트 트레이들 중 어느 하나에서만 오류 신호가 출력된 위치의 경우 이에 대응하는 인서트 조립체를 불량으로 판정하는 단계를 포함할 수 있다.According to embodiments of the present invention, the step of determining whether the insert assemblies and the test sockets are defective may include a position where the error signal is output from both the first test tray and the second test tray. Determining a test socket corresponding thereto as defective, and determining an insert assembly corresponding thereto as defective when an error signal is output from only one of the first and second test trays. .

본 발명의 실시예들에 따르면, 상기 인서트 조립체를 불량으로 판정하는 단계는, 상기 제1 테스트 트레이에서 상기 오류 신호를 출력한 반도체 소자와 동일한 위치에 수납된 상기 제2 테스트 트레이의 반도체 소자로부터 정상 신호가 출력된 경우 상기 오류 신호를 출력한 반도체 소자에 대응하는 상기 제1 테스트 트레이의 인서트 조립체를 불량으로 판정할 수 있다. 반면, 상기 제2 테스트 트레이에서 상기 오류 신호를 출력한 반도체 소자와 동일한 위치에 수납된 상기 제1 테스트 트레이의 반도체 소자로부터 정상 신호가 출력된 경우, 상기 오류 신호를 출력한 반도체 소자에 대응하는 상기 제2 테스트 트레이의 인서트 조립체를 불량으로 판정할 수 있다.According to embodiments of the present invention, in the step of determining the insert assembly as defective, the semiconductor device of the second test tray housed in the same position as the semiconductor device outputting the error signal in the first test tray is normal. When the signal is output, the insert assembly of the first test tray corresponding to the semiconductor device outputting the error signal may be determined to be defective. On the other hand, when a normal signal is output from the semiconductor device of the first test tray housed in the same position as the semiconductor device that outputs the error signal in the second test tray, the semiconductor device corresponding to the semiconductor device that outputs the error signal The insert assembly of the second test tray may be determined to be defective.

상기 목적을 달성하기 위한 본 발명의 다른 측면에 따른 반도체 소자를 검사하기 위한 인서트 조립체와 테스트 소켓의 불량 검사 방법은, 복수의 인서트 조립체에 양품으로 판정된 복수의 반도체 소자를 수납하는 단계와, 상기 인서트 조립체들에 수납된 상기 반도체 소자들에 복수의 테스트 소켓을 접속시켜 상기 반도체 소자들에 검사 신호를 인가하는 단계, 및 상기 검사 신호에 대응하여 상기 반도체 소자들로부터 출력된 신호를 이용하여 상기 인서트 조립체들과 상기 테스트 소켓들에 대해 불량 여부를 판단하되 상기 반도체 소자들 중에서 오류 신호를 출력한 반도체 소자에 대응하는 인서트 조립체 및/또는 테스트 소켓을 불량으로 판정하는 단계를 포함할 수 있다.In order to achieve the above object, a defect inspection method of an insert assembly and a test socket for inspecting a semiconductor device according to another aspect of the present invention includes the steps of accommodating a plurality of semiconductor devices determined to be good products in a plurality of insert assemblies; applying test signals to the semiconductor devices by connecting a plurality of test sockets to the semiconductor devices accommodated in insert assemblies; The method may include determining whether assemblies and the test sockets are defective, but determining an insert assembly and/or a test socket corresponding to a semiconductor device outputting an error signal among the semiconductor devices as defective.

본 발명의 실시예들에 따르면, 상기 인서트 조립체들과 상기 테스트 소켓들에 대해 불량 여부를 판단하는 단계는, 수납된 양품의 반도체 소자들이 동일한 하나의 테스트 소켓으로부터 검사 신호를 인가받은 적어도 2개의 인서트 조립체에 대응하는 출력 신호들을 비교하여 상기 2개의 인서트 조립체 각각과 이에 대응하는 테스트 소켓에 대해 불량 여부를 판단할 수 있다.According to embodiments of the present invention, the step of determining whether the insert assemblies and the test sockets are defective includes at least two inserts to which a test signal is applied from the same test socket for semiconductor devices of good quality stored therein. By comparing output signals corresponding to the assemblies, it is possible to determine whether each of the two insert assemblies and the corresponding test socket are defective.

본 발명의 실시예들에 따르면, 상기 인서트 조립체들과 상기 테스트 소켓들에 대해 불량 여부를 판단하는 단계는, 상기 2개의 인서트 조립체에 수납된 반도체 소자들 각각 상기 검사 신호에 대응하여 오류 신호를 출력한 경우 상기 2개의 인서트 조립체에 대응하는 테스트 소켓을 불량으로 판정하는 단계, 및 상기 2개의 인서트 조립체 중 어느 하나에 수납된 반도체 소자만 상기 오류 신호를 출력한 경우 상기 오류 신호를 출력한 반도체 소자에 대응하는 인서트 조립체를 불량으로 판정하는 단계를 포함할 수 있다.According to embodiments of the present invention, the step of determining whether the insert assemblies and the test sockets are defective includes outputting an error signal corresponding to the inspection signal, respectively, of the semiconductor devices accommodated in the two insert assemblies. In this case, determining that the test socket corresponding to the two insert assemblies is defective, and if only the semiconductor device accommodated in any one of the two insert assemblies outputs the error signal, the semiconductor device that outputs the error signal and determining that the corresponding insert assembly is defective.

상술한 바와 같은 본 발명의 실시예들에 따르면, 반도체 소자를 검사하기 위한 인서트 조립체와 테스트 소켓의 불량 검사 방법은, 양품으로 판정된 반도체 소자들을 이용하여 인서트 조립체와 테스트 소켓의 결함 여부를 자동으로 검사할 수 있다. 이에 따라, 수작업에 의한 종래의 인서트 조립체와 테스트 소켓의 불량 검사 방법에 비해 검사 공정 시간을 줄이고 검사 정확도를 향상시킬 수 있다. 그 결과, 반도체 소자들의 검사 공정에서 불량품으로 판정된 반도체 소자들을 재검사할 필요가 없고 검사 신뢰도를 향상시킬 수 있다.According to the embodiments of the present invention as described above, a method for inspecting defects of an insert assembly and a test socket for inspecting a semiconductor device automatically determines whether or not the insert assembly and the test socket are defective using semiconductor devices determined to be good products. can be inspected Accordingly, it is possible to reduce inspection process time and improve inspection accuracy compared to a conventional method of manually inspecting defects of an insert assembly and a test socket. As a result, there is no need to re-inspect semiconductor devices determined to be defective in the process of inspecting semiconductor devices, and inspection reliability can be improved.

도 1은 일반적인 반도체 소자의 전기적 특성을 검사하는 테스트 장치를 설명하기 위한 개략적인 구성도이다.
도 2는 도 1에 도시된 트레이 본체를 설명하기 위한 개략적인 평면도이다.
도 3은 도 1에 도시된 인서트 조립체와 소켓 가이드 및 푸셔 조립체의 결합 관계를 설명하기 위한 개략적인 구성도이다.
도 4는 본 발명의 일 실시예에 따른 인서트 조립체와 테스트 소켓의 불량 검사 방법을 설명하기 위한 개략적인 흐름도이다.
도 5는 본 발명의 다른 실시예에 따른 인서트 조립체와 테스트 소켓의 불량 검사 방법을 설명하기 위한 개략적인 흐름도이다.
도 6은 도 5에 도시된 인서트 조립체와 테스트 소켓의 불량 여부를 판단하는 과정을 설명하기 위한 개략적인 흐름도이다.
도 7은 도 6에 도시된 인서트 조립체와 테스트 소켓의 불량 여부를 판단하는 과정을 설명하기 위한 개략적인 예시도이다.1 is a schematic configuration diagram for explaining a test apparatus for inspecting electrical characteristics of a general semiconductor device.
Figure 2 is a schematic plan view for explaining the tray body shown in Figure 1;
FIG. 3 is a schematic configuration diagram for explaining a coupling relationship between an insert assembly, a socket guide, and a pusher assembly shown in FIG. 1;
4 is a schematic flowchart illustrating a method for inspecting defects of an insert assembly and a test socket according to an embodiment of the present invention.
5 is a schematic flowchart illustrating a method for inspecting defects of an insert assembly and a test socket according to another embodiment of the present invention.
FIG. 6 is a schematic flowchart for explaining a process of determining whether the insert assembly and the test socket shown in FIG. 5 are defective.
FIG. 7 is a schematic illustration for explaining a process of determining whether the insert assembly and the test socket shown in FIG. 6 are defective.

이하, 본 발명의 실시예들은 첨부 도면들을 참조하여 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention does not have to be configured as limited to the embodiments described below and may be embodied in various other forms. The following examples are not provided to fully complete the present invention, but rather to fully convey the scope of the present invention to those skilled in the art.

본 발명의 실시예들에서 하나의 요소가 다른 하나의 요소 상에 배치되는 또는 연결되는 것으로 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접 배치되거나 연결될 수도 있으며, 다른 요소들이 이들 사이에 개재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접 배치되거나 연결되는 것으로 설명되는 경우 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.In the embodiments of the present invention, when one element is described as being disposed on or connected to another element, the element may be directly disposed on or connected to the other element, and other elements may be interposed therebetween. It could be. Alternatively, when an element is described as being directly disposed on or connected to another element, there cannot be another element between them. The terms first, second, third, etc. may be used to describe various items such as various elements, compositions, regions, layers and/or parts, but the items are not limited by these terms. will not

본 발명의 실시예들에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.Technical terms used in the embodiments of the present invention are only used for the purpose of describing specific embodiments, and are not intended to limit the present invention. In addition, unless otherwise limited, all terms including technical and scientific terms have the same meaning as can be understood by those skilled in the art having ordinary knowledge in the technical field of the present invention. The above terms, such as those defined in conventional dictionaries, shall be construed to have a meaning consistent with their meaning in the context of the relevant art and description of the present invention, unless expressly defined, ideally or excessively outwardly intuition. will not be interpreted.

본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 요소들은 전적으로 개략적인 것이며 이들의 형상은 요소들의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.Embodiments of the present invention are described with reference to schematic illustrations of idealized embodiments of the present invention. Accordingly, variations from the shapes of the illustrations, eg, variations in manufacturing methods and/or tolerances, are fully foreseeable. Accordingly, embodiments of the present invention are not to be described as being limited to specific shapes of regions illustrated as diagrams, but to include variations in shapes, and elements described in the drawings are purely schematic and their shapes is not intended to describe the exact shape of the elements, nor is it intended to limit the scope of the present invention.

도 1은 일반적인 반도체 소자의 전기적 특성을 검사하는 테스트 장치를 설명하기 위한 개략적인 구성도이고, 도 2는 도 1에 도시된 트레이 본체를 설명하기 위한 개략적인 평면도이며, 도 3은 도 1에 도시된 인서트 조립체와 소켓 가이드 및 푸셔 조립체의 결합 관계를 설명하기 위한 개략적인 구성도이다.1 is a schematic configuration diagram for explaining a test apparatus for inspecting electrical characteristics of a general semiconductor device, FIG. 2 is a schematic plan view for explaining a tray body shown in FIG. 1, and FIG. 3 is shown in FIG. It is a schematic configuration diagram for explaining the coupling relationship between the inserted insert assembly and the socket guide and pusher assembly.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자 테스트 장치(400)는 반도체 소자들(10)의 전기적인 특성을 검사하기 위해 사용될 수 있다. 예를 들면, 상기 반도체 소자 테스트 장치(400)는 반도체 소자(10)에 전기적인 검사 신호를 제공하고 상기 검사 신호에 대응하여 상기 반도체 소자로부터 출력된 신호를 분석함으로써 상기 반도체 소자(10)의 전기적인 성능을 검사한다.Referring to FIGS. 1 to 3 , a semiconductor device testing apparatus 400 according to an embodiment of the present invention may be used to test electrical characteristics of semiconductor devices 10 . For example, the semiconductor device testing apparatus 400 provides an electrical test signal to the semiconductor device 10 and analyzes a signal output from the semiconductor device in response to the test signal to determine the electrical power of the semiconductor device 10. check the performance of

구체적으로, 상기 반도체 소자 테스트 장치(400)는 상기 반도체 소자들(10)이 수용되는 테스트 트레이(100), 상기 테스트 트레이(100)의 아래에 배치되는 테스트 인터페이스 모듈(200), 및 상기 테스트 트레이(100)의 상측에 배치되는 매치 플레이트(300)를 포함할 수 있다.Specifically, the semiconductor device testing apparatus 400 includes a test tray 100 in which the semiconductor devices 10 are accommodated, a test interface module 200 disposed below the test tray 100, and the test tray It may include a match plate 300 disposed on the upper side of (100).

상기 테스트 트레이(100)는 트레이 본체(110), 및 상기 트레이 본체(110)에 설치되는 복수의 인서트 조립체(120)를 구비할 수 있다. 도 2에 도시된 바와 같이 상기 트레이 본체(110)는 상기 인서트 조립체들(120)이 수납되는 복수의 리세스(112)를 구비하며, 상기 리세스(112)는 상기 인서트 조립체(120)를 노출시키기 위해 바닥부가 개구된다.The test tray 100 may include a tray body 110 and a plurality of insert assemblies 120 installed on the tray body 110 . As shown in FIG. 2 , the tray body 110 includes a plurality of recesses 112 in which the insert assemblies 120 are accommodated, and the recesses 112 expose the insert assemblies 120. The bottom part is opened to do so.

도 1에 도시된 바와 같이, 상기 트레이 본체(110)에는 상기 인서트 조립체들(120)이 어레이 형태로 배치될 수 있다. 상기 인서트 조립체(120)는 상기 반도체 소자(10)를 수납하기 위한 포켓을 구비하며, 상기 포켓을 형성하는 바닥면에는 상기 반도체 소자(10)와 상기 인터페이스 모듈(200)의 테스트 소켓(220)이 접속되도록 개구부가 형성된다. 도면에는 도시하지 않았으나, 상기 인서트 조립체(120)의 포켓 안에는 상기 반도체 소자(10)를 고정시키기 위한 래치(미도시)가 구비될 수 있다. 상기 래치는 상기 반도체 소자(10) 상면의 가장자리 부분을 가압하여 상기 반도체 소자(10)의 위치를 고정시킨다.As shown in FIG. 1 , the insert assemblies 120 may be arranged in an array form on the tray body 110 . The insert assembly 120 has a pocket for accommodating the semiconductor device 10, and the semiconductor device 10 and the test socket 220 of the interface module 200 are provided on a bottom surface forming the pocket. An opening is formed so as to be connected. Although not shown in the drawing, a latch (not shown) for fixing the semiconductor device 10 may be provided in a pocket of the insert assembly 120 . The latch fixes the position of the semiconductor device 10 by pressing an edge portion of the upper surface of the semiconductor device 10 .

상기 인서트 조립체(110)의 개구부의 하측에는 상기 반도체 소자(10)를 지지하기 위한 서포트 필름(130)이 구비될 수 있다. 도면에는 상세하게 도시하지 않았으나, 상기 서포트 필름(130)에는 상기 반도체 소자들(10)의 외부 접속 단자들이 하측 방향으로 돌출되도록 끼워져 상기 반도체 소자들(10)의 위치를 안내하기 위한 복수의 가이드홀이 구비될 수 있다.A support film 130 for supporting the semiconductor device 10 may be provided below the opening of the insert assembly 110 . Although not shown in detail in the drawing, a plurality of guide holes are inserted into the support film 130 so that the external connection terminals of the semiconductor elements 10 protrude downward to guide the positions of the semiconductor elements 10 . may be provided.

상기 테스트 트레이(100)의 아래에는 상기 테스트 트레이(100)에 수납된 반도체 소자들(10)에 검사 신호를 전달하기 위한 인터페이스 모듈(200)이 구비될 수 있다. 도면에는 도시하지 않았으나, 상기 인터페이스 모듈(200)의 아래에는 테스트 모듈(미도시)이 배치될 수 있다. 상기 테스트 모듈은 상기 검사 신호를 제공하고 상기 검사 신호에 응답하여 상기 반도체 소자(10)로부터 출력된 출력 신호를 분석하여 상기 반도체 소자(10)를 양품 또는 불량품으로 판정한다. 상기 인터페이스 모듈(200)은 상기 테스트 모듈과 상기 반도체 소자들(10) 사이에서 상기 검사 신호 및 상기 출력 신호를 전달한다.An interface module 200 may be provided below the test tray 100 to transmit test signals to the semiconductor devices 10 accommodated in the test tray 100 . Although not shown in the drawings, a test module (not shown) may be disposed below the interface module 200 . The test module provides the test signal and analyzes an output signal output from the semiconductor device 10 in response to the test signal to determine whether the semiconductor device 10 is a good product or a defective product. The interface module 200 transfers the test signal and the output signal between the test module and the semiconductor devices 10 .

상기 인터페이스 모듈(200)은 복수의 소켓 가이드(210), 상기 반도체 소자들(10)과 전기적으로 연결되는 복수의 테스트 소켓(220), 및 상기 소켓 가이드들(210)이 장착되는 인터페이스 보드(230)를 포함할 수 있다.The interface module 200 includes a plurality of socket guides 210, a plurality of test sockets 220 electrically connected to the semiconductor devices 10, and an interface board 230 on which the socket guides 210 are mounted. ) may be included.

도 3에 도시된 바와 같이, 상기 소켓 가이드(210)는 상기 인서트 조립체(120)의 아래에 배치되며, 상기 인서트 조립체(120)의 하면에 결합될 수 있다. 도 3에 도시된 바와 같이, 상기 인서트 조립체(120)는 하면에 상기 소켓 가이드(210)의 위치를 가이드하기 위한 삽입홀들(122)을 가질 수 있으며, 상기 소켓 가이드(210)는 상기 인서트 조립체(120)의 삽입홀들(122)에 삽입되는 인서트 결합핀들(212)을 구비할 수 있다.As shown in FIG. 3 , the socket guide 210 is disposed under the insert assembly 120 and may be coupled to a lower surface of the insert assembly 120 . As shown in FIG. 3 , the insert assembly 120 may have insertion holes 122 for guiding the position of the socket guide 210 on a lower surface, and the socket guide 210 is the insert assembly Insert coupling pins 212 inserted into the insertion holes 122 of 120 may be provided.

상기 소켓 가이드(210)에는 상기 테스트 소켓들(220)이 결합될 수 있다. 상기 테스트 소켓(220)은 상기 소켓 가이드(210)의 아래에 배치되며, 상기 반도체 소자(10)와 일대일 대응하여 구비될 수 있다. 상기 소켓 가이드(210)는 하면에 상기 테스트 소켓(220)의 위치를 가이드하는 소켓 결합핀들(214)을 구비할 수 있으며, 상기 테스트 소켓(220)은 상기 소켓 결합핀들(214)이 삽입되는 소켓 홀들(222)을 구비할 수 있다.The test sockets 220 may be coupled to the socket guide 210 . The test socket 220 is disposed below the socket guide 210 and may be provided in a one-to-one correspondence with the semiconductor device 10 . The socket guide 210 may have socket coupling pins 214 for guiding the position of the test socket 220 on a lower surface, and the test socket 220 is a socket into which the socket coupling pins 214 are inserted. Holes 222 may be provided.

도 1에 도시된 바와 같이, 상기 소켓 가이드들(210)은 상기 인터페이스 보드(230)에 어레이 형태로 배치될 수 있으며, 이에 따라, 상기 테스트 소켓들(220) 또한 어레이 형태로 배치된다.As shown in FIG. 1 , the socket guides 210 may be arranged in an array form on the interface board 230, and accordingly, the test sockets 220 are also arranged in an array form.

한편, 상기 테스트 트레이(100)의 상측에는 상기 매치 플레이트(300)가 배치될 수 있다. 상기 매치 플레이트(300)는 상기 반도체 소자들(10)과 상기 테스트 소켓들(220)을 접촉시키기 위한 복수의 푸셔 조립체(310), 및 상기 푸셔 조립체들(310)이 장착되는 플레이트 본체(320)를 구비할 수 있다.Meanwhile, the match plate 300 may be disposed above the test tray 100 . The match plate 300 includes a plurality of pusher assemblies 310 for contacting the semiconductor devices 10 and the test sockets 220 and a plate body 320 on which the pusher assemblies 310 are mounted. can be provided.

도 3에 도시된 바와 같이, 상기 푸셔 조립체(310) 상기 인서트 조립체(120) 및 상기 소켓 가이드(210)와 결합하기 위한 복수의 결합 돌기(312)를 구비할 수 있다. 상기 인서트 조립체(120)는 상기 결합 돌기들(312)에 대응하여 복수의 제1 결합홀(124)을 가지며, 상기 소켓 가이드(210)는 상기 결합 돌기들(312)에 대응하여 복수의 제2 결합홀(216)을 가질 수 있다. 조립 시, 상기 푸셔 조립체(310)의 결합 돌기들(312)은 상기 인서트 조립체(120)의 제1 결합홀들(124)을 관통하여 상기 소켓 가이드(210)의 제2 결합홀들(216)에 삽입되며, 그 결과, 상기 푸셔 조립체(310)가 상기 인서트 조립체(310) 그리고 상기 소켓 가이드(210)와 결합된다.As shown in FIG. 3 , the pusher assembly 310 may include a plurality of coupling protrusions 312 coupled to the insert assembly 120 and the socket guide 210 . The insert assembly 120 has a plurality of first coupling holes 124 corresponding to the coupling protrusions 312, and the socket guide 210 has a plurality of second coupling holes 124 corresponding to the coupling protrusions 312. A coupling hole 216 may be provided. During assembly, the coupling protrusions 312 of the pusher assembly 310 pass through the first coupling holes 124 of the insert assembly 120 and pass through the second coupling holes 216 of the socket guide 210. As a result, the pusher assembly 310 is coupled with the insert assembly 310 and the socket guide 210 .

상기 푸셔 조립체(310)는 상기 테스트 소켓(220)과 상기 반도체 소자(10)가 서로 접하도록 상기 반도체 소자(10)를 가압하는 푸셔(314)를 구비할 수 있다. 상기 푸셔(314)는 상기 인서트 조립체(120)의 포켓 안에 수납된 상기 반도체 소자(10)를 상기 테스트 소켓(220) 측으로 가압하여 상기 반도체 소자(10)와 상기 테스트 소켓(220)이 서로 접속되게 한다.The pusher assembly 310 may include a pusher 314 that presses the semiconductor device 10 so that the test socket 220 and the semiconductor device 10 come into contact with each other. The pusher 314 presses the semiconductor device 10 stored in the pocket of the insert assembly 120 toward the test socket 220 so that the semiconductor device 10 and the test socket 220 are connected to each other. do.

도 1에 도시된 바에 의하면, 상기 테스트 트레이(100)와 상기 인터페이스 모듈(200) 및 상기 매치 플레이트(300)가 지면에 대해 수평 방향으로 배치되나, 이들의 배치 방향은 다양하게 변경 가능하다.As shown in FIG. 1 , the test tray 100 , the interface module 200 , and the match plate 300 are arranged in a horizontal direction with respect to the ground, but their arrangement directions can be variously changed.

상기와 같은 구성을 갖는 반도체 소자 테스트 장치(400)는 상기 반도체 소자(10)가 상기 인서트 조립체(120)에 수납된 상태에서 상기 테스트 소켓(220)과 전기적으로 연결된다. 따라서, 상기 인서트 조립체(120) 및/또는 상기 테스트 소켓(220)에 결함이 발생할 경우 상기 반도체 소자(10)에 상기 검사 신호가 정상적으로 인가되지 못하기 때문에 상기 반도체 소자(10)로부터 정상적인 출력 신호가 아닌 오류 신호가 출력된다. 이에 따라, 상기 반도체 소자(10)가 양품이라도 상기 인서트 조립체(120) 또는 상기 테스트 소켓(220)의 결함으로 인해 상기 반도체 소자(10)가 불량으로 판정될 수 있으므로, 상기 반도체 소자(10)에 대한 검사가 정확하게 이루어지지 못한다.In the semiconductor device test apparatus 400 having the above configuration, the semiconductor device 10 is electrically connected to the test socket 220 while being accommodated in the insert assembly 120 . Therefore, when a defect occurs in the insert assembly 120 and/or the test socket 220, since the test signal is not normally applied to the semiconductor device 10, a normal output signal is generated from the semiconductor device 10. A non-error signal is output. Accordingly, even if the semiconductor device 10 is a good product, the semiconductor device 10 may be determined to be defective due to a defect in the insert assembly 120 or the test socket 220, so that the semiconductor device 10 inspection is not performed accurately.

이를 방지하기 위해, 후술하는 본 발명에 따른 인서트 조립체(120)와 테스트 소켓(220)의 불량 검사 방법은 양품으로 판정된 반도체 소자들(10)을 이용하여 상기 인서트 조립체(120) 및/또는 상기 테스트 소켓(220)의 결함 여부를 자동으로 검사할 수 있다. 여기서, 상기 인서트 조립체와 테스트 소켓의 불량 검사 방법은 컴퓨터와 같이 데이터를 자동을 처리할 수 있는 정보처리기기를 이용하여 수행될 수 있다.In order to prevent this, a method for inspecting defects of the insert assembly 120 and the test socket 220 according to the present invention, which will be described later, uses the semiconductor devices 10 determined to be good products to check the insert assembly 120 and/or the test socket 220. Defects in the test socket 220 may be automatically inspected. Here, the defect inspection method of the insert assembly and the test socket may be performed using an information processing device capable of automatically processing data, such as a computer.

도 4는 본 발명의 일 실시예에 따른 인서트 조립체와 테스트 소켓의 불량 검사 방법을 설명하기 위한 개략적인 흐름도이다.4 is a schematic flowchart illustrating a method for inspecting defects of an insert assembly and a test socket according to an embodiment of the present invention.

도 3 및 도 4를 참조하면, 인서트 조립체(120)를 복수로 배치한 후 상기 인서트 조립체(120) 각각에 양품으로 판정된 반도체 소자(10)를 수납한다(단계 S110).Referring to FIGS. 3 and 4 , after arranging a plurality of insert assemblies 120 , semiconductor devices 10 determined to be good products are accommodated in each of the insert assemblies 120 (step S110 ).

상기 인서트 조립체들(120)에 수납된 상기 반도체 소자들(10)에 복수의 테스트 소켓(220)을 접속시켜 상기 반도체 소자들(10)에 검사 신호를 인가한다(단계 S120).A test signal is applied to the semiconductor devices 10 by connecting a plurality of test sockets 220 to the semiconductor devices 10 accommodated in the insert assemblies 120 (step S120).

상기 검사 신호에 대응하여 상기 반도체 소자들(10)로부터 출력된 신호를 이용하여 상기 인서트 조립체들(120)과 상기 테스트 소켓들(220)에 대해 불량 여부를 판단한다(단계 S130). 즉, 상기 반도체 소자들(10) 중에서 오류 신호를 출력한 반도체 소자에 대응하는 인서트 조립체(120) 및/또는 테스트 소켓(220)을 불량으로 판정한다. 이때, 상기 인서트 조립체(120) 및/또는 상기 테스트 소켓(220)의 불량 여부 판단은, 수납된 양품의 반도체 소자들(10)이 동일한 하나의 테스트 소켓으로부터 검사 신호를 인가받은 적어도 2개의 인서트 조립체와 이에 대응하는 테스트 소켓을 대상으로 하며, 상기 2개의 인서트 조립체에 수납된 반도체 소자들의 출력 신호들을 서로 비교하여 상기 2개의 인서트 조립체와 이에 대응하는 테스트 소켓에 대해 불량 여부를 판단한다.It is determined whether or not the insert assemblies 120 and the test sockets 220 are defective using signals output from the semiconductor devices 10 in response to the inspection signal (step S130). That is, the insert assembly 120 and/or the test socket 220 corresponding to the semiconductor device outputting the error signal among the semiconductor devices 10 are determined to be defective. At this time, the determination of whether the insert assembly 120 and/or the test socket 220 is defective is based on at least two insert assemblies to which test signals are applied from the same test socket for the stored good semiconductor devices 10 . and a test socket corresponding thereto, and output signals of semiconductor devices accommodated in the two insert assemblies are compared with each other to determine whether the two insert assemblies and the corresponding test socket are defective.

상기 인서트 조립체 및/또는 상기 테스트 소켓의 불량 여부를 판단하는 단계(S130)를 구체적으로 살펴보면 다음과 같다.The step of determining whether the insert assembly and/or the test socket is defective (S130) will be described in detail.

상기 2개의 인서트 조립체에 수납된 반도체 소자들(10) 각각 상기 검사 신호에 대응하여 오류 신호를 출력한 경우, 상기 2개의 인서트 조립체에 대응하는 테스트 소켓을 불량으로 판정한다.When each of the semiconductor devices 10 accommodated in the two insert assemblies outputs an error signal corresponding to the test signal, the test socket corresponding to the two insert assemblies is determined to be defective.

이와 달리, 상기 2개의 인서트 조립체 중 어느 하나에 수납된 반도체 소자만 상기 오류 신호를 출력한 경우, 상기 2개의 인서트 조립체 중 상기 오류 신호를 출력한 반도체 소자에 대응하는 인서트 조립체를 불량으로 판정한다.In contrast, when only the semiconductor device housed in one of the two insert assemblies outputs the error signal, the insert assembly corresponding to the semiconductor device outputting the error signal among the two insert assemblies is determined to be defective.

즉, 상기 인서트 조립체들에 수납된 반도체 소자들(10)은 이전 테스트에서 이미 양품으로 판정된 소자들이므로, 상기 인서트 조립체(120) 및/또는 테스트 소켓(220)에 결함이 발생한 경우에만 오류 신호가 출력될 수 있다. 상기 테스트 소켓(220)이 불량일 경우에는 상기 테스트 소켓(220)으로부터 검사 신호를 인가받은 반도체 소자들 모두 오류 신호를 출력한다. 따라서, 상기 2개의 인서트 조립체에 수납된 반도체 소자들에서 오류 신호가 출력된 경우 이에 대응하는 테스트 소켓을 불량으로 판정하며, 상기 2개의 인서트 조립체 중 어느 하나에 수납된 반도체 소자에서만 오류 신호가 출력된 경우 오류 신호를 출력한 반도체 소자의 인서트 조립체를 불량으로 판정한다.That is, since the semiconductor devices 10 accommodated in the insert assemblies are devices that have already been determined to be good in a previous test, an error signal is generated only when a defect occurs in the insert assembly 120 and/or the test socket 220. can be output. When the test socket 220 is defective, all of the semiconductor devices receiving the test signal from the test socket 220 output error signals. Therefore, when an error signal is output from the semiconductor devices accommodated in the two insert assemblies, the corresponding test socket is determined to be defective, and the error signal is output only from the semiconductor device accommodated in either one of the two insert assemblies. In this case, the insert assembly of the semiconductor device outputting the error signal is determined to be defective.

상술한 본 발명의 인서트 조립체와 테스트 소켓 불량 검사 방법은 인서트 조립체와 테스트 소켓의 불량을 검사하기 위한 별도의 장치를 도 1에 도시된 반도체 소자 테스트 장치(400)와 유사하게 구성하여 실시할 수도 있고, 상기 반도체 소자 테스트 장치(400)를 이용하여 실시할 수도 있다.The above-described method for inspecting defects in the insert assembly and the test socket according to the present invention may be implemented by configuring a separate device similar to the semiconductor device test apparatus 400 shown in FIG. 1 to inspect defects in the insert assembly and the test socket. , may be performed using the semiconductor device test apparatus 400.

이하, 도 1에 도시된 반도체 소자 테스트 장치(400)를 이용한 인서트 조립체와 테스트 소켓의 불량 검사 방법에 대해 구체적으로 설명한다.Hereinafter, a method for inspecting defects of an insert assembly and a test socket using the semiconductor device testing apparatus 400 shown in FIG. 1 will be described in detail.

도 5는 본 발명의 다른 실시예에 따른 인서트 조립체와 테스트 소켓의 불량 검사 방법을 설명하기 위한 개략적인 흐름도이다.5 is a schematic flowchart illustrating a method for inspecting defects of an insert assembly and a test socket according to another embodiment of the present invention.

도 1, 도 3 및 도 5를 참조하면, 상기 인서트 조립체와 테스트 소켓 불량 검사 방법은 도 1에 도시된 테스트 트레이(100)를 복수, 예컨대 2개 준비하여 상기 2개의 테스트 트레이를 이용하여 인서트 조립체와 테스트 소켓의 불량을 검사한다. 이하, 설명의 편의를 위해 상기 2개의 테스트 트레이 중 하나를 제1 테스트 트레이라 하고, 나머지 하나를 제2 테스트 트레이라 한다.Referring to FIGS. 1, 3, and 5, the insert assembly and test socket defect inspection method prepares a plurality of, for example, two test trays 100 shown in FIG. and test socket defects. Hereinafter, for convenience of description, one of the two test trays is referred to as a first test tray and the other is referred to as a second test tray.

구체적으로, 먼저 상기 제1 테스트 트레이에 구비된 복수의 인서트 조립체에 양품으로 판정된 반도체 소자들(10)을 수납한다(단계 S210).Specifically, the semiconductor devices 10 determined to be good products are first stored in the plurality of insert assemblies provided in the first test tray (step S210).

이어, 상기 제1 테스트 트레이에 수납된 상기 양품의 반도체 소자들(10)에 테스트 소켓들(220)을 접속시켜 상기 제1 테스트 트레이에 수납된 반도체 소자들(10)에 검사 신호를 인가한다(단계 S220).Subsequently, test sockets 220 are connected to the good semiconductor devices 10 stored in the first test tray, and test signals are applied to the semiconductor devices 10 stored in the first test tray ( Step S220).

한편, 상기 제2 테스트 트레이에도 인서트 조립체들에 양품으로 판정된 반도체 소자들(10)을 수납한다(단계 S230).Meanwhile, the semiconductor devices 10 determined to be good products are accommodated in the insert assemblies on the second test tray (step S230).

이어, 상기 제2 테스트 트레이에 수납된 상기 양품의 반도체 소자들(10)에 상기 테스트 소켓들(220)을 접속시켜 상기 제2 테스트 트레이에 수납된 상기 반도체 소자들에 상기 검사 신호를 인가한다(단계 S240). 이때, 상기 제2 테스트 트레이에 수납된 반도체 소자들(10)에 상기 검사 신호를 인가하는 테스트 소켓들(220)은 상기 단계 S220에서 상기 제1 테스트 트레이에 수납된 상기 반도체 소자들(10)에 상기 검사 신호를 인가한 테스트 소켓들(220)과 동일한 소켓들이다. 따라서, 상기 제1 테스트 트레이와 상기 제2 테스트 트레이에서 서로 동일한 위치에 수납된 두 개의 반도체 소자들은 동일한 테스트 소켓(220)으로부터 상기 검사 신호를 인가받을 수 있다. 예를 들어, 상기 단계 S240에서 상기 제2 테스트 트레이의 제1 행 제1 열에 위치하는 인서트 트레이에 수납된 반도체 소자는 상기 단계 S220에서 상기 제1 테스트 트레이의 제1 행 제1 열에 위치하는 인서트 트레이에 수납된 반도체 소자에 상기 검사 신호를 인가한 테스트 소켓으로부터 상기 검사 신호를 인가받는다.Next, the test sockets 220 are connected to the good semiconductor devices 10 stored in the second test tray, and the test signal is applied to the semiconductor devices stored in the second test tray ( Step S240). At this time, the test sockets 220 for applying the test signal to the semiconductor devices 10 accommodated in the second test tray are connected to the semiconductor devices 10 accommodated in the first test tray in step S220. These are the same sockets as the test sockets 220 to which the test signal is applied. Accordingly, the two semiconductor devices accommodated in the same position in the first test tray and the second test tray may receive the test signal from the same test socket 220 . For example, the semiconductor device stored in the insert tray located in the first row and first column of the second test tray in step S240 is placed in the insert tray located in the first row and first column of the first test tray in step S220. The test signal is applied from a test socket that applies the test signal to the semiconductor device housed in the semiconductor device.

또한, 상기 단계 S230에서 상기 제2 테스트 트레이에 수납되는 반도체 소자들(10)은 상기 단계 S220 이후에 상기 제1 테스트 트레이로부터 상기 제2 테스트 트레이로 이동된 양품의 반도체 소자들일 수도 있다.In addition, the semiconductor devices 10 accommodated in the second test tray in step S230 may be good semiconductor devices moved from the first test tray to the second test tray after step S220.

이어, 상기 검사 신호에 대응하여 상기 제1 테스트 트레이에 수납된 상기 반도체 소자들(10)의 신호 출력 결과와 상기 제2 테스트 트레이에 수납된 상기 반도체 소자들(10)의 신호 출력 결과를 비교하여 상기 제1 및 제2 테스트 트레이들의 인서트 조립체들(120)과 상기 테스트 소켓들(220)에 대해 불량 여부를 판단한다(단계 S250). 즉, 상기 제1 테스트 트레이와 상기 제2 테스트 트레이에서 상기 오류 신호를 출력한 반도체 소자들의 위치를 서로 비교하여 상기 오류 신호를 출력한 반도체 소자에 대응하는 인서트 조립체 및/또는 테스트 소켓의 불량 여부를 판단한다.Then, in response to the test signal, a signal output result of the semiconductor devices 10 accommodated in the first test tray is compared with a signal output result of the semiconductor devices 10 accommodated in the second test tray. It is determined whether the insert assemblies 120 of the first and second test trays and the test sockets 220 are defective (step S250). That is, by comparing positions of semiconductor elements outputting the error signal in the first test tray and the second test tray, it is determined whether the insert assembly and/or the test socket corresponding to the semiconductor element outputting the error signal is defective. judge

이하, 도면을 참조하여 상기 오류 신호를 출력한 반도체 소자에 대응하는 인서트 조립체와 테스트 소켓의 불량 여부를 판단하는 과정에 대해 구체적으로 설명한다.Hereinafter, a process of determining whether the insert assembly and the test socket corresponding to the semiconductor device outputting the error signal are defective will be described in detail with reference to the drawings.

도 6은 도 5에 도시된 인서트 조립체와 테스트 소켓의 불량 여부를 판단하는 과정을 설명하기 위한 개략적인 흐름도이고, 도 7은 도 6에 도시된 인서트 조립체와 테스트 소켓의 불량 여부를 판단하는 과정을 설명하기 위한 개략적인 예시도이다. 여기서, 도 7은 상기 제1 및 제2 테스트 트레이들에서 제1 행에 배치된 반도체 소자들의 신호 출력 결과를 일부분 나타낸 것이다.6 is a schematic flowchart for explaining a process of determining whether the insert assembly and the test socket shown in FIG. 5 are defective, and FIG. 7 is a process of determining whether the insert assembly and the test socket shown in FIG. 6 are defective. It is a schematic illustration for explanation. Here, FIG. 7 partially shows signal output results of semiconductor devices arranged in a first row in the first and second test trays.

도 6 및 도 7을 참조하면, 상기 인서트 조립체들과 상기 테스트 소켓들에 대해 불량 여부를 판단하는 단계(S250)는, 상기 제1 테스트 트레이(FT)와 상기 제2 테스트 트레이(ST) 모두에서 상기 오류 신호가 출력된 위치의 경우 이에 대응하는 테스트 소켓(TS1)을 불량으로 판정한다(단계 S252). 예컨대, 도 7에 도시된 바와 같이, 상기 제1 테스트 트레이(FT)의 제1 행 제2 열에 위치한 반도체 소자(FD1)와 상기 제2 테스트 트레이(ST)의 제1 행 제2 열에 위치한 반도체 소자(SD1) 모두 상기 검사 신호에 대응하여 상기 오류 신호를 출력한 경우, 상기 제1 행 제2 열의 반도체 소자들(FD1, SD1)에 상기 검사 신호를 인가한 제1 행 제2 열의 테스트 소켓(TS1)을 불량으로 판정한다.6 and 7, in the step of determining whether the insert assemblies and the test sockets are defective (S250), both the first test tray FT and the second test tray ST In the case where the error signal is output, the corresponding test socket TS1 is determined to be defective (step S252). For example, as shown in FIG. 7 , the semiconductor device FD1 positioned in the first row and second column of the first test tray FT and the semiconductor device positioned in the first row and second column of the second test tray ST When all SD1 outputs the error signal in response to the test signal, the test socket TS1 of the first row and second column to which the test signal is applied to the semiconductor devices FD1 and SD1 of the first row and second column ) is judged to be defective.

한편, 상기 제1 및 제2 테스트 트레이들(FT, ST) 중 어느 하나에서만 오류 신호가 출력된 위치의 경우 이에 대응하는 인서트 조립체를 불량으로 판정한다(단계 S254).Meanwhile, in the case where an error signal is output from only one of the first and second test trays FT and ST, the corresponding insert assembly is determined to be defective (step S254).

구체적으로, 수납된 반도체 소자(FD2, SD3)가 상기 오류 신호를 출력한 인서트 조립체를 불량으로 판정하는 단계(S254)는, 상기 제1 테스트 트레이(FT)에서 상기 오류 신호를 출력한 반도체 소자(FD2)와 동일한 위치에 수납된 상기 제2 테스트 트레이(ST)의 반도체 소자(SD2)로부터 정상 신호가 출력된 경우 상기 오류 신호를 출력한 반도체 소자(FD2)가 수납된 상기 제1 테스트 트레이(FT)의 인서트 조립체를 불량으로 판정한다. 이와 달리, 상기 제2 테스트 트레이(ST)에서 상기 오류 신호를 출력한 반도체 소자(SD3)와 동일한 위치에 수납된 상기 제1 테스트 트레이(FT)의 반도체 소자(FD3)로부터 정상 신호가 출력된 경우, 상기 오류 신호를 출력한 반도체 소자(SD3)가 수납된 상기 제2 테스트 트레이(ST)의 인서트 조립체를 불량으로 판정한다.Specifically, in step S254 of determining the insert assembly to which the stored semiconductor elements FD2 and SD3 output the error signal is defective, the semiconductor element outputting the error signal from the first test tray FT ( When a normal signal is output from the semiconductor element SD2 of the second test tray ST accommodated in the same position as FD2), the first test tray FT accommodating the semiconductor element FD2 that outputs the error signal ) of the insert assembly is judged to be defective. In contrast, when a normal signal is output from the semiconductor device FD3 of the first test tray FT accommodated in the same position as the semiconductor device SD3 that outputs the error signal in the second test tray ST. , the insert assembly of the second test tray ST in which the semiconductor element SD3 outputting the error signal is accommodated is determined to be defective.

예를 들어, 도 7에 도시된 바와 같이, 상기 제1 테스트 트레이(FT)의 제1 행 제3 열에 위치한 반도체 소자(FD2)로부터 상기 오류 신호가 출력되고 이에 대응하는 상기 제2 테스트 트레이(ST)의 제1 행 제3 열에 위치한 반도체 소자(SD2)로부터 정상 신호가 출력된 경우, 상기 제1 행 제3 열의 반도체 소자들(FD2, SD2)에 검사 신호를 인가하는 제1행 제3 열의 테스트 소켓(TS2)은 정상으로 판정되며 상기 제1 테스트 트레이(FT)의 제1 행 제3 열의 반도체 소자(FD2)가 수납된 인서트 조립체를 불량으로 판정한다. 한편, 상기 제2 테스트 트레이(ST)의 제1 행 제5 열에 위치한 반도체 소자(SD3)로부터 상기 오류 신호가 출력되고 이에 대응하는 상기 제1 테스트 트레이(FT)의 제1 행 제5 열에 위치한 반도체 소자(FD3)로부터 정상 신호가 출력된 경우, 상기 제1 행 제5 열의 반도체 소자들(FD3, SD3)에 검사 신호를 인가한 제1행 제5 열의 테스트 소켓(TS3)은 정상으로 판정되며 상기 제2 테스트 트레이(ST)의 제1 행 제5 열의 반도체 소자(SD3)가 수납된 인서트 조립체를 불량으로 판정한다.For example, as shown in FIG. 7 , the error signal is output from the semiconductor device FD2 located in the first row and third column of the first test tray FT and the second test tray ST corresponding to the error signal. When a normal signal is output from the semiconductor device SD2 located in the first row and third column of ), the test of the first row and third column applies an inspection signal to the semiconductor devices FD2 and SD2 of the first row and third column. The socket TS2 is determined to be normal, and the insert assembly in which the semiconductor device FD2 of the first row and third column of the first test tray FT is accommodated is determined to be defective. Meanwhile, the error signal is output from the semiconductor device SD3 located in the first row and fifth column of the second test tray ST, and the corresponding semiconductor device located in the first row and fifth column of the first test tray FT. When a normal signal is output from the device FD3, the test socket TS3 in the first row and fifth column to which the test signal has been applied to the semiconductor devices FD3 and SD3 in the first row and fifth column is determined to be normal, and the The insert assembly in which the semiconductor element SD3 of the first row and fifth column of the second test tray ST is accommodated is determined to be defective.

상술한 바와 같이, 본 발명에 따른 인서트 조립체와 테스트 소켓의 불량을 검사하는 방법은 양품으로 판정된 반도체 소자들을 이용하여 인서트 조립체와 테스트 소켓의 결함 여부를 자동으로 검사할 수 있다. 이에 따라, 수작업에 의한 종래의 인서트 조립체와 테스트 소켓의 불량 검사 방법에 비해 검사 공정 시간을 줄이고 검사 정확도를 향상시킬 수 있다. 그 결과, 반도체 소자들의 검사 공정에서 불량품으로 판정된 반도체 소자들을 재검사할 필요가 없고 검사 신뢰도를 향상시킬 수 있다.As described above, the method of inspecting the insert assembly and the test socket for defects according to the present invention can automatically inspect the insert assembly and the test socket for defects using semiconductor devices determined to be good products. Accordingly, it is possible to reduce inspection process time and improve inspection accuracy compared to a conventional method of manually inspecting defects of an insert assembly and a test socket. As a result, there is no need to re-inspect semiconductor devices determined to be defective in the process of inspecting semiconductor devices, and inspection reliability can be improved.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to preferred embodiments of the present invention, those skilled in the art can variously modify and change the present invention without departing from the spirit and scope of the present invention described in the claims below. You will understand that there is

10 : 반도체 소자 100 : 테스트 트레이
110 : 트레이 본체 120 : 인서트 조립체
130 : 서포트 필름 200 : 인터페이스 모듈
210 : 소켓 가이드 220 : 테스트 소켓
230 : 인터페이스 보드 300 : 매치 플레이트
310 : 플레이트 본체 320 : 푸셔 조립체
400 : 반도체 소자 테스트 장치10: semiconductor device 100: test tray
110: tray body 120: insert assembly
130: support film 200: interface module
210: socket guide 220: test socket
230: interface board 300: match plate
310: plate body 320: pusher assembly
400: semiconductor device test device

Claims (7)

제1 테스트 트레이에 구비된 복수의 인서트 조립체에 양품으로 판정된 반도체 소자들을 수납하는 단계;
상기 제1 테스트 트레이에 수납된 상기 반도체 소자들에 테스트 소켓들을 접속시켜 상기 제1 테스트 트레이에 수납된 상기 반도체 소자들에 검사 신호를 인가하는 단계;
상기 제1 테스트 트레이와 동일한 구조를 갖는 제2 테스트 트레이의 인서트 조립체들에 양품으로 판정된 반도체 소자들을 수납하는 단계;
상기 제2 테스트 트레이에 수납된 상기 반도체 소자들에 상기 테스트 소켓들을 접속시켜 상기 제2 테스트 트레이에 수납된 상기 반도체 소자들에 상기 검사 신호를 인가하는 단계; 및
상기 검사 신호에 대응하여 상기 제1 테스트 트레이에 수납된 상기 반도체 소자들의 신호 출력 결과와 상기 제2 테스트 트레이에 수납된 상기 반도체 소자들의 신호 출력 결과를 비교하여 상기 인서트 조립체들과 상기 테스트 소켓들에 대해 불량 여부를 판단하는 단계를 포함하고,
상기 제1 테스트 트레이와 상기 제2 테스트 트레이에서 서로 동일한 위치에 수납된 두 개의 반도체 소자들은 동일한 테스트 소켓으로부터 상기 검사 신호를 인가받는 것을 특징으로 하는 반도체 소자를 검사하기 위한 인서트 조립체와 테스트 소켓의 불량 검사 방법.accommodating the semiconductor devices determined to be good products in a plurality of insert assemblies provided in a first test tray;
connecting test sockets to the semiconductor elements accommodated in the first test tray and applying a test signal to the semiconductor elements accommodated in the first test tray;
accommodating semiconductor devices determined to be good products in insert assemblies of a second test tray having the same structure as the first test tray;
connecting the test sockets to the semiconductor elements accommodated in the second test tray and applying the test signal to the semiconductor elements accommodated in the second test tray; and
In response to the test signal, signal output results of the semiconductor elements accommodated in the first test tray and signal output results of the semiconductor elements accommodated in the second test tray are compared to determine the insert assemblies and the test sockets. Including the step of determining whether it is defective or not,
Defective insert assembly and test socket for inspecting a semiconductor device, characterized in that the two semiconductor devices housed in the same position in the first test tray and the second test tray receive the test signal from the same test socket method of inspection. 제1항에 있어서,
상기 인서트 조립체들과 상기 테스트 소켓들에 대해 불량 여부를 판단하는 단계는, 상기 제1 테스트 트레이와 상기 제2 테스트 트레이에서 오류 신호를 출력한 반도체 소자들의 위치를 서로 비교하여 상기 오류 신호를 출력한 반도체 소자에 대응하는 인서트 조립체 또는 테스트 소켓의 불량 여부를 판단하는 것을 특징으로 하는 반도체 소자를 검사하기 위한 인서트 조립체와 테스트 소켓의 불량 검사 방법.According to claim 1,
Determining whether the insert assemblies and the test sockets are defective may include comparing positions of semiconductor devices outputting error signals in the first test tray and the second test tray to output the error signals. A defect inspection method of an insert assembly and a test socket for inspecting a semiconductor device, characterized in that it is determined whether the insert assembly or the test socket corresponding to the semiconductor device is defective. 제2항에 있어서,
상기 인서트 조립체들과 상기 테스트 소켓들에 대해 불량 여부를 판단하는 단계는,
상기 제1 테스트 트레이와 상기 제2 테스트 트레이 모두에서 상기 오류 신호가 출력된 위치의 경우 이에 대응하는 테스트 소켓을 불량으로 판정하는 단계; 및
상기 제1 및 제2 테스트 트레이들 중 어느 하나에서만 오류 신호가 출력된 위치의 경우 이에 대응하는 인서트 조립체를 불량으로 판정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자를 검사하기 위한 인서트 조립체와 테스트 소켓의 불량 검사 방법.According to claim 2,
The step of determining whether the insert assemblies and the test sockets are defective,
determining that a test socket corresponding to the error signal is output from both the first test tray and the second test tray as defective; and
An insert assembly and a test socket for inspecting a semiconductor device comprising the step of determining an insert assembly corresponding to the position where an error signal is output from only one of the first and second test trays as defective. defect detection method. 제3항에 있어서,
상기 인서트 조립체를 불량으로 판정하는 단계는,
상기 제1 테스트 트레이에서 상기 오류 신호를 출력한 반도체 소자와 동일한 위치에 수납된 상기 제2 테스트 트레이의 반도체 소자로부터 정상 신호가 출력된 경우 상기 오류 신호를 출력한 반도체 소자에 대응하는 상기 제1 테스트 트레이의 인서트 조립체를 불량으로 판정하고,
상기 제2 테스트 트레이에서 상기 오류 신호를 출력한 반도체 소자와 동일한 위치에 수납된 상기 제1 테스트 트레이의 반도체 소자로부터 정상 신호가 출력된 경우, 상기 오류 신호를 출력한 반도체 소자에 대응하는 상기 제2 테스트 트레이의 인서트 조립체를 불량으로 판정하는 것을 특징으로 하는 반도체 소자를 검사하기 위한 인서트 조립체와 테스트 소켓의 불량 검사 방법.According to claim 3,
The step of determining the insert assembly as defective,
When a normal signal is output from the semiconductor device of the second test tray housed in the same position as the semiconductor device that outputs the error signal in the first test tray, the first test corresponding to the semiconductor device that outputs the error signal The insert assembly of the tray is determined to be defective,
When a normal signal is output from a semiconductor device of the first test tray housed in the same position as a semiconductor device that outputs the error signal in the second test tray, the second test tray corresponding to the semiconductor device that outputs the error signal. A defect inspection method of an insert assembly and a test socket for inspecting a semiconductor device, characterized in that the insert assembly of the test tray is determined to be defective. 복수의 인서트 조립체에 양품으로 판정된 복수의 반도체 소자를 수납하는 단계;
상기 인서트 조립체들에 수납된 상기 반도체 소자들에 복수의 테스트 소켓을 접속시켜 상기 반도체 소자들에 검사 신호를 인가하는 단계; 및
상기 검사 신호에 대응하여 상기 반도체 소자들로부터 출력된 신호를 이용하여 상기 인서트 조립체들과 상기 테스트 소켓들에 대해 불량 여부를 판단하되 상기 반도체 소자들 중에서 오류 신호를 출력한 반도체 소자에 대응하는 인서트 조립체 또는 테스트 소켓을 불량으로 판정하는 단계를 포함하되,
상기 인서트 조립체들과 상기 테스트 소켓들에 대해 불량 여부를 판단하는 단계는, 수납된 양품의 반도체 소자들이 동일한 하나의 테스트 소켓으로부터 검사 신호를 인가받은 적어도 2개의 인서트 조립체에 대응하는 출력 신호들을 비교하여 상기 2개의 인서트 조립체 각각과 이에 대응하는 테스트 소켓에 대해 불량 여부를 판단하는 것을 특징으로 하는 반도체 소자를 검사하기 위한 인서트 조립체와 테스트 소켓의 불량 검사 방법.accommodating a plurality of semiconductor elements determined to be good products in a plurality of insert assemblies;
applying test signals to the semiconductor devices by connecting a plurality of test sockets to the semiconductor devices accommodated in the insert assemblies; and
An insert assembly corresponding to a semiconductor element outputting an error signal among the semiconductor elements while determining whether the insert assemblies and the test sockets are defective using signals output from the semiconductor elements in response to the test signal. Or determining the test socket as defective,
In the step of determining whether the insert assemblies and the test sockets are defective, output signals corresponding to at least two insert assemblies to which test signals are applied from the same test socket for good semiconductor devices stored therein are compared. A defect inspection method of an insert assembly and a test socket for inspecting a semiconductor device, characterized in that for determining whether each of the two insert assemblies and the corresponding test socket are defective. 삭제delete 제5항에 있어서,
상기 인서트 조립체들과 상기 테스트 소켓들에 대해 불량 여부를 판단하는 단계는,
상기 2개의 인서트 조립체에 수납된 반도체 소자들 각각 상기 검사 신호에 대응하여 오류 신호를 출력한 경우 상기 2개의 인서트 조립체에 대응하는 테스트 소켓을 불량으로 판정하는 단계; 및
상기 2개의 인서트 조립체 중 어느 하나에 수납된 반도체 소자만 상기 오류 신호를 출력한 경우 상기 오류 신호를 출력한 반도체 소자에 대응하는 인서트 조립체를 불량으로 판정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자를 검사하기 위한 인서트 조립체와 테스트 소켓의 불량 검사 방법.According to claim 5,
The step of determining whether the insert assemblies and the test sockets are defective,
determining that test sockets corresponding to the two insert assemblies are defective when each of the semiconductor devices accommodated in the two insert assemblies outputs an error signal corresponding to the test signal; and
Determining an insert assembly corresponding to the semiconductor element outputting the error signal as defective when only the semiconductor element housed in one of the two insert assemblies outputs the error signal. Insert assemblies to inspect and how to inspect for defects in test sockets.
KR1020160081041A 2016-06-28 2016-06-28 Method of inspecting insert assembly and test socket for inspecting semiconductor device KR102521076B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160081041A KR102521076B1 (en) 2016-06-28 2016-06-28 Method of inspecting insert assembly and test socket for inspecting semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160081041A KR102521076B1 (en) 2016-06-28 2016-06-28 Method of inspecting insert assembly and test socket for inspecting semiconductor device

Publications (2)

Publication Number Publication Date
KR20180001918A KR20180001918A (en) 2018-01-05
KR102521076B1 true KR102521076B1 (en) 2023-04-12

Family

ID=61001801

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160081041A KR102521076B1 (en) 2016-06-28 2016-06-28 Method of inspecting insert assembly and test socket for inspecting semiconductor device

Country Status (1)

Country Link
KR (1) KR102521076B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102051354B1 (en) * 2018-06-18 2019-12-03 주식회사 오킨스전자 Method for assembling test socket and DUT board using laser bonding
US10672470B1 (en) 2018-12-04 2020-06-02 Micron Technology, Inc. Performing a test of memory components with fault tolerance
KR102618304B1 (en) 2021-05-28 2023-12-27 금오공과대학교 산학협력단 Socket and board open/short test system for testing system semiconductors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100493058B1 (en) 2003-04-15 2005-06-02 삼성전자주식회사 Electrical testing method for semiconductor package detectable a socket defects by realtime operation
JP4843071B2 (en) 2009-06-04 2011-12-21 マイクロクラフト株式会社 Inspection apparatus and inspection method for printed wiring board
KR101499851B1 (en) * 2013-05-02 2015-03-23 (주)블루이엔지 System for testing integrity of burn-in boards for various burn-in tests
JP2015534289A (en) 2012-11-12 2015-11-26 ケーエルエー−テンカー コーポレイション Method and system for mixed mode wafer inspection

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1082828A (en) * 1996-06-04 1998-03-31 Advantest Corp Semiconductor device test equipment
JPH10160787A (en) * 1996-11-29 1998-06-19 Ando Electric Co Ltd Ic testing apparatus
KR101345814B1 (en) * 2012-03-28 2014-02-14 주식회사 오킨스전자 Semiconductor device carrier
KR20140002790U (en) * 2012-10-30 2014-05-12 세메스 주식회사 Insert assembly for testing a semiconductor device
KR101485433B1 (en) * 2013-07-01 2015-01-23 (주)티에스이 Insert and Apparatus for testing semiconductor package including the same
KR102041183B1 (en) * 2013-08-13 2019-11-06 세메스 주식회사 Apparatus and Method for inspecting semiconductor package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100493058B1 (en) 2003-04-15 2005-06-02 삼성전자주식회사 Electrical testing method for semiconductor package detectable a socket defects by realtime operation
JP4843071B2 (en) 2009-06-04 2011-12-21 マイクロクラフト株式会社 Inspection apparatus and inspection method for printed wiring board
JP2015534289A (en) 2012-11-12 2015-11-26 ケーエルエー−テンカー コーポレイション Method and system for mixed mode wafer inspection
KR101499851B1 (en) * 2013-05-02 2015-03-23 (주)블루이엔지 System for testing integrity of burn-in boards for various burn-in tests

Also Published As

Publication number Publication date
KR20180001918A (en) 2018-01-05

Similar Documents

Publication Publication Date Title
KR102123989B1 (en) Tester and testing equipment for semiconductor devices having the same
JP2009510396A (en) Device and method for inspecting individualized dies
KR102521076B1 (en) Method of inspecting insert assembly and test socket for inspecting semiconductor device
KR102305872B1 (en) Inspection system, wafer map indicator, wafer map display method, and computer program stored in a recording medium
KR101798440B1 (en) An apparatus for testing a semiconductor device and a method of testing a semiconductor device
KR20170142610A (en) Insert assembly of receiving semiconductor device and test tray having the same
CN109073706B (en) Substrate detection device
KR20140003763A (en) Insert assembly
CN104813172B (en) Interface for the system of testing
KR20160131965A (en) Adapter for test socket
KR102287237B1 (en) Insert assembly for receiving semiconductor device and test tray including the same
KR102534369B1 (en) Apparatus for testing probe station
KR102198301B1 (en) Socket board assembly
KR101864939B1 (en) Apparatus for testing semiconductor devices
KR101332656B1 (en) Device for connecting semiconductor chip for testing semiconductor module
KR102642193B1 (en) Device and method for testing semiconductor device and test handler
KR20140131421A (en) Apparatus for contacting semiconductor device in a test handler
KR20190125727A (en) Test head for testing semiconductor devices
KR101627869B1 (en) Apparatus for inspecting a hi-fix board
KR102287239B1 (en) Apparatus for testing semiconductor devices
KR102672947B1 (en) Wafer test system
KR102352456B1 (en) Carrier for electronic component test device
KR20100043279A (en) Probe card, inspecting apparatus and inspecting method
KR20150062142A (en) Inspecting apparatus for electronic component, inspecting method for electronic component, and program of inspecting method
TW201403093A (en) Device and method for testing electronic component devices on a carrier or a substrate

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right