KR101484494B1 - 반도체 디바이스 및 사전에 제조된 커넥터를 패키징하는 방법 - Google Patents

반도체 디바이스 및 사전에 제조된 커넥터를 패키징하는 방법 Download PDF

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프리스케일 세미컨덕터, 인크.
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Abstract

제 1 주 표면 및 제 2 주 표면을 갖는 제 1 디바이스(12, 102)를 패키징하는 방법은 제 1 디바이스의 제 2 주 표면 상에, 및 제 1 디바이스의 측면들 주위에 제 1 층(14, 104)을 형성하고 제 1 디바이스의 제 1 주 표면은 노출된 상태로 두는 단계로서, 제 1 층은 엔캡슐란트(encapsulant) 및 폴리머로 구성된 그룹에서 선택되는, 상기 제 1 층(14, 104) 형성 단계; 제 1 디바이스의 제 1 주 표면 상에 제 1 유전체층(52, 152, 170)을 형성하는 단계; 제 1 유전체층 내에 비아(via)(30, 32, 128)를 형성하는 단계; 비아 내에, 및 제 1 유전체층의 부분 상에 시드층(seed layer)(38, 40, 136)을 형성하는 단계; 시드층에 커넥터(82, 116)를 물리적으로 결합하는 단계; 및 제 1 비아 내에 및 제 1 유전체층의 부분 상에 제 1 상호접속부(interconnect)(90, 92, 144, 164)를 형성하기 위해서 시드층 상에 도전물질을 도금하는 단계를 포함한다.
디바이스 패키징, 엔캡슐란트, 유전체층, 시드층, 비아, 커넥터, 상호접속부

Description

반도체 디바이스 및 사전에 제조된 커넥터를 패키징하는 방법{METHOD OF PACKAGING A SEMICONDUCTOR DEVICE AND A PREFABRICATED CONNECTOR}
이 발명은 일반적으로 반도체 디바이스들에 관한 것으로, 특히 사전에 제조된 커넥터(connector)와 함께 반도체 디바이스를 패키징(packaging)하는 것에 관한 것이다.
전형적으로, 디바이스들은 동작 동안 보호를 위해 패키징된다. 이들 패키징된 디바이스들은 다른 디바이스들과 함께 인쇄회로 보드(PCB; printed circuit board) 상에 배치된다. 디바이스들을 가진 PCB는 컴퓨터들 혹은 셀룰라(cellular) 전화들과 같은 제품들에서 사용된다. 컴퓨터들 및 셀룰라 전화들과 같은 제품들의 크기를 감소시키려는 요구가 있기 때문에, 기능을 희생함이 없이 PCB 및 패키징 디바이스의 크기를 감소시킬 필요성이 있다. 많은 경우들에서, 접속의 용이성을 제공하면서도 추가의 기능이 요구된다. 예를 들면, 최소의, 만약 있다면, 제조를 요구하는 반도체 디바이스에의 접속을 제공하는 것이 바람직할 수 있다. 그러므로, 반도체 패키지의 적어도 일부 다른 이익들을 가지면서도 접속의 용이성을 제공할 수 있는 패키징 방법에 대한 필요성이 존재한다.
본 발명은 예로서 예시되고 유사 요소들에 유사 참조부호를 사용한 첨부한 도면들에 의해 제한되지 않는다. 당업자들은 도면들에 요소들이 단순화 및 명확성을 위해 예시된 것이고 반드시 축척에 맞게 도시된 것은 아님을 안다.
도 1은 일 실시예에 따른 가공의 한 단계에서 반도체 디바이스를 갖는 작업 부품(work piece)의 단면도이다.
도 2는 가공에서 후속 단계에서 도 1의 작업 부품의 단면도이다.
도 3은 가공에서 후속 단계에서 도 2의 작업 부품의 단면도이다.
도 4는 가공에서 후속 단계에서 도 3의 작업 부품의 단면도이다.
도 5는 가공에서 후속 단계에서 도 4의 작업 부품의 단면도이다.
도 6은 가공에서 후속 단계에서 도 5의 작업 부품의 단면도이다.
도 7은 가공에서 후속 단계에서 도 6의 작업 부품의 단면도이다.
도 8은 가공에서 후속 단계에서 도 7의 작업 부품의 단면도이다.
도 9는 가공에서 후속 단계에서 도 8의 작업 부품의 단면도이다.
도 10은 가공에서 후속 단계에서 도 9의 작업 부품의 단면도이다.
도 11은 가공에서 후속 단계에서 도 10의 작업 부품의 단면도이다.
도 12은 가공에서 후속 단계에서 도 11의 작업 부품의 단면도이다.
도 13은 가공에서 후속 단계에서 도 12의 작업 부품의 단면도이다.
도 14는 또 다른 실시예에 따라 가공에 한 단계에서 반도체 디바이스를 갖는 작업 부품의 단면도이다.
도 15는 가공에서 후속 단계에서 도 14의 작업 부품의 단면도이다.
도 16은 가공에서 후속 단계에서 도 15의 작업 부품의 단면도이다.
도 17은 가공에서 후속 단계에서 도 16의 작업 부품의 단면도이다.
도 18는 가공에서 후속 단계에서 도 17의 작업 부품의 단면도이다.
도 19는 가공에서 후속 단계에서 도 18의 작업 부품의 단면도이다.
도 20은 가공에서 후속 단계에서 도 19의 작업 부품의 단면도이다.
도 21은 가공에서 후속 단계에서 도 20의 작업 부품의 단면도이다.
도 22는 가공에서 후속 단계에서 도 21의 작업 부품의 단면도이다.
도 23은 가공에서 후속 단계에서 도 22의 작업 부품의 단면도이다.
일 양태에서 반도체 디바이스 및 사전에 제조된 커넥터가 단일 패키지에 함께 형성된다. 사전에 제조된 커넥터의 한 핀(pin)은 시드(seed) 층에 근접하여 배치되고 후속되는 도금 단계는 도금이 핀과 물리적 및 전기적으로 접촉되게 한다. 또한, 도금은 핀과 반도체 디바이스와의 전기적 접촉이 되도록 반도체 디바이스와 핀 간에 전기적으로 접촉된다. 절연층의 후속되는 피착(deposition)은 커넥터 및 반도체 디바이스를 함께 유지함에 있어 물리적 지지를 제공한다.
도 1에는 상측을 제외하고 전체가 절연층(14)에 의해 둘러싸인 반도체 디바이스(12)를 포함하는 작업 부품(10)이 도시되었다. 또한, 개체화(singulation) 영역을 정의하는 개체화 경계가 점선들(16)에 의해 도시되었다. 이것은 작업 부품(10)이 이 작업 부품(10)과는 동일하거나 다를 수 있는 이 외의 다른 작업 부품들로부터 분리될 경우를 보여준다. 도 10의 전체 구조는 콘테이너(container) 내에 놓여진 복수의 개체화된 다이(die)로부터 패키지를 구성하기 위한 공정을 위한 것이다. 콘택들(contact)이 있는 측은 콘택들을 보호하기 위해 테이프로 붙인다. 하향 콘택 구성에서, 복수의 다이 상에 물질이 유동된다. 물질이 경화된 후에, 물질에 의해 한데 모여진 유닛(unit)으로서의 복수의 다이는 콘테이너로부터 제거되고 테이프가 제거된다. 절연 및 전도층들을 피착하는 후속 단계들은 패키징된 집적회로를 형성한다. 절연층(14)을 형성하기 위해 유동되는 물질은 바람직하게는 도 1의 예에서 폴리머이지만 에폭시(expoxy)와 같은 다른 물질이 사용될 수도 있다. 폴리머를 관통하는 비아들(via)이 형성될 것이기 때문에 이 경우엔 폴리머가 바람직하다. 이를 관통하여 비아들이 형성되지 않을 것이라면, 에폭시가 더 비용 효율적이 될 것이기 때문에 에폭시가 아마도 바람직하다. 이러한 유형의 패키지에 있어서, 비아들을 갖는 절연층들 용으로는 폴리머가 일반적으로 바람직하고 비아들을 갖지 않는 절연층들용으로는 일반적으로 에폭시가 바람직하다. 비아들을 가진 층들은 전형적으로 약 20 마이크론들이다. 또한, 두께들은 이 량보다 더 크거나 적을 수 있고 특히 요구될 때는 현저하게 더 크게 할 수 있다. 반도체 디바이스(12)는 한 주 표면(상면) 상에 노출된 콘택들(18, 20, 22, 24)을 갖는다. 다른 주 표면(저면)은 이를 덮는 절연층(14)을 갖는다. 절연층(14)은 다른 측면들을 둘러싼다.
도 2에는 반도체 디바이스(12)의 상면 상에 절연층(26)을 피착하고 콘택들(18, 20, 22, 24)을 각각 노출시키기 위해서 절연층을 관통하여 비아들(28, 30, 32, 34)를 형성한 후의 작업 부품(10)이 도시되었다.
절연층(26) 상에, 및 각각 비아들(28, 30, 32, 34) 내에, 및 각각 콘택들(18, 20, 22, 24)과 접촉하는 시드층들(36, 38, 40, 42)의 형성 후의 작업 부품(10)이 도 3에 도시되었다. 시드층들(36, 38, 40, 42)은 통상의 마스크 및 에치 기술들을 사용하여 선택적으로 에칭될 얇은 금속층을 피착함으로써 통상의 시드층 방식으로 형성된다. 비아들은 약 100 마이크론일 수 있으나, 이들은 이로부터 현저하게 다를 수도 있다.
도 4에는 시드층(36, 38, 40, 42)이 각각 있었던 도전층들(44, 46, 48, 50)의 형성을 야기하는 도금에 의해 금속 피착을 수행한 후의 작업 부품(10)이 도시되었다.
도 5에는 반도체 디바이스(12)의 상면 상에 절연층(52)을 바람직하게는 피착에 의해 형성한 후의 작업 부품(10)이 도시되었다. 절연층(52)은 전체 개체화 영역, 절연층(26) 및 도전층들(44, 46, 48, 50) 위로 확장한다. 절연층(52)을 피착한 후에, 작업 부품(10)을 뒤집어, 반도체 디바이스(12)의 저면 쪽을 향해 보았을 때, 각각 도전층들(44, 50)을 노출시키기 위해서 비아들(54, 56)이 절연층들(14, 16)을 관통하게 형성된다.
도 6에는 절연층(14) 상에, 및 각각 비아들(54, 56) 내에, 및 각각 도전층들(44, 50)과 접촉하는 시드층들(58, 60)을 형성한 후의 작업 부품(10)이 도시되었다.
도 7에는 시드층들(58, 60)이 있었던 도전층들(62, 64)을 형성하고, 절연층(14) 및 도전층들(62, 64) 상에 개체화 영역 전체 내에 절연층(66)을 형성하고, 각각 도전층들(62, 64)을 노출시키기 위해서 절연층(66)을 관통하여 비아들(68, 70)을 형성한 후의 작업 부품(10)이 도시되었다. 비아들(68, 70)의 형성은 공정에서 나중까지 지연될 수도 있을 것이다.
도 8에는 후속 가공 동안 도전층들(62, 64)을 보호하기 위해서 절연층(66) 및 비아들(68, 70) 상에 테이프(72)를 붙인 후의 작업 부품(10)이 도시되었다. 이어서 작업 부품(10)은 반도체 디바이스(12)의 상면 위에 가공을 위해 뒤집어진다.
도 9에는 각각 절연층(52) 상에, 및 비아들(74, 76) 내에, 및 각각 도전층들(46, 48)과 접촉하는 도전층들(46, 48) 각각, 및 시드층들(78, 80)을 노출시키기 위해서 비아들(74, 76)을 형성한 후의 작업 부품(10)이 도시되었다.
도 10에는 각각 시드층들(78, 80)과 접촉하게 배치된 핀들(84, 86)을 구비한 사전 제조된 커넥터(82)를 갖는 작업 부품(10)이 도시되었다. 이 예에서, 시드층들(78, 80)은 핀들(84, 86)이 도전층들(84, 86) 상에 확실히 배치될 수 있게 비아들(74, 76)로부터 충분히 연장된다. 핀들(84, 86)이 이들의 위치의 충분한 확실성을 갖는 것이 확실히 될 수 있다면, 대안은 비아들(74, 76)을 핀들(84, 86)을 수용하기에 충분히 크게 하는 것이다. 사전 제조된 커넥터는 이 상황에서, 적어도 일 측이 마찰, 압력, 혹은 이외 어떤 쉽게 역으로 할 수 있는 수단에 의해 다른 커넥터와의 전기적 접촉을 유지하는 물리적 지지를 제공할 수 있는 커넥터의 2개의 측면들간에 전기적 접속을 제공할 수 있는 유닛이 되게 한 것이다. 이에 따라, 예를 들면 솔더를 사용하는 등의 본딩 기술은 커넥터 간 콘택을 유지하기 위해 필요하지 않다. 도 10에 도시된 바와 같이, 보호 캡(cap)(88)은 전기적 콘택을 유지하기 위한 물리적 지지도 갖는 커넥터(82)의 영역의 전기적 콘택들을 덮는다.
도 11에는 각각 시드층들(78, 80) 상에 및 각각 핀들(84, 86) 주위에 도전층들(90, 92)을 형성하기 위해 시드층들(78, 80) 및 핀들(84, 86) 상에 금속을 피착하는 효과를 갖는 도금 단계를 수행한 후의 작업 부품(10)이 도시되었다. 대안으로서, 커넥터(82)의 몸체 부분에 인접한 핀들(84, 86)의 부분은 도금이 커넥터의 몸체까지 확장하지 않도록 절연체로 피복될 수도 있을 것이다. 커넥터에 따라, 신뢰성의 이유들로 커넥터의 몸체로부터 도금을 이격시키는 것이 잇점이 있을 수 있다.
도 12에는 절연층(52) 및 도전층들(90, 92) 상에 및 커넥터(92)의 측면들을 따라 전체 개체화 영역 내에 절연층(94)의 피착 후의 작업 부품(10)이 도시되었다. 이것은 도전층들(90, 92)을 보호하며 커넥터(82)를 제 위치에 유지하기 위한 물리적 지지를 제공한다.
도 13에는 테이프(72)를 제거하고, 각각 도전층들(62, 64)과 접촉하게 솔더 볼들(solder balls)(96, 98)을 형성하고, 개체화를 수행하고, 보호 캡(88)을 제거한 후의 작업 부품(10)이 도시되었다. 이어서 작업 부품(10)은 전자제품에 실장할 준비가 된다. 보호 캡이 커넥터(82) 상에 남겨질 수 있다. 도금에 있어 바람직한 금속은 시드 및 도금 둘 다를 위한 구리이다. 솔더 볼들을 형성하는 경우에 솔더 볼들(96, 98)과 같은 솔더 볼들을 형성하기 전에 구리 상에 니켈-금(NiAu) 혹은 희생 보호 코팅(sacrificial protective coating)과 같은 개재되는 층을 제공하는 것이 잇점이 있을 수 있다.
도 14에는 상측을 제외하고 전체가 절연층(104)에 의해 둘러싸인 반도체 디바이스(102) 및 반도체 디바이스(102)와 개체화 라인(114) 사이에 있는 절연층(104)의 부분 상에 얹혀지는 커넥터(116)를 포함하는 작업 부품(100)이 도시되었다. 커넥터(116)는 예를 들면 테이프에 의해서, 절연층(104)에 부착되어 유지된다. 또한, 개체화 영역을 규정하는 개체화 경계가 점선들(114)에 의해 도시되었다. 반도체 디바이스(102)는 상면 상에 노출된 콘택들(106, 108, 110, 112)을 구비한다. 커넥터(116)는 이의 몸체로부터 측방향으로 확장하는 절연층(104) 위로 핀들(118, 120)을 구비한다. 핀(120)은 절연층(104)의 상면에서 핀(118)보다 더 높다. 보호 커버(122)는 전기적 접촉을 유지하기 위한 물리적 지지를 갖는 커넥터(116)의 측면 상에 전기적 콘택들을 덮는다.
도 15에는 반도체 디바이스(102)의 상면 상에, 및 절연층(104) 상에, 및 커넥터(124) 주위에 절연층(124)을 피착한 후의 작업 부품(100)이 도시되었다. 절연층(124)은 커넥터(116)를 위한 물리적 지지를 제공한다. 절연층(124)은 거의 핀(118)이 절연층(104) 위에 있는 만큼 두껍다. 피착 공정에서 절연층의 얇은 층(124)은 핀(118) 위에 있게 될 것이다. 이때 핀(118) 상에 있는 절연층의 부분을 제거하기 위해서, 마스크 없이, 등방성 에치를 수행하는 것이 잇점이 있을 수 있다. 이것은 절연층(124)의 두께를 감소시킬 것이지만 절연층(124)의 초기 두께는 에치-백(etch-back)을 고려하기 위해 선택될 수도 있을 것이다.
도 16에는 콘택들(106, 108, 110, 112)을 노출시키기 위해 절연층(124)을 관통하여 비아들(128, 130, 132, 134)을 형성한 후의 작업 부품(100)이 도시되었다. 또한, 비아 형성 동안에, 핀(118)에의 전기적 접촉이 행해질 수 있게 핀(118)의 측면들로부터 절연층(124)이 확실히 제거될 수 있게 이 핀(118)의 측면들이 노출된다. 이 예에서, 핀(120)은 핀(118) 상에 절연층(124)의 제거를 어렵게 하기 위해서 핀(118)과 정렬된다. 핀들이 수직으로 오프셋된 커넥터는 핀(124)의 상측으로부터 절연층(124)을 편리하게 제거할 수 있게 할 것이다. 핀(124)의 측면들이 확실히 노출되게 하기 위해서 절연층(124) 내로 어떤 에칭이 행해져 홀(hole)(126)이 핀(118)의 측면들에 인접하게 된다. 이 홀은 절연층(104)까지 확장할 수도 있으나 단순히 절연층(104)에 도달한다.
도 17에는 절연층(124) 상에, 및 각각 비아들(128, 130, 132, 134) 내에, 및 각각 콘택들(106, 108, 110, 112)과 접촉하여 시드층들(136, 138, 140, 142)의 형성 후의 작업 부품(100)이 도시되었다. 시드층(136)은 핀(118)의 측면들을 포함하여 이 핀(118)까지 확장한다.
도 18에는 각각 시드층들(136, 138, 140, 142)이 있었던 도전층들(144, 146, 148, 150)을 형성하기 위해 도금 후의 작업 부품(100)이 도시되었다. 이것은 도전층(144)이 핀(118)과 접촉한 것을 보여준다.
도 19에는 도전층들(144, 146, 148, 150) 상에, 및 절연층(124) 상에, 및 커넥터(116) 주위에 절연층(152)의 형성 후의 작업 부품(100)이 도시되었다. 절연층(152)은 커넥터(116)를 위한 지지를 제공한다.
도 20에는 각각 도전층들(146, 148, 150)과 접촉하는 도전층들(154, 156, 158)의 형성 후의 작업 부품이 도시되었다. 이것은 비아 및 시드층들 형성하고 이어서 도금함으로써 앞에 기술된 바와 같이 달성된다. 이 예에서, 시드층의 부분들의 선택적 제거를 위해 마스크를 노출시키는 리소그래피 동안 핀(120)으로부터 음영에 기인하여 핀(120) 밑에 도전층(160)이 형성될 수 있을 것이다. 도전층(160)은 절연에 의해 둘러싸이고 전기적 수행에 악영향을 미치지 않아야 한다. 또한 도 20에는 절연층(152) 상에, 및 도전층들(154, 156, 158) 상에, 및 커넥터(116) 주위에 절연층(162)의 형성 후의 작업 부품(100)이 도시되었다. 절연층(162)은 커넥터(162)에 대한 물리적 지지를 제공한다. 또한 이것은 핀(120) 상에 절연층(162)의 부분을 보여준다. 핀(118)에 대해서, 이 부분의 절연층(162)은 등방성 에치에 의해 제거될 수도 있을 것이다.
도 21에는 핀(118)과 접촉하는 도전층(144)과 유사하게 핀(120)과 접촉한 도전층(164)의 형성 후의 작업 부품(100)이 도시되었다. 또한, 각각 도전층들(156, 158)과 접촉하는 도전층들(166, 168)이 도시되었다.
도 22에는 도전층들(164, 166, 168) 상에, 및 절연층(162) 상에, 및 커넥터(116) 주위에 절연층(170)의 형성 후의 작업 부품(100)이 도시되었다. 또한, 도전층들(166, 168)을 노출시키기 위해 비아 개구들이 도시되었다.
도 23에는 각각 도전층들(166, 168)과 접촉한 솔더 볼들(172, 174)의 형성, 라인들(114) 상의 개체화, 및 보호 캡(122)의 제거 후의 작업 부품(100)이 도시되었다. 이 경우, 도전층들(166, 168)은, 납땝가능한 콘택들로 간주될 수 있고 커넥터와 동일 측상에 있는 노출된 부분을 갖는다. 도전층들은 도 1 내지 도 13에 도시된 바와 동일한 방식으로 행해질 수도 있을 것이므로 커넥터가 커넥터(116)로서 결과적으로 패키징된 집적회로에 내장된 납땜가능한 콘택들이 커넥터로부터 대향하는 측상에 있을 수도 있을 것이다. 유사하게, 도 13의 작업 부품(10)은 도 14 내지 도 23에 도시된 방식으로 형성된 커넥터와 동일한 측상에 납땜가능 콘택들을 구비할 수도 있을 것이다. 또한, 커넥터 및 납땜가능 콘택들은 도시된 것으로부터 거꾸로 될 수 있다. 이에 따라, 참조부호(116 혹은 82)인 커넥터들은 도시된 바와 같이 상측 대신 다이의 바닥측 상에 있을 수도 있을 것이다.
이에 따라, 사전 제조된 커넥터는 커넥터가 반도체 디바이스에 전기적으로 접속되고 작업 부품에 외부에서 사용될 수 있는 것들인 납땜가능한 콘택들이 반도체 디바이스에 접속되는 결과적인 패키징된 집적회로 내에 내장될 수 있음이 보여졌다.
전술한 명세서에서, 본 발명은 특정의 실시예들을 참조하여 기술되었다. 그러나, 당업자는 이하 청구항들에 개시된 본 발명의 범위 내에서 다양한 수정들 및 변경들이 행해질 수 있음을 안다. 예를 들면, 커넥터들은 곧은 에지들을 갖는 것으로서 보여졌으나 커넥터들은 톱니모양의 에지들을 가질 수도 있고 아니면 절연층들에 의한 부가적 고정을 제공하는 측방향 확장들을 가질 수도 있다. 또 다른 예로서, 커넥터는 사전에 제조된 복수-콘택 중합 커넥터일 수도 있다. 따라서, 명세서 및 도면들은 제한적인 의미가 아니라 예시하는 것으로 간주되어야 하며 모든 이러한 수정예들은 본 발명의 범위 내에 포함되고자 한다.
이익들, 이점들, 및 문제들에 대한 해결책, 및 어떤 이익, 이점 또는 해결책이 일어나게 하거나 보다 명료해지게 할 수 있는 어떠한 요소(들)이든, 임의의 또는 모든 청구항들의 결정적이거나, 요구되는, 또는 필수적 특징 또는 요소로서 해석되지 않아야 한다. 본 명세서에서 사용되는 단수표현("a" 또는 "an")은 청구항들 혹은 명세서에서 다른 요소들이 명백하게 하나 이상인 것으로서 나타나 있을지라도 하나 이상으로서 정의된다. 본 명세서에서 사용되는 "복수"라는 용어는 2개 이상으로서 정의된다. 본 명세서에서 사용되는 또 다른 이라는 용어는 적어도 제 2 이상으로서 정의된다. 본 명세서에서 사용되는 "결합된"이라는 용어는 반드시 직접적으로, 및 반드시 기계적으로 접속되는 것은 아닐지라도, 접속되는 것으로서 정의된다. 또한, 설명 및 청구항들에서 "전방", "후방", "상면", "저면", "위에", "밑에", "측" 등의 용어들은, 만약 있다면, 설명의 목적으로 사용되며 반드시 영속적인 상대적 위치들을 기술하기 위한 것은 아니다. 이와 같이 사용되는 용어들이 본 명세서에 기술되는 본 발명의 실시예들이 예를 들면 예시된 것들 혹은 아니면 본 명세서 기술된 것과는 다른 방위들에서 동작할 수 있게 하는 적합한 환경들 하에선 상호교환될 수 있음을 이해할 것이다.

Claims (20)

  1. 제 1 주 표면(상면) 및 제 2 주 표면(저면)을 갖는 제 1 디바이스를 패키징하는 방법에 있어서,
    상기 제 1 디바이스의 상기 제 2 주 표면 위에 및 상기 제 1 디바이스의 측면들 주위에 제 1 층을 형성하고 상기 제 1 디바이스의 상기 제 1 주 표면은 노출된 상태로 두는 단계로서, 상기 제 1 층은 엔캡슐란트(encapsulant) 및 절연물질로 구성된 그룹에서 선택되는, 상기 제 1 층을 형성하고 상기 제 1 주 표면을 노출된 상태로 두는 단계;
    상기 제 1 디바이스의 상기 제 1 주 표면 위에 제 1 유전체층을 형성하는 단계;
    상기 제 1 유전체층에 비아(via)를 형성하는 단계;
    상기 비아 내에, 및 상기 제 1 유전체층의 부분 위에 시드층(seed layer)을 형성하는 단계;
    사전에 제조된 커넥터를 얻는 단계;
    콘택부를 갖는 상기 사전에 제조된 커넥터를 상기 시드층에 물리적으로 결합하는 단계; 및
    상기 사전에 제조된 커넥터의 상기 콘택부의 부분 주위에 및 상기 비아 내에 및 상기 제 1 유전체층의 부분 위에 제 1 상호접속부(interconnect)를 형성하기 위해서 상기 시드층 위에 도전물질을 도금하는 단계를 포함하는, 패키징 방법.
  2. 제 1 항에 있어서, 상기 제 1 유전체층을 형성하기 전에 상기 제 1 디바이스 위에 제 2 유전체층을 형성하는 단계로서, 상기 제 1 유전제층은 상기 제 2 유전체층 위에 형성되는, 상기 제 2 유전체층 형성 단계;
    상기 제 2 유전체층에 제 2 상호접속부를 형성하는 단계로서, 상기 제 2 상호접속부는 상기 제 1 상호 접속부에 결합되는, 상기 제 2 상호접속부 형성 단계; 및
    상기 제 2 유전체층에 제 3 상호접속부를 형성하는 단계로서, 상기 제 3 상호접속부는 외부 접속부에 결합되는, 상기 제 3 상호접속부 형성 단계를 더 포함하는, 패키징 방법.
  3. 제 2 항에 있어서, 상기 외부 접속부는 솔더 볼들(solder balls)을 포함하는, 패키징 방법.
  4. 삭제
  5. 제 2 항에 있어서, 상기 외부 접속부는 상기 제 1 디바이스의 상기 제 1 주 표면 위에 형성되고 상기 커넥터는 상기 제 1 디바이스의 상기 제 1 주 표면 위에 형성되는, 패키징 방법.
  6. 제 2 항에 있어서, 상기 외부 접속부는 상기 제 1 디바이스의 상기 제 2 주 표면 위에 있고 상기 커넥터는 상기 제 1 디바이스의 상기 제 1 주 표면 위에 형성되는, 패키징 방법.
  7. 제 1 항에 있어서, 커넥터를 상기 시드층에 물리적으로 결합하는 단계는 상기 제 1 디바이스의 상기 제 1 주 표면 위에 상기 커넥터를 배치하는 단계를 포함하고, 상기 제 1 디바이스의 상기 제 1 주 표면은 콘택들(contacts)을 포함하는, 패키징 방법.
  8. 제 1 항에 있어서, 커넥터를 상기 시드층에 물리적으로 결합하는 단계는 상기 제 1 디바이스의 상기 제 2 주 표면 위에 상기 커넥터를 배치하는 단계를 포함하고, 상기 제 1 디바이스의 상기 제 1 주 표면은 콘택들을 포함하는, 패키징 방법.
  9. 제 1 항에 있어서, 상기 시드층에 커넥터를 물리적으로 결합하는 단계는 상기 제 1 층 위에 상기 커넥터를 배치하는 단계를 포함하며;
    상기 제 1 층은 제 2 부분에 인접한 제 1 부분을 포함하며;
    상기 제 1 디바이스는 상기 제 1 층의 상기 제 1 부분 내에 형성되며;
    상기 커넥터는 상기 제 1 층의 상기 제 2 부분 위에 배치되고;
    상기 커넥터의 콘택부는 상기 커넥터의 몸체로부터 측방향으로 확장되며;
    상기 콘택부는 상기 시드층에 결합되는, 패키징 방법.
  10. 삭제
  11. 제 1 주 표면 및 제 2 주 표면을 갖는 제 1 디바이스를 패키징하는 방법에 있어서,
    상기 제 1 디바이스의 상기 제 1 주 표면 위에 유전체층을 형성하는 단계;
    상기 유전체층에 제 1 비아를 형성하는 단계;
    상기 유전체층에 제 2 비아를 형성하는 단계:
    상기 제 1 비아 내에 제 1 시드층을 형성하는 단계;
    상기 제 2 비아 내에 제 2 시드층을 형성하는 단계;
    상기 유전체층 위에 제 1 외부 커넥터의 적어도 일부를 배치하는 단계로서, 상기 제 1 외부 커넥터는 상기 제 1 비아를 통하여 상기 제 1 디바이스에 결합되는, 상기 제 1 외부 커넥터의 적어도 일부를 배치하는 단계;
    제 1 상호접속부를 형성하기 위해 상기 제 1 시드층을 도금하는 단계;
    제 2 상호접속부를 형성하기 위해 상기 제 2 시드층을 도금하는 단계; 및
    제 2 외부 커넥터에 상기 제 2 상호접속부를 결합하는 단계를 포함하는, 패키징 방법.
  12. 제 11 항에 있어서, 상기 제 1 외부 커넥터 및 상기 제 2 외부 커넥터는 서로 다른 유형들의 커넥터들인, 패키징 방법.
  13. 제 12 항에 있어서, 상기 제 1 외부 커넥터는 사전에 제조된 커넥터를 포함하고 상기 제 2 외부 커넥터는 솔더 볼(solder ball)을 포함하는, 패키징 방법.
  14. 제 13 항에 있어서, 상기 제 1 외부 커넥터 및 상기 제 2 외부 커넥터는 둘 다 상기 제 1 디바이스의 상기 제 1 주 표면 위에 형성되고, 상기 제 1 주 표면은 콘택들을 포함하는, 패키징 방법.
  15. 제 13 항에 있어서, 상기 제 1 외부 커넥터는 상기 제 1 디바이스의 제 1 주 표면 위에 형성되고, 상기 제 1 주 표면은 콘택들을 포함하고, 상기 제 2 외부 커넥터는 상기 제 1 디바이스의 상기 제 2 주 표면 위에 형성되고, 상기 제 2 주 표면은 상기 제 1 주 표면에 대향하는, 패키징 방법.
  16. 제 11 항에 있어서, 상기 제 1 시드층은 상기 제 1 외부 커넥터의 적어도 일부를 배치하는 단계 후에 형성되는, 패키징 방법.
  17. 제 11 항에 있어서, 상기 제 1 시드층은 상기 제 1 외부 커넥터의 적어도 일부를 배치하는 단계 전에 형성되는, 패키징 방법.
  18. 제 1 주 표면 및 제 2 주 표면을 갖는 제 1 디바이스를 패키징하는 방법에 있어서,
    상기 제 1 디바이스의 제 2 주 표면 위에 및 상기 제 1 디바이스의 측면들 주위에 제 1 층을 형성하고 상기 제 1 디바이스의 상기 제 1 주 표면은 노출된 상태로 두는 단계로서, 상기 제 1 층은 엔캡슐란트 및 절연물질로 구성된 그룹에서 선택되는, 상기 제 1 층을 형성하고 상기 제 1 주 표면을 노출된 상태로 두는 단계;
    상기 제 1 디바이스의 상기 제 1 주 표면 위에 제 1 유전체층을 형성하는 단계;
    적어도 상기 제 1 유전체층에 핀을 포함하는 사전에 제조된 커넥터를 내장하는 단계; 및
    상기 제 1 디바이스의 상기 제 1 주 표면으로부터 상기 커넥터의 상기 핀까지 상호접속부를 형성하는 단계를 포함하고,
    상기 사전 제조된 커넥터를 내장하고 상기 상호접속부를 형성하는 단계는,
    상기 제 1 유전체층에 비아를 형성하는 단계;
    상기 비아 내에 및 상기 제 1 유전체층의 부분 위에 시드층을 형성하는 단계;
    상기 사전 제조된 커넥터를 상기 시드층에 물리적으로 결합하는 단계; 및
    상기 시드층 위에 도전물질을 도금하는 단계를 포함하는, 패키징 방법.
  19. 삭제
  20. 제 18 항에 있어서, 상기 제 1 디바이스 및 상기 사전에 제조된 커넥터를 개체화(singulate)하기 위해서 상기 제 1 층을 절단하는 단계를 더 포함하는, 패키징 방법.
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