KR101469218B1 - Insert for loading semiconductor device - Google Patents

Insert for loading semiconductor device Download PDF

Info

Publication number
KR101469218B1
KR101469218B1 KR1020130049584A KR20130049584A KR101469218B1 KR 101469218 B1 KR101469218 B1 KR 101469218B1 KR 1020130049584 A KR1020130049584 A KR 1020130049584A KR 20130049584 A KR20130049584 A KR 20130049584A KR 101469218 B1 KR101469218 B1 KR 101469218B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
mounting
pusher
contact
insert
Prior art date
Application number
KR1020130049584A
Other languages
Korean (ko)
Other versions
KR20140131427A (en
Inventor
전진국
박성규
유상규
Original Assignee
주식회사 오킨스전자
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 오킨스전자 filed Critical 주식회사 오킨스전자
Priority to KR1020130049584A priority Critical patent/KR101469218B1/en
Publication of KR20140131427A publication Critical patent/KR20140131427A/en
Application granted granted Critical
Publication of KR101469218B1 publication Critical patent/KR101469218B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2891—Features relating to contacting the IC under test, e.g. probe heads; chucks related to sensing or controlling of force, position, temperature
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures

Abstract

본 발명은 푸셔를 구동하는 커버, 상향개구되어 있고 바닥면에 접촉개구부와 접촉개구부를 둘러싸는 장방형상의 탑재면이 형성되어 있는 반도체 디바이스를 수용하는 탑재실을 구비한 베이스를 포함하는 반도체 디바이스 탑재용 인서트에 있어서,
상기 탑재실의 한 귀퉁이에 반도체 디바이스의 한 귀퉁이를 가압하여 위치고정시키는 하나의 푸셔가 탑재되고, 상기 푸셔와 대향하는 탑재면의 지점과 인접한 양 탑재면에는 복수개의 탑재돌기가 형성되어 상기 푸셔가 반도체 디바이스를 가압시 반도체 디바이스의 접촉단자가 탑재돌기간 요홈부에 안착되어 정렬되어지는 것을 특징으로 하는 반도체 디바이스 탑재용 인서트를 제공한다.The present invention relates to a semiconductor device comprising a base for mounting a semiconductor device having a cover for driving a pusher, an upwardly open and a rectangular mounting surface formed on a bottom surface and surrounding a contact opening and a contact opening, In the insert,
Wherein one pusher is mounted on one corner of the mounting chamber for pressing and fixing one of the corners of the semiconductor device and a plurality of mounting projections are formed on both mounting surfaces adjacent to a point of the mounting surface facing the pusher, And the contact terminals of the semiconductor device are seated and aligned in the groove portions during the mounting stone when the semiconductor device is pressed.

Description

반도체 디바이스 탑재용 인서트{INSERT FOR LOADING SEMICONDUCTOR DEVICE}[0001] INSERT FOR LOADING SEMICONDUCTOR DEVICE [0002]

본 발명은 반도체 디바이스 탑재용 인서트에 관한 것으로, 더욱 상세하게는 인서트를 테스트 소켓에 전기적으로 접속시킬 때 테스트 소켓의 컨택핀과 반도체 디바이스 접촉단자 사이에 정확한 정렬을 가능하게 하여 안정적으로 전기적인 접촉을 이룰 수 있도록 하여 테스트의 신뢰성을 제고할 수 있는 반도체 디바이스 탑재용 인서트에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor device mounting insert, and more particularly, to a semiconductor device mounting insert which enables accurate alignment between a contact pin of a test socket and a semiconductor device contact terminal when electrically connecting an insert to a test socket, The present invention relates to an insert for mounting a semiconductor device.

반도체 디바이스는 다양한 형태로 제조되며, 그 외부에는 외부회로와의 전기적 연결을 위한 외부연결단자를 갖고 있고, 이러한 반도체 디바이스의 외부연결단자의 형식으로는 리드형, 볼형 등이 적용되고 있다.BACKGROUND ART [0002] Semiconductor devices are manufactured in various forms, and on the outside thereof, there are external connection terminals for electrical connection with an external circuit. In the form of external connection terminals of such semiconductor devices, a lead type, a ball type or the like is applied.

또한, 이러한 반도체 디바이스는 소비자에게 출하되기 전에 제품의 신뢰성을 확보하기 위하여 정상조건이나 고온, 고전압 등 스트레스 조건에서 소정의 테스트신호발생회로와 연결하여 성능이나 수명 등을 테스트하고, 그 테스트결과에 따라 양품과 불량품으로 분류하게 된다.In order to ensure the reliability of a product before being shipped to a consumer, such a semiconductor device is tested with a predetermined test signal generating circuit under normal conditions, high temperature, and high voltage stress conditions to test its performance and service life, Good and defective products.

이러한 반도체 디바이스의 테스트를 위하여 반도체 디바이스를 고정하여 이송하고, 반도체 디바이스의 외부연결단자에 신호를 전달하기 위하여 인서트가 사용되어진다.In order to test such a semiconductor device, the semiconductor device is fixed and transferred, and an insert is used to transmit a signal to an external connection terminal of the semiconductor device.

이러한 인서트의 구체적인 예로는 국내특허등록 제10-1016327호가 예시되어질 수 있다. 동 문헌에 개시된 인서트는 도 1에 도시된 바와 같이 반도체 디바이스(100)의 전기적 검사를 수행하기 위하여, 반도체 디바이스(100)가 놓이는 탑재실(3)이 중앙부위의 상부에서부터 하부까지 관통되어 형성된 베이스(1); 탑재실(3)의 양쪽 내벽에서 힌지핀을 중심으로 회동되게 설치되며, 반도체 디바이스(100)의 공급 및 인출시 오픈되는 래치; 베이스(1) 위에서 승강되게 설치되며, 하강시 래치를 오픈시키는 커버(2);로 반도체 디바이스(100)를 운반하는 인서트를 구성함에 있어서, 베이스(1)의 탑재실(3) 하부에 부착되고, 반도체 디바이스(100)의 접촉단자(100a)들과 대응되는 곳에 관통홀(7a)이 다수 형성되어 접촉단자(100a)가 돌출되게 끼워지는 반도체 디바이스 안착용 필름(7); 및 반도체 디바이스 안착용 필름(7)의 하부에 반도체 디바이스 안착용 필름(7)의 네귀퉁이에 형성된 결합홀(미도시)과 대응되는 곳에 볼트결합공(6a)이 형성되고, 반도체 디바이스 안착용 필름(7)의 관통홀(7a)이 있는 중앙 부위와 대응되는 곳은 관통되어 반도체 디바이스 안착용 필름(7)의 사방 테두리를 받쳐주는 필름고정커버(6)를 구비하여, 반도체 디바이스 안착용 필름(7)의 처짐을 방지할 수 있도록 하고, 상기 필름고정커버(6)의 네 귀퉁이에 볼트결합공(6a)에 삽입되어 반도체 디바이스 안착용 필름(7)을 고정시켜주는 볼트(8);로 이루어진다.As a specific example of such an insert, Korean Patent Registration No. 10-1016327 can be exemplified. As shown in FIG. 1, the insert disclosed in this document includes a mounting chamber 3 on which a semiconductor device 100 is mounted, which is formed to penetrate from the upper portion to the lower portion of the center portion, (One); A latch which is installed on both inner walls of the mounting chamber 3 so as to rotate about the hinge pin and opens when the semiconductor device 100 is supplied and taken out; A cover 2 installed to be lifted from the base 1 and opened at the time of lowering is attached to the lower part of the loading chamber 3 of the base 1 in the construction of the insert for carrying the semiconductor device 100 A semiconductor device wearing film 7 having a plurality of through holes 7a corresponding to the contact terminals 100a of the semiconductor device 100 so that the contact terminals 100a protrude therefrom; And a bolt coupling hole 6a is formed in a lower portion of the semiconductor device inner wrap film 7 at a position corresponding to a coupling hole (not shown) formed in four corners of the semiconductor device inner wrap film 7, And a film fixing cover 6 that penetrates through a portion corresponding to a central portion of the through hole 7a of the semiconductor device mounting film 7 to support the four sides of the semiconductor device mounting film 7, And a bolt 8 inserted into the bolt coupling hole 6a at four corners of the film fixing cover 6 to fix the semiconductor device wearing film 7 so as to prevent deflection of the semiconductor device mounting film 7, .

하지만 상기와 같은 종래기술에 따른 인서트의 구성에 의하면 인서트를 테스트 소켓에 전기적으로 접속시킬 때 테스트 소켓의 컨택핀(미도시)과 반도체 디바이스 접촉단자(100a) 사이에 안전하게 전기적으로 접촉이 이루어지기 어려운 문제가 있다. 즉, 동 발명의 구성에 의하면 인서트 하단에 부착되어지는 디바이스 안착용 필름(7)을 고정하기 위해 채택되어지는 볼트(8)의 헤드가 필름고정커버(6) 아래로 돌출되어 그 만큼 단차를 형성하게 되고, 이에 의해 테스트 장비의 컨택핀과 디바이스 접촉단자간 안정적인 접촉을 이루는데 방해를 받게 되고 결국 테스트의 신뢰성은 떨어지는 결과를 초래한다.
However, according to the configuration of the insert according to the related art as described above, when the insert is electrically connected to the test socket, it is difficult to securely make electrical contact between the contact pin (not shown) of the test socket and the semiconductor device contact terminal 100a there is a problem. That is, according to the structure of the present invention, the head of the bolt 8, which is adopted for fixing the device wearing film 7 attached to the bottom of the insert, protrudes below the film fixing cover 6, Thereby hindering reliable contact between the contact pins of the test equipment and the device contact terminals, resulting in poor test reliability.

본 발명은 상기와 같은 종래기술의 문제점을 해결하고자, 본 발명은 반도체 디바이스를 탑재한 인서트를 테스트 소켓에 전기적으로 접속시킬 때 디바이스 안착용 필름을 채용하지 않아 테스트 소켓의 컨택핀과 반도체 디바이스 접촉단자 사이에 안전하게 전기적으로 접촉을 이룰 수 있도록 하여 테스트의 신뢰성을 제고할 수 있는 반도체 디바이스 탑재용 인서트를 제공하는 것을 목적으로 한다.
SUMMARY OF THE INVENTION The present invention has been made in order to solve the problems of the prior art as described above, and it is an object of the present invention to provide a semiconductor device, Which can securely make electrical contact between the semiconductor chip and the printed circuit board, thereby improving the reliability of the test.

상기한 바와 같은 기술적 과제는 본 발명에 따른 다음과 같은 구성에 의해 달성된다.The above-described technical object is achieved by the following constitution according to the present invention.

(1) 푸셔를 구동하는 커버, 상향개구되어 있고 바닥면에 접촉개구부와 접촉개구부를 둘러싸는 장방형상의 탑재면이 형성되어 있는 반도체 디바이스를 수용하는 탑재실을 구비한 베이스를 포함하는 반도체 디바이스 탑재용 인서트에 있어서,(1) A semiconductor device mounting method comprising: (1) a cover for driving a pusher; a base provided with a mounting space for accommodating a semiconductor device having a rectangular mounting surface formed upwardly and surrounding a contact opening and a contact opening on a bottom surface; In the insert,

상기 탑재실의 한 귀퉁이에 반도체 디바이스의 한 귀퉁이를 가압하여 위치고정시키는 하나의 푸셔가 탑재되고, 상기 푸셔와 대향하는 탑재면의 지점과 인접한 양 탑재면에는 복수개의 탑재돌기가 형성되어 상기 푸셔가 반도체 디바이스를 가압시 반도체 디바이스의 접촉단자가 탑재돌기간 요홈부에 안착되어 정렬되어지는 것을 특징으로 하는 반도체 디바이스 탑재용 인서트.
Wherein one pusher is mounted on one corner of the mounting chamber for pressing and fixing one of the corners of the semiconductor device and a plurality of mounting projections are formed on both mounting surfaces adjacent to a point of the mounting surface facing the pusher, Wherein when the semiconductor device is pressed, the contact terminals of the semiconductor device are seated and aligned in the recessed portions in the period of the mounting stones.

(2) 상기 (1)에 있어서, 래치가 장착되지 않고, 푸셔의 가압에 의해서만 반도체 디바이스를 탑재실에 정렬고정시키는 것을 특징으로 하는 반도체 디바이스 탑재용 인서트.
(2) The insert for mounting a semiconductor device according to (1) above, wherein the latch is not mounted but the semiconductor device is aligned and fixed to the mounting chamber only by pressing of the pusher.

(3) 상기 (1)에 있어서, 테스트 소켓의 네 귀퉁이 중 적어도 2 이상의 지점에 정렬돌기가 형성되고, 이와 대응하는 위치의 상기 베이스 하면에 상기 정렬돌기를 수용하는 요홈이 형성되어 탑재실에 탑재되는 반도체 디바이스와는 물리적 접촉을 일으킴이 없는 상태에서 반도체 디바이스를 테스트 소켓의 컨택핀에 정렬시키는 것을 특징으로 하는 반도체 디바이스 탑재용 인서트.
(3) In the above (1), alignment protrusions are formed at at least two points of four corners of the test socket, grooves for receiving the alignment protrusions are formed on the bottom surface of the base at the corresponding positions, Wherein the semiconductor device is aligned with the contact pins of the test socket without causing physical contact with the semiconductor device.

본 발명의 반도체 디바이스 탑재용 인서트에 따르면, 반도체 디바이스를 탑재한 인서트를 테스트 소켓에 전기적으로 접속시킬 때 테스트 소켓의 컨택핀과 반도체 디바이스 접촉단자 사이에 안전하게 전기적으로 접촉을 이룰 수 있도록 하여 테스트의 신뢰성을 제고하는 효과를 얻을 수 있다.
According to the semiconductor device mounting insert of the present invention, it is possible to securely make electrical contact between the contact pin of the test socket and the semiconductor device contact terminal when the insert with the semiconductor device is electrically connected to the test socket, Can be obtained.

도 1은 종래기술에 따른 반도체 디바이스 탑재용 인서트의 단면구성도.
도 2는 본 발명에 따른 반도체 디바이스 탑재용 인서트의 사시도.
도 3는 본 발명에 따른 반도체 디바이스 탑재용 인서트의 저면도.
도 4는 본 발명에 따른 반도체 디바이스 탑재용 인서트에 결합되는 테스트 소켓의 구성도.
도 5는 본 발명에 따른 반도체 디바이스 탑재용 인서트와 테스트 소켓이 결합한 상태의 단면도.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view of a conventional semiconductor device mounting insert; FIG.
2 is a perspective view of a semiconductor device mounting insert according to the present invention;
3 is a bottom view of a semiconductor device mounting insert according to the present invention.
4 is a configuration diagram of a test socket coupled to a semiconductor device mounting insert according to the present invention.
5 is a cross-sectional view showing a state where a semiconductor device mounting insert according to the present invention and a test socket are coupled.

이하 본 발명에 대하여 도면을 참고하여 상세하게 설명한다. Hereinafter, the present invention will be described in detail with reference to the drawings.

도 2는 본 발명에 따른 반도체 디바이스 탑재용 인서트의 구성도로서, 본 발명의 인서트는 래치를 구동하는 커버, 상향개구되어 있고 바닥면에 접촉개구부와 접촉개구부를 둘러싸는 장방형상의 탑재면이 형성되어 있는 반도체 디바이스를 수용하는 탑재실을 구비한 베이스, 상기 베이스 탑재실의 한 귀퉁이에 반도체 디바이스의 한 귀퉁이를 가압하여 위치고정시키는 하나의 푸셔를 포함하고, 상기 푸셔와 대향하는 위치의 인접한 양 탑재면에는 복수개의 탑재돌기가 형성되어 상기 푸셔가 반도체 디바이스를 가압시 반도체 디바이스의 접촉단자가 탑재돌기간 요홈부에 안착되어 정렬되도록 한다.
Fig. 2 is a structural view of a semiconductor device mounting insert according to the present invention. The insert of the present invention includes a cover for driving a latch, a rectangular mounting surface formed on the bottom surface and surrounding the contact opening and the contact opening, And a pusher for pressing and fixing a corner of the semiconductor device to one corner of the base mounting chamber, wherein the one mounting surface of the base mounting chamber A plurality of mounting projections are formed so that when the pusher presses the semiconductor device, the contact terminals of the semiconductor device are seated and aligned in the grooves during the mounting stones.

이하 본 발명의 내용을 실시예를 도시하고 있는 도 2 내지 도 5를 참고하여 상세하게 설명하기로 한다. 다만 도 1에 도시된 종래기술에 따른 인서트의 구성과 중복되는 구성에 대하여는 상세한 설명은 생략하거나 간략하게 언급하는 것으로 한다.
Hereinafter, the contents of the present invention will be described in detail with reference to FIGS. 2 to 5 showing embodiments. However, the detailed description of the constitution overlapping with the constitution of the insert according to the prior art shown in FIG. 1 will be omitted or briefly referred to.

본 발명에 따른 상기 반도체 디바이스 탑재용 인서트는 도 2에 도시된 바와 같이 푸셔(30)가 베이스(20)의 탑재실(11) 일 귀퉁이에 장착되고, 상기 푸셔(30)와 대향하는 위치의 인접한 양 탑재면(12)에는 복수개의 탑재돌기(13)가 형성되어있다.2, the pusher 30 is mounted on the corner of the mounting chamber 11 of the base 20, and the pusher 30 is disposed at a position adjacent to the pusher 30 A plurality of mounting projections (13) are formed on both mounting surfaces (12).

본 발명에서 상기 푸셔(30)의 구성 및 동작에 대해서는 대한민국 등록특허 제613168호, "반도체소자 테스트용 인서트 블럭"에 상세하게 설명되어 있으므로 여기서는 이를 인용하는 것으로 하고 이에 대한 설명은 생략하도록 한다. 다만, 상기 대한민국 등록특허 제613168호에서의 푸셔는 반도체칩 패키지의 센터링이 견고하게 유지되어지도록 하기 위해 사용되어지는 반면에 본 발명의 경우, 상기 푸셔는 인서트에 삽입되는 반도체 디바이스의 접촉단자(100a)가 탑재돌기(13) 사이의 요홈부로의 안착을 확보하기 위하여 사용되어진다.
The configuration and operation of the pusher 30 in the present invention are described in detail in Korean Patent Registration No. 613168, "Insert Block for Testing Semiconductor Devices ", which is incorporated herein by reference and the description thereof will be omitted. However, the pusher of Korean Patent No. 613168 is used to maintain the centering of the semiconductor chip package firmly, whereas in the present invention, the pusher has the contact terminal 100a of the semiconductor device inserted into the insert Is secured to the groove portion between the mounting projections 13.

이와 같은 구성에 의해, 도 3에 도시된 바와 같이 베이스(20)에 장착된 상기 푸셔(30)가 탑재면(12)에 재치되어 있는 반도체 디바이스(100)를 접촉개구부의 대각방향으로 가압시 반도체 디바이스의 접촉단자(100a)가 탑재면(12)의 탑재돌기(13)간 요홈부에 안착되어 밀착되면서 반도체 디바이스 접촉단자(100a)는 하부에서 결합되는 테스트 소켓의 컨택핀과 정렬되어지게 된다.3, when pushing the semiconductor device 100 in which the pusher 30 mounted on the base 20 is mounted on the mounting surface 12 in the diagonal direction of the contact opening, as shown in Fig. 3, The semiconductor device contact terminal 100a is aligned with the contact pins of the test socket to be coupled at the lower part while the contact terminals 100a of the device are seated and brought into close contact with the recessed portions between the mounting projections 13 of the mounting surface 12. [

도 2 내지 도 3에 도시된 바와 같은 본 발명의 실시예에서는 반도체 디바이스의 상면을 고정하기 위해 한쌍의 래치가 베이스 탑재실 내측면에 장착되어 있으나, 본 발명에서는 푸셔(30)가 반도체 디바이스를 충분히 가압하므로 이를 생략하여도 무방하다.In the embodiment of the present invention as shown in FIGS. 2 to 3, a pair of latches are mounted on the inner surface of the base mounting chamber to fix the upper surface of the semiconductor device. However, in the present invention, So that it may be omitted.

본 발명의 바람직한 실시예에 따른 반도체 디바이스 탑재용 인서트는 도 3에 도시된 바와 같이 베이스(20)의 하면에는 적어도 2 이상의 귀퉁이에 요홈(21)이 형성된다. As shown in FIG. 3, a semiconductor device mounting insert according to a preferred embodiment of the present invention has a recess 21 formed in at least two corners on a lower surface of a base 20. [

상기 요홈(21)에는 도 4에 나타낸 바와 같은 테스트 소켓(40)의 정렬돌기(41)가 삽입된다. 정렬돌기(41)는 탑재실에 탑재되는 반도체 디바이스와 물리적 접촉을 일으키지 않도록 컨택핀(50)의 외측에 위치하며, 테스트 소켓(40) 상에 컨택핀을 둘러싼 사각형상의 4 귀퉁이 중 적어도 2 이상의 위치에 돌설되면서 상기 베이스의 요홈(21)에 정확하게 대응이 되어지도록 형성된다.The alignment protrusion 41 of the test socket 40 as shown in FIG. 4 is inserted into the groove 21. The alignment protrusion 41 is located outside the contact pin 50 so as not to make physical contact with the semiconductor device mounted on the mounting chamber and is provided on at least two of four corners on the test pin 40 surrounding the contact pin And is formed so as to accurately correspond to the groove 21 of the base.

따라서, 도 5에 도시한 바와 같이 테스트 소켓(40)의 정렬돌기(41)를 베이스 요홈(21)에 삽입하는 1단계의 행위만으로 컨택핀(50)과 반도체 디바이스(100)의 접촉단자(100a)를 정확한 위치에 전기적으로 접촉시키는 것이 가능하다.
5, the contact pins 50 and the contact terminals 100a of the semiconductor device 100 are connected to each other only by the action of the first step of inserting the alignment protrusions 41 of the test socket 40 into the base recesses 21, Can be brought into electrical contact with the correct position.

상기와 같은 구성에 의하면, 반도체 디바이스(100)와 테스트 소켓(40)을 정렬시키기 위해 별도의 디바이스 안착용 필름이 필요하지 않고, 나아가 인서트 하단에 부착되어지는 디바이스 안착용 필름을 고정하기 위한 필름고정커버 내지 볼트가 필요없게 되어 이로 인한 테스트 소켓의 컨택핀(50)과 반도체 디바이스 접촉단자(100a)간 안정적인 접촉을 방해받는 일은 없다.
According to the above-described configuration, a separate device wearing film is not required to align the semiconductor device 100 and the test socket 40, and further, the film holding device for fixing the device wearing film attached to the lower end of the insert No cover or bolt is required, and the stable contact between the contact pin 50 of the test socket and the semiconductor device contact terminal 100a is prevented.

상기한 바와 같이 본 발명에 따른 인서트는 구성이 간단하여 제작이 용이하고, 또한 인서트 하부에 전기적으로 접속되어지는 테스트 소켓의 컨택핀과 반도체 디바이스 접촉단자 사이에 안정적으로 전기적인 접촉이 이루어질 수 있도록 하여 테스트의 신뢰성을 제고할 수 있다.
As described above, the insert according to the present invention has a simple structure and is easy to manufacture, and can stably make electrical contact between the contact pin of the test socket electrically connected to the lower portion of the insert and the contact terminal of the semiconductor device The reliability of the test can be improved.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의하여 한정되는 것은 아니고, 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 해당 기술분야의 당업자가 다양하게 수정 및 변경시킨 것 또한 본 발명의 범위 내에 포함됨은 물론이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It is needless to say that the modifications are also included within the scope of the present invention.

10: 커버
11: 탑재실
12: 탑재면
13: 탑재돌기
20: 베이스
21: 요홈
30: 푸셔
40: 테스트 소켓
41: 정렬돌기
50: 컨택핀
100: 반도체 디바이스
100a: 접촉단자10: cover
11: Mounting room
12: Mounting surface
13: Mounting projection
20: Base
21: Groove
30: pusher
40: Test socket
41: alignment protrusion
50: contact pin
100: semiconductor device
100a: contact terminal

Claims (3)

푸셔를 구동하는 커버, 상향개구되어 있고 바닥면에 접촉개구부와 접촉개구부를 둘러싸는 장방형상의 탑재면이 형성되어 있는 반도체 디바이스를 수용하는 탑재실을 구비한 베이스를 포함하는 반도체 디바이스 탑재용 인서트에 있어서,
상기 탑재실의 한 귀퉁이에 반도체 디바이스의 한 귀퉁이를 가압하여 위치고정시키는 하나의 푸셔가 탑재되고, 상기 푸셔와 대향하는 탑재면의 지점과 인접한 양 탑재면에는 복수개의 탑재돌기가 형성되어 상기 푸셔가 반도체 디바이스를 가압시 반도체 디바이스의 접촉단자가 탑재돌기간 요홈부에 안착되어 정렬되어지는 것을 특징으로 하는 반도체 디바이스 탑재용 인서트.A semiconductor device mounting insert comprising: a cover for driving a pusher; a base having an upward opening and a mounting space for accommodating a semiconductor device having a contact opening on the bottom surface and a rectangular mounting surface surrounding the contact opening; ,
Wherein one pusher is mounted on one corner of the mounting chamber for pressing and fixing one of the corners of the semiconductor device and a plurality of mounting projections are formed on both mounting surfaces adjacent to a point of the mounting surface facing the pusher, Wherein when the semiconductor device is pressed, the contact terminals of the semiconductor device are seated and aligned in the recessed portions in the period of the mounting stones. 제 1항에 있어서,
래치가 장착되지 않고, 푸셔의 가압에 의해서만 반도체 디바이스를 탑재실에 정렬고정시키는 것을 특징으로 하는 반도체 디바이스 탑재용 인서트.The method according to claim 1,
Wherein the latch is not mounted, and the semiconductor device is aligned and fixed to the mounting chamber only by the pushing of the pusher. 제 1항에 있어서,
테스트 소켓의 네 귀퉁이 중 적어도 2 이상의 지점에 정렬돌기가 형성되고, 이와 대응하는 위치의 상기 베이스 하면에 상기 정렬돌기를 수용하는 요홈이 형성되어 탑재실에 탑재되는 반도체 디바이스와는 물리적 접촉을 일으킴이 없는 상태에서 반도체 디바이스를 테스트 소켓의 컨택핀에 정렬시키는 것을 특징으로 하는 반도체 디바이스 탑재용 인서트.The method according to claim 1,
An alignment protrusion is formed at at least two points of four corners of the test socket and a groove for receiving the alignment protrusion is formed on the bottom surface of the base at the corresponding position to cause physical contact with the semiconductor device mounted on the mounting chamber And aligning the semiconductor device with the contact pins of the test socket.
KR1020130049584A 2013-05-02 2013-05-02 Insert for loading semiconductor device KR101469218B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130049584A KR101469218B1 (en) 2013-05-02 2013-05-02 Insert for loading semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130049584A KR101469218B1 (en) 2013-05-02 2013-05-02 Insert for loading semiconductor device

Publications (2)

Publication Number Publication Date
KR20140131427A KR20140131427A (en) 2014-11-13
KR101469218B1 true KR101469218B1 (en) 2014-12-10

Family

ID=52452858

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130049584A KR101469218B1 (en) 2013-05-02 2013-05-02 Insert for loading semiconductor device

Country Status (1)

Country Link
KR (1) KR101469218B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102548793B1 (en) * 2016-08-22 2023-06-27 세메스 주식회사 Apparatus for testing semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100745214B1 (en) * 2006-07-21 2007-08-01 주식회사 오킨스전자 Semiconductor chip carrier
JP2010266344A (en) * 2009-05-15 2010-11-25 Elpida Memory Inc Conveying carrier tool for semiconductor device testing device
KR20120007932A (en) * 2010-07-15 2012-01-25 (주)테크윙 Insert for test handler

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100745214B1 (en) * 2006-07-21 2007-08-01 주식회사 오킨스전자 Semiconductor chip carrier
JP2010266344A (en) * 2009-05-15 2010-11-25 Elpida Memory Inc Conveying carrier tool for semiconductor device testing device
KR20120007932A (en) * 2010-07-15 2012-01-25 (주)테크윙 Insert for test handler

Also Published As

Publication number Publication date
KR20140131427A (en) 2014-11-13

Similar Documents

Publication Publication Date Title
TW201637312A (en) Test socket
KR101437092B1 (en) Semiconductor chip testing device
KR101852794B1 (en) Apparatus for testing semiconductor package
KR20070062085A (en) Insert for semiconductor package
KR101794775B1 (en) Insert carrier for testing semiconductor package
KR101957961B1 (en) Socket board assembly
KR101469218B1 (en) Insert for loading semiconductor device
KR20170142610A (en) Insert assembly of receiving semiconductor device and test tray having the same
KR20070062082A (en) Combine structure of semiconductor package and test socket
KR101825815B1 (en) Insert assembly for receiving semiconductor package and test tray including the same
KR101454820B1 (en) Apparatus for test of semi conductor device
JP5491581B2 (en) Socket for semiconductor chip inspection
KR101823119B1 (en) Relay socket, relay socket module, and test board for semiconductor package
KR101245838B1 (en) Socket device for testing a thin film ic package having an anti-warpage means
KR100992966B1 (en) Test socket
KR101886205B1 (en) One touch coupling type socket assembly for testing semiconductor package
KR102287237B1 (en) Insert assembly for receiving semiconductor device and test tray including the same
KR101557150B1 (en) Apparatus for test of semi conductor device
KR101067004B1 (en) Semiconductor package carrier
KR101345816B1 (en) The socket for test of semiconductor package
US20200018778A1 (en) Intermediate Connection Member and Inspection Apparatus
KR100970898B1 (en) test socket for memory module
KR101320645B1 (en) Connecting module equipped within test socket for semiconductor package and the test socket comprising the same
KR200413804Y1 (en) Test Socket for Semiconductor Chip Package
KR102220334B1 (en) Insert assembly for receiving electronic device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20171128

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee