KR101446126B1

KR101446126B1 - 의사주기적 논리 신호 발생기

Info

Publication number: KR101446126B1
Application number: KR1020097004118A
Authority: KR
Inventors: 앙드레 아네레; 프랑크 들로랜느; 쥘리엥 꾸일로
Original assignee: 르노 에스.아.에스.
Priority date: 2006-08-30
Filing date: 2007-07-27
Publication date: 2014-10-02
Also published as: FR2905538B1; CN101501632B; RU2439789C2; BRPI0716429A2; EP2057533A1; JP4960457B2; RU2009111249A; MX2009002203A; US7974068B2; US20090323249A1; CN101501632A; JP2010502148A; BRPI0716429B1; FR2905538A1; WO2008025911A1; KR20090064368A

Abstract

평균 주기(T_mean)의 의사주기적 논리 신호의 발생기는, 주기 T_ref의 기준 신호를 생성할 수 있는 기준 클록(clock; 5), 펄스의 수신에 의거하여 상태를 변경하는 논리 메모리 수단(6); K가 정수인 기본 시간 간격 T_sec = K x T_ref의 완료에 의거하여 공칭(nominal) 펄스를 생성하는 제1수단(7), 수정된 시간 간격 T'_sec = (K±1) x T_ref의 완료에 의거하여 시프트된 펄스를 생성하는 제2수단(8), 의사주기적 신호를 발생하기 위해 평균 주기를 정정하기 위한 시프트된 펄스를 규칙적으로 포함하는 방식으로 펄스를 생성하는 수단을 선택하는 선택기 수단(10, 12)을 포함한다. 무선주파수 점화를 위한 플라즈마 스파크를 생성하기 위한 공진기의 구동에 적용된다.

Description

의사주기적 논리 신호 발생기{Pseudoperiodic logic signal generator}

본 발명은 많은 애플리케이션에서 특히 다중 스파크 플러그의 공진기의 무선주파수(radiofrequency) 구동에 의한 자동차 플라스마 점화 애플리케이션에서 사용될 수 있는 의사주기적 논리 신호 발생기에 관한 것이다.

현대의 자동차 점화의 분야에서 다중 스파크 플러그(multi spark plug; MSP)는 기존의 스파크 플러그들과는 다른 실질적인 혁신 및 기하구조를 나타낸다. 그런 MSP는 FR 03-10766, FR 03-10767, FR 03-10768, FR 04-12153 및 FR 05-00777에서 상세히 기술되어 있다.

MSP는 고주파수, 전형적으로는 4와 6 MHz 사이에 그것의 공진 주파수(F_c)가 놓여 있는 공진기를 포함한다. 그런 MSP의 제어는 주파수(F_c)에 가능한 한 가까운 주파수(F_p)의 주기적(periodic) 제어 신호를 필요로 한다. 출원인 이름의 특허 출원 FR 05-12769는 이 유형의 무선주파수 점화의 최적 주파수 제어를 위한 제약들과 실제적인 세부사항들을 기술한다. MSP와 그것의 관련된 공진기의 Q-계수(Q-factor; Q)는 높고, Q = 90-100이다. 이것으로부터 Δω = 1/Q의 관계에 따라 Q-계수에 반비례하는 대역폭(Δω)은 상대적으로 좁다는 것이 이해된다. MSP의 제어는 결과적 으로는 고려되는 주파수들에 대해 10 kHz 보다 나은 또는 ±0.2%의 정밀도를 가지는 공진 주파수와 동일한 제어 주파수(F_p)를 필요로 한다.

이것과 같은 정밀도로 주기적 제어 신호를 생성하기 위해 전압 제어 발진기(VCO)를 포함하는 아날로그 솔루션을 사용하는 것이 알려져 있다. 그런 솔루션은 다음의 단점들을 가진다: 간섭에 대한 높은 민감도, 주파수의 난해한 매개변수화(parameterization) 및 일반 복잡도.

기준 클록의 정수 분할에 의한 디지털 솔루션을 사용하는 것 또한 알려져 있다. 예상되는 주파수의 정밀도를 고려하면, 그런 솔루션은 2.5 GHz보다 더 큰 기준 주파수에 있는 기기의 클록 속도를 필요로 한다. 이 유형의 프로세서의 비용은 자동차 부문에서 그것의 사용을 금지시킨다.

본 발명은 최대로는 수백 MHz와 동일한 기준 주파수(F_ref)에서 동작하는 클록에 기초하는 의사주기적(pseudoperiodic) 논리 신호를 제안함으로써 이들 각종 단점을 제거한다. 그러한 발생기는 평균 주파수 F_mean = F_fix ± C의 의사주기적 신호를 발생하기 위해 그것의 사이클들 중의 하나에 적용된 정정치(C)에 의해 규칙적으로 수정된 기준 주파수의 정수 나눗셈에 의해 얻어지는 주파수(F_fix)의 주기적 신호를 생성한다.

본 발명의 주제는, 주기 T_ref의 기준 신호를 생성할 수 있는 기준 클록(clock); 저장된 논리 상태를 출력으로서 제공하고 펄스를 수신하는 것에 의거하여 상태를 변경하도록 제어할 수 있는 논리 메모리 수단; 기준 신호로부터, K가 정수인 기본 시간 간격 T_sec = K x T_ref의 끝에서 공칭(nominal) 펄스를 생성할 수 있는 제1생성수단; 수정된 시간 간격 T'_sec = (K±1) x T_ref의 끝에서 오프셋 펄스를 생성할 수 있는 제2생성수단; K는 정수이고 L은 0과 1 사이의 실수형(real) 정정 계수인 평균 주기

의 의사주기적 신호를 발생하기 위해 평균 주기를 정정하기 위한 오프셋 펄스를 규칙적으로 포함하는 방식으로 상기 논리 메모리 수단을 제어하는 펄스를 생성하는 수단을 제1생성수단과 제2생성수단 중에서 선택할 수 있는 선택기 수단을 포함하는 의사주기적 논리 신호 발생기이다.

본 발명에 따른 기기의 이점은 상대적으로 낮은 기준 주파수의 클록으로써 MSP의 공진기를 기대되는 주파수에 가까운 평균 주파수 정밀도로 제어할 수 있게 한다는 것이다.

본 발명에 따른 기기의 다른 이점은

라는 비(ratio)의 정수부분 및 소수부분(fractional part) 각각의 함수들인 K 및 L의 단순한 결정을 가능하게 한다는 것이다.

본 발명의 다른 특징에 따르면, 발생기는 단축된 시간 간격

의 끝에서 앞선 펄스를 생성할 수 있는 제3생성수단을 더 포함하며, 선택기 수단은 처음 M개 펄스들이 앞선 펄스들이 되도록 제3생성수단을 선택할 수 있는 것이다.

본 발명에 따른 기기의 다른 이점은 따라서 의사주기적 신호 트레인의 생성의 시작에서 제어되는 트랜지스터의 단자들에서 과전압의 출현을 피하는 것이다.

이 기기의 다른 이점은, 트랜지스터의 단자들에서의 전압과 전류가 공진 주파수에서 π만큼 위상이 벗어날 때, 트랜지스터의 단자들에서 스위칭 손실들을 제한하는 것이다.

본 발명은 또한 플라즈마의 생성을 위한 공진기 회로를 주파수 제어하는 그러한 발생기를 포함하는 무선주파수 점화 회로에 관련된다.

본 발명의 더 이상의 특징들, 세부사항들 및 이점들은 도면과 관련한 지시를 통하여 제공되는 아래의 상세한 설명으로부터 더 명백하게 나타날 것이다.

도 1은 본 발명에 따라 발생기에 의해 생성되는 것과 같은 주기적 기준 신호와 의사주기적 신호의 비교 타임 차트를 보이며;

도 2는 본 발명에 따른 발생기의 실시예를 보이며;

도 3은 의사주기적 신호의 시작의 타임 차트를 보이며; 그리고

도 4는 무선주파수 점화를 개략적으로 도시한다.

도 1은 비교되는 시간의 함수로서, 주기 T_ref의 주기적 기준 신호(1)와 본 발명에 따라 발생기에 의해 생성된 의사주기적 신호(2)를 나타내는 신호를 다이어그램에서 보이고 있다.

디지털 애플리케이션의 예를 통한 전체 설명에서는 기준 클록이 주기 T_ref = 8 ns(F_ref = 125 MHz)를 가지는 것과 평균 주파수 T_mean = 170 ns의 타겟 신호를 생성하는 것이 요망된다는 것이 가정된다. 기준 클록의 정수 나눗셈에 의해 기준 주기(T_ref)의 배수, 또는 160 ns(x10) 또는 176 ns(x11)의 주기들을 얻는 것만이 가능하다.

본 발명의 원리는 기준 주기의 배수가 되는 길이로 된 신호 주기들을 생성하고 그 신호의 평균 주기를 정정 주기의 길이를 규칙적으로 수정하는 것에 의해 정정하는 것에 있다. 상기 수정은 상기 정정 주기에 기준 주기(T_ref)를 각각 부가하거나, 또는 축소함으로써 각각 길이 늘이기, 또는 짧게 줄이기가 될 수 있다. 도 1을 참조하면, 신호(2)는 길이 T_sec = K x T_ref의 절반-사이클을 포함하며 여기서 K = 10이다. 정정 계수(L)에 의존하여, 절반-사이클(T_sec)은 길이 T'_sec = (K+1)T_ref의 정정 절반-사이클에 의해 규칙적으로 교체되어, 여기서는 연장된다. 대신에, 이 정정 주기는 길이 T'_sec =(K-1)T_ref에 의해 단축될지도 모른다.

디지털 애플리케이션의 예로 돌아가기 위해, 연장된 주기를 사용함으로써 매 개변수들인 K=10과 L=0.625는 얻어야 할 T_mean = 170 ns의 평균 주기를 사용 가능하게 한다. 마찬가지로, 단축된 주기를 사용함으로써 매개변수들인 K=11과 L=0.375는 얻어야 할 동일한 평균 주기를 사용 가능하게 한다.

그런 신호를 생성하기 위해, 도 2에서 일 실시예가 도식적으로 보이고 있는 발생기는, 주기 T_ref의 기준 신호(1)를 전달할 수 있는 기준 클록(5)을 포함한다. 논리 메모리 수단(6)이 생성된 신호(2)를 정형화(shape)하는데 사용된다. 이 메모리 수단(6)은 유지된 논리 상태(0 또는 1)를 출력(62)에 공급한다. 이 메모리 수단(6)은 메모리 수단(6)이 그것의 입력(61)으로 펄스를 수신할 때 그리고 그때마다 출력 상태(62)가 변한다고 하는 점에서 입력(61)에 의해 제어될 수 있다. 애플리케이션의 나머지에서 펄스가 펄스 신호 또는 상태의 변경, 예를 들면 리딩 에지를 나타내는 신호로서 이해될 것이다. 그런 펄스는 그것의 포맷이 어떠하든지 간에 수신자(receiver) 메모리 수단(6)과 전송자(transmitter) 펄스-생성 수단에 의해 공동으로 정의된다. 발생기는 또한, 상기 기준 신호(1)로부터, K가 정수인 기본 시간 간격 T_sec = K x T_ref의 끝에서 공칭(nominal) 펄스를 생성할 수 있는 제1생성수단(7), 상기 기준 신호(1)로부터, 수정된 시간 간격 T'_sec =(K±1) x T_ref의 끝에서 오프셋 펄스를 생성할 수 있는 제2생성수단(8)을 포함한다.

만일 T_ref가 기준 신호의 주기라면, T_sec와 T'_sec(그리고 아래에 기술될 것인 T"_sec)가 의사주기적 신호(2)의 절반-사이클들과는 등질의(homogeneous) 시간들이라 는 것을 알아차리게 될 것이다. 의사주기적 신호(2)는 절반-사이클씩 구축된다.

발생기는 또한, 제1생성수단(7)과 제2생성수단(8) 사이에서, 상기 논리 메모리 수단(6)을 제어하는 펄스를 생성하는 생성수단을 선택할 수 있는 선택기 수단(10, 12)을 포함한다. 상기 선택기(10, 12)는 제1생성수단(7)에 의해 생성된 공칭 펄스들의 시퀀스 전송과 평균 주기를 정정하기 위해 배치된 규칙 오프셋 펄스를 상기 시퀀스에 포함시키는 것을 담당한다. 논리 메모리 수단(6)은 그래서 오프셋 펄스가 뒤따르는 공칭 펄스들의 시퀀스를 수신한다. 이것은 길이 T_sec의 절반-사이클들로 구성되고 길이 T'_sec의 수정된 주기로 구성된 시퀀스들을 반복적으로 포함하는 의사주기적 신호(2)의 생성을 가능하게 한다. 그렇게 생성된 의사주기적 신호(2)는 최소한 N개의 절반-사이클에 대한 평균에 의해 계산될 수 있는 평균 주기(T_mean), 또는

을 가지며 여기서 K는 정수이고 L은 0과 1 사이의 실수형(real) 정정 계수이다.

F_mean을 의사주기적 신호(2)의 평균 주파수라고 하면, 다음 관계가 얻어진다:

. 식별에 의해 이것으로부터 발생기 구성 매개변수들인 K 및 L과 주기들의 비의 절반 또는 주파수들의 비의 절반의 정수부분인

및 소수부분인

사 이의 단순한 관계들을 추론하는 것이 가능하다. 시간 간격이 늘어나는 경우와 그것이 짧게 줄어드는 경우를 구별하는 것이 필요하다. 시간 간격이 늘어나는 경우, T'_sec = (K+1) x T_ref, K=E 및 L=F가 얻어진다. 시간 간격이 짧게 줄어드는 경우, T'_sec = (K-1) x T_ref, K=E+1 및 L=1-F이 얻어진다.

수백 MHz로 자발적으로 제한되는 기준 클록을 위해 선택된 주파수들과 4.17 MHz와 6.25 MHz 사이의 의사주기적 신호를 위해 요망되는 타겟 평균 주파수들을 고려하면, 정수 K는 10과 15 사이가 유익하다.

의사주기적 신호(2)는 MSP를 제어하기 위해 유익하게 사용된다. 도 4는 그런 스파크 플러그를 위한 전자 회로를 보인다. 이 회로는 저항기(Rs), 인덕터(Ls) 및 커패시터(Cs)를 포함하는 직렬 RLC(RLC series) 주변에 구축된 공진기로서 역할을 하는 서브-회로(20)를 포함한다. 공진기가 그것의 고유주파수(eigenfrequency) F_c에 가까운 주파수 신호(F_p)에 의해 그것의 입력(26)에서 여기될 때, 이 공진기(20)는 스파크 플러그의 전극들(24, 25) 사이에서 스파크를 생성한다. 병렬 LC를 포함하는 다른 서브-회로(21)는 커패시터(Cp)와 그것과 병렬로 있는 인덕터(Lp)로 구성된다. 이 회로는 전압 V2를 공진기(20)의 입력(26)에 연결된 MOS 트랜지스터(22)의 단자에 제공되는 증폭된 전압 Va로 변환한다. 의사주기적 신호(2)는 트랜지스터(22)의 게이트(23)에 주입된다. 상기 트랜지스터(22)는 스위치처럼 동작하고 신호(2)가 하이(또는 각각 로우) 논리 상태에 있을 때 입력(26)에서 전압 Va를 전송한다(또는 각각 차단한다).

다중 스파크 플러그는 그것의 공진기(20)가 의사주기적 신호(2)에 의해 여기될 때 그것의 전극들(24, 25) 사이에서 스파크를 생성한다. 스파크의 생성을 제어하기 위해, 신호(2)는 영구적이지 않고 트레인 형태로 존재한다. 트레인의 시작에서, 공진기(20)의 구동 시작이 트랜지스터 단자(22)에 과전압을 초래하는 과도기간(transient regime)을 생성한다. 이 과전압은 영구기간(permanent regime)의 정격 전압보다 크게 될 수 있고 그것이 전기 부품들이 과도하게 클 것을 요구한다는 점에서 유해하다. 이 과전압을 제거하거나 최소한 축소하는 하나의 수단은 신호(2)의 상반기-사이클(들)의 지속기간을 줄이는 것이다.

그것을 하기 위해, 유익하게는 발진기는 상기 기준 신호(1)로부터 공칭 절반 -사이클을 정의하는 기본 시간 간격의 최소 2배로 짧아지는 시간 간격의 생성을 가능하게 하기 위해 단축된 시간 간격

의 끝에서 앞선 펄스를 생성할 수 있는 제3생성수단(9)을 포함한다. 계수 K/2는 유익하게는 정수이다. 나눗셈 연산자는 여기서는 유익하게는 유클리드 디바이더(divider)이다. 선택기 수단(10, 11, 12)은 상기 논리 메모리 수단(6)을 제어하는 처음 M개의 펄스들이 앞선 펄스들이 되도록 상기 제3생성수단(9)을 선택할 수 있게끔 설계된다. M은 트레인의 절반-사이크들의 총 수와 1 사이에 있다. 그래서, 트레인의 처음 M개의 절반-사이클들에 대해 논리 메모리 수단(6)은 단축된 절반-사이클들을 생성한다.

부품들의 비용을 줄이기 위해, 기준 클록의 주기(T_ref)는 1 ns와 200 ns 사이가 유리하거나, 또는 클록 속도 주파수가 5 MHz와 1 GHz 사이에 있는 것이 유리하 다. 바람직한 실시예에 따르면, 기준 클록의 주기 T_ref는 8 ns와 동일한데, 125 MHz의 주파수에 상응한다.

유익하게는, 논리 메모리 수단(6)은 역 논리 트리거 DQ(6), 바람직하게는 루프(63)에 의해 자립하는 역 논리 트리거 DQ를 포함한다.

하나의 실시예에 따르면, 생성수단(7, 8, 9)은 매개변수화될 수 있고 기준 주기들(T_ref)의 정수 개수를 카운트할 있고 카운팅의 끝에서 펄스를 생성할 수 있는 카운터(7, 8, 9)를 포함한다. 상기 카운터는 기준 클록(5)에 결부되고 카운팅 매개변수(P)를 수신한다.

제1생성수단(7)은 공칭 절반-사이클들을 생성하기 위해 P=K로 매개변수화된다. 제2생성수단(8)은 절반-사이클들을 각각 연장하거나 짧게 줄이기(단축하기) 위해 각각 P = K+1 또는 P = K-1로 매개변수화된다. 제3생성수단(9)은 각 트레인의 시작에서 단축된 절반-사이클들을 생성하기 위해, P=K/2 또는 임의의 낮은 정수로 매개변수화된다.

유익하게는, 제1생성수단(7), 제2생성수단(8) 및 제3생성수단(9)은 P=K, P=K±1과 P=K/2로 교대로 매개변수화되는 단일 생성수단(7, 8, 9)으로 결합된다. 매개변수화의 선택은 선택기 수단(10, 11, 12)에 의해 실행될 수 있다.

발명의 유익한 특징에 따르면, 선택기(10, 11, 12)는, 요망된 주파수 정정에 의존하여 결정되는 증분(Inc) 만큼 생성수단(7, 8, 9)에 의해 생성된 각 펄스에 대해 증가되는 누산기(12), 및 매개변수들인 K, K±1 및 K/2 사이에서 선택될 수 있 는 멀티플렉서(10, 11)를 포함한다. 누산기(12)에는 생성수단(7, 8, 9) 중의 하나에 의한 펄스의 생성이 분기선(branch; 13)을 경유하여 알려진다. 멀티플렉서는, 도 2에 보인 바와 같이, 2개의 부품으로 단일 또는 단 형태로 될 수 있다. 선택은 트레인의 처음 M개의 펄스들을 위해 트레인의 시작에서 매개변수 K/2에 대해 분기선(19)을 통해 행해진다. 그 다음, 안정 상태에서, 선택은 k와 K±1 사이에서 행해진다. 디폴트로, 선택기(10)는 공칭 펄스들을 생성하기 위해 매개변수 K를 생성수단(7, 8, 9)에 전송한다. 그것이 포화에 도달할 때, 누산기(12)는 수정된 펄스를 생성하기 위해 분기선(14)을 경유하여 매개변수 K±1을 선택한다.

누산기(12)의 기능은 오프셋 펄스가 기본 펄스들 사이에 삽입되어야 하는 때를 결정하는 것이다. 이것을 하기 위해, 누산기(12)는 n-비트 메모리 레지스터를 포함하고 그러므로 2ⁿ개 값들을 가질 수 있다. 요망된 평균 주파수(F_mean)를 얻는데 필요한 주파수 정정을 고려하기 위해, 증분(Inc)은

와 동일하게 된다. 그러면 이것(증분)은 펄스가 지연될(즉 시간 간격이 증가될) 때

가 되거나 또는 펄스가 앞설(즉 시간 간격이 줄어들) 때

가 된다. "Rounded"라는 함수는 여기서 가장 가까운 정수를 나타낸다. 레지스터는 펄스가 생성될 때마다 증가된다. 상 기 레지스터가 값 2ⁿ에 도달하거나 그 값을 초과할 때 포화에 도달되며; 그러면 매개변수 K±1은 분기선(14)을 통하여 펄스를 위해 선택된다. 순환적인 레지스터는 증가되는 것을 위해 유익하게는 영구적으로 이용할 수 있다. 이 실시예에서 신호의 평균 주파수(F_mean)가 절반-사이클들의 직접적인 카운팅 없이 얻어지는 것에 주목할 만하다. 이 주파수는 그래서 타겟 주파수에 매우 가깝고, 수행된 라운딩 내에 있다. 그렇게 얻어진 정밀도는 누산기(12)의 레지스터의 치수 n과 함께 증가한다.

누산기(12)를 위한 8-비트 메모리 레지스터는 애플리케이션의 정밀도 요건을 만족한다.

디지털 애플리케이션의 예로 돌아가서, 기준 주기 T_ref = 8 ns로 평균 주기 T_mean = 170 ns를 얻기 위해, 8-비트 레지스터를 구비한 누산기(12)의 경우, 증분(Inc)은 정정 절반-사이클이 연장된다면

와 동일한 것이 사용되어야하며 이 경우는 K=10에 상응하고, 정정 절반-사이클이 단축된다면,

와 동일한 것이 사용되어야하고 이 경우는 K=11에 상응한다.

하나의 실시예에 따르면, 발생기는, 매개변수들이 k, K±1, K/2이고 증분(Inc)은 평균 주파수(F_mean)가 설정되는 것을 허용하는 저장 레지스터(16, 17, 18, 15)를 포함한다. 상상할 수 있는 값들을 고려하면, 이 레지스터들은 유익하게는 k, K±1과 K/2를 위한 4-비트 레지스터들(16, 17, 18)과 증분(Inc)을 위한 80비트 레지스터(8)이다.

의사주기적 신호(2)의 트레인을 결정하기 위해, 발생기는 또한 상기 의사주기적 논리 신호(2)의 생성의 지속기간을 제한할 수 있는 조정 가능한 타이머 수단(미도시)을 포함한다.

MSP를 정확하게 제어하기 위해, 상기 지속기간은 50 μs와 500 μs 사이에서 유익하게 조정 가능하다.

본 발명에 따른 발생기의 이전의 기능 설명은 사용되는 기술을 사전에 추정하지 않는다. 설명된 원리들이 몇 개의 실시예들에 따라 구현될 수 있다는 것은 이 기술분야의 숙련된 자에게는 명백할 것이다.

발생기는 논리 게이트들, 카운터들, 누산기들 등과 같은 이산 논리 구성요소들로 생성될 수 있다.

발생기는 또한 주문형 반도체 또는 ASIC 타입의 전용 논리 구성요소로 생성될 수 있다.

발생기는 또한 파일 프로그램가능 게이트 어레이 또는 FPGA 타입의 적어도 하나의 프로그램 가능한 구성요소, 마이크로 컨트롤러 또는 마이크로프로세서로 생성될 수 있다.

Claims

평균 주기(T_mean)의 의사주기적(pseudoperiodic) 논리 신호 발생기(2)에 있어서,

주기 T_ref의 기준 신호(1)를 생성할 수 있는 기준 클록(5);

저장된 논리 상태를 출력(62)으로서 제공하고 펄스를 수신하는 것에 의거하여 상태를 변경하도록 제어할 수 있는 논리 메모리 수단(6);

상기 기준 신호(1)로부터, K가 정수인 기본 시간 간격 T_sec = K x T_ref의 끝에서 공칭(nominal) 펄스를 생성할 수 있는 제1생성수단(7);

상기 기준 신호(1)로부터, 수정된 시간 간격 T'_sec = (K±1) x T_ref의 끝에서 오프셋 펄스를 생성할 수 있는 제2생성수단(8);

K는 정수이고 L은 0과 1 사이의 실수형 정정 계수인 평균 주기
의 의사주기적 신호(2)를 발생하기 위해 평균 주기를 정정하기 위한 오프셋 펄스를 규칙적으로 포함하는 방식으로 상기 논리 수단(6)을 제어하는 펄스를 생성하는 수단을 제1생성수단(7)과 제2생성수단(8) 중에서 선택할 수 있는 선택수단(10, 12)을 포함하는 것을 특징으로 하는 의사주기적 논리 신호 발생기.
제1항에 있어서, 상기 기준 신호(1)로부터, 단축된 시간 간격
의 끝에서 앞선(advanced) 펄스를 생성할 수 있는 제3생성수단(9)을 더 포함하며, 선택수단(10, 11, 12)은 상기 논리 메모리 수단(6)을 제어하는 처음 M개 펄스들이 앞선 펄스들이 되도록 제3생성수단(9)을 선택할 수 있는 것을 특징으로 하는 의사주기적 논리 신호 발생기.
제1항 또는 제2항에 있어서, 기준 클록(5)의 주기 T_ref는 1 ns와 200 ns 사이에 있는 것을 특징으로 하는 의사주기적 논리 신호 발생기.
제1항 또는 제2항에 있어서, 논리 메모리 수단(6)은 자립형(self-sustained) 역 논리 트리거(6)를 포함하는 것을 특징으로 하는 의사주기적 논리 신호 발생기.
제1항 또는 제2항에 있어서, 생성수단(7, 8, 9)은, 매개변수화될 수 있고 기준 주기들(T_ref)의 정수 숫자(P)를 카운트할 수 있고 카운팅의 끝에서 펄스를 생성할 수 있는 카운터(7)를 포함하는 것을 특징으로 하는 의사주기적 논리 신호 발생기.
제5항에 있어서, 제1생성수단(7)은 P=K로 매개변수화되며, 제2생성수단(8)은 P=K±1로 매개변수화되고, 제3생성수단(9)은 P=K/2로 매개변수화되는 것을 특징으로 하는 의사주기적 논리 신호 발생기.
제6항에 있어서, 제1생성수단(7), 제2생성수단(8) 및 제3생성수단(9)은 P=K, P=K±1과 P=K/2로 교대로 매개변수화되는 단일 생성수단(7, 8, 9)으로 결합되는 것을 특징으로 하는 의사주기적 논리 신호 발생기.
제1항 또는 제2항에 있어서, 선택수단(10, 11, 12)은,

생성수단(7, 8, 9)에 의해 생성된 각 펄스를, 요망된 주파수 정정에 의존하여 결정된 증분(Inc) 만큼 증가시키는 누산기(12); 및

생성수단(7, 8, 9)을 매개변수화하기 위해 매개변수들인 K, K±1 및 K/2 사이에서 선택될 수 있는 다중화기(10, 11)로서,

매개변수 K/2는 처음 M개의 펄스들 위해 선택되며;

매개변수 K는 그 다음에 디폴트로 선택되며;

매개변수 K±1은 누산기(12)가 포화에 도달할 때 선택하도록 선택될 수 있는 다중화기(10, 11)를 포함하는 의사주기적 논리 신호 발생기.
제8항에 있어서, 누산기(12)는 n-비트 메모리 레지스터를 포함하고 증분(Inc)은 펄스가 지연되는 때에
와 동일하고 펄 스가 앞서는 때에
와 동일한 것을 특징으로 하는 의사주기적 논리 신호 발생기.
제8항에 있어서, 매개변수들인 K, K±1 및 K/2을 저장하기 위한 4-비트 저장 레지스터들(16, 17, 18)과 증분(Inc)을 저장하기 위한 8-비트 저장 레지스터(15)를 더 포함하는 것을 특징으로 하는 의사주기적 논리 신호 발생기.
제1항 또는 제2항에 있어서, 상기 의사주기적 논리 신호(2)의 발생의 지속기간을 제한하기 위해 조절가능한 타이머 수단을 더 포함하는 것을 특징으로 하는 의사주기적 논리 신호 발생기.
무선주파수 점화 회로에 있어서, 상기 무선주파수 점화 회로는 제1항 또는 제2항에 따른 의사주기적 논리 신호 발생기(2), 트랜지스터(22) 및 공진기 회로(20)를 포함하고, 발생기(2)는 플라즈마 스파크를 생성하기 위해 상기 공진기 회로(20)를 주파수-제어하기 위하여 상기 의사주기적 논리 신호에 따라 공진기 회로(20)에 대한 전력 스위칭을 트랜지스터(22)를 통해 제어하는 것을 특징으로 하는 무선주파수 점화 회로.