KR101442407B1 - 후면 조사 이미지 센서용 무반사층 - Google Patents

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Abstract

이미지 센서 디바이스의 형성 방법은 실리콘 기판의 전면에서의 감광 영역 및 그 위에 패터닝된 금속층을 형성하는 단계를 포함한다. 그 이후에, 상기 방법은 기판의 제1 표면 상에 금속 산화물 무반사 라미네이트를 증착하는 단계를 포함한다. 금속 산화물 무반사 라미네이트는 포토다이오드 상에 적층되는 얇은 금속 산화물의 하나 이상의 합성층(composite layers)을 포함한다. 각 합성층은 2개 이상의 금속 산화물층을 포함하고, 하나의 금속 산화물은 고에너지 밴드 갭 금속 산화물이고, 다른 금속 산화물은 고굴절율 금속 산화물이다.

Description

후면 조사 이미지 센서용 무반사층{ANTI-REFLECTIVE LAYER FOR BACKSIDE ILLUMINATED IMAGE SENSORS}
본 출원은 그 전체가 참조에 의해 여기에 포함된 미국 가출원 No.61/61(2012년 4월 13일 출원)에 대한 우선권을 주장한다.
본 발명은 반도체 물질 및 프로세스에 관한 것이고, 특히 이미지 센서를 위한 물질 및 프로세스에 관한 것이다.
집적회로(IC: Integrated circuit) 기술은 끊임없이 향상되고 있다. 이러한 향상은 낮은 제조 비용, 높은 디바이스 집적도, 빠른 속도, 및 더 나은 퍼포먼스를 달성하기 위해 디바이스 지오메트리(device geometries)를 축소시키는 것을 수반한다. 지오메트리 사이즈의 감소로부터 실현되는 장점에 따라, IC 디바이스에 직접적인 향상이 이루어진다. 이러한 하나의 IC 디바이스가 이미지 센서 디바이스이다. 이미지 센서 디바이스는 광을 검출하고 검출된 광의 강도(밝기)를 기록하기 위한 픽셀 어레이[또는 그리드(grid)]를 포함한다. 픽셀 어레이는 전하의 축적, 예컨대 픽셀 어레이 내에 축적되는 더 높은 전하, 광의 더 높은 강도에 의해 광에 대응한다(respond to). 이어서, 축적된 전하는 디지털 카메라 등의 적합한 애플리케이션에서의 사용을 위해 컬러 및 밝기를 제공하는데 사용(예컨대, 다른 회로에 의해)된다
이미지 센서 디바이스의 한가지 타입은 BSI(backside illuminated) 이미지 센서 디바이스이다. BSI 이미지 센서 디바이스는 기판(BSI 이미지 센서 디바이스의 이미지 센서 회로를 지지함)의 후면을 향하여 투사되는 광의 볼륨을 센싱하기 위해 사용된다. 픽셀 그리드(pixel grid)는 기판의 전면에 배치되고, 기판의 후면을 향하여 투사되는 광이 픽셀 그리드에 도달할 수 있도록 기판은 충분히 얇다. BSI 이미지 센서 디바이스는 FSI(front-side illuminated) 이미지 센서 디바이스에 비해 높은 충전율(fill factor) 및 감소된 상쇄 간섭(destructive interference)을 제공한다. 디바이스 스케일링(device scaling)으로 인해, BSI 이미지 센서 디바이스의 이미지 품질을 향상시키기 위해 BSI 기술에 대한 향상이 계속해서 이루어지고 있다. 기존의 BSI 이미지 센서 디바이스 및 BSI 이미지 센서 디바이스의 제조 방법은 디바이스 스케일링 다운이 계속됨에 따라 일반적으로 의도하는 목적을 위해 적합했지만, 이것이 모든 사항에 있어서 완전히 만족되지 않는다.
이미지 센서 디바이스의 형성 방법은 실리콘 기판의 전면에서의 감광 영역 및 그 위에 패터닝된 금속층을 형성하는 단계를 포함한다. 그 이후에, 상기 방법은 기판의 제1 표면 상에 금속 산화물 무반사 라미네이트를 증착하는 단계를 포함한다. 금속 산화물 무반사 라미네이트는 포토다이오드 상에 적층되는 얇은 금속 산화물의 하나 이상의 합성층(composite layers)을 포함한다. 각 합성층은 2개 이상의 금속 산화물층을 포함하고, 하나의 금속 산화물은 고에너지 밴드 갭 금속 산화물이고, 다른 금속 산화물은 고굴절율 금속 산화물이다.
본 발명은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)는 비례적으로 도시되어 있지 않으며, 예시만을 목적으로 사용된다는 것을 강조한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 발명의 다양한 양상에 의한 이미지 센서의 상면도이다.
도 2는 본 발명의 다양한 양상에 의한 이미지 센서 디바이스 센서 엘리먼트를 포함하는 집적회로 디바이스의 개략적 단면도이다.
도 3은 본 발명의 다양한 양상에 의한 이미지 센서 디바이스 상에 무반사 필름을 포함하는 집적회로 디바이스의 개략적인 부분 단면도이다.
도 4a 및 도 4b는 본 발명의 다양한 양상에 의한 이미지 센서 디바이스를 포함하는 집적회로 디바이스의 제조 방법의 플로우 차트이다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예컨대, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 예컨대, 도면의 디바이스가 뒤집어지면, 다른 엘리먼트 또는 피쳐들의 "아래" 또는 "밑에" 로 설명된 엘리먼트는, 다른 엘리먼트 또는 피쳐들 "상부로" 배향된다. 따라서, 예시적 용어 "아래"는 위와 아래의 배향을 모두 포함할 수 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
양호한 구조적 안정성과 제조역량을 유지하면서, 양자효율을 최대화하고 전류 누설을 최소화하기 위해, 이미지 센서 디자인이 향상된다. 본 발명의 다양한 실시형태에 의해, 금속 산화물 무반사 라미네이트의 새로운 AR(anti-reflection) 필름이 이미지 센서 내의 포토디텍터와 광원 사이에 사용된다. 일부 실시형태에서, 금속 산화물 무반사 라미네이트는 종래의 실리콘 카바이드(silicon carbide), 실리콘 질화물(silicon nitride), 실리콘 산화물(silicon oxide), 실리콘 산화질화물(silicon oxynitride)의 AR 필름 또는 이 필름들의 조합과 다르게 조정가능한 굴절률(tunable refractive indices)을 갖는 다층(multiple layer)을 갖기 때문에, 금속 산화물 무반사 라미네이트는 이미지 센서 디바이스의 활성 영역 상에 입사되는 광자(photon)의 수에 대한 생성되는 캐리어의 수의 비(ratio)로서 규정되는 양자효율을 향상시킨다. 일부 실시형태에서, 금속 산화물 무반사 라미네이트가 고유한 압축응력으로 증착되어 층들의 구조적 안정성을 향상시키기 때문에, 금속 산화물 무반사 라미네이트는 인접한 층들로부터 갈라지거나(delaminate) 벗겨지기(peel) 쉽지 않다. 일부 실시형태에서, 금속 산화물 무반사 라미네이트는 종래의 AR 필름에 비해 높은 에너지 밴드 갭도 갖는다. 높은 에너지 밴드 갭은 후속 프로세싱 중에 전류 누설 및 플라즈마 데미지(plasma damage)의 가능성을 감소시킨다. 일부 실시형태에 의한 금속 산화물 무반사 라미네이트의 다른 특징은 전체적으로 음전하(negative charge)를 갖는다는 것이다. 음전하는, 화이트 픽셀(white pixel)(과도한 양의 전류 누설이 픽셀로부터 비정상적으로 높은 신호를 야기함)을 야기할 수 있는 암전류(이미지 센서 디바이스 상의 입사광이 없는 이미지 센서 디바이스 내에 흐르는 전류)를 감소시키는 인터페이스에 또는 그 가까이에 증착 영역을 생성한다.
금속 산화물 무반사 라미네이트는 포토다이오드 상에 적층되는 얇은 금속 산화물의 하나 이상의 합성층(composite layers)을 포함한다. 금속 산화물 무반사 라미네이트는 디바이스의 효율을 감소시키는 반사를 최소화하면서 렌즈로부터 포토다이오드로 광이 통과할 수 있게 한다. 각 합성층은 2개 이상의 금속 산화물층을 포함한다. 2개의 금속 산화물층을 갖는 합성층의 경우에, 합성층은 금속 산화물 쌍(metal oxide pair)이다. 하나의 금속 산화물은 고에너지 밴드 갭 금속 산화물이고, 다른 금속 산화물은 고굴절율 금속 산화물이다. 3개 이상의 금속 산화물층을 갖는 합성층의 경우에, 적어도 하나의 금속 산화물층은 고에너지 밴드 갭 금속 산화물을 갖고, 적어도 하나의 금속 산화물층은 고굴절율 금속 산화물을 갖는다. 일부 실시형태에서, 포토다이오드에 가장 가까운 합성층 내의 금속 산화물층은 고에너지 밴드 갭 금속 산화물이다. 포토다이오드로부터 먼 합성층에서, 금속 산화물층은 순서에 상관없을 수 있다.
금속 산화물층을 가진 금속 산화물 무반사 라미네이트의 상세한 설명을 위한 콘텍스트를 제공하기 위해, 도 1 및 도 2를 참조하여, 본 발명의 다양한 실시형태에 의한 BSI CMOS 이미지 센서(CIS) 디바이스가 논의된다. 도 1은 본 발명의 다양한 양상에 의한 이미지 센서 디바이스(100)의 상면도이다. 도시된 실시형태에서, 이미지 센서 디바이스는 BSI 이미지 센서 디바이스이다. 이미지 센서 디바이스(100)는 픽셀 어레이(110)를 포함한다. 각 픽셀(110)은 컬럼(column)(예컨대, C1 sowl Cx) 및 로우(row)(예컨대, R1 내지 Ry)로 배열된다. 용어 "픽셀"은 전자 방사(electromagnetic radiation)를 전기 신호로 변환하는 피쳐(features)(예컨대, 다양한 반도체 디바이스를 포함할 수 있는 포토디텍터 및 다양한 회로)을 갖는 단위 셀(unit cell)을 나타낸다.
픽셀(110)은 포토다이오드, CMOS 이미지 센서, CCD 센서, 액티브 센서(active sensor), 패시브 센서(passive sensor), 다른 센서 또는 이것들의 조합을 포함할 수 있다. 따라서, 픽셀(110)은 종래의 이미지 센싱 디바이스를 포함할 수 있다. 픽셀(110)은 다양한 센서 타입을 갖는 것으로 디자인될 수 있다. 예컨대, 픽셀(110)의 일 그룹은 CMOS 이미지 센서가 될 수 있고, 픽셀(110)의 다른 그룹은 패시브 센서가 될 수 있다. 또한, 픽셀(110)은 컬러 이미지 센서 및/또는 단색 이미지 센서를 포함할 수 있다. 실시예에서, 각 픽셀(110)은 CMOS 이미지 센서 등의 액티브 픽셀 센서이다. 도시된 실시형태에서, 각 픽셀(110)은 광(방사)의 강도 또는 밝기를 기록하는 포토게이트 타입 포토디텍터(photogate-type photodetector) 등의 포토디텍터를 포함할 수 있다. 각 픽셀(110)은 트랜스퍼 트랜지스터, 리셋 트랜지스터, 소스-폴로워 트랜지스터, 셀렉트 트랜지스터, 다른 적합한 트랜지스터, 또는 이것들의 조합을 포함하는 여러가지 트랜지스터 등의 다양한 반도체 디바이스를 포함할 수도 있다. 픽셀(110)에 오퍼레이션 환경(operation environment)를 제공하고 픽셀(110)과의 외부 통신을 지원하기 위해 추가 회로, 입력, 및/또는 출력이 픽셀 어레이에 연결될 수 있다. 예컨대, 픽셀 어레이는 판독 회로 및/또는 제어 회로와 연결될 수 있다. 간략함을 위해, 단일 픽셀을 포함하는 이미지 센서 디바이스가 본 명세서에 기재되어 있지만, 이러한 픽셀 어레이는 통상적으로 도 1에 도시된 이미지 센서 디바이스(100)를 형성할 수 있다.
도 2는 본 발명의 다양한 양상에 의한 집적회로 디바이스(200)의 개략적인 단면도이다. 도시된 실시형태에서, 집적회로 디바이스(200)는 BSI 이미지 센서 디바이스를 포함한다. 집적회로 디바이스(200)는, 저항, 커패시터, 인덕터, 다이오드, MOSFET, CMOS 트랜지스터, BJT(bipolar junction transistors), LDMOS(laterally diffused MOS) 트랜지스터, 하이 파워 MOS 트랜지스터(high power MOS transistors), FinFET, 다른 적합한 콤포넌트들 또는 이것들의 조합과 같은 패시브 및 액티브 마이크로일렉트로닉 콤포넌트를 포함하는 집적회로(IC) 칩, SoC(system on chip), 또는 그 일부가 될 수 있다. 도 2는 본 발명의 발명 개념을 더 잘 이해하기 위한 명확함을 위해 간략화되어 있다. 집적회로 디바이스(200)에 추가 피쳐들이 추가될 수 있고, 후술하는 일부의 피쳐들은 집적회로 디바이스(200)의 다른 실시형태를 위해 교체 또는 제거될 수 있다.
도 2에서, 집적회로 디바이스(200)는 전면(204) 및 후면(206)을 가진 기판(202)을 포함한다. 도시된 실시형태에서, 기판(202)은 실리콘을 포함하는 반도체 기판이다. 대안으로서 또는 추가적으로, 기판(202)은, 게르마늄 및/또는 다이아몬드 등의 다른 기본 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, and/or GaInAsP를 포함하는 합금 반도체; 또는 그것들의 조합을 포함한다. 기판(202)은 SOI(semiconductor on insulator)가 될 수 있다. 기판(202)은 실리콘 게르마늄층 상의 실리콘층과 같은 상이한 타입의 다른 반도체층 위에 놓인 반도체층, 그레디언트 반도체층(gradient semiconductor layer), 및/또는 도핑 에피층(doped epi layer)을 포함할 수 있다. 도시된 실시형태에서, 기판(202)은 p 타입 기판이다. 기판(202)이 도핑되는 p 타입 불순물은 붕소, 갈륨, 인듐, 다른 적합한 p 타입 불순물, 또는 그것들의 조합을 포함한다. 도시된 집적회로 디바이스(200)는 p 타입 불순물 기판을 포함하기 때문에, 후술하는 도핑 구성(doping configuration)은 p 타입 도핑 기판과 일치하여 이해되어야 한다. 기판(202)은 대안으로서 n 타입 도핑 기판이 될 수 있고, 이 경우에, 후술하는 도핑 구성은 n 타입 도핑 기판과 일치하여 이해(예컨대, 반대의 도전성을 갖는 도핑 구성으로 이해)되어야 한다. 기판(202)이 도핑될 수 있는 n 타입 불순물은 인, 비소, 다른 적합한 n 타입 불순물, 또는 그것들의 조합을 포함한다. 기판(202)은 여러가지의 p 타입 도핑 영역 및/또는 n 타입 도핑 영역을 포함할 수 있다. 다양한 스텝과 기술에서 이온 주입 또는 확산 등의 프로세스를 사용하여 도핑이 구현될 수 있다.
기판(202) 상에 또는 그 내부에 형성되는 다양한 영역 및/또는 디바이스들을 독립(separate)[또는 분리(isolate)]시키기 위해, 기판(202)은 LOCOS(local oxidation of silicon) 및/또는 STI(shallow trench isolation) 등의 분리 피쳐(isolation feature)(208)를 포함한다. 예컨대, 분리 피쳐(208)는 센서 엘리먼트(210)를 인접한 센서 엘리먼트로부터 격리시킨다. 도시된 실시형태에서, 분리 피쳐(208)는 STI를 포함한다. 분리 피쳐(208)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(silicon oxynitride), 다른 적합한 물질, 또는 그것들의 조합을 포함한다. 분리 피쳐(208)는 적합한 모든 프로세스에 의해 형성된다. 일실시예에 따라, STI를 형성하는 단계는, 포토리소그래피 프로세스, 기판 내의 트렌치를 에칭하는 단계(건식 에칭, 습식 에칭, 또는 그것들의 조합 등을 사용함으로써), 및 트렌치에 하나 이상의 유전체 물질을 충전하는(filling) 단계(예컨대, CVD 프로세스를 사용함으로써)를 포함한다. 실시예에서, 충전된 트렌치는 실리콘 질화물 또는 실리콘 산화물로 충전된 서멀 옥사이드 라이너층(thermal oxide liner layer) 등의 멀티-레이어 구조를 가질 수 있다. 다른 실시예에서, 패드 산화물(pad oxide)을 성장시키는 단계, 패드 산화물 상에 LPCVD(low pressure chemical vapor deposition) 질화물층을 형성하는 단계, 포토레지스트 및 마스킹을 사용하여 패드 산화물과 질화물층 내에 STI 개구(opening)를 패터닝하는 단계, STI 개구에서 기판 내에 트렌치를 에칭하는 단계, 트렌치 인터페이스를 향상시키기 위해 서멀 옥사이드 트렌지 라이너(thermal oxide trench liner)를 선택적으로 성장시키는 단계, 트렌치에 산화물을 충전하는 단계, 에치 백(etch back) 및 평탄화(planarize)를 위해 CMP(chemical mechanical polishing) 프로세싱을 사용하는 단계, 및 질화물층을 제거하기 위해 질화물 스트리핑 프로세스(nitride stripping process)를 사용하는 단계 등의 프로세싱 시퀀스를 사용하여 STI 구조가 생성될 수 있다.
상기한 바와 같이, 집적회로 디바이스(200)는 센서 엘리먼트(또는 센서 픽셀)(210)를 포함한다. 센서 엘리먼트(210)는 기판(202)의 후면(206)을 향하여 디렉팅되는 입사 방사선(광)(212) 등의 방사선의 강도(밝기)를 검출한다. 입사 방사선은 가시광(visual light)이다. 대안으로서, 방서선(212)은 적외선(IR), 자외선(UV), 엑스레이, 마이크로웨이브, 다른 적합한 방서산 타입, 또는 그것들의 조합이다. 센서 엘리먼트(210)는 레드, 그린, 또는 블루의 광 파장 등의 특정 광 파장에 대응하도록 구성될 수 있다. 즉, 센서 엘리먼트(210)는 특정 파장의 광의 강도(밝기)를 검출하도록 구성될 수 있다. 도시된 실시형태에서, 센서 엘리먼트(210)는, 도 1에 도시된 픽셀 어레이와 같은 픽셀 어레이 내에 있을 수 있는 픽셀이다. 도시된 실시형태에서, 센서 엘리먼트(210)는 감광 영역(light-sensing region)[또는 포토센싱 영역(photo-sensing region)](214) 및 고정층(pinned layer)(216)을 포함하는 포토다이오드와 같은 포토디텍터를 포함한다. 감광 영역(또는 포토 센싱 영역)(214)은 특히 기판(202)의 전면(204)을 따라 기판(202) 내에 형성되는 n 타입 및/또는 p 타입 불순물을 가진 도핑 영역이다. 도시된 실시형태에서, 감광 영역(214)은 n 타입 도핑 영역이다. 감광 영역(214)은 확산 및/또는 이온 주입 등의 방법에 의해 형성된다. 고정층(216)은 기판(202)의 전면(204)에 배치되는 도핑층이다. 예컨대, 도시된 실시형태에서, 고정층(216)은 감광 영역의 도전 타입(conductivity type)과 반대의 도전 타입을 갖는 p 타입 주입층(implanted layer)이다. 센서 엘리먼트(210)는, 트랜스퍼 게이트(220)와 관련된 트랜스퍼 트랜지스터, 리셋 게이트(222)와 관련된 리셋 트랜지스터, 소스-폴로워 트랜지스터(미도시), 선택 트랜지스터(미도시), 다른 적합한 트랜지스터, 또는 그것들의 조합과 같은 다양한 트랜지스터를 더 포함한다. 감광 영역(214) 및 다양한 트랜지스터들(집합적으로 픽셀 회로라 할 수 있음)은 센서 엘리먼트(210)가 특정 광 파장의 강도를 검출할 수 있게 한다. 센서 엘리먼트(210)에 동작 환경을 제공하고 및/또는 센서 엘리먼트(210)와의 통신을 지원하기 위해, 추가 회로, 입력, 및/또는 출력이 센서 엘리먼트에 제공될 수 있다.
트랜스퍼 게이트(220) 및 리셋 게이트(222)는 기판(202)의 전면(204) 상에 배치된다. 소스/드레인 영역(224)과 감광 영역(214) 사이에 채널이 규정되도록 하기 위해, 기판(202)의 소스/드레인 영역(224)과 감광 영역(214) 사이에 트랜스퍼 게이트(220)가 배치된다. 2개의 소스/드레인 영역(224) 사이에 채널이 규정되도록 하기 위해, 기판(202)의 2개의 소스/드레인 영역(224) 사이에 리셋 게이트(222)가 배치된다. 도시된 실시형태에서, 소스/드레인 영역(224)은 N+ 소스/드레인 확산 영역이다. 소스/드레인 영역(224)은 플로팅 확산 영역(floating diffusion regions)으로 불릴 수 있다. 트랜스퍼 게이트(220) 및 리셋 게이트(222)는 게이트 유전체층과 게이트 전극을 구비한 게이트 스택(gate stack)을 포함한다. 게이트 유전체층은, 실리콘 산화물, 하이-k 유전체 물질, 다른 유전체 물질, 또는 그것들의 조합과 같은 유전체 물질을 포함한다. 하이 k 유전체 물질의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide), HfO2-Al2O3(hafnium dioxide-alumina) 합금, 다른 하이 k 유전체 물질, 또는 그것들의 조합을 포함한다. 게이트 전극은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 다른 도전성 물질, 또는 그것들의 조합을 포함하는 금속 및/또는 폴리실리콘을 포함한다. 게이트 스택은 예컨대 캐핑층(capping layers), 인터페이스층, 확산층, 장벽층(barrier layers), 또는 그것들의 조합같은 다수의 다른 층들을 포함할 수 있다. 트랜스퍼 게이트(220) 및 리셋 게이트(222)는 게이트 스택의 측벽 상에 배치되는 스페이서(spacers)를 포함할 수 있다. 스페이서는 실리콘 질화물, 실리콘 산화질화물, 다른 적합한 물질, 또는 그것들의 조합과 같은 유전체 물질을 포함한다. 스페이서는 실리콘 질화물층과 실리콘 산화물층을 포함하는 멀티층 구조와 같은 멀티층 구조를 포함할 수 있다. 트랜스퍼 게이트(220) 및 리셋 게이트(222)는 증착, 리소그래피 패터닝, 및 에칭 프로세스를 포함하는 적합한 프로세스에 의해 형성된다.
집적회로 디바이스(200)는 센서 엘리먼트(210) 위를 포함하는, 기판(202)의 전면(204) 위에 배치되는 MLI(multilayer interconnect)(230)를 더 포함한다. 조사되는 광에 적절하게 반응하도록 BSI 이미지 센서 디바이스의 다양한 콤포넌트들이 동작 가능하게 하기 위해, MLI(230)는 센서 엘리먼트(210) 등의 BSI 이미지 센서 디바이스의 다양한 콤포넌트들에 연결된다. MLI(230)는 라인(236)과 같은 수평 상호접속 및/또는 콘택트(232) 및/또는 비아(234)와 같은 수직 상호접속이 될 수 있는 다양한 도저성 피쳐들을 포함한다. 다양한 도전성 피쳐들(232, 234, 및 236)은 금속과 같은 도전성 물질을 포함한다. 실시예에서, 알루미늄, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 그것들의 조합을 포함하는 금속이 사용될 수 있다. 일부 실시형태에서, 다양한 도전성 피쳐들(232, 234, 및 236)은 알루미늄 상호접속이라 불릴 수 있다. 알루미늄 상호접속은 PVD(physical vapor deposition), CVD(chemical vapor deposition), 또는 그것들의 조합을 포함하는 프로세스에 의해 형성될 수 있다. 다양한 도전성 피쳐들(232, 234, 및 236)을 형성하는데 사용되는 다른 제조 기술은 수직 및 수평 상호접속을 형성하기 위한 도전성 물질을 패터닝하는 에칭 및 포토리소그래피 프로세싱을 포함할 수 있다. 금속 실리사이드를 형성하기 위한 서멀 어닐링(thermal annealing)과 같은 또 다른 제조 프로세스들이 MLI(230)을 형성하기 위해 구현될 수 있다. 멀티레이어 상호접속에 사용되는 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈룸 실리사이드, 티타늄 실리사이드, 백금 실리사이드, 에르븀 실리사이드(erbium silicide), 팔라듐 실리사이드, 또는 그것들의 조합을 포함할 수 있다. 대안으로서, 다양한 도전성 피쳐들(232, 234, 및 236)은 구리, 구리 합금, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 그것들의 조합을 포함하는 구리 멀티레이어 상호접속(copper multilayer interconnects)이 될 수 있다. 구리 상호접속은 PVD, CVD, 또는 그것들의 조합을 포함하는 프로세스에 의해 형성될 수 있다. MLI(230)는 도시된 도전성 피쳐들(232, 234, 및 236)의 개수, 물질, 사이즈, 및/또는 치수에 의해 한정되지 않고, 이에 따라 MLI(230)는 는 집적회로 디바이스(200)의 디자인 요구에 따라 임의의 개수, 물질, 사이즈, 및/또는 치수의 도전성 피쳐들을 포함할 수 있다.
MLI(230)의 다양한 도전성 피쳐들(232, 234, 및 236)은 ILD(interlayer dielectric 또는 inter-level dielectric)층(240) 내에 배치된다. ILD층(240)은 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물, TEOS(tetraethyl orthosilicate) 산화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silica glass), 탄소 도핑 실리콘 산화물(carbon doped silicon oxide), Black Diamond® (Applied Materials of Santa Clara, California), Xerogel, Aerogel, 비정질 불화탄소(amorphous fluorinated carbon), Parylene, BCB (bis-benzocyclobutenes), SiLK® (Dow Chemical, Midland, Michigan), 폴리이미드, 다른 적합한 물질, 또는 그것들의 조합을 포함할 수 있다. ILD층(240)은 멀티레이어 구조를 가질 수 있다. ILD층(240)은 스핀 온 코팅(spin-on coating), CVD, 스퍼터링, 또는 다른 적합한 프로세스를 포함하는 기술에 의해 형성될 수 있다. 실시예에서, MLI(230) 및 ILD(240)는 싱글 다마신 프로세스 또는 듀얼 다마신 프로세스 등의 다마신 프로세스를 포함하는 집적 프로세스에서 형성될 수 있다.
캐리어 웨이퍼(250)는 기판(202)의 전면(204) 위에 배치된다. 도시된 실시형태에서, 캐리어 웨이퍼(250)는 MLI(230)에 본딩된다. 캐리어 웨이퍼(250)는 실리콘을 포함한다. 대안으로서, 캐리어 웨이퍼(250)는 유리(glass)와 같은 다른 적합한 물질을 포함한다. 캐리어 웨이퍼(250)는 기판(202)의 전면(204) 상에 형성되는 다양한 피쳐들[센서 엘리먼트(210) 등]을 위해 보호(protection)을 제공할 수 있고, 또한 기판(202)의 후면(206)을 프로세싱하기 위한 기계적 강도 및 지지(support)를 제공할 수 있다.
선택적 도핑층(260)은 기판(202)의 후면(206)에 배치된다. 도핑층(260)은 주입 프로세스, 확산 프로세스, 어닐링 프로세스, 다른 적합한 프로세스, 또는 그것들의 조합에 의해 형성된다. 도시된 실시형태에서, 도핑층(260)은 붕소 등의 p 타입 불순물을 포함하고, P+ 도핑층이 될 수 있다. 도핑층(260)은 갈륨, 인듐, 다른 p 타입 불순물, 또는 그것들의 조합과 같은 다른 p 타입 불순물을 포함할 수 있다. 대안으로서, 도핑층(260)은 인, 비소, 다른 n 타입 불순물, 또는 그것들의 조합과 같은 n 타입 불순물을 포함할 수 있다. 도핑층(260)은 기판(202)의 후면(206)으로부터 기판(202)으로 확대되는 불순물 깊이(d)를 갖는다. 도핑층(260)의 불순물 깊이, 불순물 농도, 불순물 프로파일, 또는 그것들의 조합은 집적회로 디바이스(200)의 이미지 센서 디바이스에 의해 제공되는 이미지 품질을 향상시키기 위해 선택될 수 있다.
집적회로 디바이스(200)는 기판(202)의 후면(206) 상에 배치되는 피쳐들을 더 포함한다. 무반사 필름(270), 컬러 필터(290), 및 렌즈(295)는 기판(202)의 후면(206) 상에 배치된다. 도시된 실시형태에서, 무반사 필름(270)은 금속 산화물 무반사 라미네이트를 포함하고, 컬리 필터(290)와 기판(202)의 후면(206) 사이에 배치된다.
무반사 필름(270)은 기판(202)의 후면(206) 상의 포토다이오드 상에 적층되는 얇은 금속 산화물의 하나 이상의 합성층을 포함한다. 도 3은 본 발명의 다양한 양상에 의한 금속 산화물 무반사 라미네이트(300)의 개략적인 부분 단면도이다. 각 합성층(302, 303, 또는 304)은 2개 이상의 금속 산화물층을 포함하고, 예컨대 금속 산화물층(305 및 306)은 합성층(302)을 형성하고, 금속 산화물층(307 및 308)은 합성층(303)을 형성하고, 금속 산화물층(311, 312, 및 303)은 합성층(304)을 형성한다. 합성층 내의 적어도 하나의 금속 산화물층은 고에너지 밴드 갭 금속 산화물이다. 합성층 내의 적어도 하나의 금속 산화물층은 고굴절율 금속 산화물이다. 예컨대, 합성층(302)에서 금속 산화물층(305)은 고에너지 밴드 갭 금속 산화물이고, 금속 산화물층(306)은 고굴절율 금속 산화물이다. 2개 이상의 금속 산화물층을 구비한 합성층에서, 추가 금속 산화물층은, 고에너지 밴드 갭 금속 산화물이나 고굴절율 금속 산화물, 또는 에너지 밴드 갭과 굴절율에 관해서 중간 특성을 갖는 금속 산화물이 될 수 있다.
다양한 실시형태에 의하면, 고에너지 밴드 갭 금속 산화물은 약 1-20 옹스트롬 사이, 약 5-10 옹스트롬 사이, 또는 약 10 옹스트롬의 두께를 갖는다. 다양한 실시형태에 의하면, 고에너지 밴드 갭 금속 산화물은 알루미늄 산화물, 마그네슘 산화물, 칼슘 산화물, 하프늄 산화물, 지르코늄 산화물, 또는 이트륨 산화물이고, 비결정질(amorphous)이 될 수 있다. 다양한 실시형태에 의하면, 고굴절률 금속 산화물은 약 5-200 옹스트롬 사이, 약 20-100 옹스트롬 사이, 또는 약 50 옹스트롬의 두께를 갖는다. 일부 실시형태에서, 고에너지 밴드 갭 금속 산화물은 고굴절률 금속 산화물의 두께의 절반보다 작은 두께를 갖는다. 다양한 실시형태에 의하면, 고굴절률 금속 산화물은 지르코늄 산화물, 하프늄 산화물, 탄탈룸 산화물, 스트론튬 산화물, 티타늄 산화물, 란타넘 산화물(lanthanum oxide), 또는 바륨 산화물이고, 비결정질(amorphous)이 될 수 있다. 지르코늄 산화물 등의 일부 금속 산화물은 고에너지 밴드 갭과 고굴절률을 나타내고, 합성층 내에서의 타입에 따라 사용될 수 있지만, 단일 합성층 내에서 금속 산화물층은 상이한 굴절률을 갖는 상이한 물질이 된다. 일반적으로, 고에너지 밴드 갭 금속 산화물은 적어도 6 전자 볼트(electron volts)의 밴드 갭인 금속 산화물이다. 고굴절률 금속 산화물은 적어도 2.0의 굴절률을 갖는 금속 산화물이다. 밴드 갭 에너지와 굴절률의 특성에 추가하여, 형성되는 금속 산화물층은 압축응력을 갖는다. 압축응력은 후속 프로세싱 중에 그리고 디바이스의 사용 중에 접착력을 향상시킨다. 또한, 금속 산화물은 인접한 층과의 인터페이스에서 그리고 전체 금속 삼화물 무반사 라미네이트(300) 내에서 음전하(negative charge)를 갖는다. 음전하는, 화이트 픽셀(white pixel)(과도한 양의 전류 누설이 픽셀로부터 비정상적으로 높은 신호를 야기함)을 야기할 수 있는 암전류(이미지 센서 디바이스 상의 입사광이 없는 이미지 센서 디바이스 내에 흐르는 전류)를 감소시키는 금속 산화물 인터페이스에 또는 그 가까이에 증착층을 생성한다.
각 합성층은 기판의 후면에 가장 가까운 합성층을 제외하고 임의의 순서로 금속 산화물층을 포함할 수 있다. 기판의 후면에 가장 가까운 합성층, 예컨대 합성층(302)은 기판의 후면에 더 가까운 고에너지 밴드 갭 금속 산화물층 및 기판의 후면으로부터 더 먼 고굴절률 금속 산화물층을 갖는다. 다른 합성층들은 기판의 후면으로부터 더 먼 고에너지 밴드 갭 금속 산화물층 및 기판의 후면과 가장 가까운 고굴절률 금속 산화물층을 가질 수 있다. 일부 실시형태에서, 합성층들은, 고에너지 밴드 갭 금속 산화물층이 되는 기판의 후면에 가장 가까운 금속 산화물층을 가진 인접한 층들 사이에서의 굴절률에 있어서의 변화를 최대화하는 방식으로 적층된다.
합성층들은 적어도 100 옹스트롬 내지 약 1000 옹스트롬까지의 전체 두께에 도달할 때까지 몇번이고 적층될 수 있다. 일부 실시형태에서, 합성층들은 약 300 내지 약 800 옹스트롬 사이의 결합 두께를 갖는다. 스태킹(stacking)은 동일 또는 상이한 합성층들을 포함할 수 있다. 예컨대, 합성층들(302 및 303)은 동일할 수 있지만 합성층(304)은 합성층(302 및 303)과 상이하다. 상이한 합성층들에서의 금속 산화물층의 두께뿐만 아니라 금속 산화물층의 성분(composition)이 변경될 수 있다. 금속 산화물 무반사 라미네이트는 금속 산화물 무반사 라미네이트의 전체 두께와 각 층의 두께에 따라 수십 또는 수백개의 합성층들을 포함할 수 있다. 도 3은 도면 내에 단지 몇개의 합성층들이 있는 것을 예시하기 위해 금속 산화물 무반사 라미네이트(300) 내에서 브레이크(break)를 포함한다.
부착 산화물층(adhesion oxide layer)(301)은 기판의 후면에 부착된다. 부착 산화물은 노(furnace)를 사용하는 것과 같은 서멀 프로세스를 사용하여 성장되거나 플라즈마 프로세스를 사용하여 증착되는 실리콘 산화물이다. 부착 산화물은 50 옹스트롬 이하이다. 버퍼층(314)은 금속 산화물 무반사 라미네이트(300)와 금속 산화물 무반사 라미네이트 상의 후속 층들 사이에서 사용될 수 있다. 버퍼층은 실리콘 산화물층이 될 수 있다.
도 2를 다시 참조하면, 컬러 필터(290)는 무반사 필름(270) 상에 증착되고, 센서 엘리먼트(210)의 감광 영역(214)에 맞추어 조정된다(aligned). 컬러 필터(290)는 소정 파장의 광을 전송(transmit)하도록 디자인된다. 예컨대, 컬러 필터(290)는 레드 파장, 그린 파장, 또는 블루 파장의 가시광을 센서 엘리먼트(210)로 전송할 수 있다. 컬러 필터(290)는 적합한 모든 물질을 포함한다. 실시예에서, 컬러 필터(290)는 특정 주파수 밴드(예컨대, 광의 소망하는 파장)를 필터링하기 위한 다이 기반(dye-based)[또는 피그먼트 기반(pigment-based)] 폴리머를 포함한다. 대안으로서, 컬러 필터(290)는 컬러 색소(pigments)를 갖는 수지 또는 다른 유기물 기반 물질을 포함한다.
기판(202)의 후면(206) 상에, 특히 컬러 필터(290) 상에 증착되는 렌즈(295)도 센서 엘리먼트(210)의 감광 영역(214)에 맞추어 조정된다. 렌즈(295)가 센서 엘리먼트(210)의 감광 영역(214) 상의 입사 방사선(212)을 포커싱하도록 하기 위해, 렌즈(295)는 센서 엘리먼트(210) 및 컬러 필터(290)에 대하여 다양한 위치 배열(positional arrangements)이 될 수 있다. 렌즈(295)는 적합한 모든 물질을 포함하고, 렌즈와 센서 엘리먼트(210) 사이의 거리 및/또는 렌즈를 위해 사용되는 물질의 굴절률에 따라 다양한 형상 및 사이즈를 가질 수 있다. 대안으로서, 무반사 필름(270)과 컬러 필터(290) 사이에 렌즈(295)가 배치되도록 하기 위해, 컬리 필터층(290)과 렌즈층(295)의 위치가 반전될 수 있다. 일부 실시형태에서, 집적회로 디바이스(200)는 렌즈층 사이에 증착되는 컬러 필터층을 갖는다.
동작시에, 집적회로 디바이스(200)는 기판(202)의 후면(206)을 향하여 이동하는 방사선(212)을 수신하도록 디자인된다. 렌즈(295)는 입사 방사선(212)을 컬러 필터(290)로 디렉팅한다. 이어서, 광은 컬러 필터(290)로부터 무반사 필름(270)을 통과하여 기판(202)과 대응 센서 엘리먼트(210), 특히 감광 영역(214)으로 이동한다. 기판(202)의 전면(204) 위에 놓인 금속 피쳐들[예컨대, MLI(230)의 도전성 피쳐들(232, 234, 및 236)] 및/또는 다양한 디바이스 피쳐들(예컨대, 게이트 전극)에 의해 광이 차단되지 않기 때문에, 컬러 필터(290) 및 센서 엘리먼트(210)를 통과한 광이 최대화될 수 있다. 소망하는 파장의 광(예컨대, 레드, 그린, 및 블루 광)이 센서 엘리먼트(210)의 감광 영역(214) 상에 입사된다. 광에 노출되면, 트랜스퍼 게이트(220)와 관련된 트랜스퍼 트랜지스터가 "오프" 상태인 한, 센서 엘리먼트(210)의 감광 영역(214)은 전자를 생산 및 축적(수집)한다. 트랜스퍼 게이트(220)가 "온" 상태이면, 축적된 전자(전하)는 소스/드레인 영역(플로팅 확산 영역)(224)으로 전달될 수 있다. 소스 폴로워 트랜지스터(미도시)는 전하를 전압 신호로 변환할 수 있다. 전하 트랜스퍼(transfer) 이전에, 소스/드레인 영역(224)은, 리셋 게이트(222)와 관련된 리셋 트랜지스터를 턴 온함으로써 소정 전압으로 세팅될 수 있다. 실시예에서, 감광 영역(214)이 피닝 전압(pinning voltage)(VPIN)에서 완전히 열화되고(depleted), 감광 영역(214)이 완전히 열화되는 경우에 센서 엘리먼트(210)의 전위(potential)가 상수값(constant value), VPIN으로 고정되도록 하기 위해, 고정층(216) 및 도핑층(260)은 동일 전위를 가질 수 있다.
도 4a 및 도 4b는 본 발명의 다양한 양상에 의한 이미지 센서 디바이스를 포함하는 집적회로 디바이스의 제조 방법(400)의 플로우 차트이다. 도 4a에서, 방법(400)은 전면과 후면 또는 제1 표면과 제2 표면을 갖는 기판이 제공되는 블록(410)에서 시작한다. 다양한 실시형태에서, 전면은 제2 표면이고, 후면은 제1 표면이다. 기판(202)은, 실리콘을 포함하는 반도체 기판이고, 실리콘 게르마늄층 상의 실리콘층과 같은 상이한 타입의 다른 반도체층 위에 놓인 반도체층, 그레디언트 반도체층(gradient semiconductor layer), 및/또는 도핑 에피층(doped epi layer)을 포함할 수 있다. 일부 실시형태에서, 기판은 붕소, 갈륨, 인듐, 다른 적합한 p 타입 불순물, 또는 그것들의 조합으로 도핑된 p 타입 기판이다.
블록(420)에서, 대부분의 반도체 프로세싱이 일어나는 곳이 일반적으로 전면인 기판의 하나의 표면에 감광 영역이 형성된다. 금속 상호접속 구조와 같은 이미지 센서 디바이스 및 감광 영역에 추가하여 트랜지스터와 같은 다른 디바이스들의 다양한 부분들이 전면에 형성된다. 기판은 이미지 센서 디바이스 형성 이후에 후면으로부터 시닝된다(thinned).
선택적 블록(430)에서, 기판의 후면에 도핑층이 형성된다. 실시예에서, 도핑층을 형성하는 단계는, 기판의 후면에 불순물을 주입하기 위한 이온 주입 프로세스를 수행하는 단계, 주입된 불순물을 활성화시키기 위해 레이저 어닐링 프로세스 등의 어닐링 프로세스를 수행하는 단계, 및 후면을 연마(polishing)하는 단계를 포함한다.
블록(440)에서, 기판의 후면상에 금속 산화물 무반사 라미네이트가 증착된다.
도 4b는 다양한 실시형태에 의한 도 4a에서의 블록(440)의 동작의 상세한 플로우(flow)를 제공한다. 각 합성층 내의 각 금속 산화물층과 각 합성층을 위한 멀티플 동작에서 금속 산화물 무반사 라미네이트가 증착된다. 각 금속 산화물층의 증착은 금속 산화물층과 합성층들의 소망하는 전체 두께와 수에 도달할 때까지 공지의 다양한 CVD 프로세스를 사용하여 여러번 반복하여 수행된다. CVD 프로세스는 PECVD(plasma enhanced chemical vapor deposition), LPCVD(low pressure chemical vapor deposition), ALD(atomic layer deposition)가 될 수 있다.
일부 실시형태에서, 금속 산화물 무반사 라미네이트의 금속 산화물층은 ALD 방법에 의해 형성된다. ALD 방법은 가스 페이즈 케미컬 프로세스(gas phase chemical process)의 순차적 사용에 기초한다. 대부분의 ALD 반응은 통상적으로 전구체(precursor)라 불리는 2개의 화학 물질을 사용한다. 이들 전구체는 순차적 방식에서 서피스 원 앳 어 타임(surface one-at-a-time)으로 반응한다. 제1 동작에서, 표면 상에 흡수되는 제1 전구체로 표면이 노출된다. 이어서, 제1 전구체 가스는 일반적으로 진공 흡입(vacuum suction)과 질소 등의 퍼지 가스를 선택적으로 추가함으로써 반응 챔버로부터 제거된다(purged). 이어서, 표면 상에 흡수되는 제1 전구체에 반응하는 제2 전구체에 표면이 노출된다. 반응은 반응 생성물(reaction product)의 단층(monolayer) 또는 준단층(quasi-monolayer)을 생성한다. 반응 챔버는 표면 상에서 약 1 옹스트롬과 약 5 옹스트롬 두께 사이의 금속 산화물 반응 생성물의 얇은 층을 남기고 제2 전구체가 다시 제거된다. 기판 표면에 전구체를 반복적으로 노출시킴으로써 금속 산화물이 증착된다. ALD 방법은 균일한 두께의 금속 산화물층에 고품질을 제공한다. 다른 반응 챔버로 기판을 이동하지 않고 전구체 가스들 중 적어도 하나를 변경함으로써 기판 상에 후속 금속 산화물층이 증착될 수 있다. 따라서, 전체 금속 산화물 무반사 라미네이트는 하나의 ALD 챔버 내에서 증착될 수 있다.
전구체 사이에서 반응을 활성화시키기 위해 라디오 주파수(RF: radio frequency) 플라즈마를 사용하는 단계를 포함하는 ALD 방법의 변형이 PEALD(Plasma Enhanced ALD)이다. 전구체는 가스 상태에서는 반응하지 않기 때문에, 제거 동작(purge operations)이 생략될 수 있고, 이에 따라 각 단층 또는 준단층을 위한 더 빠른 사이클 타임 및 더 양호한 전체 처리량(throughput)이 얻어진다. 열적 활성화 반응을 사용하는 ALD 방법에 비해, PEALD 중에 기판 온도는 더 낮다. 서멀 버짓(thermal budget)이 낮은 경우에 디바이스 제조의 마지막을 향하여 금속 산화물 무반사 라미네이트 증착이 발생하기 때문에, 열적 활성화 반응의 사용은 서멀 버짓에 의해 제한될 수 있다. 다양한 전구체 가스들은, 상업적으로 이용 가능하고, ALD 방법을 사용하여 금속 산화물을 증착하기 위해 생성된다.
도 4b의 블록(441)에서, 제1 고에너지 밴드 갭 금속 산화물의 단층 또는 준단층이 기판의 후면 상에 증착된다. 제1 합성층의 제1 금속 산화물층을 위해 규정되는 전체 두께에 따라, 블록(441)은 규정된 두께를 얻기 위해 필요에 따라 반복될 수 있다. 플라즈마 활성화 반응 또는 열적 활성화 반응을 포함할 수 있는 ALD를 사용하여 단층 또는 준단층이 증착될 수 있다.
선택적 블록(442)에서, 금속 산화물의 단층 또는 준단층은 블록(441)의 제1 고에너지 밴드 갭 금속 산화물 상에 증착된다. 블록(442)에서 증착되는 금속 산화물은 블록(441)의 제1 고에너지 밴드 갭 금속 산화물과 상이한 물질이다. 블록(442)도 금속 산화물의 소망하는 두께를 얻기 위해 필요에 따라 반복될 수 있다.
블록(443)에서, 제1 고굴절률 금속 산화물의 단층 또는 준단층이 증착된다. 블록(443)에서 증착되는 단층 또는 준단층은 소망하는 두께가 얻어질 때까지 루프(451)를 사용하여 블록(443)을 반복함으로써 적층된다. 일부 실시형태에서, 수십 또는 수백개의 증착 사이클이 사용된다.
블록(441, 442, 및 443)은 2개의 금속 산화물층[블록(441 및 443)] 또는 3개의 금속 산화물층[블록(441, 442, 및 443)]을 가진 제1 합성층을 형성한다. 3개보다 많은 금속 산화물층이 1개의 합성층에 사용되면, 더 많은 증착 블록이 삽입된다. 전체 합성층이 반복되는 블록(441)로의 루프(452)를 따름으로써 합성층이 반복적으로 적층될 수 있다. 일부 실시형태에서, 합성층 증착은 동일한 동작으로 반복된다. 다른 실시형태에서, 합성층은 개별 금속층 내에 사잉한 두께로 반복된다.
블록(444)에서, 제2 고에너지 밴드 갭 금속 산화물의 단층 또는 준단층이 기판의 후면 상에 증착된다. 블록(444)은 소망하는 두께를 얻기 위해 필요에 따라 반복될 수 있다.
선택적 블록(445)에서, 금속 산화물의 단층 또는 준단층은 블록(444)의 제1 고에너지 밴드 갭 금속 산화물 상에 증착된다. 블록(445)에서 증착되는 금속 산화물은 블록(444)의 제1 고에너지 밴드 갭 금속 산화물과 상이한 물질이다. 블록(445)도 금속 산화물의 규정된 두께를 얻기 위해 필요에 따라 반복될 수 있다.
블록(446)에서, 제2 고굴절률 금속 산화물의 단층 또는 준단층이 증착된다. 블록(446)에서 증착되는 단층 또는 준단층은 규정된 두께가 얻어질 때까지 루프(453)를 사용하여 블록(446)을 반복함으로써 적층된다. 일부 실시형태에서, 수십 또는 수백개의 증착 사이클이 사용된다. 도 4b는 제2 고굴절률 금속 산화물 전에 제2 고에너지 밴드 갭 금속 산화물이 증착되는 것을 나타내지만, 블록(444, 445, 446)이 임의의 특정 순서로 발생할 필요는 없다.
블록(444, 445, 및 446)은 2개의 금속 산화물층[블록(444 및 446)] 또는 3개의 금속 산화물층[블록(444, 445, 및 446)]을 가진 제2 합성층을 형성한다. 제2 합성층은 블록(441, 442, 및 443)의 합성층과 상이하다. 일부 실시형태에서, 제2 합성층은 제1 합성층과 상이한 물질을 포함한다. 일부 실시형태에서, 제2 합성층은 제1 합성층과 적어도 하나의 상이한 두께를 포함한다. 일부 실시형태에서, 제2 합성층은 제1 합성층과 상이한 순서의 층들을 포함한다. 제2 합성층은 전체 제2 합성층이 반복되는 블록(444)로의 루프(454)를 따름으로써 반복적으로 적층될 수 있다. 또한, 루프(455)는 제1 합성층 및 제2 합성층을 반복하는데 사용될 수 있다.
본 발명은 방법 및 디바이스의 다수의 상이한 실시형태를 제공한다. 예컨대, 이미지 센서 디바이스의 형성 방법은 실리콘 기판의 표면에서의 감광 영역 및 그 위에 패터닝된 금속층을 형성하는 단계를 포함한다. 그 이후에, 상기 방법은 기판의 제1 표면 상에 금속 산화물 무반사 라미네이트를 증착하는 단계를 포함한다.
반도체 디바이스의 실시형태는, 제1 표면 및 상기 제1 표면에 반대인 제2 표면을 구비한 반도체 기판, 상기 반도체 기판의 제1 표면 상의 금속 산화물 무반사 라미네이트, 상기 반도체의 상기 제2 표면 상의 상호접속 구조, 상기 금속 산화물 무반사 라미네이트와 상기 상호접속 구조 사이의 상기 반도체 기판 내의 복수의 포토다이오드, 및 상기 복수의 포토다이오드 중 하나 이상에 대응하는 상기 금속 산화물 무반사 라미네이트 상의 렌즈를 포함한다. 금속 산화물 무반사 라미네이트는 고에너지 밴드 갭 금속 산화물 및 고굴절률 금속 산화물을 포함하는 적어도 하나의 금속 산화물쌍을 포함한다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 삭제
  2. 반도체 디바이스에 있어서,
    제1 표면 및 상기 제1 표면의 반대측에 있는 제2 표면을 구비한 반도체 기판;
    상기 반도체 기판의 상기 제1 표면 위의 금속 산화물 무반사 라미네이트;
    상기 반도체 기판의 상기 제2 표면 상의 상호접속 구조;
    상기 금속 산화물 무반사 라미네이트와 상기 상호접속 구조 사이의 상기 반도체 기판 내의 복수의 포토다이오드들; 및
    상기 복수의 포토다이오드들 중 하나 이상에 대응하는 상기 금속 산화물 무반사 라미네이트 위의 렌즈를 포함하고,
    상기 금속 산화물 무반사 라미네이트는 고에너지 밴드 갭 금속 산화물과 고굴절률 금속 산화물을 포함하는 적어도 하나의 금속 산화물 쌍을 포함하며,
    상기 복수의 포토다이오드들과 상기 금속 산화물 무반사 라미네이트 사이의 p 타입 불순물층;
    상기 p 타입 불순물층과 상기 금속 산화물 무반사 라미네이트 사이의 버퍼 산화물층; 및
    상기 금속 산화물 무반사 라미네이트 위의 버퍼층을 더 포함하는, 반도체 디바이스.
  3. 반도체 디바이스에 있어서,
    제1 표면 및 상기 제1 표면의 반대측에 있는 제2 표면을 구비한 반도체 기판;
    상기 반도체 기판의 상기 제1 표면 위의 금속 산화물 무반사 라미네이트;
    상기 반도체 기판의 상기 제2 표면 상의 상호접속 구조;
    상기 금속 산화물 무반사 라미네이트와 상기 상호접속 구조 사이의 상기 반도체 기판 내의 복수의 포토다이오드들; 및
    상기 복수의 포토다이오드들 중 하나 이상에 대응하는 상기 금속 산화물 무반사 라미네이트 위의 렌즈를 포함하고,
    상기 금속 산화물 무반사 라미네이트는 고에너지 밴드 갭 금속 산화물과 고굴절률 금속 산화물을 포함하는 적어도 하나의 금속 산화물 쌍을 포함하며,
    상기 적어도 하나의 금속 산화물 쌍 내의 상기 고에너지 밴드 갭 금속 산화물은 상기 반도체 기판의 상기 제1 표면에 가장 가까운 것인, 반도체 디바이스.
  4. 반도체 디바이스에 있어서,
    제1 표면 및 상기 제1 표면의 반대측에 있는 제2 표면을 구비한 반도체 기판;
    상기 반도체 기판의 상기 제1 표면 위의 금속 산화물 무반사 라미네이트;
    상기 반도체 기판의 상기 제2 표면 상의 상호접속 구조;
    상기 금속 산화물 무반사 라미네이트와 상기 상호접속 구조 사이의 상기 반도체 기판 내의 복수의 포토다이오드들; 및
    상기 복수의 포토다이오드들 중 하나 이상에 대응하는 상기 금속 산화물 무반사 라미네이트 위의 렌즈를 포함하고,
    상기 금속 산화물 무반사 라미네이트는 고에너지 밴드 갭 금속 산화물과 고굴절률 금속 산화물을 포함하는 적어도 하나의 금속 산화물 쌍을 포함하며,
    상기 고에너지 밴드 갭 금속 산화물은 상기 고굴절률 금속 산화물의 두께의 절반보다 작은 두께를 갖는 것인, 반도체 디바이스.
  5. 반도체 디바이스에 있어서,
    제1 표면 및 상기 제1 표면의 반대측에 있는 제2 표면을 구비한 반도체 기판;
    상기 반도체 기판의 상기 제1 표면 위의 금속 산화물 무반사 라미네이트;
    상기 반도체 기판의 상기 제2 표면 상의 상호접속 구조;
    상기 금속 산화물 무반사 라미네이트와 상기 상호접속 구조 사이의 상기 반도체 기판 내의 복수의 포토다이오드들; 및
    상기 복수의 포토다이오드들 중 하나 이상에 대응하는 상기 금속 산화물 무반사 라미네이트 위의 렌즈를 포함하고,
    상기 금속 산화물 무반사 라미네이트는 고에너지 밴드 갭 금속 산화물과 고굴절률 금속 산화물을 포함하는 적어도 하나의 금속 산화물 쌍을 포함하며,
    상기 적어도 하나의 금속 산화물 쌍은 금속 산화물 쌍들을 포함하고, 상기 금속 산화물 쌍들 각각은 상이한 고에너지 밴드 갭 금속 산화물들 또는 고굴절률 금속 산화물들을 갖는 것인, 반도체 디바이스.
  6. 삭제
  7. 제1 표면 및 제2 표면을 구비한 기판을 제공하는 단계로서, 상기 제1 표면은 상기 제2 표면의 반대측에 있는 것인, 상기 기판을 제공하는 단계;
    상기 기판의 상기 제2 표면 내에 감광 영역을 형성하는 단계; 및
    상기 기판의 상기 제1 표면 상에 금속 산화물 무반사 라미네이트를 증착하는 단계를 포함하며,
    상기 금속 산화물 무반사 라미네이트를 증착하는 단계는,
    고에너지 밴드 갭 금속 산화물의 단층(monolayer) 또는 준단층(quasi-monolayer)을 증착하는 단계; 및
    고굴절률 금속 산화물의 단층 또는 준단층을 증착하는 단계를 포함하는 것인, 방법.
  8. 제7항에 있어서,
    상기 고굴절률 금속 산화물의 상기 단층 또는 상기 준단층을 증착하기 전에 상기 고에너지 밴드 갭 금속 산화물의 상기 단층 또는 상기 준단층을 증착하는 것을 반복하는 단계를 더 포함하는, 방법.
  9. 제1 표면 및 제2 표면을 구비한 기판을 제공하는 단계로서, 상기 제1 표면은 상기 제2 표면의 반대측에 있는 것인, 상기 기판을 제공하는 단계;
    상기 기판의 상기 제2 표면 내에 감광 영역을 형성하는 단계; 및
    상기 기판의 상기 제1 표면 상에 금속 산화물 무반사 라미네이트를 증착하는 단계를 포함하며,
    상기 금속 산화물 무반사 라미네이트를 증착하는 단계는,
    제1 두께를 달성하기 위해 제1 고에너지 밴드 갭 금속 산화물의 단층 또는 준단층을 반복적으로 증착하는 단계; 및
    제2 두께를 달성하기 위해 제1 고굴절률 금속 산화물의 단층 또는 준단층을 반복적으로 증착하는 단계를 포함하는 것인, 방법.
  10. 반도체 디바이스에 있어서,
    제1 표면 및 상기 제1 표면의 반대측에 있는 제2 표면을 구비한 반도체 기판;
    상기 반도체 기판의 상기 제1 표면 위의 금속 산화물 무반사 라미네이트;
    상기 반도체 기판의 상기 제2 표면 상의 상호접속 구조;
    상기 금속 산화물 무반사 라미네이트와 상기 상호접속 구조 사이의 상기 반도체 기판 내의 복수의 포토다이오드들; 및
    상기 복수의 포토다이오드들 중 하나 이상에 대응하는 상기 금속 산화물 무반사 라미네이트 위의 렌즈를 포함하고,
    상기 금속 산화물 무반사 라미네이트는 적어도 하나의 금속 산화물 합성물을 포함하고, 각각의 금속 산화물 합성물은 상이한 에너지 밴드 갭 및 굴절률 특성을 갖는 2개 이상의 금속 산화물층들을 포함하고,
    상기 2개 이상의 금속 산화물층들은 비결정질(amorphous)인 것인, 반도체 디바이스.
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