KR100741877B1 - 씨모스 이미지 센서 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 선택적 에피택시 성장(SEG: Selective Epitaxial Growth)에 의해 암전류를 감소시킨 씨모스 이미지 센서 및 이의 제조 방법에 관한 것으로, 본 발명의 씨모스 이미지 센서의 제조 방법은 소자 격리 영역과 액티브 영역이 정의된 반도체 기판을 준비하는 단계와, 상기 반도체 기판 상에 게이트 산화막 및 게이트 실리콘을 포함하는 게이트 패턴을 형성하는 단계와, 상기 액티브 영역 중 소정 부위에 n형 불순물 이온을 주입하여, 포토 다이오드 영역을 형성하는 단계와, 상기 게이트 패턴 측부에 스페이서를 형성하는 단계와, 상기 포토 다이오드 영역 표면에 p형 불순물 영역을 형성하는 단계와, 상기 소자 격리 영역과 스페이서를 제외한 나머지 반도체 기판 표면 및 상기 게이트 패턴 상부에 선택적 에피탁시 성장(SEG: Selective Epitaxial Growth)시키는 단계와, 상기 포토 다이오드 영역을 가리는 마스크를 이용하여, 상기 상기 에피층 하부에 위치한 상기 반도체 기판에 n+형 이온주입을 하여 소스/드레인 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
선택적 에피택시 성장(SEG: Selective Epitaxial Growth), 이미지 센서, 암전류
Description
도 1은 일반적인 4T형 CMOS 이미지 센서의 등가 회로도
도 2는 일반적인 4T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도
도 3a 내지 3f은 종래 기술에 의한 씨모스 이미지 센서의 제조 방법을 나타낸 공정 단면도
도 4a 내지 4g는 본 발명에 의한 씨모스 이미지 센서의 제조 방법을 나타낸 공정 단면도
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 110 : 소자 격리막
120 : 제 1 웰 영역 130 : 게이트 절연막
135, 140 : 게이트 폴리 160 : 제 2형 LDD 영역
170 : PDN 영역 180 : 스페이서
210 : PDP 영역 220 : SEG막
230 : 포토 레지스트
본 발명은 이미지 센서에 관한 것으로 특히, 선택적 에피택시 성장(SEG: Selective Epitaxial Growth)에 의해 암전류를 감소시킨 씨모스 이미지 센서 및 이의 제조 방법에 관한 것이다.
일반적으로, 이미지 센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중에서 전하결합소자(CCD : charge coupled device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이다.
한편, 씨모스 이미지센서는 제어회로(control circuit) 및 신호 처리 회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소 수 만큼의 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채용하는 소자이다.
CCD(charge coupled device)는 구동 방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝 수가 많아서 공정이 복잡하고 시그날 프로세싱 회로를 CCD 칩내에 구현 할 수 없어 원칩(One Chip)화가 곤란하다는 등의 여러 단점이 있는 바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지센서의 개발이 많이 연구되고 있다.
상기 CMOS 이미지센서는 단위 화소(Pixel) 내에 포토다이오드와 모스 트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고 마스크 수도 20개 정도로 30～40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지센서로 각광을 받고 있으며, DSC(Digital Still Camera), PC 카메라, 모빌카메라 등의 많은 응용부분에 사용되고 있다.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다. 상기 4T형 CMOS 이미지 센서의 단위화소에 대한 레이아웃(lay-out)을 살펴보면 다음과 같다.
이하, 첨부된 도면을 참조하여 종래의 4T형 씨모스 이미지 센서를 설명하면 다음과 같다.
도 1은 종래의 4T형 씨모스(CMOS) 이미지 센서를 나타낸 레이아웃도며, 도 2는 일반적인 4T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도이다.
도 1 및 도 2에 도시된 바와 같이, 씨모스 이미지 센서의 단위 화소는 광전 변환부로서의 포토 다이오드(photo diode)(P)(10)와, 4개의 트랜지스터들(Select Tr, Access Tr, Reset Tr, Transfer Tr)을 포함하여 구성된다.
여기서, 상기 4개의 트랜지스터들의 각각은 전송 트랜지스터(Tx)(20), 리셋 트랜지스터(Rx)(30), 드라이브 트랜지스터(Dx)(40) 및 셀렉트 트랜지스터(Sx)(50)이다. 그리고, 상기 각 단위 화소의 출력단이 되는 셀렉트 트랜지스터(Sx)(50)의 드레인단에는 로드 트랜지스터(미도시)가 전기적으로 연결된다.
한편, 미설명된 부호 FD(60)는 플로팅 확산(Floating Diffusion) 영역이며, 이러한 부위는 액티브 영역을 나타낸다.
이러한 일반적인 씨모스 이미지 센서(CMOS IMAGE SENSOR)의 구조는 아래와 같이 표현이 된다. 반도체 에피층에 열과 행으로 정렬된 밀집된 다수의 화소로 구성된 이미지 센서는, 외부에서부터 빛을 감지해서 광전자를 생성하는 포토 다이오드(P), 포토 다이오드로부터 생성된 전하를 전달하는 플로팅 확산영역, 포토 다이오드와 플로팅 확산 영역 사이에서 포토 다이오드(P)로부터 생성된 전하를 플로팅 확산영역으로 전달하는 트랜스퍼 트랜지스터(A) 등을 포함하고 있다.
동작의 순서를 간단히 설명하면 다음과 같다.
먼저, 리셋 트랜지스터(Reset TR(B))가 온(ON) 되면서 출력 플로팅 확산 노드 포텐셜(output floating diffusion node potential)이 전원 전압(VDD)가 된다. 이때 참조 값(reference value)을 감지(detection)하게 된다.
이어, 이미지 센서 외부에서 수광부인 포토다이오드(P)에 빛이 입사하게 되면 이에 비례하여 EHP(Electron-Hole Pair)가 생성된다.
이어, 포토 다이오드(P)에서 생성된 신호전하에 의하여 트랜스퍼 트랜지스터(Transfer TR)(A)의 소오스 노드(source node)의 포텐셜(potential)이 생성된 신호전하의 양에 비례하게 변화한다.
이어, 트랜스퍼 트랜지스터(Transfer TR)(A)가 온(ON)이 되면 축적된 신호 전하는 플로팅 확산영역으로 전달되게 되며 전달된 신호 전하량에 비례하게 출력 플로팅 확산 노드(Output Floating Diffusion node)의 포텐셜이 변하며 동시에 선택 트랜지스터(C)의 게이트 바이어스(gate bias)가 변화하게 된다. 이는 결국 구동 트랜지스터(C)의 소오스 포텐셜(source potential)의 변화를 초래하게 된다.
이어, 이 때, 구동 트랜지스터(ACCESS TR)(D)이 온(ON) 스테이트(온 state)가 되면 칼럼(Column) 쪽으로 데이터(Data)가 리드아웃(Readout)되게 된다.
이어, 리셋 트랜지스터(Reset TR)(B)가 온(ON)되면서 출력 플로팅 확산 노드포텐셜(Output Floating Diffusion Node Potential)이 VDD가 된다. 이러한 과정이 반복되게 된다.
위에서 설명한 각각의 포토 다이오드의 상부에는 적색(RED)/녹색(GREEN)/ 청색(BLUE) 신호를 각각 나누어서 받기 위해서 색깔별로 컬러 필터 어레이(Color Filter Array)가 형성되고 보다 많은 빛을 받아들이기 위해서 마이크로렌즈가 수광부 최상단에 형성된다. 이러한 각 채널의 신호는 복수의 메탈 라인으로 수광부 외부에 만들어진 이미지 처리회로와 연결되고 신호처리 과정을 거쳐서 하나의 상으로 재조합 된다. 최근 반도체 기술의 발전과 더불어 0.18㎛, 0.13㎛ 기술이 개발됨에 따라 픽셀의 크기가 더욱 감소하는 추세이다. 암전류(Dark Current) 란 입사 광신호가 없는 상태에서도 포토 다이오드에서 플로팅 확산영역으로 이동하는 전자에 기인하는 것으로, 이러한 암전류는 주로 액티브 영역과 필드 영역사이의 경계부분에 존재하는 각종 결함들(Line Defect, Point Defect,등)이나 액티브 영역의 포토 다이오드 표면에 노출된 실리콘 댕글링 본드(dangling bond)에서 비롯된다고 보고 되고 있으며, 이러한 미세한 격자구조의 결함이 전자를 포획하는 트랩으로 작용하여 야기된 암전류는 저조도에서는 장시간 노출에 의한 핫 픽셀(Hot Pixel)이나 암전류(Dark Noise) 레벨 불균일성(Level Ununiformity)같은 심각한 문제를 야기 할 수도 있다. 과거에는 이러한 암전류를 감소시키기 위해서 액티브 영역과 필드 영역의 에지 부분에 채널스톱 이온 주입을 하거나 댕글링 본드에 의한 트랩을 감소시키기 위해서 H2 어닐링을 하기도 하고 포토 다이오드를 실리콘 표면(Surface) 아래로 형성하는 매몰형(Buried Type) 포토 다이오드를 사용하기도 한다.
이하, 도며을 참조하여 종래의 씨모스 이미지 센서의 제조 방법에 대해 살펴본다.
도 3a 내지 3f은 종래 기술에 의한 씨모스 이미지 센서의 제조 방법을 나타낸 공정 단면도이다.
그림 3a는 에피층(epitaxial layer)으로 형성된 반도체 기판(1) 위에 소자 격리막(STI:shallow trench isolation)(5)을 형성한다.
이어, 상기 소자 격리막(5)을 제외한 나머지 반도체 기판(1) 중 포토 다이오드가 형성될 부분을 제외한 나머지 부위에 정의된 액티브 영역에 p형 불순물을 주입하여 p-웰(6)을 형성한다.
이어, 상기 반도체 기판(1) 상에 산화막 및 게이트 폴리층을 차례로 증착한 후, 이를 동일 폭을 갖도록 식각하여 게이트 산화막(7) 및 게이트 폴리(20, 30)층이 적층된 게이트 패턴을 형성한다.
이어, 상기 반도체 기판(1) 상에 포토 다이오드 및 인접한 전송 트랜지스터가 형성될 부분을 가리도록 제 1 감광막(21)을 형성한 후, 상기 제 1 감광막(21)을 마스크로 이용하여, n형 불순물 이온을 주입하여 n-LDD 영역(8)을 형성한다.
도 3b와 같이, 포토 다이오드가 형성될 부분을 제외하 나머지 부분을 가리는 제 2 감광막(13)을 형성한 후, 상기 제 2 감광막(13)을 마스크로 이용하여, n형 불순물 이온을 주입하여, 포토 다이오드 영역(10)을 형성한다.
도 3c와 같이, 상기 제 2 감광막(13)을 제거한 후, 상기 게이트 패턴(7, 20, 30)을 포함한 상기 반도체 기판(1) 전면에 절연막을 증착하고, 이를 선택적으로 제거하여, 상기 게이트 패턴(7, 20, 30)의 측부에 스페이서(21)를 형성한다.
도 3d와 같이, 상기 포토 다이오드 영역(10)을 제외한 나머지 영역을 가리는 형상의 제 3 감광막(25)을 형성한 후, 상기 제 3 감광막(25)을 마스크로 이용하여 p형 불순물을 주입하여, 상기 포토 다이오드 영역(10) 표면에 p형 불순물 영역(11)을 형성한다.
도 3e와 같이, 상기 포토 다이오드 영역(10)을 가리는 형상의 제 4 감광막(31)을 형성한 후, 상기 제 4 감광막(31)을 마스크로 하여 n+형 불순물 이온을 주입하여, 소오스/드레인 영역(32)을 형성한다.
도 3f와 같이, 상기 제 4 감광막(31)을 제거한 후, 종래의 씨모스 이미지 센서에 있어서는, 상기 포토 다이오드 영역(10) 부위에 표면에 형성된 p형 불순물 영역(11)의 댕글링본드(dangling bond)에 의해 전자(e)가 생성되어 하측의 n형 확산층으로 정의된 포토 다이오드 영역(PDN, 10)에 저장됨에 따라 포토 다이오드로부터 플로팅 확산(floating diffusion) 영역으로 암전류가 흐르는 문제를 가지고 있다.
상기와 같은 종래의 씨모스 이미지 센서는 다음과 같은 문제점이 있었다.
포토다이오드가 형성되고 PDP 의 댕글링본드(x로 표시)에 의해 전자(e)가 생성되어 n형 확산층(PDN)에 저장됨에 따라 포토 다이오드로부터 플로팅 확산영역으로 암전류가 흐르는 문제를 가지고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 선택적 에피택시 성장(SEG: Selective Epitaxial Growth)에 의해 암전류를 감소시킨 씨모스 이미지 센서 및 이의 제조 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서는 격리 영역과 액티브 영역이 정의된 반도체 기판과, 상기 반도체 기판의 액티브 영역의 소정 부위에 형성된 포토 다이오드와, 상기 포토 다이오드를 제외한 나머지 영역에 형성된 복수개의 게이트 폴리와, 상기 게이트 폴리의 양측에 형성된 스페이서 및 상기 격리 영역과 스페이서를 제외한 상기 반도체 기판 및 게이트 폴리 상부에 형성된 선택적 에피택셜 성장으로 형성된 에피층을 포함하여 이루어짐에 그 특징이 있다.
또한, 동일한 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서의 제조 방법은 소자 격리 영역과 액티브 영역이 정의된 반도체 기판을 준비하는 단계와, 상기 반도체 기판 상에 게이트 산화막 및 게이트 실리콘을 포함하는 게이트 패턴을 형성하는 단계와, 상기 액티브 영역 중 소정 부위에 n형 불순물 이온을 주입하여, 포토 다이오드 영역을 형성하는 단계와, 상기 게이트 패턴 측부에 스페이서를 형성하는 단계와, 상기 포토 다이오드 영역 표면에 p형 불순물 영역을 형성하는 단계 와, 상기 소자 격리 영역과 스페이서를 제외한 나머지 반도체 기판 표면 및 상기 게이트 패턴 상부에 선택적 에피탁시 성장(SEG: Selective Epitaxial Growth)시키는 단계와, 상기 포토 다이오드 영역을 가리는 마스크를 이용하여, 상기 상기 에피층 하부에 위치한 상기 반도체 기판에 n+형 이온주입을 하여 소스/드레인 영역을 형성하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.
상기 선택적 에피탁시 성장은 저온 화학 기상 증착법(LPCVD)으로 진행한다.
상기 선택적 에피탁시 성장 전에 상기 반도체 기판 상에 수소 어닐링(Hydrogen Annealing)을 수행하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 이미지 센서 및 이의 제조 방법을 상세히 설명하면 다음과 같다.
도 4a 내지 4g는 본 발명에 의한 씨모스 이미지 센서의 제조 방법을 나타낸 공정 단면도이다.
그림 4a는 에피층(epitaxial layer)으로 형성된 반도체 기판(100) 위에 소자 격리막(STI:shallow trench isolation)(110)을 형성한다.
이어, 상기 소자 격리막(110)을 제외한 나머지 반도체 기판(100) 중 포토 다이오드가 형성될 부분을 제외한 나머지 부위에 정의된 액티브 영역에 p형 불순물을 주입하여 p-웰(120)을 형성한다.
이어, 상기 반도체 기판(100) 상에 산화막 및 게이트 실리콘층을 차례로 증착한 후, 이를 동일 폭을 갖도록 식각하여 게이트 산화막(130) 및 게이트 패턴 (135, 140)층이 적층된 게이트 패턴을 형성한다.
이어, 상기 반도체 기판(100) 상에 포토 다이오드 및 인접한 전송 트랜지스터가 형성될 부분을 가리도록 제 1 감광막(150)을 형성한 후, 상기 제 1 감광막(150)을 마스크로 이용하여, n형 불순물 이온을 주입하여 n-LDD 영역(160, 161)을 형성한다.
도 4b와 같이, 포토 다이오드가 형성될 부분을 제외하는 나머지 부분을 가리는 제 2 감광막(200)을 형성한 후, 상기 제 2 감광막(200)을 마스크로 이용하여, n형 불순물 이온을 주입하여, 포토 다이오드 영역(170)을 형성한다.
도 4c와 같이, 상기 제 2 감광막(200)을 제거한 후, 상기 게이트 패턴(130, 135, 140)을 포함한 상기 반도체 기판(100) 전면에 절연막을 증착하고, 이를 선택적으로 제거하여, 상기 게이트 패턴(130, 135, 140)의 측부에 스페이서(180)를 형성한다.
도 4d와 같이, 상기 포토 다이오드 영역(170)을 제외한 나머지 영역을 가리는 형상의 제 3 감광막(200)을 형성한 후, 상기 제 3 감광막(200)을 마스크로 이용하여 p형 불순물을 주입하여, 상기 포토 다이오드 영역(10) 표면에 p형 불순물 영역(210)을 형성한다.
이어, 수소 가스를 이용하여 상기 반도체 기판(100) 상에 고온의 수소 어닐링(Hydrogen Annealing)을 수행한다. 이렇게 함으로써 실리콘 기판 위에 잔여된 산소를 제거하는데, 그 이유는 기판에 불필요한 산소가 남아 있으면 실리콘이 제대로 성장할 수 없기 때문이다. 즉, 이후의 선택적 에피택셜층의 형성을 위하여 상기 반 도체 기판(100) 상에 수소 어닐링 처리를 하는 것이다.
도 4e와 같이, 선택적 에피탁시 성장(SEG: Selective Epitaxial Growth)을 저온 화학 기상 증착법(LPCVD)으로 진행하여, 게이트 패턴층(135, 140) 상부와 상기 반도체 기판(100) 표면에 에피층(220)을 형성한다. 이러한 에피층은 액티브 영역에 형성되는 것으로, 상기 소자 격리막(110)이나 혹은 스페이서(180)가 형성되는 부위에는 남아있지 않게된다.
이와 같은 선택적 에피탁시 성장을 함으로로써 포토 다이오드 영역(170)의 표면 p형 불순물 영역(210)에서의 댕글링 본드가 제어됨으로 인한 암전류 특성 향상을 기대해 볼수 있다.
도 4f와 같이, 상기 포토 다이오드 영역(170)을 가리는 형상의 제 4 마스크(230)을 형성한 후, 상기 에피층(220) 하부에 위치한 상기 반도체 기판(100)에 n+형 이온주입을 하여 소스/드레인 영역(240)을 형성한다.
도 4g와 같이, 상기 제 4 감광막(230)을 제거한다.
이와 같이, 본 발명의 씨모스 이미지 센서의 제조 방법에 있어서는, 이러한 선택적 에피탁시 성장을 함으로써 상기 게이트 실리콘은 폴리층으로 형성된다.
본 발명은 씨모스 이미지 센서에서 암전류 특성을 개선하기 위해서 SEG ( Selective Epitaxial Growth: 선택적 에피탁시 성장)방법을 통하여 실리콘 표면 특성에 기인한 포토 다이오드의 암전류 특성을 개선할 수 있는 포토 다이오드 제작 방법을 제안하였다.
도 4g에서 알 수 있듯이, 본 발명의 이미지 센서는 소자 격리막(110)과 액티 브 영역이 정의된 반도체 기판(100)과, 상기 반도체 기판(100)의 액티브 영역의 소정 부위에 형성된 포토 다이오드(170, 210)와, 상기 포토 다이오드(170, 210)를 제외한 나머지 영역에 형성된 복수개의 게이트 패턴층(135, 140)와, 상기 게이트 패턴층(135, 140)의 양측에 형성된 스페이서(180) 및 상기 소작 격리막(110)과 스페이서(180)를 제외한 상기 반도체 기판(100) 및 게이트 패턴층(135, 140) 상부에 형성된 선택적 에피택셜 성장으로 형성된 에피층(220)을 포함하여 이루어진다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 씨모스 이미지 센서 및 이의 제조 방법은 다음과 같은 효과가 있다.
본 발명의 씨모스 이미지 센서 및 이의 제조 방법은, 암전류 특성을 개선하기 위해서 SEG( Selective Epitaxial Growth: 선택적 에피탁시 성장)방법을 통하여 실리콘 표면 특성에 기인하여 포토 다이오드의 암전류 발생을 제어하여, 보다 안정적인 씨모스 이미지 센서를 구현할 수 있다.
Claims (4)
- 격리 영역과 액티브 영역이 정의된 반도체 기판;상기 반도체 기판의 액티브 영역의 소정 부위에 소정 깊이의 n형층과 그 표면에 p형층이 도핑되어 형성된 포토 다이오드;상기 포토 다이오드를 제외한 나머지 영역에 형성된 복수개의 게이트 폴리;상기 게이트 폴리의 양측에 형성된 스페이서; 및상기 포토 다이오드의 p형층 상부, 상기 스페이서 측부의 노출된 상기 반도체 기판의 액티브 영역 표면 및 게이트 폴리 상부에, 선택적 에피택셜 성장으로 형성된 에피층을 포함하여 이루어짐을 특징으로 하는 씨모스 이미지 센서.
- 소자 격리 영역과 액티브 영역이 정의된 반도체 기판을 준비하는 단계;상기 반도체 기판 상에 게이트 산화막 및 게이트 실리콘을 포함하는 게이트 패턴을 형성하는 단계;상기 액티브 영역 중 소정 부위에 n형 불순물 이온을 주입하여, 포토 다이오드 영역을 형성하는 단계;상기 게이트 패턴 측부에 스페이서를 형성하는 단계;상기 포토 다이오드 영역 표면에 p형 불순물 영역을 형성하는 단계;상기 소자 격리 영역과 스페이서를 제외한 나머지 반도체 기판 표면 및 상기 게이트 패턴 상부에 선택적 에피탁시 성장(SEG: Selective Epitaxial Growth)시키는 단계;상기 포토 다이오드 영역을 가리는 마스크를 이용하여, 상기 상기 에피층 하부에 위치한 상기 반도체 기판에 n+형 이온주입을 하여 소스/드레인 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 2항에 있어서,상기 선택적 에피탁시 성장은 저온 화학 기상 증착법(LPCVD)으로 진행하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 2항에 있어서,상기 선택적 에피탁시 성장 전에 상기 반도체 기판 상에 수소 어닐링(Hydrogen Annealing)을 수행하는 단계를 더 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
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