KR101436553B1 - 실리콘 관통 비아 구조를 가진 반도체 장치 및 그 제조 방법 - Google Patents

실리콘 관통 비아 구조를 가진 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 무전해 도금법으로 배리어 및 시드 금속층을 형성하여 공정과 비용을 크게 줄임과 아울러 관통 전극의 성능을 개선할 수 있도록 한 실리콘 관통 비아 구조를 가진 반도체 장치 및 그 제조 방법으로, 관통 전극 형성에 적용되는 배리어층을 무전해 도금방식의 습식 공정으로 제공함으로써 구조적 균일성과 전기적 특성 개선은 물론이고 공정 비용을 낮추고 수율을 높일 수 있도록 하여 성능과 경제성을 모두 만족시킬 수 있으며, 더 작은 개구 직경을 가지는 TSV의 신뢰성 있는 형성도 가능하도록 하는 뛰어난 효과가 있다. 특히, 필요한 경우 구리 시드층의 형성을 생략하고 상기 배리어층에 직접 구리 도금을 적용할 수 있어 공정 수를 줄이며 비아의 내부를 구리 도금을 통해 한번에 충전하여 전기적 특성을 더욱 개선할 수도 있는 효과가 있다.

Description

실리콘 관통 비아 구조를 가진 반도체 장치 및 그 제조 방법{SEMICONDUCTOR APPRATUS HAVING THROUGH SILICON VIA STRUCTURE AND MANUFACTURING METHOD THEREOF}
본 발명은 실리콘 관통 비아 구조를 가진 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 무전해 도금법으로 배리어 및 시드 금속층을 형성하여 공정과 비용을 크게 줄임과 아울러 관통 전극의 성능을 개선할 수 있도록 한 실리콘 관통 비아 구조를 가진 반도체 장치 및 그 제조 방법에 관한 것이다.
급속한 제어 통신 기술의 발전에 따라 더욱 작고 성능이 좋은 부품에 대한 요구가 증가하고 있으며, 이러한 요구에 대응하기 위해 더욱 높은 집적도를 제공하는 3D 집적회로가 주목받고 있다. 이러한 3D 집적회로의 경우 소재와 공정에 무관한 여러 반도체 소자(chip)들을 수직으로 적층하여 집적한 것이며, 이러한 집적된 소자들 간의 전기적 배선을 위해 와이어 본딩 기술이나 플립 칩 기술을 이용했다. 그러나 이러한 방법들은 배선의 길이가 비교적 길게 구성되므로 게이트 지연시간에 한계가 발생하며, 이러한 게이트 지연에 의해 전체적인 성능이 저하되는 문제가 발생한다. 이러한 문제를 해결하기 위해 와이어 본딩 없이 수직 구리선 연결을 통해 복수 칩을 하나의 소자로 구성하도록 함으로써 배선과 관계된 전기적 기생성분을 줄일 수 있는 TSV(Through Silicon Via) 기술이 최근 각광받고 있다.
이러한 TSV는 칩의 크기 내에서 3차원 배선이 도입되므로 배선 연결 길이가 최소화되어 전기적 기생성분이 줄어들고, 적층되는 칩의 크기 역시 최소화되므로 경박 단소화를 요구하는 최근의 트랜드에 가장 적합하다.
도 1은 종래의 TSV를 이용한 적층칩(10)의 구성을 보인 예이다. 도시된 바와 같이 별도 구성된 반도체 소자(11)에 해당 소자 전체를 관통하는 관통비아(12)를 형성하고 그 하부의 다른 반도체 소자(15)에 형성된 관통비아(16)와 연결한 구조가 전체 소자들에 대해서 반복적으로 구성된 것을 볼 수 있다. 한편, 하부 소자와 상부 소자는 소재나 크기가 다를 수도 있으나, 도시한 바와 같이 각 소자에 구성된 관통비아를 통해서 최소한의 전기적 거리만으로 모든 소자들이 전기적 신호를 주고 받을 수 있게 되어 복합 기능을 수행하는 적층칩을 최소한의 크기로 구성할 수 있게 된다.
이러한 TSV 기술은 그 적용을 위한 핵심 기술로 관통 비아나 깊은 트랜치와 같은 큰 종횡비의 다마신 형상(damascene feature)을 형성하고 형상 내부를 절연시킨 후 해당 형상 내부를 구리 등의 도전성 물질로 완전히 채워 원하는 전기적 특성을 제공하는 전극을 구성하는 일명 관통 전극 형성 기술을 포함한다.
현재 사용되는 관통 전극 형성 기술은 웨이퍼(혹은 유리 기판)에 비아(혹은 트랜치)를 형성하고, 전극과 웨이퍼 사이의 절연을 위한 절연층을 해당 비아 내부에 구성하며, 상기 절연층 상에 구리 전극의 금속 확산을 방지하기 위한 배리어층을 형성한 후 배리어층 상에 구리 시드층을 증착하고 상기 시드층 상에 구리를 도금하여 상기 비아를 채우는 과정을 포함하고 있다.
이러한 TSV는 형성 시점에 따라 비아 퍼스트(Via first), 비아 미들(Via middle), 비아 라스트(Via last)로 구분하는데, 비아 퍼스트는 각 칩을 제조할 때 비아를 먼저 형성한 후 소자를 제작하는 방법이고, 비아 미들은 소자를 제작한 후 비아를 형성하고 후공정(BEOL:back-end-of-line)을 실시하는 방법이며, 비아 라스트는 소자가 완성된 이후 TSV 공정을 진행하는 방법이다. 비아 퍼스트는 후속 공정을 고려해야 하므로 비아를 채우는 소재에 한계가 있어 전기적 특성이 좋지 않고, 비아 미들의 경우 구리나 텅스텐으로 비아를 채우는데 텅스텐의 경우 두께 제한이 있으며 공정상 TSV가 필수적으로 구성되어야 하므로 투자 비용이 높지만, 이러한 비아 퍼스트와 비아 미들의 경우 TSV의 직경을 줄일 수 있어 라우팅 자유도가 높다. 한편, 비아 라스트의 경우 소자가 완료된 이후 TSV 공정이 진행되므로 불량 발생 시 그 원인을 파악하기 어렵다는 문제가 있으나 TSV 공정이 없는 파운더리에서도 제작이 가능하며 비아를 구리로 채워 전기적 특성이 좋다는 장점이 있다.
따라서, 높은 성능을 원하는 경우 비아 미들이나 비아 라스트와 같이 비아를 구리로 채우는 TSV 기술을 적용하게 된다.
이러한 종래의 TSV 기술을 도 2a 내지 도 2g를 참조하여 설명한다.
먼저, 도 2a와 같이 실리콘 기판(21), 절연층(22), 패드층(23), 절연층(24)으로 구성된 소자에 TSV를 형성하는 비아 라스트 공정의 예를 보인다. 도시된 예에서 상기 절연층(22, 24)은 실리콘 산화막(SiO2)을 소재로 하는 유전층이며, 상기 패드층(23)은 형성될 TSV와 연결될 금속 전극에 해당된다.
우선 도 2b와 같이 DRIE(Deep reactive-ion etching) 공정이나 UV 레이저를 이용하여 실리콘 기판(21)에 높은 종횡비의 홀이나 트랜치를 형상의 비아를 구성하면서 하부 절연층(22)을 노출시킨다. 도시된 예에서는 DRIE 공정과 같은 플라즈마 식각 기법을 이용하여 비아를 형성한 경우이다.
도 2c는 상기 공정을 통해서 노출된 절연층(22)을 건식 식각 공정을 적용하여 선택 식각함으로써 하부 패드층(23)을 노출시킨 것이다. 이러한 공정 과정에서 건식 식각에 의해 하부 패드층(23)에 미세크랙이 발생할 수 있으며 이는 TSV와 패드층(23) 사이의 전기적 특성을 열화시키는 원인이 될 수 있다.
도 2d는 상기와 같이 패드층(23)까지 비아를 형성한 후 이후 해당 비아를 채우는 물질과 전기적 절연을 위해 유전층으로 사용되는 산화막(SiO2)을 상기 비아의 측면에 형성함으로써 절연층(25)을 마련한 것이다. 이러한 산화물 절연층(25)은 CVD(Chemical Vapor Deposition) 공정을 적용하여 증착하며 주로 TEOS (TetraEthOxySilane)를 이용한다.
한편, 이렇게 형성된 절연층(25)은 상기 비아 하부의 패드층(23) 상에도 형성되므로 이를 다시 식각하여 패드층(23)을 노출시켜야 한다.
도 2e는 상기 비아 하부의 절연층(25)을 다시 건식 식각 방식으로 식각하여 하부 패드층(23)을 노출시킨 것으로, 이러한 건식 식각 과정에서 다시 한번 상기 패드층(23)은 열화되며 이러한 패드층(23)에 대한 복수의 열화과정에 의해 TSV와의 전기적 접촉 특성이 낮아지게 된다.
이후, 도 2f는 상기 절연층(25)이 측면에 형성된 비아에 채워질 금속(예를 들어 구리)이 실리콘으로 확산되지 않도록 배리어층(26)을 더 형성한 것이다. 이러한 배리어층으로 Ti, TiN, Ta, TaN이나 이들의 조합을 이용하게 되는데, iPVD(Ionized Physical Vapor Deposition), CVD, ALD(Atomic Layer Deposition) 공정 등과 같은 건식 공정이 적용된다. 상기 iPVD나 CVD 공정의 경우 종횡비 10 이상은 균일 증착이 어렵고 종횡비 5 이상에서 효과적인 플라즈마 세척이 어려워 TSV 공정에 적용하는데 한계가 있고, ALD의 경우 400℃이상의 고온 공정이 요구되고 수율이 극히 낮아 양산이 어려우며 공정 장비의 비용이 극히 높다.
종래에는 상기와 같은 문제가 있음에도 불구하고 비용을 고려하여 대부분 PVD 공정이나 CVD 공정으로 배리어층을 형성하게 되는데 PVD 공정은 스퍼터링 방식 특성상 높은 종횡비를 가지는 형상에 증착될 때 개구부에 집중적으로 증착되기 때문에 하부까지 충분하게 증착되지 못하거나 낮은 균일성에 의해 결함을 초래할 수 있고, CVD 공정은 성막과 사용 원료에서 유래하는 염소나 불소를 막 중에서 제거를 위해 300℃이상의 고온이 요구되며 이를 통해 증착된 배리어층의 경우 높은 저항을 가지므로 전기적 특성이 좋지 않다.
현재, 비아를 채우는 구리는 전기도금 방식을 이용하게 되는데, 이러한 전기 도금 방식은 효과적인 충전이 가능하며 높은 종횡비의 비아에 대해서도 공극 없는 충전이 가능하므로 TSV를 구리로 채우기 위한 공정으로 이용되고 있다.
하지만, 이러한 전기 도금 방식을 비아 충진에 이용하기 위해서는 비아의 내부 표면에 형성된 도전성 재료층의 균일성과 연속성이 보장되어야 한다. 만일, 전기도금에 의한 재료 성장의 기반이 되는 도전성 재료층이 불균일하거나 불연속할 경우 도금층 내의 결함을 초래하며 전류에 영향을 미치게 된다.
따라서, 현재의 iPVD 방식이나 CVD 방식을 통한 배리어층 형성 시 균일성, 전기적 특성 등에 한계가 있다.
도 2g는 상기 과정을 통해 형성된 배리어층(26) 상에 구리 시드층(27)을 형성한 것으로, 해당 구리 시드층(27)은 이후 비아를 구리로 채우기 위한 도금 공정을 위한 것이며, 주로 iPVD 공정을 통해 형성된다. 하지만, 앞서 살펴본 바와 같이 PVD 공정의 스퍼터링 방식 특성상 열악한 스탭 커버리지에 의해서 높은 종횡비에서는 사용이 불가능하며, 개구부는 두껍고 비아 하단부는 얇게 형성되는 불균일한 증착 및 불연속적인 증착이 발생하게 되므로 후속 구리 전기 도금 시 문제가 발생하게 된다.
결국, 기존의 건식 공정을 이용하여 형성한 관통 전극을 이용한 TSV는 패드층의 결함, 낮은 균일도의 배리어층, 개구부만 두껍게 형성되는 구리 시드층에 의해 TSV의 성능이나 구조에 한계가 존재한다. 특히, 경박 단소화 및 게이트 지연 감소를 위해서 더 작은 직경의 TSV를 요구하며 비용 감소 및 수율 향상을 요구하는 상황에 대응하기에는 기존 배리어 형성 및 구리 시드층 형성 과정은 한계가 있다.
1. 한국 공개특허 제10-2010-0021856호 관통전극을 갖는 반도체장치의 형성방법 및 관련된 장치 2. 한국 등록특허 제10-1117573호 하이브리드 공정을 이용한 TSV 가공 방법 3. 한국 등록특허 제10-0919860호 TSV를 가지는 반도체 칩 디바이스 및 그 제조방법
전술한 문제점을 개선하기 위한 본 발명 실시예들의 목적은 관통 전극 형성에 적용되는 배리어층을 무전해 도금방식의 습식 공정으로 형성함으로써 구조적 균일성과 전기적 특성 개선은 물론이고 공정 비용을 낮추고 수율을 높일 수 있도록 한 실리콘 관통 비아 구조를 가진 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명 실시예의 다른 목적은 관통 전극 형성에 적용되는 구리 시드층을 무전해 도금방식의 습식 공정으로 형성함으로써 구조적 균일성과 전기적 특성 개선은 물론이고 공정 비용을 낮추고 수율을 높일 수 있도록 한 실리콘 관통 비아 구조를 가진 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명 실시예의 또 다른 목적은 무전해 도금방식으로 균일성이 보장되는 배리어층을 형성함으로써 구리 시드층 없이 배리어층에 직접 구리 도금을 실시하여 비아를 채울 수 있도록 한 실리콘 관통 비아 구조를 가진 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명 실시예의 또 다른 목적은 산화물 절연층이 형성된 비아의 표면을 습식 공정을 통해 활성화시킴으로써 후속 형성된 배리어층 및 시드층에 대한 물리적, 전기적 특성을 개선할 수 있도록 한 실리콘 관통 비아 구조를 가진 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 실리콘 관통 비아 구조를 가진 반도체 장치는 절연층이 내면에 형성된 비아를 가지는 기판과; 상기 비아의 절연층 상에 무전해 도금 방식으로 형성된 니켈베이스 배리어층을 포함한다.
상기 니켈베이스 배리어층은 Ni, NiB 혹은 이들의 조합으로 이루어진 것이며, 상기 배리어층은 30 내지 150㎚의 두께를 가진다.
상기 배리어층은 50% 이상의 스탭 커버리지를 가지며, 80μOhm/㎝이하의 전기전도도를 가진다.
상기 절연층과 배리어층 사이에 접착 증진을 위한 유기실란층이 더 구성될 수 있고, 상기 절연층과 배리어층 사이에 무전해 도금 증진을 위한 결정층이 더 구성될 수 있다.
상기 기판 하부에는 상기 비아가 연장되는 절연층과 그 하부에서 노출된 패드층이 더 포함될 수 있고, 상기 비아가 연결되는 절연층은 상기 패드가 노출된 영역에서 언더컷을 포함하는 개구 영역을 포함할 수 있다.
여기서, 상기 배리어층은 상기 언더컷을 포함하는 개구 영역 및 노출된 패드층을 포함하는 비아 내부면에 균일하게 형성될 수 있다.
상기 배리어층 상에 전해 도금 방식으로 형성되어 상기 비아를 채운 금속 채움 구조물을 더 포함할 수 있다.
상기 배리어층 상에 상기 비아를 채울 재료의 전해 도금을 위해 무전해 도금 방식으로 형성된 시드층을 더 포함하는 것을 특징으로 한다.
상기 시드층 상에 전해 도금 방식으로 형성되어 상기 비아를 채운 금속 채움 구조물을 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법은 절연층이 내면에 형성된 비아를 가지는 기판을 탈이온수(DIW)로 세정한 후 건조하는 준비 단계와; 상기 준비 단계를 통해 세정 및 건조된 기판의 비아 내면 절연층 상에 초음파 무전해 도금법으로 니켈 베이스 배리어층을 형성하는 배리어층 형성 단계와; 상기 배리어층 형성 단계 이후 상기 기판을 탈이온수로 초음파 세정한 후 건조하는 배리어층 정리 단계를 포함한다.
상기 준비 단계나 배리어층 정리 단계는 100~0.1mbar의 진공 상태에서 탈이온수에 기판을 완전히 잠기도록 한 후 수초~수분 사이로 웨이퍼를 세정한 다음 N2를 주입하여 건조시키는 과정을 포함한다.
상기 준비 단계는 황산 계열 화합물에 과산화물 계열 화합물이 10~50%로 혼합된 혼합 용액을 통해 기판을 10초 내지 20분 세정하는 황산 보일 세정(Piranha Clean) 과정을 더 포함할 수 있다.
상기 배리어층 형성 단계 이전에 상기 기판의 비아 내면 절연층 상에 접착 증진을 위해 습식 초음파 공정으로 유기실란을 증착하고 기판을 초음파 세정하는 단계를 더 포함한다.
상기 유기실란 증착은 다이메틸설폭시화물(DSMO:Dimethyl Sulfoxide)에 실란을 0.1~10%로 혼합한 용액을 셀에 주입하고 30~80도로 온도를 유지한 상황에서 초음파 진동을 제공하고, 해당 셀에 기판을 적용한 다음 회수하는 과정을 포함할 수 있다.
여기서, 상기 초음파 제공 조건은 2~8㎳/㎝의 전도도, 15~55KHz의 주파수, 5~30W/L의 에너지로 제공하되, 초음파 제공 용액의 pH는 1.0~4.0인 것이 바람직하다.
한편, 상기 기판을 초음파 세정하는 과정은 셀을 메틸알콜로 채우고, 탈이온수로 채운 탱크에 셀을 적용한 후 초음파 진동을 제공하며, 상기 셀에 기판을 수초~수분 적용하는 과정을 포함할 수 있다.
상기 배리어층 형성 단계 이전에 상기 배리어층 무전해 도금을 활성화하기 위해 상기 기판의 비아 내면 절연층 상에 습식 초음파 공정으로 Pd 결정을 증착하는 과정과, 상이한 셀에서 상기 증착된 Pd 결정을 활성화시키는 과정을 더 포함할 수 있다.
여기서, 상기 Pd 결정 증착 과정은 탈이온수에 염산 0.1~10%를 혼합한 용액으로 셀을 채우고 50~200mg/L의 Pd 파우더를 적용한 후 초음파 진동을 제공하고, 해당 셀에 기판을 적용한 후 회수하는 과정을 포함한다.
한편, 상기 증착된 Pd 결정을 활성화시키는 과정은 탈이온수에 디메틸아민보란(DMAB:Dimethylamineborane)을 300~700mg/L 적용한 다음 초음파 진동을 제공하고, 해당 셀에 기판을 적용한 후 회수하는 과정을 포함한다.
상기 배리어층 형성 단계는 황산 니켈(Nickel sulfate) 도금액에 시트르산(Citric acid) 0.1~20%를 혼합한 용액을 셀에 주입하고 30~80도로 온도를 유지한 상황에서 초음파 진동을 제공하며, 해당 셀에 기판을 적용한 다음 회수하는 과정을 포함하는 것을 특징으로 한다.
상기 배리어층 형성 단계에서 상기 황산 니켈 도금액은 니켈 썰페이트(Nickel Sulfate), 소듐 하이포포스파이트(Sodium Hypophosphite), 소듐 글루콘산(Sodium Gluconic Acid), 구리샤인(Gurishine) 중 하나 이상을 포함하여 구성될 수 있다. 여기서 상기 초음파 제공 조건은 15~55KHz의 주파수, 5~30W/L의 에너지인 것을 특징으로 한다.
상기 배리어층 정리 단계 이후에 상기 기판의 배리어층을 전극으로 하는 전해 도금 공정으로 상기 비아를 금속으로 채우는 단계를 더 포함한다.
상기 배리어층 정리 단계 이후 기판의 배리어층 상에 초음파 무전해 도금법으로 금속 시드층을 형성하는 시드층 형성 단계와; 상기 시드층이 형성된 기판을 탈이온수로 초음파 세정한 후 건조하는 시드층 정리 단계를 더 포함한다.
한편, 상기 시드층 정리 단계 이후에 상기 기판의 시드층을 전극으로 하는 전해 도금 공정을 통해 상기 비아를 금속으로 채우는 단계를 더 포함할 수 있다.
여기서, 상기 시드층 형성 단계는 황산 구리(Copper sulfate) 10~50g/L에 에틸렌디아민사아세트산(EDTA: ethylenediaminetetraacetic acid) 10~50g/L, 폴리프로필렌글리콜(PEG:polypropyleneglycol) 0.5~1.0g/L, 글리옥실산(Glyoxylic acid) 10~50g/L, 바이피리딜(bipyridyl) 10~50mg/L를 혼합한 용액을 셀에 주입하고 30~80도로 온도를 유지한 상황에서 상기 혼합 용액의 지속 순환을 유지하면서 초음파 진동을 제공하고, 해당 셀에 기판을 적용한 다음 회수하는 과정을 포함할 수 있다. 상기 초음파 제공 조건은 15~55KHz의 주파수, 5~30W/L의 에너지일 수 있다.
본 발명 실시예에 따른 실리콘 관통 비아 구조를 가진 반도체 장치 및 그 제조 방법은 관통 전극 형성에 적용되는 배리어층을 무전해 도금방식의 습식 공정으로 형성함으로써 구조적 균일성과 전기적 특성 개선은 물론이고 공정 비용을 낮추고 수율을 높일 수 있도록 하여 성능과 경제성을 모두 만족시킬 수 있으며, 더 작은 개구 직경을 가지는 TSV의 신뢰성 있는 형성도 가능하도록 하는 뛰어난 효과가 있다. 특히, 필요한 경우 구리 시드층의 형성을 생략하고 상기 배리어층에 직접 구리 도금을 적용할 수 있어 공정 수를 줄이며 비아의 내부를 구리 도금을 통해 한번에 충전하여 전기적 특성을 더욱 개선할 수도 있는 효과가 있다.
본 발명 실시예에 따른 실리콘 관통 비아 구조를 가진 반도체 장치 및 그 제조 방법은 관통 전극 형성에 적용되는 구리 시드층을 무전해 도금방식의 습식 공정으로 형성함으로써 구조적 균일성과 전기적 특성 개선은 물론이고 공정 비용을 낮추고 수율을 높일 수 있도록 하여 성능과 경제성을 모두 만족시킬 수 있으며, 더 작은 개구 직경을 가지는 TSV의 신뢰성 있는 형성도 가능하도록 하는 뛰어난 효과가 있다.
본 발명 실시예에 따른 실리콘 관통 비아 구조를 가진 반도체 장치 및 그 제조 방법은 산화물 절연층이 형성된 비아의 표면을 복수의 습식 공정을 통해 활성화시킴으로써 후속 형성된 배리어층 및 시드층에 대한 물리적, 전기적 특성을 선택적으로 개선할 수 있도록 함으로써 TSV의 성능을 크게 높일 수 있는 효과가 있다.
본 발명 실시예에 따른 실리콘 관통 비아 구조를 가진 반도체 장치 및 그 제조 방법은 절연막이 구성된 비아를 가진 웨이퍼를 비교적 작은 수의 셀로 구성된 간단한 습식 프로세스로 처리하는 것만으로 구리 도금 직전의 상태까지 완성된 TSV 구조를 가진 웨이퍼를 빠르고 낮은 비용으로 양산할 수 있는 효과가 있다.
도 1은 종래의 TSV를 이용한 적층칩의 구성을 보인 예.
도 2a 내지 도 2g는 종래 TSV 기술을 이용한 관통 전극 형성 과정의 예.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 실리콘 관통 비아 구조를 가진 반도체 장치의 제조 과정의 예.
도 4는 본 발명 실시예에 따라 실제 제조한 실리콘 관통 비아 구조를 가진 반도체 장치의 일부 사진.
도 5는 본 발명 실시예에 따른 공정툴 내의 프로세스를 보인 블록도.
도 6은 본 발명 실시예에 따른 황산 보일 세정 공정의 순서도.
도 7은 본 발명 실시예에 따른 탈이온수 세정 및 건조 공정의 순서도.
도 8은 본 발명 실시예에 따른 초음파 유기실란 증착 공정의 순서도.
도 9는 본 발명 실시예에 따른 초음파 세정 공정의 순서도.
도 10은 본 발명 실시예에 따른 초음파 Pd 결정 증착 공정의 순서도.
도 11은 본 발명 실시예에 따른 초음파 Pd 결정 활성화 공정의 순서도.
도 12는 본 발명 실시예에 따른 무전해 배리어층 도금 공정의 순서도.
도 13은 본 발명 실시예에 따른 무전해 시드층 도금 공정의 순서도.
상기한 바와 같은 본 발명을 첨부된 도면들과 실시예들을 통해 상세히 설명하도록 한다.
먼저, 도 3a 내지 도 3e는 본 발명의 실시예에 따른 실리콘 관통 비아 구조를 가진 반도체 장치의 제조 과정의 예를 보인 것이다. 여기서, 도 3a의 기판 구조는 앞서 종래 기술로 예를 든 도 2a의 기판 구조와 동일하다.
도시된 바와 같이 실리콘 기판(31), 절연층(32), 패드층(33), 절연층(34)으로 구성된 소자에 TSV를 형성하는 비아 라스트 공정의 예로서, 도시된 예에서 상기 절연층(32, 34)은 실리콘 산화막(SiO2)을 소재로 하는 유전층이며, 상기 패드층(33)은 형성될 TSV와 연결될 금속 전극에 해당된다.
도 3b는 DRIE(Deep reactive-ion etching) 공정이나 UV 레이저를 이용하여 실리콘 기판(31)에 높은 종횡비의 홀이나 트랜치를 형상의 비아를 구성하면서 하부 절연층(32)을 노출시킨 것이다.
상기 도 3a와 도 3b는 종래의 일반적인 TSV 공정을 통해서 실시될 수 있다.
도 3c는 도 3b에서 형성된 구조물의 비아에 산화물 절연층(32)을 선택 식각하는 습식 식각 과정을 적용하여 상기 비아 하부의 절연층(32)을 식각함으로써 그 하부의 패드층(33)을 안전하게 노출시킨 것이다. 이러한 과정에서 상기 절연층(32)은 언더컷이 발생하지만 이는 오히려 후속 형성되는 TSV 와 패드층 (33) 사이의 전기적 연결성과 물리적 견고성을 높일 수 있게 된다.
도 3d는 상기와 같이 패드층(33)까지 비아를 형성한 후 이후 해당 비아를 채우는 물질과 전기적 절연을 위해 유전층으로 사용되는 산화막(SiO 2 )을 습식 증착 방식으로 상기 비아의 측면에 형성함으로써 절연층(35)을 마련한 것이다. 이러한 습식 증착을 통해 성막되는 절연층(35)은 실리콘 기판(31)에 대해서만 형성되므로 도시된 바와 같이 노출된 패드층 (33) 상에는 형성되지 않는다.
이후 도 3e는 본 발명의 특징적인 구성을 보인 것으로, 도 3d에 도시된 언더컷이 형성된 구조물에 대해 배리어층(36)을 무전해 도금 방식으로 형성한 것이다. 형성되는 배리어층(36)은 언더컷이 존재하는 복잡하고 종횡비가 큰 비아에 대해서도 균일한 두께와 높은 스탭 커버리지로 신뢰성 있게 형성된다.
상기 배리어층(36)은 기존 PVD 방식의 Ti, TiN이나 기존 CVD 방식의 Ta, TaN과 달리 Ni, NiB를 재료로 하는데, 균일한 형성을 위해서 무전해 도금 방식을 적용하면서 동시에 적당한 온도와 pH에서 초음파 진동을 가하는 과정을 통해 30~150nm 두께로 형성된다.
실질적으로 현재 사용되는 TSV의 직경이 수~수백㎛ 정도이므로 극히 얇은 두께로 균일한 형성이 가능하여 비아에 채워질 금속이 실리콘 기판으로 확산되지 않도록 충분한 차단 기능을 하면서도 30~150nm의 박막 구조를 제공할 수 있다.
이는 기존 Ti, Ta 계열 배리어층에 비해 극히 낮은 전기 전도도를 제공할 수 있음을 의미하는데, 예를 들어, 기존에 일반적으로 사용되던 TiN(PVD)은 100~250μOhm/㎝ 수준의 전기전도도를 제공하고, TaN(CVD)은 100~250μOhm/㎝ 수준의 전기전도도를 제공하는데 비해서 본 발명의 실시예에 따른 NiB는 20~80μOhm/㎝ 수준의 전기전도도를 제공한다. 즉 본 발명의 실시예에서는 약 20%~1000% 정도의 전기 전도도 개선이 이루어질 수 있어 TSV의 성능을 비약적으로 개선할 수 있게 된다.
더불어, 무전해 도금 방식을 통해서 Ni, NiB 배리어층을 형성하기 때문에 기존의 스퍼터링이나 화학기상 증착에 비해 접착성이 뛰어나며 초음파 조건에서 도금하기 때문에 균일성이 높고 스탭 커버리지가 최소 50%이고 스트레스 역시 기존의 절반 수준에 불과하여 신뢰성이 높다.
특히, 높은 종횡비의 비아에 대해서도 균일한 배리어층을 제공할 수 있다는 것은 비아를 채우기 위한 금속의 전해 도금에 사용할 시드층이 없어도 해당 배리어층을 전해 도금을 위한 전극으로 이용할 수 있음을 의미한다. 즉, 본 발명의 실시예에 따른 배리어층은 그 차제로 후속 전해 도금의 전극으로 사용되어 별도의 시드층이 없더라도 상기 비아를 채우는 금속 채움 구조물(예를 들어 Cu Fill)을 신뢰성 있게 형성할 수 있다.
물론, 상기 배리어층 상에 동일한 초음파 무전해 도금법으로 시드층을 더 형성할 수 있으며, 이러한 경우 해당 시드층의 균일성과 품질이 높아지므로 이를 통해 전해 도금 방식으로 비아를 채우는 금속 채움 구조물이 공극 없이 균일하게 형성되어 TSV의 성능을 높일 수 있다.
도 4는 본 발명의 실시예 따라 실제 제조한 실리콘 관통 비아 구조를 가진 반도체 장치의 일부 사진으로, 실리콘 기판(31) 상에 형성된 SiO2 절연층(35)과, 상기 절연층 상에 50nm 두께로 무전해 도금된 NiB 배리어층(36)을 확인할 수 있다.
우수한 스탭 커버리지와 상부나 측면에 모두에 균일한 두께 50nm로 형성된 것을 확인할 수 있다.
따라서, 기존의 건식 공정에서 발생되는 열악한 스탭 커버리지와 불균일한 두께에 의한 문제는 전혀 발생하지 않음을 알 수 있고, 본 발명의 실시예에 따른 배리어층 형성을 위한 공정 장비는 습식 공정에 따른 비교적 간단한 프로세스로 구성되어 건식 공정에 비해 장비 비용이 상당히 낮으며 프로세스의 수가 작아 비용을 줄이고 수율을 높일 수 있게 된다.
도 5는 본 발명 실시예에 따른 공정 장비 내의 프로세스를 보인 블록도(100)로서, 도시한 바와 같이 시드층 형성까지 실시한다 하더라도 총 12개의 셀 블록으로 이루어지며, 시드층을 제외한 배리어층까지만 형성하는 경우 총 10개 셀 블록으로 충분함을 알 수 있다.
도시된 구성을 보면, 우선 절연층이 내면에 형성된 비아를 가진 실리콘 기판이 배치된 카세트를 공정 내 웨이퍼 운반기(FOUP:Front Opening Unified Pod)(101)를 통해 습식 공정 장비에 삽입한다.
상기 실리콘 기판은 셀1(111)에서 탈이온수(DIW)로 선수세(Pre-wet) 및 건조되고 셀2(112)에서 황산 보일 세정(Piranha Clean) 과정으로 추가적으로 오염이 제거된다. 상기 셀 1 및 셀 2는 생략될 수 있으나 적용할 경우 무전해 도금 전에 기판 상의 각종 오염 물질을 효과적으로 제거할 수 있다.
이후 셀3(113)에서 상기 기판은 탈이온수로 다시 세정 및 N2 주입을 통해 건조되어 실제 무전해 도금을 위한 기본 준비가 된다. 이후 셀 9(119)에서 바로 초음파 무전해 배리어 증착이 이루어질 수 있으나 이러한 무전해 배리어 증착의 효율을 높이기 위해서 상기 비아 내면의 절연층을 활성화하는 작업을 셀 4(114) 내지 셀 8(118)을 통해 더 실시한다.
즉, 셀3(113)을 통해서 기판을 세정 및 건조한 후 상기 기판을 셀 4(114)에적용하여 초음파 유기실란 증착을 실시한다. 이러한 초음파 유기실란 증착은 적절한 온도 조건에서 이후 도금될 배리어층의 접착성을 높이기 위해 실시되며 해당 증착 중 초음파 진동을 제공하여 해당 유기실란층의 균일도를 높일 수 있다.
이렇게 비아 내벽의 절연층에 유기실란층을 형성한 후 해당 기판을 셀5(115)에서 초음파 세정과정을 통해 세정하고 셀 6(116)에서 상기 유기실란층이 형성된 비아 내면에 습식 초음파 공정을 통해 팔라듐(Pd) 결정을 증착한다.
그리고, 셀7(117)에서 상기 증착된 팔라듐 결정층을 활성화한다.
이렇게 팔라듐 결정을 배리어가 도금될 비아 내부면에 형성하고 별도의 과정을 통해서 활성화하면 해당 팔라듐 결정이 촉매로 작용하여 이후 무전해 배리어 도금 효율이 높아지고 특성이 개선된다.
이후 셀8(118)에서 탈이온수를 통해 상기 기판을 세정하고 건조함으로써 실제 초음파 무전해 배리어 도금 과정을 실시할 준비를 한다.
이렇게 실질적인 무전해 배리어 도금을 실시하기 전에 비아 내면 절연층을 도금에 적합하게 활성화시키는 두 단계의 작업을 진행함으로써 무전해 도금을 통한 배리어의 균일도, 전기적 특성, 스탭 커버리지, 스트레스, 접착성 등과 같은 TSV의 성능을 결정하는 모든 요소에 대해 특성이 개선된 배리어층을 제공할 수 있게 된다.
한편, 상기 배리어층의 두께가 30~150nm에 불과하며 상기 유기실란층이나 Pd 결정층의 경우 실질적으로 비아 내면 절연층의 표면에 미세하게 형성되므로 별도의 층을 형성하는 공정이 아닌 도금면 활성화 공정으로 이해되어야 하며, 실제 각 공정 역시 수~수십분 정도의 공정 시간이 소요될 뿐이어서 별도의 성막 단계로 구분할 필요 없이 배리어 형성을 위한 준비 프로세스의 하나로 간주된다.
상기 셀9(119)는 도금을 위해 활성화된 기판을 적당한 온도를 유지하며 초음파 진동을 가한 상태에서 무전해 도금으로 Ni, NiB 중 하나 혹은 이들이 조합된 배리어층을 30~150nm 두께로 형성한다. 물론, 이보다 두께를 더 줄이거나 증가시킬 수 있음은 물론이다.
이러한 배리어층의 형성으로도 충분히 전해 도금을 통한 비아의 금속 충진이 가능하기 때문에 곧바로 셀12(120)로 진행하여 해당 기판을 세정 및 건조한 후 공정 내 웨이퍼 운반기(102)를 통해 습식 공정 장비에서 실리콘 기판이 배치된 카세트를 회수할 수 있다.
만일, 시드층을 더 형성하고자 할 경우, 셀9(119)를 통해 배리어층을 형성한 기판을 셀10(131)에 전달하여 세정 및 건조한 후 상기 배리어층 상에 무전해 시드층 도금을 진행할 수 있다. 예를 들어 무전해 구리 시드층 도금 시에도 초음파 진동을 적용하여 시드층의 균일한 형성을 유도할 수 있다. 이후 셀12(120)에서 세정 및 건조되어 공정 내 웨이퍼 운판기(102)를 통해 시드층까지 형성된 실리콘 기판을 회수할 수 있다.
이후, 상기 배리어층이나 시드층을 전극으로 하여 전해 도금 공정으로 Cu 등의 금속을 도금하는 것으로 상기 비아를 공극없이 균일한 상태로 채울 수 있어 TSV의 성능을 최적화할 수 있다.
도 6 내지 도 13은 도 5에 예를 들어 설명한 각 셀의 구체적인 공정 조건을 보인 것으로 셀의 부피가 1000ml라고 가정한 예로, 비아 내면 절연층에 NiB 배리어층을 무전해 도금으로 증착하고, 선택적으로 상기 배리어층 상에 Cu 시드층을 무전해 도금으로 증착하는 과정을 보인 것이다.
도 6은 본 발명 실시예에 따른 황산 보일 세정(Piranha Clean) 공정의 순서도로서, 도시한 바와 같이 황산(Sulphuric acid) 계열 화합물에 과산화물(Hydrogen peroxide) 계열 화합물을 10~50%로 혼합한 혼합 용액을 준비하고, 해당 혼합 용액에 기판을 10초 내지 20분 완전히 잠기도록 담근 후 웨이퍼를 회수하는 과정을 포함한다.
상기 혼합 용액의 경우 염화 수소산(hydrochloric acid)과 과산화 수소(hydrogen peroxide)의 혼합 용액 또는 유황산(sulfuric acid)과 과산화 수소의 혼합 용액이 이용될 수 있다.
도 7은 본 발명 실시예에 따른 탈이온수 세정 및 건조 공정의 순서도로서, 도시한 바와 같이 100~0.1mbar의 진공 상태를 만들고, 탈이온수(DIW)를 주입한 후 상기 탈이온수에 기판을 완전히 잠기도록 한 후 수초~수분 사이로 웨이퍼를 세정하고, 상기 웨이퍼를 꺼내서 N2를 불어 건조시키는 과정으로 이루어진다.
도 8은 본 발명 실시예에 따른 초음파 유기실란 증착 공정의 순서도로서, 다이메틸설폭시화물(DSMO:Dimethyl Sulfoxide)에 실란(silane)을 0.1~10%로 혼합한 용액을 셀에 주입하고 30~80도로 온도를 유지한 상황에서 초음파 진동을 제공하고, 해당 셀에 기판을 완전히 잠기도록 적용한 다음 수~수십분(예를 들어, 10분 내외) 후 회수하는 과정으로 이루어진다.
여기서, 상기 제공되는 초음파는 2~8㎳/㎝의 전도도, 15~55KHz의 주파수, 5~30W/L의 에너지로 제공하되, 초음파가 제공되는 용액의 pH는 1.0~4.0 중 설정된 값이 되도록 한다.
도 9는 본 발명 실시예에 따른 초음파 세정 공정의 순서도로서, 상기 초음파 유기실란 증착 공정 후 기판을 완전히 세정하기 위한 것으로, 셀을 메틸알콜(Methyl Alcohol)로 채우고, 탈이온수로 채운 탱크에 셀을 적용한 후 초음파 진동을 제공하며, 상기 셀에 기판을 완전히 잠기도록 하여 수초~수분 유지한 후 회수하는 과정을 포함한다. 이 경우 역시 초음파는 15~55KHz의 주파수, 5~30W/L의 에너지로 제공할 수 있다.
도 10은 본 발명 실시예에 따른 초음파 Pd 결정 증착 공정의 순서도로서 염산 혹은 유사 계열의 산을 탈이온수에 0.1~10%로 혼합한 용액으로 셀을 채우고 50~200mg/L의 Pd 파우더(Palladium(ll))를 적용한 후 초음파 진동을 제공하고, 해당 셀에 기판을 완전히 잠기도록 적용하여 수초~수분 후 회수하는 과정을 포함한다.
도 11은 본 발명 실시예에 따른 초음파 Pd 결정 활성화 공정의 순서도로서 탈이온수에 디메틸아민보란(DMAB:Dimethylamineborane)을 300~700mg/L 혼합하여 적용하고 초음파 진동을 제공하며, 해당 셀에 기판을 적용한 후 수초~수분 후 회수하는 과정을 포함한다.
여기서 상기 디메틸아민보란 대신 아세토인(acetoin), 디메틸아민보란(dimethylamineborane), 글리신(glycine), 아세톨(acetol) 등의 개질제를 적용할 수도 있다.
도 12는 본 발명 실시예에 따른 무전해 배리어층 도금 공정의 순서도로서 황산 니켈(Nickel sulfate) 도금액에 시트르산(Citric acid) 0.1~20%를 혼합한 용액을 셀에 주입하고 30~80도로 온도를 유지한 상황에서 초음파 진동을 제공하며, 해당 셀에 기판을 완전히 잠기도록 적용한 다음 1~10분 경과 후 회수하는 과정을 포함한다.
상기 니켈막 도금을 위한 무전해 도금에 사용되는 도금액은 니켈 썰페이트(Nickel Sulfate), 소듐 하이포포스파이트(Sodium Hypophosphite), 소듐 글루콘산(Sodium Gluconic Acid), 구리샤인(Gurishine)을 포함할 수 있다.
한편, 상기 시트르산의 경우 타르타릭산(tartaric acid), 말레익산(malic acid), 옥살릭산(oxalic acid), 숙시닉산(succinic acid), 락틱산(lactic acid) 등이 사용될 수도 있다.
상기 공정 중에 메틸에탄올아민(Methylethanolamine)을 통해 pH를 6.0~10.0 사이의 기 설정된 값으로 유지하는 것이 바람직하다. 여기서, 메틸에탄올아민 대신 아민(amines), 글리콜(glycols), 글리콜에테르(glycol ethers), 폴리글리콜 에테르(polyglycol ethers) 및 상기의 둘 또는 그 이상의 조합들로 구성된 그룹에서 선택되는 공-용매 종을 이용할 수 있다.
상기 공정에서 제공되는 초음파 진동은 15~55KHz의 주파수, 5~30W/L의 에너지로 제공되는 것이 바람직하다.
도 13은 본 발명 실시예에 따른 무전해 시드층 도금 공정의 순서도로서 황산 구리(Copper sulfate) 10~50g/L에 에틸렌디아민사아세트산(EDTA: ethylenediaminetetraacetic acid) 10~50g/L, 폴리프로필렌글리콜(PEG:polypropyleneglycol) 0.5~1.0g/L, 글리옥실산(Glyoxylic acid) 10~50g/L, 바이피리딜(bipyridyl) 10~50mg/L를 혼합한 용액을 셀에 주입하고 30~80도로 온도를 유지한 상황에서 상기 혼합 용액의 지속 순환을 유지하면서 초음파 진동을 제공하고 해당 셀에 기판을 완전히 잠기도록 적용한 다음 1~20분 경과 후 회수하는 과정 포함한다. 이 경우 역시 상기 제공되는 초음파 진동은 15~55KHz의 주파수, 5~30W/L의 에너지로 제공되는 것이 바람직하다.
여기서, 상기 황산 구리 도금액, EDTA 도금 수용액은 유사한 종류의 다른 도금 용액이 이용될 수 있고, PEG는 블럭 코폴리머(block copolymer)나 폴리프로필렌글리콜(polypropyleneglycol)과 같은 계면 활성제로 대체될 수 있으며, 상기 글리옥실산은 유사한 환원제가 사용될 수 있고, 상기 바이피리딜의 경우 벤젠 트리아졸(benzene triazole), 카페인(caffeine), 테오필라인(theophiline), 바이피리딜(bipyridyl), 또는 트리아졸(triazole) 같은 부식 억제제 중에서 대체될 수도 있다.
이상에서는 본 발명에 따른 바람직한 실시예들에 대하여 도시하고 또한 설명하였다. 그러나 본 발명은 상술한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 첨부하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능할 것이다.
31: 실리콘 기판 32: 절연층
33: 패드층 34: 절연층
35: 절연층 36: 배리어층

Claims (29)

  1. 절연층이 내면에 형성된 비아를 가지는 기판과;
    상기 비아의 절연층 상에 무전해 도금 방식으로 형성된 니켈베이스 배리어층을 포함하며,
    상기 절연층과 배리어층 사이에 접착 증진을 위한 유기실란층이 더 구성되는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치.
  2. 청구항 1에 있어서, 상기 니켈베이스 배리어층은 30 내지 150㎚의 두께를 가지는 Ni 나 NiB 또는 이들의 조합으로 이루어진 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치.
  3. 청구항 1에 있어서, 상기 배리어층은 80μOhm/㎝이하의 전기전도도를 가지는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치.
  4. 삭제
  5. 청구항 1에 있어서, 상기 절연층과 배리어층 사이에 무전해 도금 증진을 위한 결정층이 더 구성되는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치.
  6. 청구항 1에 있어서, 상기 기판 하부에는 상기 비아가 연장되는 절연층과 그 하부에서 노출된 패드층이 더 포함된 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치.
  7. 청구항 6에 있어서, 상기 비아가 연결되는 절연층은 상기 패드가 노출된 영역에서 언더컷을 포함하는 개구 영역을 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치.
  8. 청구항 7에 있어서, 상기 배리어층은 상기 언더컷을 포함하는 개구 영역 및 노출된 패드층을 포함하는 비아 내부면에 균일하게 형성되는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치.
  9. 청구항 1에 있어서, 상기 배리어층 상에 전해 도금 방식으로 형성되어 상기 비아를 채운 금속 채움 구조물을 더 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치.
  10. 청구항 1에 있어서, 상기 배리어층 상에 상기 비아를 채울 재료의 전해 도금을 위해 무전해 도금 방식으로 형성된 시드층을 더 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치.
  11. 청구항 10에 있어서, 상기 시드층 상에 전해 도금 방식으로 형성되어 상기 비아를 채운 금속 채움 구조물을 더 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치.
  12. 절연층이 내면에 형성된 비아를 가지는 기판을 탈이온수(DIW)로 세정한 후 건조하는 준비 단계와;
    상기 준비 단계를 통해 세정 및 건조된 기판의 비아 내면 절연층 상에 초음파 무전해 도금법으로 니켈 베이스 배리어층을 형성하는 배리어층 형성 단계와;
    상기 배리어층 형성 단계 이후 상기 기판을 탈이온수로 초음파 세정한 후 건조하는 배리어층 정리 단계를 포함하며,
    상기 배리어층 형성 단계 이전에 상기 기판의 비아 내면 절연층 상에 접착 증진을 위해 습식 초음파 공정으로 유기실란을 증착하고 기판을 초음파 세정하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
  13. 청구항 12에 있어서, 상기 준비 단계나 배리어층 정리 단계는 100~0.1mbar의 진공 상태에서 탈이온수에 기판을 완전히 잠기도록 한 후 수초~수분 사이로 웨이퍼를 세정한 다음 N2를 주입하여 건조시키는 과정을 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
  14. 청구항 12에 있어서, 상기 준비 단계는 황산 계열 화합물에 과산화물 계열 화합물이 10~50%로 혼합된 혼합 용액을 이용하여 기판을 10초 내지 20분 세정하는 황산 보일 세정(Piranha Clean) 과정을 더 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
  15. 삭제
  16. 청구항 12에 있어서, 상기 유기실란 증착은 다이메틸설폭시화물(DSMO:Dimethyl Sulfoxide)에 실란을 0.1~10%로 혼합한 용액을 셀에 주입하고 30~80도로 온도를 유지한 상황에서 초음파 진동을 제공하고, 해당 셀에 기판을 적용한 다음 회수하는 과정을 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
  17. 청구항 12에 있어서, 상기 초음파 제공 조건은 2~8㎳/㎝의 전도도, 15~55KHz의 주파수, 5~30W/L의 에너지로 제공하되, 초음파 제공 용액의 pH는 1.0~4.0인 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
  18. 청구항 12에 있어서, 상기 기판을 초음파 세정하는 과정은 셀을 메틸알콜로 채우고, 탈이온수로 채운 탱크에 셀을 적용한 후 초음파 진동을 제공하며, 상기 셀에 기판을 수초~수분 적용하는 과정을 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
  19. 청구항 12에 있어서, 상기 배리어층 형성 단계 이전에 상기 배리어층 무전해 도금을 활성화하기 위해 상기 기판의 비아 내면 절연층 상에 습식 초음파 공정으로 Pd 결정을 증착하는 과정과, 상이한 셀에서 상기 증착된 Pd 결정을 활성화시키는 과정을 더 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
  20. 청구항 19에 있어서, 상기 Pd 결정 증착 과정은 탈이온수에 염산 0.1~10%를 혼합한 용액으로 셀을 채우고 50~200mg/L의 Pd 파우더를 적용한 후 초음파 진동을 제공하고, 해당 셀에 기판을 적용한 후 회수하는 과정을 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
  21. 청구항 19에 있어서, 상기 증착된 Pd 결정을 활성화시키는 과정은 탈이온수에 디메틸아민보란(DMAB:Dimethylamineborane)을 300~700mg/L 적용한 다음 초음파 진동을 제공하고, 해당 셀에 기판을 적용한 후 회수하는 과정을 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
  22. 청구항 12에 있어서, 상기 배리어층 형성 단계는 황산 니켈(Nickel sulfate) 도금액에 시트르산(Citric acid) 0.1~20%를 혼합한 용액을 셀에 주입하고 30~80도로 온도를 유지한 상황에서 초음파 진동을 제공하며, 해당 셀에 기판을 적용한 다음 회수하는 과정을 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
  23. 청구항 22에 있어서, 상기 배리어층 형성 단계에서 상기 황산 니켈 도금액은 니켈 썰페이트(Nickel Sulfate), 소듐 하이포포스파이트(Sodium Hypophosphite), 소듐 글루콘산(Sodium Gluconic Acid), 구리샤인(Gurishine) 중 하나 이상을 포함하여 구성될 수 있는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
  24. 청구항 22에 있어서, 상기 초음파 제공 조건은 15~55KHz의 주파수, 5~30W/L의 에너지인 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
  25. 청구항 12에 있어서, 상기 배리어층 정리 단계 이후에 상기 기판의 배리어층을 전극으로 하는 전해 도금 공정으로 상기 비아를 금속으로 채우는 단계를 더 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
  26. 청구항 12에 있어서, 상기 배리어층 정리 단계 이후 기판의 배리어층 상에 초음파 무전해 도금법으로 금속 시드층을 형성하는 시드층 형성 단계와; 상기 시드층이 형성된 기판을 탈이온수로 초음파 세정한 후 건조하는 시드층 정리 단계를 더 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
  27. 청구항 26에 있어서, 상기 시드층 정리 단계 이후에 상기 기판의 시드층을 전극으로 하는 전해 도금 공정을 통해 상기 비아를 금속으로 채우는 단계를 더 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
  28. 청구항 26에 있어서, 상기 시드층 형성 단계는 황산 구리(Copper sulfate) 10~50g/L에 에틸렌디아민사아세트산(EDTA: ethylenediaminetetraacetic acid) 10~50g/L, 폴리프로필렌글리콜(PEG:polypropyleneglycol) 0.5~1.0g/L, 글리옥실산(Glyoxylic acid) 10~50g/L, 바이피리딜(bipyridyl) 10~50mg/L를 혼합한 용액을 셀에 주입하고 30~80도로 온도를 유지한 상황에서 상기 혼합 용액의 지속 순환을 유지하면서 초음파 진동을 제공하고, 해당 셀에 기판을 적용한 다음 회수하는 과정을 포함하는 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
  29. 청구항 28에 있어서, 상기 초음파 제공 조건은 15~55KHz의 주파수, 5~30W/L의 에너지인 것을 특징으로 하는 실리콘 관통 비아 구조를 가진 반도체 장치 제조 방법.
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