KR101422440B1 - 커패시터 - Google Patents

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기요카즈 야나기하시
요시쿠니 가토
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소신 덴키 가부시키가이샤
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Abstract

본 커패시터는, 전기적으로 병렬로 접속되어 있으며 각각 양단에 단자부(18a, 18b)를 갖는 복수의 커패시터 소자(12)를 구비한 하나의 커패시터 블록(14)과, 복수의 커패시터 소자(12)의 각 제1 단자부(18a)를 전기적으로 접속하는 제1 전극판(20a)과, 복수의 커패시터 소자(12)의 각 제2 단자부(18b)를 전기적으로 접속하며 제1 단자부(18a)측으로 도출되는 제2 전극판(20b)과, 제2 전극판(20b)을 전기적으로 바이패스하는 적어도 하나의 바이패스 전극판(22)을 갖는다.

Description

커패시터{CAPACITOR}
본 발명은 서로 전기적으로 병렬로 접속되어 있는 복수의 커패시터 소자로 구성된 커패시터 블록을 이용하는 커패시터에 관한 것이다.
일반적으로, 100 ㎌를 넘는 대용량의 커패시턴스를 갖는 커패시터는 필요로 하는 정전 용량을 제공하기 위해서, 각각 100 ㎌ 미만이나 약 100 ㎌의 커패시턴스를 갖는 복수의 커패시터 소자를 준비하고, 이들 복수의 커패시터 소자를, 플랫 스트랜디드(flat-stranded) 구리선 등의 배선재를 이용해 서로 병렬로 접속한 커패시터 블록을 이용한다. 일부 커패시터는 서로 병렬로 접속된 그러한 커패시터 블록을 복수개 갖는다.
이러한 커패시터를 인버터 등의 전력 컨버터에서 평활 커패시터로서 사용할 경우, 커패시터를 통해 인버터로부터 캐리어 주파수 등을 갖는 리플 전류가 흐른다. 이 때에, 커패시터 소자 및 배선재가 자기 발열하여, 그 수명이 단축되는 경향이 있다. 그래서, 자기 인덕턴스를 저감시켜 고주파 특성을 개선시키며 커패시터의 자기 발열을 줄이기 위하여, 커패시터 소자들을 서로 병렬로 접속하기 위한 배선재로서 평행 평판을 사용하고 있다(특허문헌 1 및 2 참조).
일본 특허 제3771977호 공보 일본 특허 제3357314호 공보
특허문헌 1에는, 평행 평판의 다양한 배선 구조가 개시되어 있다. 그러나, 예시된 배선 구조가 주로 절연 설계로 된 것이기 때문에, 절첩 전극(folded electrode)의 배선 길이에 대한 고려가 충분하지 않고, 그 결과 자기 인덕턴스의 저감도 불충분하다.
특허문헌 2에 따르면, 커패시터 소자에 흐르는 전류에 착안해서, 배선 구조는 커패시터 블록(복수의 커패시터 소자를 5행 2열로 조립한 커패시터 블록)의 측면을 둘러싸도록 전류와 반대 방향이 되는 평행 평판으로 구성된다. 그러나, 특허문헌 2의 도 2(e)에 도시하는 바와 같이, 전술한 배선 구조가 일체의 케이싱 구조로 되어 있기 때문에, 부품들을 조립하여 커패시터를 제조하는 작업에 어려움이 있다. 구체적으로, 특허문헌 2에 개시하는 구조에 따르면, 도 2(e)에 도시한 바와 같이, 커패시터 블록의 측면을 둘러싸는 양측의 접속판(6a)은 인출판(6b)과 일체 구조로 되어 있다. 그 때문에, 부품들을 조립하여 커패시터로 제조하기 위해서는, 커패시터 블록의 한쪽 단자부에 결선판(4a)을 접속하고, 다른쪽 단자부에 결선판(4b)을 접속한 후에, 결선판(4a)에 인출판(5)을 접속한다. 그런 다음, 2개의 접속판(6a)과 1개의 인출판(6b)이 둘러싸는 공간 내에 커패시터 블록을 삽입하고, 2개의 접속판(6a)의 각 단부를 결선판(4b)에 접속해야 한다.
특허문헌 2에 개시한 구조의 경우, 서로 일체화된 2개의 접속판(6a)과 1개의 인출판(6b)이 둘러싸는 공간 내에 커패시터 블록을 삽입하는 작업이 번거롭다. 또한, 접속판과 인출판의 결선 시에 부품들을 유지하는 것이 곤란하고, 또한 부품들을 조립하기가 어렵다. 더구나, 커패시터 블록의 사이즈에 대응하여 전용 배선 구조(케이싱 구조)를 준비해야 한다. 전용 배선 구조는 사양 변경에 유연하게 대응할 수 없으며 비용 상승을 야기할 우려도 있다. 또한, 특허문헌 2에 개시된 커패시터는 자기 인덕턴스를 종래 커패시터의 약 1/4로 줄일 수 있다고는 하지만, 그 정도의 자기 인덕턴스 저감은 불충분하다.
본 발명은 이러한 과제를 고려하여 이루어진 것이다. 본 발명의 목적은, 전용 배선 구조를 준비할 필요가 없고, 사양 변경 등에 유연하게 대응할 수 있어, 비용을 절감할 수 있으며 자기 인덕턴스를 줄일 수 있는 커패시터를 제공하는 것이다.
[1] 본 발명에 따르면, 서로 전기적으로 병렬로 접속되어 있으며 각각 양단에 단자부를 갖는 복수의 커패시터 소자로 구성된 커패시터 블록을 이용하는 커패시터를 제공하며, 커패시터는 상기 복수의 커패시터 소자의 각각의 한쪽 단자부를 전기적으로 접속하는 제1 전극판과, 상기 복수의 커패시터 소자의 각각의 다른쪽 단자부를 전기적으로 접속하며 상기 한쪽 단자부측으로 도출되는 제2 전극판과, 상기 제2 전극판을 전기적으로 바이패스하는 적어도 하나의 바이패스 전극판을 포함하며, 상기 제2 전극판은 상기 복수의 커패시터 소자의 각각의 다른쪽 단자부를 전기적으로 접속하는 결선부와, 상기 제1 전극판에 대향하는 도출부와, 상기 결선부와 상기 도출부를 서로 연결하는 접속부를 포함하고, 상기 결선부, 상기 도출부, 및 상기 접속부는 서로 일체적이며, 상기 바이패스 전극판은, 상기 제2 전극판의 상기 도출부에 전기적으로 접속된 제1 접속부와, 상기 제2 전극판의 상기 결선부에 전기적으로 접속된 제2 접속부와, 상기 제1 접속부와 상기 제2 접속부를 서로 연결하는 제3 접속부를 포함하고, 상기 제1 접속부, 상기 제2 접속부, 및 상기 제3 접속부는 서로 일체적이며, 상기 제2 전극판의 상기 접속부는 상기 커패시터 블록의 하면 아래쪽에 위치하고, 상기 바이패스 전극판의 상기 제3 접속부는 상기 커패시터 블록의 측면에 대향하여 위치한다.
[2] 본 발명에 있어서, 상기 바이패스 전극판은 상기 커패시터 블록을 사이에 두고 서로 대향하여 배치된 적어도 2개의 바이패스 전극판을 포함한다.
[3] 본 발명에 있어서, 상기 바이패스 전극판은 상기 커패시터 블록의 한쪽 측면을 따라 배열되는 적어도 2개의 바이패스 전극판을 포함한다.
[4] 본 발명에 있어서, 적어도 하나의 바이패스 전극판의 상단부가 상기 커패시터 블록의 상면과 거의 일치하도록 위치한다.
[5] 본 발명에 있어서, 상기 커패시터 블록의 상기 복수의 커패시터 소자는 적층 방향을 따라 적층되고, 상기 복수의 커패시터 소자의 적층 방향을 따른 상기 바이패스 전극판의 길이를 L, 상기 커패시터 블록의 상기 복수의 커패시터 소자의 개수를 N, 각 커패시터 소자의 상기 적층 방향을 따른 길이를 m으로 표기하면, 상기 길이 L은,
m<L<m×N의 범위 내에 있다.
[6] 본 발명에 있어서, 상기 길이 L은,
m×(N-1)<L<m×N의 범위 내에 있다.
[7] 본 발명에 있어서, 적어도 하나의 바이패스 전극판의 길이 L은,
m<L<2×m의 범위 내에 있다.
[8] 본 발명에 있어서, 커패시터는 측면끼리 서로 대향하는 적어도 2개의 커패시터 블록의 어레이로 구성된 복합 커패시터 블록을 더 포함한다.
[9] 본 발명에 있어서, 커패시터는 상기 커패시터 블록의 상기 한쪽 단자부와 상기 다른쪽 단자부 중 적어도 한쪽을 냉각하는 냉각 부재를 더 포함하고, 상기 냉각 부재는, 상기 커패시터 블록의 상기 한쪽 단자부가 배열되어 있는 영역 및 상기 커패시터 블록의 상기 다른쪽 단자부가 배열되어 있는 영역 중 적어도 한쪽에 대향하여 배치된다.
본 발명에 따른 커패시터는 전용 배선 구조를 준비할 필요가 없고, 사양 변경 등에 유연하게 대응할 수 있어 비용을 절감할 수 있고, 자기 인덕턴스를 줄일 수 있다.
통상, 커패시터에 허용 이상의 전류가 흐를 경우, 시간의 경과에 따라 커패시터의 온도가 커패시터의 허용 온도를 넘어, 최종적으로 커패시터가 발연 및 발화될 우려가 있다. 그러나, 커패시터가 냉각 부재를 구비하기 때문에, 커패시터에 허용 이상의 전류가 흐를 경우에도 커패시터의 온도가 허용 온도를 넘지 않는다. 그러므로, 커패시터에 전술한 문제점이 발생하는 것을 막을 수 있다.
도 1a는 제1 실시형태에 따른 커패시터(제1 커패시터)를 도시하는 사시도이다.
도 1b는 제1 커패시터의 바이패스 전극판을 일부 파단하여 도시하는 측면도이다.
도 1c는 제1 커패시터를 상면에서 본 평면도이다.
도 2a는 제2 실시형태에 따른 커패시터(제2 커패시터)를 도시하는 사시도이다.
도 2b는 제2 커패시터의 바이패스 전극판을 일부 파단하여 도시하는 측면도이다.
도 2c는 제2 커패시터를 상면에서 본 평면도이다.
도 3a는 제3 실시형태에 따른 커패시터(제3 커패시터)를 도시하는 사시도이다.
도 3b는 제3 커패시터의 바이패스 전극판을 일부 파단하여 도시하는 측면도이다.
도 3c는 제3 커패시터를 상면에서 본 평면도이다.
도 4a는 제4 실시형태에 따른 커패시터(제4 커패시터)를 도시하는 사시도이다.
도 4b는 제4 커패시터의 바이패스 전극판을 일부 파단하여 도시하는 측면도이다.
도 4c는 제4 커패시터를 상면에서 본 평면도이다.
도 5a는 제5 실시형태에 따른 커패시터(제5 커패시터)를 도시하는 사시도이다.
도 5b는 제5 커패시터의 바이패스 전극판을 일부 파단하여 도시하는 측면도이다.
도 5c는 제5 커패시터를 상면에서 본 평면도이다.
도 6a는 제6 실시형태에 따른 커패시터(제6 커패시터)를 도시하는 사시도이다.
도 6b는 제6 커패시터의 바이패스 전극판을 일부 파단하여 도시하는 측면도이다.
도 6c는 제6 커패시터를 상면에서 본 평면도이다.
도 7은 제7 실시형태에 따른 커패시터(제7 커패시터)를 도시하는 사시도이다.
도 8은 제8 실시형태에 따른 커패시터(제8 커패시터)를 도시하는 사시도이다.
도 9는 제9 실시형태에 따른 커패시터(제9 커패시터)를 도시하는 사시도이다.
도 10은 제10 실시형태에 따른 커패시터(제10 커패시터)를 도시하는 사시도이다.
도 11은 제11 실시형태에 따른 커패시터(제11 커패시터)를 도시하는 사시도이다.
도 12a는 비교예에 따른 커패시터를 도시하는 사시도이다.
도 12b는 비교예에 따른 커패시터의 바이패스 전극판을 일부 파단하여 도시하는 측면도이다.
도 12c는 비교예에 따른 커패시터를 상면에서 본 평면도이다.
도 13은 커패시터의 인덕턴스를 측정하는 프로세스를 도시하는 설명도이다.
이하, 본 발명의 실시형태에 따른 커패시터에 대해 도 1a∼도 13을 참조하면서 설명한다. 이하에 설명하는 커패시터는 주요부만 도시하며, 커패시터의 제품 형태에 있어서 외장 케이스, 외부 단자, 충전재 등은 설명 및 도시를 생략한다.
도 1a에 도시하는 바와 같이, 제1 실시형태에 따른 커패시터[이하, "제1 커패시터(10A)"라고 함]는 복수의 커패시터 소자(12)로 구성된 하나의 커패시터 블록(14)을 갖는다. 커패시터 블록(14)에 있어서, 복수의 커패시터 소자(12)가 한 방향, 즉 적층 방향을 따라 적층된다. 도 1a∼도 1c에 도시한 예에서는, 4개의 커패시터 소자(12)가 세로 방향으로 적층되어 하나의 커패시터 블록(14)을 구성한다.
각 커패시터 소자(12)는 롤(16)과, 이 롤(16)의 한쪽 단부에 전기적으로 접속된 제1 단자부(18a)와, 롤(16)의 다른쪽 단부에 전기적으로 접속된 제2 단자부(18b)를 갖는다. 롤(16)은 제1 전극 패턴과 제2 전극 패턴을 포함하고, 이 제1 전극 패턴과 제2 전극 패턴은 유전체 필름을 사이에 두고 서로 대향하며 감겨서 롤 구조가 된다. 예컨대, 롤(16)은 한 면에 제1 전극 패턴이 형성된 제1 유전체 필름과 한 면에 제2 전극 패턴이 형성된 제2 유전체 필름을 포함하며, 이 제1 및 제2 유전체 필름은 제1 전극 패턴과 제2 전극 패턴이 서로 접촉하지 않도록 중첩되고, 감겨서 롤 구조가 된다. 제1 유전체 필름 및 제2 유전체 필름은 각각 PP(폴리프로필렌), PET(폴리에틸렌테레프탈레이트), PPS(폴리페닐렌 술피드) 등으로 구성될 수 있다. 그리고, 롤(16)의 한쪽 단부 및 다른쪽 단부에 각각 땜납, 아연 등의 금속을 용사함으로써 제1 단자부(18a) 및 제2 단자부(18b)가 형성된다.
도 1a∼도 1c에 도시하는 바와 같이, 제1 커패시터(10A)는 복수의 커패시터 소자(12)의 각 제1 단자부(18a)를 전기적으로 접속하는 제1 전극판(20a)과, 복수의 커패시터 소자(12)의 각 제2 단자부(18b)를 전기적으로 접속하며 제1 단자부(18a)측으로 도출되는 제2 전극판(20b)을 포함한다. 즉, 제1 커패시터(10A)에 있어서 복수의 커패시터 소자(12)는 제1 전극판(20a)과 제2 전극판(20b)에 의해 서로 전기적으로 병렬로 접속된다.
또한, 제1 커패시터(10A)는 제2 전극판(20b)을 전기적으로 바이패스하는 하나의 바이패스 전극판(22)을 포함한다. 구체적으로, 제2 전극판(20b)은 복수의 커패시터 소자(12)의 각 제2 단자부(18b)를 전기적으로 접속하는 결선부(24)와, 복수의 커패시터 소자(12)의 제1 단자부(18a)측으로 도출되며, 제1 전극판(20a)에 대향하는 도출부(26)와, 결선부(24)와 도출부(26)를 서로 연결하는 접속부(28)를 포함하고, 이 결선부(24), 도출부(26), 및 접속부(28)는 서로 일체적이다. 이 경우, 제2 전극판(20b)의 접속부(28)는 커패시터 블록(14)의 하면 아래쪽에 위치한다. 즉, 이 제2 전극판(20b)은 제1 전극판(20a)보다 배선 길이가 길다. 제2 전극판(20b)의 접속부(28)와 커패시터 소자(12)[가장 아래측에 위치하는 커패시터 소자(12)] 사이, 및 제2 전극판(20b)의 도출부(26)와 제1 전극판(20a) 사이에는, 각각 전기적 절연을 확보하기 위해서, 도시하지 않는 절연판이 개재된다.
바이패스 전극판(22)은 제2 전극판(20b)의 도출부(26)에 전기적으로 접속된 제1 접속부(22a)와, 제2 전극판(20b)의 결선부(24)에 전기적으로 접속된 제2 접속부(22b)와, 제1 접속부(22a)와 제2 접속부(22b)를 서로 연결하는 제3 접속부(22c)를 포함하고, 이 제1 접속부(22a), 제2 접속부(22b) 및 제3 접속부(22c)는 서로 일체적이다. 바이패스 전극판(22)의 제3 접속부(22c)는 커패시터 블록(14)의 한쪽 측면에 대향하여 배치된다. 즉, 바이패스 전극판(22)은 커패시터 블록(14)의 한쪽 측면을 둘러싸도록 제2 전극판(20b)에 전기적으로 접속된다. 본 실시형태에 따르면, 직사각형의 금속판을, 예컨대 절곡 가공에 의해 단면 ㄷ자형(채널형)으로 성형하여, 제1 접속부(22a), 제2 접속부(22b) 및 제3 접속부(22c)를 갖는 일체 구조를 제공한다. 제1 접속부(22a)와 제2 전극판(20b)의 도출부(26)는 예컨대 땜납에 의해 전기적으로 서로 접속되고, 제2 접속부(22b)와 제2 전극판(20b)의 결선부(24)는 예컨대 땜납에 의해 전기적으로 서로 접속된다. 바이패스 전극판(22)의 제3 접속부(22c)는 커패시터 블록(14)의 한쪽 측면으로부터 이격되는 것이 바람직하다. 이 경우, 제3 접속부(22c)와 커패시터 블록(14)의 한쪽 측면 사이에는 전기적 절연재를 재개할 수도 있다.
바이패스 전극판(22)과 커패시터 블록(14) 간의 치수 관계에 대해 이하에 설명한다. 복수의 커패시터 소자(12)의 적층 방향을 따른 바이패스 전극판(22)의 길이를 L, 커패시터 블록(14)의 복수의 커패시터 소자(12)의 개수를 N, 각 커패시터 소자(12)의 적층 방향을 따른 길이를 m으로 표기하면, 길이 L은,
m<L<m×N의 범위 내에 있다. 특히, 제1 커패시터(10A)의 길이 L은,
m×(N-1)<L<m×N의 범위를 만족한다.
전술한 바와 같이, 제1 커패시터(10A)는 제1 전극판(20a)과 제2 전극판(20b)에 의해 서로 병렬로 접속되는 복수의 커패시터 소자(12)를 갖고, 또한 제1 전극판(20a)보다 배선 길이가 긴 제2 전극판(20b)을 전기적으로 바이패스하며, 제2 전극판(20b)에 전기적으로 접속되는 하나의 바이패스 전극판(22)을 갖는다. 그렇기 때문에, 제1 커패시터(10A)는 자기 인덕턴스를 저감할 수 있어, 고주파 특성의 개선 및 자기 발열의 저감을 도모할 수 있다. 더구나, 바이패스 전극판(22)은 배선 길이가 제1 전극판(20a)보다 긴 제2 전극판(20b)에 전기적으로 접속만 되면 되기 때문에, 제1 커패시터(10A)를 간단하게 조립할 수 있으며, 전용 배선 구조(케이싱 구조)를 준비할 필요가 없고, 사양 변경 등에 유연하게 대응할 수 있다. 이들 이점은 제1 커패시터(10A)의 생산성의 향상 및 비용 절감으로 이어진다.
도 1a∼도 1c의 예에서는, 4개의 커패시터 소자(12)를 적층한 경우를 도시하고 있다. 그러나, 본 발명은 2개의 커패시터 소자(12), 3개의 커패시터 소자(12), 또는 5개 이상의 커패시터 소자(12)를 적층한 경우에도 적용 가능하다.
도 2a∼도 2c에 도시하는 바와 같이, 제2 실시형태에 따른 커패시터[이하, "제2 커패시터(10B)"라고 함]는 전술한 제1 커패시터(10A)와 구조가 거의 같지만, 2개의 바이패스 전극판(22)이 커패시터 블록(14)의 한쪽 측면을 따라 배열되어 있는 점과, 바이패스 전극판(22)의 길이 L이,
m<L<2×m의 범위 내에 있는 점이 다르다. 제2 커패시터(10B)는 제1 커패시터(10A)와 동일한 효과를 발휘한다. 도 2a∼도 2c의 예에서는, 4개의 커패시터 소자(12)를 적층한 경우를 도시하고 있다. 하지만, 본 발명은 5개 이상의 커패시터 소자(12)를 적층한 경우에도 적용 가능하다. 특히, 5개, 7개, 또는 9개의 커패시터 소자(12) 등, 5 이상의 홀수개의 커패시터 소자(12)를 적층하면, 바이패스 전극판(22)으로서, 길이 L이 m<L<2×m의 범위 내에 있는 바이패스 전극판(22)과 함께, 길이 L이 2×m<L<3×m의 범위 내에 있는 바이패스 전극판(22)을 이용하는 것이 바람직하다. 즉, 하나의 커패시터 블록(14)에 대하여 적층 방향을 따라 2개 이상의 바이패스 전극판(22)을 배열하는 경우에, 길이 L이 m<L<2×m의 범위 내에 있는 바이패스 전극판(22)과, 길이 L이 2×m<L<3×m의 범위 내에 있는 바이패스 전극판(22)을 준비하여, 각각 4개 이상의 커패시터 소자(12)가 적층된 다양한 커패시터 블록에 이용할 수 있다.
도 3a∼도 3c에 도시하는 바와 같이, 제3 실시형태에 따른 커패시터[이하, "제3 커패시터(10C)"라고 함]는 제2 커패시터(10B)와 구조가 거의 같지만, 적층 방향을 따라 상측 위치에 배치되는 바이패스 전극판(22)의 상단부(22d)가 커패시터 블록(14)의 상면(14a)과 거의 일치하도록 위치하는 점이 다르다.
제3 커패시터(10C)는 제2 커패시터(10B)와 동일한 효과를 발휘한다. 특히, 제3 커패시터(10C)는 적층 방향을 따라 상측에 배치되는 바이패스 전극판(22)이 제2 전극판(20b)의 단부(외부 단자에 접속되는 단부)에 근접하도록 배치되기 때문에 자기 인덕턴스를 제2 커패시터(10B)보다 작게 할 수 있다.
도 4a∼도 4c에 도시하는 바와 같이, 제4 실시형태에 따른 커패시터[이하, "제4 커패시터(10D)"라고 함]는 제1 커패시터(10A)와 구조가 거의 같지만, 2개의 바이패스 전극판(22)을 갖는 점과, 이들 2개의 바이패스 전극판(22)이 커패시터 블록(14)을 사이에 두고 서로 대향하여 배치되는 점이 다르다.
제2 전극판(20b)의 결선부(24)와 도출부(26) 사이에 있는 바이패스 전극판(22)에 의해 형성된 2개의 바이패스 경로가 서로 병렬로 접속되기 때문에, 제4 커패시터(10D)의 자기 인덕턴스는 제1 커패시터(10A)의 자기 인덕턴스의 약 1/2이다.
도 5a∼도 5c에 도시하는 바와 같이, 제5 실시형태에 따른 커패시터[이하, "제5 커패시터(10E)"라고 함]는 제2 커패시터(10B)(도 2a∼도 2c 참조)와 구조가 거의 같지만, 4개의 바이패스 전극판(22)을 갖는 점과, 커패시터 블록(14)의 적층 방향을 따라 상측 위치에서 2개의 바이패스 전극판(22)이 커패시터 블록(14)을 사이에 두고 서로 대향하여 배치되고, 마찬가지로, 커패시터 블록(14)의 적층 방향을 따라 하측 위치에서 2개의 바이패스 전극판(22)이 커패시터 블록(14)을 사이에 두고 대향하여 배치되는 점이 다르다.
제4 커패시터(10D)와 마찬가지로, 제2 전극판(20b)의 결선부(24)와 도출부(26) 사이에 형성된 2개의 바이패스 경로가 서로 병렬로 접속되기 때문에, 제5 커패시터(10E)의 자기 인덕턴스는 제2 커패시터(10B)의 자기 인덕턴스의 약 1/2이다.
도 6a∼도 6c에 도시하는 바와 같이, 제6 실시형태에 따른 커패시터[이하, "제6 커패시터(10F)"라고 함]는 제3 커패시터(10C)(도 3a∼도 3c 참조)와 구조가 거의 같지만, 4개의 바이패스 전극판(22)을 갖는 점과, 커패시터 블록(14)의 적층 방향을 따라 상측 위치에서 2개의 바이패스 전극판(22)이 커패시터 블록(14)을 사이에 두고 서로 대향하여 배치되고, 마찬가지로, 커패시터 블록(14)의 적층 방향을 따라 하측 위치에서 2개의 바이패스 전극판(22)이 커패시터 블록(14)을 사이에 두고 서로 대향하여 배치되는 점이 다르다.
제5 커패시터(10E)와 마찬가지로, 대향하는 2개의 바이패스 전극판(22)에 의해 형성된 2개의 바이패스 경로가 서로 병렬로 접속되기 때문에, 제6 커패시터(10F)의 자기 인덕턴스는 제3 커패시터(10C)의 자기 인덕턴스의 약 1/2이다.
도 7에 도시하는 바와 같이, 제7 실시형태에 따른 커패시터[이하, "제7 커패시터(10G)"라고 함]는 제5 커패시터(10E)(도 5a∼도 5c 참조)와 구조가 거의 같지만, 각 커패시터 소자(12)의 적어도 제2 단자부(18b)를 냉각하기 위한 냉각 부재(30)를 포함한다는 점이 다르다. 냉각 부재(30)는 예컨대 냉각 매체(냉각수, 냉각풍 등)가 유통하는 파이프(32)를 포함하고, 제2 단자부(18b)가 배열되어 있는 영역에 대향하는 위치에 배치된다. 파이프(32)는 바이패스 전극판(22)의 제2 접속부(22b)에 접촉하여 배치된다. 그렇기 때문에, 제2 단자부(18b)에서 발생한 열은 제2 전극판(20b) 및 바이패스 전극판(22)의 제2 접속부(22b)를 통해 냉각 부재(30)에 방열되고, 제1 단자부(18a)에서 발생한 열은 제1 전극판(20a), 전기적 절연재, 바이패스 전극판(22)의 제1 접속부(22a), 제3 접속부(22c) 및 제2 접속부(22b)를 통해 냉각 부재(30)에 방열된다.
통상, 커패시터에 허용 전류 이상의 전류가 흐를 경우, 시간의 경과에 따라 커패시터의 온도가 커패시터의 허용 온도를 넘어, 최종적으로 커패시터가 발연 및 발화될 우려가 있다. 그러나, 제7 커패시터(10G)는 냉각 부재(30)를 갖기 때문에, 허용 이상의 전류가 제7 커패시터(10G)에 흐를 경우에도 제7 커패시터(10G)의 온도가 허용 온도를 넘지 않는다. 따라서, 제7 커패시터(10G)는 전술한 문제점의 발생을 막을 수 있다.
냉각 부재(30)는 냉각 매체가 유통하는 파이프(32) 외에, 히트 싱크를 포함할 수도 있고, 또는 파이프(32)와 히트 싱크의 조합을 포함할 수도 있다.
도 8에 도시하는 바와 같이, 제8 실시형태에 따른 커패시터[이하, "제8 커패시터(10H)"라고 함]는 제7 커패시터(10G)와 구조가 거의 같지만, 전술한 냉각 부재(30)와 함께, 제2 냉각 부재(34)가, 제1 단자부(18a)가 배열되어 있는 영역에 대향하는 위치에 배치되는 점이 다르다. 냉각 부재(30)와 마찬가지로, 제2 냉각 부재(34)는 냉각 매체가 유통하는 파이프(32), 히트 싱크 등을 포함할 수 있다. 제2 냉각 부재(34)는 바이패스 전극판(22)의 제1 접속부(22a)와 접촉하여 배치된다. 그렇기 때문에, 제1 단자부(18a)에서 발생한 열은, 제1 전극판(20a), 전기적 절연재, 바이패스 전극판(22)의 제1 접속부(22a)를 통해 제2 냉각 부재(34)에 방열된다. 결과적으로, 제1 단자부(18a)에서 발생한 열을 효율적으로 제2 냉각 부재(34)에 방열된다.
도 9를 참조하면서, 제9 실시형태에 따른 커패시터[이하, "제9 커패시터(10I)"라고 함]에 대해서 후술한다.
도 9에 도시하는 바와 같이, 제9 커패시터(10I)는 측면끼리 서로 대향하는 커패시터 블록(14)들의 어레이로 구성된 복합 커패시터 블록(50)을 갖는다. 도 9에서는, 4개의 제2 커패시터(10B)(도 2a 참조)를 가로 방향으로[커패시터 소자(12)의 적층 방향과 직교하는 방향을 따라] 배열하여, 인접하는 제2 커패시터(10B)들은 측면끼리 서로 대향한다. 각 제2 커패시터(10B)의 제1 전극판(20a)의 단부는 공통의 제1 리드 단자판(52a)에 접속되고, 각 제2 커패시터(10B)의 제2 전극판(20b)의 단부는 공통의 제2 리드 단자판(52b)에 접속된다.
각 제2 커패시터(10B)의 제2 전극판(20b)의 결선부(24)와 도출부(26) 사이에 있는 바이패스 전극판(22)에 의해 형성된 바이패스 경로(4개의 바이패스 경로)가 공통의 제2 리드 단자판(52b)에 병렬로 접속되기 때문에, 제9 커패시터(10I)의 자기 인덕턴스는 제2 커패시터(10B)의 자기 인덕턴스의 약 1/4이다.
도 10에 도시하는 바와 같이, 제10 실시형태에 따른 커패시터[이하, "제10 커패시터(10J)"라고 함]는 측면끼리 서로 대향하는 커패시터 블록(14)들의 어레이로 구성된 복합 커패시터 블록(50)을 갖는다. 특히, 4개의 제5 커패시터(10E)를 가로 방향으로[커패시터 소자(12)의 적층 방향과 직교하는 방향을 따라] 배열하여, 인접하는 제5 커패시터(10E)들은 측면끼리 서로 대향한다. 각 제5 커패시터(10E)의 제1 전극판(20a)의 단부는 공통의 제1 리드 단자판(52a)에 접속되고, 각 제5 커패시터(10E)의 제2 전극판(20b)의 단부는 공통의 제2 리드 단자판(52b)에 접속된다.
각 제5 커패시터(10E)에서의 제2 전극판(20b)의 결선부(24)와 도출부(26) 사이에 있는 바이패스 전극판(22)에 의해 형성된 바이패스 경로(8개의 바이패스 경로)가 공통의 제2 리드 단자판(52b)에 병렬로 접속되기 때문에, 제10 커패시터(10J)의 자기 인덕턴스는 제5 커패시터(10E)의 자기 인덕턴스의 약 1/4이다.
도 11에 도시하는 바와 같이, 제11 실시형태에 따른 커패시터[이하, "제11 커패시터(10K)"라고 함]는 전술한 제10 커패시터(10J)와 구조가 거의 같지만, 각 커패시터 소자(12)의 적어도 제2 단자부(18b)를 냉각하기 위한 냉각 부재(30)를 포함한다는 점이 다르다. 냉각 부재(30)는, 예컨대 냉각 매체(냉각수, 냉각풍 등)가 유통하는 사행형 파이프(32)를 포함하고, 제2 단자부(18b)가 배열되어 있는 영역에 대향하는 위치에 배치될 수 있다.
제7 커패시터(10G)(도 7 참조)와 마찬가지로, 각 커패시터에 허용 전류 이상의 전류가 흐를 경우에도 각 커패시터의 온도는 허용 온도를 넘지 않는다. 그렇기 때문에, 제11 커패시터(10K)는 전술한 문제점의 발생을 막을 수 있다. 또한, 제8 커패시터(10H)(도 8 참조)와 마찬가지로, 제1 단자부(18a)가 배열되어 있는 영역에 대향하는 위치에 제2 냉각 부재(34)가 배치될 수 있다.
실시예:
비교예 및 실시예 1∼8에 따른 커패시터에 대해, 이들 커패시터의 인덕턴스를, 네트워크 애널라이저를 이용하여 측정하였다.
비교예 및 실시예 1∼8에 따른 커패시터의 구조는 이하와 같다.
(비교예)
도 12a∼도 12c에 도시하는 바와 같이, 비교예에 따른 커패시터는 도 1a∼도 1c에 도시한 제1 커패시터(10A)에서 바이패스 전극판(22)이 없는 구조를 갖는다. 이 구조는 전술한 특허문헌 1에 개시된 커패시터와 유사하다.
(실시예 1∼8)
실시예 1에 따른 커패시터는 도 1a∼도 1c에 도시한 제1 커패시터(10A)와 구조가 같다. 실시예 2에 따른 커패시터는 도 2a∼도 2c에 도시한 제2 커패시터(10B)와 구조가 같다. 실시예 3에 따른 커패시터는 도 3a∼도 3c에 도시한 제3 커패시터(10C)와 구조가 같다. 실시예 4에 따른 커패시터는 도 4a∼도 4c에 도시한 제4 커패시터(10D)와 구조가 같다. 실시예 5에 따른 커패시터는 도 5a∼도 5c에 도시한 제5 커패시터(10E)와 구조가 같다. 실시예 6에 따른 커패시터는 도 6a∼도 6c에 도시한 제6 커패시터(10F)와 구조가 같다.
실시예 7에 따른 커패시터는 도 9에 도시한 제9 커패시터(10I)와 구조가 같다. 실시예 8에 따른 커패시터는 도 10에 도시한 제10 커패시터(10J)와 구조가 같다.
(측정 프로세스)
측정 프로세스는 도 13에 도시하는 네트워크 애널라이저(60)를 사용하여 수행되었다. 구체적으로, 비교예 및 실시예 1∼8에 따른 각 커패시터를, 제1 전극판(20a)[제7 실시예 및 제8 실시예에서는 제1 리드 단자판(52a)]의 단부와 제2 전극판(20b)[제7 실시예 및 제8 실시예에서는 제2 리드 단자판(52b)]의 단부(구체적으로는 커패시터의 각 외부 단자)에, 각각 동축 케이블(62a, 62b)의 내측 코어선(64a, 64b)의 접속부와 외측 도체(66a, 66b)의 접속부를 연결(또는 반대로도 가능)하여 측정하였다. 측정 주파수는 100 ㎐∼200 ㎐의 범위였고, 측정 전류는 수 ㎃, 측정 전압은 수 ㎷였다.
(측정 결과)
측정 결과를 표 1에 나타낸다.
Figure 112013117681631-pct00001
표 1의 결과로부터, 비교예에 따른 커패시터의 인덕턴스는 약 69 nH 이지만, 실시예 1∼8에 따른 각 커패시터의 인덕턴스는 15 nH 이하이므로 비교예에 따른 커패시터의 인덕턴스보다 낮아 고주파 특성이 개선되었고 자기 발열이 저감하였음을 알 수 있다.
도 4a에 도시한 바와 같이, 실시예 4에 따른 커패시터는 실시예 1에 따른 커패시터(도 1a 참조)의 구조와 다르게, 바이패스 전극판(22)에 의해 형성된 2개의 바이패스 경로가 병렬로 접속되기 때문에, 인덕턴스가 실시예 1에 따른 커패시터의 인덕턴스의 약 1/2로 저감된다.
도 5a에 도시한 바와 같이, 실시예 5에 따른 커패시터도 실시예 2에 따른 커패시터(도 2a 참조)의 구조와 다르게, 바이패스 전극판(22)에 의해 형성된 2개의 바이패스 경로가 병렬로 접속되기 때문에, 인덕턴스가 실시예 2에 따른 커패시터의 인덕턴스의 약 1/2로 저감된다.
도 6a에 도시한 바와 같이, 실시예 6에 따른 커패시터도 실시예 3에 따른 커패시터(도 3a 참조)의 구조와 다르게, 바이패스 전극판(22)에 의해 형성된 2개의 바이패스 경로가 병렬로 접속되기 때문에, 인덕턴스가 실시예 3에 따른 커패시터 인덕턴스의 약 1/2로 저감된다.
도 9에 도시한 바와 같이, 실시예 7에 따른 커패시터는 각 제2 커패시터(10B)의 바이패스 전극판(22)에 의해 형성된 바이패스 경로(4개의 바이패스 경로)가 공통의 제2 리드 단자판(52b)에 병렬로 접속되기 때문에, 인덕턴스가 각 제2 커패시터(10B)의 인덕턴스의 약 1/4로 저감된다.
도 10에 도시한 바와 같이, 실시예 8에 따른 커패시터도 각 제5 커패시터(10E)의 바이패스 전극판(22)에 의해 형성된 바이패스 경로(4개의 바이패스 경로)가 공통의 제2 리드 단자판(52b)에 병렬로 접속되기 때문에, 인덕턴스가 각 제5 커패시터(10E)의 인덕턴스의 약 1/4로 저감된다.
특허문헌 2의 개시에 따르면, 거기에 개시된 커패시터는 비교예에 따른 커패시터의 인덕턴스의 약 1/4의 인덕턴스를 갖는데, 즉 인덕턴스가 약 17 nH이지만, 이것은 실시예 1∼8에 따른 커패시터의 인덕턴스보다 높다.
본 발명에 따른 커패시터는 전술한 실시형태에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않고서, 다양한 구조를 채용할 수 있는 것이다.

Claims (9)

  1. 서로 전기적으로 병렬로 접속되어 있으며 각각 양단에 단자부(18a, 18b)를 갖는 복수의 커패시터 소자(12)로 구성된 커패시터 블록(14)을 이용하는 커패시터에 있어서,
    상기 복수의 커패시터 소자(12)의 각각의 한쪽 단자부(18a)를 전기적으로 접속하는 제1 전극판(20a)과,
    상기 복수의 커패시터 소자(12)의 각각의 다른쪽 단자부(18b)를 전기적으로 접속하며 상기 한쪽 단자부(18a)측으로 도출되는 제2 전극판(20b)과,
    상기 제2 전극판(20b)을 전기적으로 바이패스하는 적어도 하나의 바이패스 전극판(22)
    을 포함하고,
    상기 제2 전극판(20b)은, 상기 복수의 커패시터 소자(12)의 각각의 다른쪽 단자부(18b)를 전기적으로 접속하는 결선부(24)와, 상기 제1 전극판(20a)에 대향하는 도출부(26)와, 상기 결선부(24)와 상기 도출부(26)를 서로 연결하는 접속부(28)를 포함하고, 상기 결선부(24), 상기 도출부(26) 및 상기 접속부(28)는 서로 일체적이며,
    상기 적어도 하나의 바이패스 전극판(22)은, 상기 제2 전극판(20b)의 상기 도출부(26)에 전기적으로 접속된 제1 접속부(22a)와, 상기 제2 전극판(20b)의 상기 결선부(24)에 전기적으로 접속된 제2 접속부(22b)와, 상기 제1 접속부(22a)와 상기 제2 접속부(22b)를 서로 연결하는 제3 접속부(22c)를 포함하고, 상기 제1 접속부(22a), 상기 제2 접속부(22b), 및 상기 제3 접속부(22c)는 서로 일체적이며,
    상기 제2 전극판(20b)의 상기 접속부(28)는 상기 커패시터 블록(14)의 하면 아래쪽에 위치하고,
    상기 적어도 하나의 바이패스 전극판(22)의 상기 제3 접속부(22c)는 상기 커패시터 블록(14)의 측면에 대향하여 위치하는 것인 커패시터.
  2. 제1항에 있어서, 상기 적어도 하나의 바이패스 전극판(22)은, 상기 커패시터 블록(14)을 사이에 두고 서로 대향하여 배치되는 적어도 2개의 바이패스 전극판을 포함하는 것인 커패시터.
  3. 제1항에 있어서, 상기 적어도 하나의 바이패스 전극판(22)은, 상기 커패시터 블록(14)의 한쪽 측면을 따라 배열되는 적어도 2개의 바이패스 전극판을 포함하는 것인 커패시터.
  4. 제1항에 있어서, 상기 적어도 하나의 바이패스 전극판(22)의 상단부(22d)는 상기 커패시터 블록(14)의 상면(14a)과 일치하도록 위치하는 것인 커패시터.
  5. 제1항에 있어서, 상기 커패시터 블록(14)의 상기 복수의 커패시터 소자(12)는 적층 방향을 따라 적층되고,
    상기 복수의 커패시터 소자(12)의 적층 방향을 따른 상기 적어도 하나의 바이패스 전극판(22)의 길이를 L, 상기 커패시터 블록(14)의 상기 복수의 커패시터 소자(12)의 개수를 N, 각 커패시터 소자(12)의 상기 적층 방향을 따른 길이를 m으로 표기하면, 상기 길이 L은,
    m<L<m×N의 범위 내에 있는 것인 커패시터.
  6. 제5항에 있어서, 상기 길이 L은,
    m×(N-1)<L<m×N의 범위 내에 있는 것인 커패시터.
  7. 제5항에 있어서, 상기 적어도 하나의 바이패스 전극판(22)의 길이 L은,
    m<L<2×m의 범위 내에 있는 것인 커패시터.
  8. 제1항에 있어서,
    측면끼리 서로 대향하는 적어도 2개의 커패시터 블록(14)의 어레이로 구성된 복합 커패시터 블록(50)을 더 포함하는 커패시터.
  9. 제1항에 있어서,
    상기 커패시터 블록(14)의 상기 한쪽 단자부(18a)와 상기 다른쪽 단자부(18b) 중 적어도 한쪽을 냉각하는 냉각 부재(30)를 더 포함하고,
    상기 냉각 부재(30)는, 상기 커패시터 블록(14)의 상기 한쪽 단자부(18a)가 배열되어 있는 영역과 상기 커패시터 블록(14)의 상기 다른쪽 단자부(18b)가 배열되어 있는 영역 중 적어도 한쪽에 대향하여 배치되는 것인 커패시터.
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