KR101422302B1 - 유전체 트렌치, 니켈/탄탈륨 산화물 구조체 및 화학기계적 연마 기술 - Google Patents

유전체 트렌치, 니켈/탄탈륨 산화물 구조체 및 화학기계적 연마 기술 Download PDF

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Abstract

본 발명은 유전체 및 도전 피처의 제조에 관한 것으로서, 도전 레이어(310, 910)의 일부는 캐패시터 전극(310.0, 910.0)을 제공한다. 유전체 트렌치(410, 414, 510)는 전극으로부터 절연되지만 전극을 관통하는 도전 경로에 대해 사용되는 도전 레이어의 이들 부분으로부터 캐패시터 전극을 절연하기 위하여 도전 레이어 내에 형성된다. 니켈 레이어(314)가 애노다이징 용액으로부터 아래에 놓인 구리(310)를 보호하는 동안 캐패시터 유전체(320)는 탄탈륨을 애노다이징함으로써 형성될 수 있다. 이러한 보호는 큰 캐패시턴스를 얻도록 탄탈륨 레이어가 얇게 만들어지는 것을 허용한다. 레이어를 포토리소그라피 형성하도록 먼저 패터닝함으로서 및/또는 이 레이어의 상부로의 돌출, 높이를 증가시킴으로서 레이어(610)의 CMP는 빨라지고 따라서 선택적으로 비용이 줄어든다.

Description

유전체 트렌치, 니켈/탄탈륨 산화물 구조체 및 화학기계적 연마 기술{DIELECTRIC TRENCHES, NICKEL/TANTALUM OXIDE STRUCTURES, AND CHEMICAL MECHANICAL POLISHING TECHNIQUES}
본 발명은 유전체 및 도전 피처(conductive feature)의 제조에 관한 것이다. 일부 실시예에서, 도전 피처는 IC용 인터포저(interposer)에 디커플링 캐패시터 또는 접지판을 제공한다. 본 발명은 또한 CMP(chemical mechanical polishing)에 관한 것이다.
디커플링 캐패시터는 전력 노이즈를 걸러내거나 전력 소모 변동에 대해 전하 저장소를 제공하도록 IC의 전력과 접지단자 사이에 연결될 수 있다. 디커플링 캐패시터는 기생 인덕턴스를 줄이기 위해 IC 전력 및 접지 입력에 가능한 가까운 곳에 위치되어야 한다. 이러한 위치적 목표를 달성하기 위해, 캐패시터는 IC(120)와 세라믹 칩 캐리어(124) 사이에 납땜된 인터포저(110)(도 1) 내에 제조될 수 있다. 이 실시예에서, 인터포저는 그 자체가 실리콘 웨이퍼(128) 상에 제조된 IC이다. 실리콘 산화물(132)은 웨이퍼(128) 위에 형성된다. 도전 레이어(136), 유전체(140) 및 다른 도전 레이어(144)가 산화물(132) 위에 형성된다. 레이어(136, 140, 144)는 디커플링 캐패시터(150)를 제공하도록 패터닝된다. 추가적인 유전체(156)가 구조체 위에 피착된다. 관통구멍(via)(164, 168)이 각 캐패시터 플레이트(136, 144)에 접촉하도록 유전체(156) 상에 형성된다. 관통구멍(164, 168)은 금속으로 채워진다. 관통구멍(174, 178)은 인터포저를 관통하게 만들어지고 금속으로 채워진다. 이러한 관통구멍은 금속 처리된 관통구멍(164, 168)에 전기적으로 연결된다. 관통구멍(174, 178)은 칩 캐리어(124)로부터 각각 전력 및 접지 신호를 받아서 이러한 신호를 IC(120)에 제공한다. 추가적인 금속 처리된 관통구멍(metallized vias, 182)은 인터포저를 관통하여 칩 캐리어(124)와 IC(120) 사이에서 신호 경로를 제공한다. 인터포저는 납볼(solder ball)(186)로 IC(120)와 세라믹 기판(124)에 납땜된다. Farooq 등에게 2005년 9월 13일에 발행된 미국 특허 번호 제 6,943,108 B2 호를 참조할 수 있다.
대안 제조 기술 및 구조체가 디커플링 캐패시터와 인터포저의 다른 도전 및 유전체 피처, 그리고 다른 구조체에 대해 바람직하다.
<발명의 요약>
이 섹션은 본 발명의 일부 특징을 요약한 것이다. 다른 특징은 후속 섹션에 설명된다. 본 발명은 참조에 의해 이 섹션에 병합된 첨부된 청구항에 의해 한정된다.
도 1의 캐패시터(150)의 영역 및 배치는 도전 경로(174, 178, 182)에 의해 한정된다. 본 발명의 일부 실시예에서, 이러한 한정은 도전 경로가 캐패시터 플레이트를 관통하기 때문에 완화된다. 도전 경로는 캐패시터 플레이트의 하나 또는 둘 모두로부터 절연될 수 있다. 일부 실시예에서, 캐패시터 플레이트는 도전 경로를 제외한 실리콘 기판의 전체 영역을 덮는다. 도전 경로가 캐패시터 플레이트로부터 절연되어야만 한다면, 이 경로는 다음과 같이 형성된다. 원형 유전체 트렌치가 캐패시터 플레이트를 제공하는 금속 레이어 내에 형성된다. 트렌치에 의해 둘러싸인 금속 부분은 도전 경로로 사용된다. 트렌치 외부의 금속 부분은 캐패시터 플레이트로 사용된다. 그 결과 큰 캐패시터 플레이터 영역이 달성된다.
일부 실시예에서, 인터포저는 복수의 캐패시터를 포함한다. 캐패시터는 병렬로 연결될 수 있다. 세라믹 기판 내에 병렬로 연결된 캐패시터가 참조에 의해 본 명세서에 병합된 Chakravorty에게 2005년 11월 29일 발행된 미국 특허 번호 6,970,362 B1에 기술되었다. 본 발명의 일부 실시예에 따르면, 유사한 캐패시터가 위에 기술된 유전체 트렌치 기술을 사용하여 형성될 수 있다. 이 기술은 반도체 기판을 포함하는 인터포저를 형성하는 데 사용될 수 있다. 반도체 기판을 포함하는 인터포저는 열팽창계수, IC 제조 기술로 얻을 수 있는 피처 사이즈, 및 가능한 다른 이유와 관련된 이유로 세라믹 인터포저보다 몇몇 애플리케이션에 더욱 적합하다. 그러나, 본 발명은 반도체 기판을 포함한 인터포저로 한정되지 않는다.
위에 기술된 본 기술은 또한 접지 및 전력 플레인(power plane)과 다른 도전 피처를 제조하는데 적합하다.
본 발명의 다른 측면은 유전체의 제조에 관한 것이다. 이러한 유전체는 일부 실시예에서 캐패시터 유전체로서 사용될 수 있다. 높은 유전 상수("High-K")를 갖는, 얇고, 균일한 유전체 레이어는 누설없이 높은 캐패시턴스를 재생가능하게 제공하는 데 바람직하다. 본 발명의 일부 실시예는 오산화 탄탈륨(Ta2O5)을 사용한다. 일부 실시예에서, 이 유전체는 탄탈륨 레이어를 피착하고 애노다이징(anodizing)함으로써 바닥 캐패시터 전극 위에 형성된다. 얇고, 균일하며, 누설되지 않는 오산화 탄탈륨 레이어는 탄탈륨 레이어와 바닥 전극 사이에 장벽 레이어를 사용하여 탄탈륨의 애노다이징을 중단함으로써 달성된다. 예를 들면, 일부 실시예에서, 바닥 전극은 구리이고 장벽 레이어(barrier layer)는 니켈이다. 탄탈륨 레이어가 탄탈륨을 통해 애노다이징 용액이 새어나오게 허용하는 핀홀(pinhole)을 가진다 하여도 니켈 레이어는 애노다이징되지 않는다. 탄탈륨 레이어 결점에 대한 이러한 허용이 탄탈륨 레이어, 그리고 따라서 오산화 탄탈륨이 얇게 만들어지는 것을 허용한다.
본 발명의 다른 측면은 CMP에 관한 것이다. 레이어(예를 들면, 폴리이미드)를 연마하는데 요구되는 시간을 줄이기 위해서, 레이어는 복수의 돌출된 피처를 형성하기 위해 (및/또는 돌출된 피처의 높이를 증가시키기 위해) 먼저 포토리소그라피 패터닝된다. 이후에 CMP가 적용된다. 돌출된 피처는 예를 들면, 최초 레이어가 평편한 상부 표면을 가지는 경우와 같은 일부 경우에, 상부 레이어를 연마하는데 요구되는 것보다 빠르게 연마된다.
본 발명은 상술한 실시예에 한정되지 않는다. 상술한 유전체 레이어 및 CMP 기술은 캐패시터 외의 용도에 사용될 수 있다. 다른 피처는 첨부된 청구항에 의해 한정된 것과 같이, 본 발명의 범위내에 있다.
도 1은 종래 기술의 인터포저의 수직 단면도이고,
도 2A, 2B, 2C, 3, 4A는 본 발명의 일부 실시예에 따른 제조 과정에서의 인터포저의 수직 단면도이고,
도 4B는 본 발명의 일부 실시예에 따른 제조 과정에서의 인터포저의 평면도이고,
도 5A는 본 발명의 일부 실시예에 따른 제조 과정에서의 인터포저의 수직 단면도이고,
도 5B는 본 발명의 일부 실시예에 따른 제조 과정에서의 인터포저의 평면도이고,
도 6, 7, 8A는 본 발명의 일부 실시예에 따른 제조 과정에서의 인터포저의 수직 단면도이고,
도 8B는 본 발명의 일부 실시예에 따른 제조 과정에서의 인터포저의 평면도이고,
도 9, 10A는 본 발명의 일부 실시예에 따른 제조 과정에서의 인터포저의 수직 단면도이고,
도 10B는 본 발명의 일부 실시예에 따른 제조 과정에서의 인터포저의 평면도이고,
도 11-14는 본 발명의 일부 실시예에 따른 제조 과정에서의 인터포저의 수직 단면도이고,
도 15는 본 발명의 일부 실시예에 따른 인터포저를 포함한 패키지 IC 구조체의 수직 단면도이고,
도 16-21은 본 발명의 일부 실시예에 따른 제조 과정에서의 인터포저의 수직 단면도이다.
이 섹션에 기술된 실시예는 본 발명에 대해 설명하지만 제한하지는 않는다. 특정 크기, 물질, 및 제조 기술이 본 발명을 제한하기 보다는 특정 실시예를 설명하기 위해 특정된다. 본 발명은 첨부된 청구항에 의해 한정된다.
도 2A는 본 발명의 일부 실시예에 따른 인터포저(110)의 제조에서의 중간 단계를 도시한다. 인터포저는 캐패시터 제조 이전에 도시된다. 트렌치(홀)(210) (즉, 210.1, 210.2, 210.3)가 기판(128) 내에 만들어져 있다. 기판(128)은 절연 기판이거나 반도체 기판이다. 일 실시예에서, 기판(128)은 단결정 실리콘 웨이퍼이다. 기판(128)이 반도체 기판이라면, 트렌치는 유전체(214)(예를 들면, 이산화규소)와 함께 일렬로 줄지어지고, 추가의 유전체(218)(예를 들어, 이산화규소)가 트렌치 사이에서 기판(128) 위에 형성된다. 트렌치는 도전 물질(220), 예를 들면, 구리로 채워진다. 다른 물질이 또한 사용될 수 있다. 평편한 상부 표면(top surface)이 제공될 수 있지만, 필수적인 것은 아니다.
후에, 구조체는 구리(220)를 노출하도록 바닥에서부터 에칭될 것이다. 구리(220)는 도 1의 세라믹 칩 캐리어(124), 또는 어떤 다른 구조체, 예를 들면, BT(bis-maleimide triazine) 배선 기판(wiring substrate)이나 어떤 다른 인쇄회로기판, 또는 또다른 반도체 IC(선택적으로 다른 인터포저)에 부착하기에 적합한 콘택 패드(contact pad)를 제공할 것이다.
대안적으로, 초기 구조체는 기판(128) 내에 형성되어 도전 물질(220)로 채워진 관통홀(through hole)(210)을 구비한 도 2B와 같을 수 있다. 유전체(218)는 기판(128)의 표면을 덮고 관통홀의 도전체(220)로부터 기판을 분리한다. 도 2B의 구조체는 공지 기술을 사용하여 생성될 수 있다. 일 실시예에서, 홀(210)은 심도 반응성 이온 에칭(DRIE: deep reactive ion etching) 과정에 의해 단결정 실리콘 기판(128)을 관통하여 에칭된다. 이후에 이산화규소(218)는 열산화에 의해 성장된다. 이후에 장벽 금속과 구리 씨드 레이어(seed layer)는 구조체의 상부 및/또는 바닥에 피착되고, 구리는 홀(210) 안으로 전기도금된다. 구리와 장벽 금속은 홀 외부에서 에칭된다. 본 실시예는 제한되지 않는다.
바닥 캐패시터 플레이트 레이어(310)(도 3)는 도 2A 또는 2B의 구조체 상에 직접적으로 형성될 수 있다. 대안적으로, 다른 피처가, 도 2C에 도시된 것과 같이, 캐패시터 플레이트 이전에 제조될 수 있다. 이 실시예에서, 인터포저는 게이트(230)와 소스/드레인 영역(234)을 갖는 트랜지스터를 형성하도록 처리되었다. 도전 인터커넥트(240)는 트랜지스터 게이트를 트렌치(210.1) 내의 금속(220)에 연결하도록 형성된다. 유전체(244)가 피착된다. 개구(opening)가 유전체에 형성되어 도전 물질(250)로 채워진다. 다른 장치(예를 들면, 리지스터)와 다중 레이어 인터커넥트 구조체는 또한 캐패시터 이전에 형성될 수 있다. 또한, 트렌치(210)는 트랜지스터와 다른 피처의 제조 이후에, 그리고 심지어 캐패시터 제조 이후에 형성될 수 있다. 이러한 제조 순서 중 하나는 도 16-19와 함께 후술될 것이다. 또한 다음 미국 특허가 참조에 의해 본 명세서에 병합된다: Winnerl 등에게 1998년 12월 8일 발행된 미국 특허 번호 5,846,879; Bertagnolli 등에게 1998년 6월 16일 발행된 미국 특허번호 5,767,001; Siniaguine에게 2001년 2월 6일 발행된 미국 특허번호 6,184,060; Siniaguine 등에게 2001년 11월 27일 발행된 미국 특허번호 6,322,903; Halahan 등에게 2005년 5월 24일 발행된 미국 특허번호 6,897,148. 다음 상세한 설명은 도 2A의 구조체에 직접적으로 형성된 캐패시터에 대한 것이다. 도 2B, 2C의 경우와 캐패시터 제조 후에 트렌치를 형성하는 경우(도 16-19과 관련하여 후술됨)가 유사하다.
도전 레이어(310)(도 3)는 전체 웨이퍼 상에 피착된다. 일 실시예에서, 레이어(310)는 500㎚의 두께로 구리 레이어를 스퍼터링(sputtering)하고, 이후에 전체 약 3㎛의 두께를 얻기 위해 추가의 구리를 전기도금함으로써 형성된다. 전기도금 동작에서, 음전위는 웨이퍼 에지에서 씨드 레이어와 결합될 수 있다. 위에 기술된 것과 같이, 이러한 크기, 물질, 및 피착 기술은 예시이며 제한하지 않는다.
장벽 니켈 레이어(314)는 250㎚의 예시적인 두께로 구리(310) 위에 전체 웨이퍼에 걸쳐 피착된다(예를 들면, 스퍼터링 또는 전기도금). 질화탄탈륨(Tantalum nitride)의 또다른 장벽 레이어(318)는 500㎚의 예시적인 두께로 니켈(314) 위에 (스퍼터링 또는 PVD(physical vapor deposition)에 의해) 피착된다. 질화탄탈륨(318)은 상부에 형성되는 오산화탄탈륨 내로의 구리 확산을 차단할 것이다.
탄탈륨 레이어(320)는 300㎚의 예시적인 두께로 질화탄탈륨(318) 위에 피착된다(예를 들면, 스퍼터링). 이 처리와 두께는 결함없는 피착을 보장하지 않는다. 특히, 핀홀이 탄탈륨레이어 내에 존재할 수 있다.
웨이퍼는 애노다이징 배쓰(bath)에 위치된다. 탄탈륨(320)은 전체 웨이퍼를 덮는 도전 레이어이기 때문에, 양전위는 웨이퍼의 에지 및/또는 웨이퍼의 다른 임의의 부분에서 탄탈륨과 결합될 수 있다. 애노다이징 처리는 탄탈륨을 150㎚ 두께의 균일한 오산화탄탈륨(Ta2O5) 레이어로 변환한다. 이 레이어는 최초 탄탈륨 레이어와 동일한 번호(320)로 도면에 표시된다. 니켈(314)은 애노다이징을 중단하여, 탄탈륨 레이어에 결함이 존재하는 경우 구리 레이어(310)를 보호한다. 구리는 낮은 저항을 효과적으로 제공한다. 바닥 캐패시터 전극은 레이어(310, 314, 318)의 스택으로부터 형성될 것이다("캐패시터 전극"과 "캐패시터 플레이트"라는 용어를 혼용하여 사용한다).
트렌치(410, 414A)(도 4A, 4B)는 전극을 통과하는 도전 경로를 위해 예비된 금속 부분으로부터 바닥 캐패시터 전극을 절연하기 위해 레이어(310, 314, 318, 320) 내에 형성된다. 도 4A는 도 3과 동일한 단면부를 도시한다. 이 단면부는 도 4B의 평면도에서 "A-A"로 표시된다. 구리(310) 위에 놓인 레이어는 도 4B에서 생략되었다. 바닥 전극은 레이어(310)의 부분(310.0)과 위에 놓이는 부분인 니켈(314) 및 질화탄탈륨(318)에 의해 제공될 것이다. 트렌치(410, 414A)의 에칭은 유전체(218)에서 중단한다. 트렌치(410)는 구리 레이어(310)의 부분(310.1)을 측면으로 둘러싸고 또한 위에 놓이는 부분인 레이어(314, 318)를 측면으로 둘러싼다. 위에서 볼 때, 트렌치(410)는 홀(210.1)의 아래에 놓인 구리(220)를 측면으로 둘러싼다. 금속 처리된 홀(210.1)은 트렌치(410)에 의해 바닥 전극으로부터 절연될 것이고 상부 캐패시터 전극(아직 형성되지 않음)에 연결될 것이다. 복수의 금속 처리된 홀(210)을 상부 전극에 연결하기 위해 복수의 트렌치(410)가 동시에 만들어질 수 있다. 트렌치(414A)는 레이어(310)의 부분(310.3)을 측면으로 둘러싸고 또한 위에 놓이는 부분인 레이어(314, 318)와 홀(210.3)의 아래 놓인 구리(220)를 측면으로 둘러싼다. 금속 처리된 홀(210.3)은 캐패시터 전극으로부터 절연될 것이고 인터포저의 상부로 향하는 신호 경로의 부분이 될 것이다. 복수의 트렌치(414A)는 복수의 금속 처리된 홀(21)과 인터포저의 상부 사이에 복수의 신호 경로를 제공하기 위해 동시에 만들어질 수 있다. 구리(310.0)는 홀(210.2)의 구리(220)와 물리적으로 접촉하고 각 트렌치(410)을 측면으로 둘러싼다. 구리(310.0)는 전체 웨이퍼와 웨이퍼의 각 다이(die)를 측면으로 둘러싼다(일부 실시예에서, 인터포저 웨이퍼는 다이로 분리될 것이고; 다른 실시예에서, 웨이퍼는 다이로 분리되지 않는다). 트렌치(410, 414A)는 구리(310.0)와 위에 놓이는 부분인 레이어(314, 318)에 의해 서로 분리된다. 이 기하구조는 제한되지 않는다. 예를 들면, 인접 트렌치(410 및/또는 414A)는 서로 접촉할 수 있고(즉, 단일 트렌치로 병합될 수 있음), 트렌치(410 또는 414A)는 도 4A, 4B에서와 같이 단일 홀(210)보다는 복수의 홀(210)을 둘러쌀 수 있다.
트렌치(410, 414A)는 다음과 같이 형성될 수 있다. 첫번째로, 선택적인, 희생적, 보호 레이어(420)가 오산화탄탈륨(320) 위에 형성된다(레이어(420)는 후술된 후속 CMP 단계에서 유전체(320)를 보호할 것이다). 일부 실시예에서, 레이어(420)는 1㎛ 두께로 스퍼터링된 구리이다. 포토레지스트(430)가 트렌치를 한정하기 위해 피착되고 패터닝된다. 레이어(320, 318, 314, 310)는 트렌치(410, 414A)를 형성하기 위해 포토레지스트 개구를 통해 에칭된다. 이 과정에서, 오산화탄탈륨(320)은 플라즈마 에칭에 의해 에칭된다. 이후에 질화탄탈륨(318)은 플라즈마 에칭에 의해 에칭된다. 이후에 니켈(314)이 습식 에칭에 의해 에칭된다. 마지막으로, 구리(310)가 습식 에칭에 의해 에칭된다. 그 다음에 포토레지스트(430)가 벗겨진다.
선택적 트렌치(510A)(도 5A, 5B)는 유전체(320)와 구리(420) 내에 형성된다. 도 5A는 도 4A와 동일한 단면부를 도시한다. 이 단면부는 도 5B의 평면도에서 "A-A"로 표시된다. 하나의 트렌치(510A)만이 도시되지만, 이러한 많은 트렌치가 존재할 수 있다. 트렌치(510A)는 상기 구리(310.0) 위에 형성된다. 평면도에서, 트렌치(510A)는 트렌치(210.2)의 구리(220)를 측면으로 둘러싸고, 아래 기술된 것과 같이 상부 캐패시터 전극으로부터 금속 처리된 트렌치(220.2)의 절연을 도울 것이다.
트렌치(510A)는 포토레지스트 레이어(520)를 피착하고(도 5A), 트렌치(510A)를 한정하도록 레지스트(resist)를 패터닝하며, 트렌치(510A)를 형성하기 위해 레이어(420, 320)를 에칭함으로써 형성된다. 포토레지스트(520)는 평편한 바닥 표면(이것은 드라이 테입 레지스트(dry tape resist)일 수 있음)을 갖는 것으로 도시되지만, 포토레지스트는 트렌치(410, 414A)를 채울 수 있다. 일부 실시예에서, 구리(420)는 습식 에칭에 의해 에칭되며, 이후에 오산화탄탈륨(320) 및 질화탄탈륨(318)은 플라즈마 에칭에 의해 에칭된다. 에칭은 니켈 레이어(314)에서 중단되거나, 또는 (도 5A에 도시된 바와 같이) TaN(318)를 통해 에칭되기 전에 종료될 수 있다. 다른 실시예에서, 에칭이 계속되며 구리(310)에서 중단한다. 이후에 포토레지스트(520)는 제거된다.
트렌치(410, 414A, 510A)는 유전체(610)로 채워진다(도 6). 일부 실시예에서, 유전체(610)는 웨이퍼의 상부에 흘려 경화된 폴리이미드이고, 이 유전체는 평편한 상부 표면을 제공하기 위해 CMP에 의해 웨이퍼의 상부가 폴리싱된다. CMP 처리는 구리(420)에서 중단되어 오산화탄탈륨(320)을 보호한다.
일부 실시예에서, CMP 처리는 도 7에 도시된 것과 같이 속도가 빨라진다. 폴리이미드 피착 후에, 하드 마스크 레이어(620)(예를 들면, 텅스텐)가 트렌치(410, 414A, 510)와 가능한 다른 선택된 영역을 덮기 위해 예시적으로 200㎚의 두께로 스퍼터링하여 피착되고 포토리소그라피 패터닝한다(도면에 도시되지 않은 포토레지스트 레이어를 사용하여). 마스크에 의해 노출된 폴리이미드 부분은 돌출된 폴리이미드/텅스텐 스택을 남기도록 플라즈마 에칭에 의해 에칭된다. 이후에 이러한 돌출 스택은 도 6의 구조체를 제공하도록 CMP에 의해 연마된다. 이러한 스택의 CMP는 도 6과 함께 위에 기술된 것과 같이 평편한 상부 표면의 폴리이미드 레이어의 CMP보다 시간이 덜 걸린다. 그 결과 CMP 비용, 전체 제조 비용이 낮아질 수 있다.
폴리이미드 CMP후에, 포토레지스트 레이어(810)(도 8A, 8B)는 웨이퍼 상에 형성되어, 유전체 트렌치(410, 414A, 510A)에 의해 둘러싸인 구리 영역을 노출하도록 패터닝된다. 도 8A는 도 8B의 "A-A" 수직단면부를 도시한다. 도 8A, 8B에서, 마스크(810)의 개구의 에지는 트렌치(410, 414A, 510A) 위에 놓여서, 모든 구리(420)가 상기 둘러싸인 영역에서 노출된다. 일부 실시예에서, 구리(420)의 일부분만이 상기 둘러싸인 영역에서 노출된다.
구리(420)와 오산화탄탈륨(320)은 트렌치에 의해 둘러싸인 영역에서 선택적으로 폴리이미드까지 에칭된다. 일부 실시예에서, 구리는 습식 에칭에 의해 에칭되고, 오산화 탄탈륨은 플라즈마 에칭에 의해 에칭된다. 질화탄탈륨(318)과 선택적으로 니켈(314)은 또한 이러한 영역에서 제거될 수 있거나 남겨질 수 있다.
포토레지스트(810)가 제거된다. 보호 구리(420)는 습식 에칭에 의해 제거된다. 트렌치(410, 414A, 510A)에 의해 둘러싸인 영역 내의 구리(310)의 일부는 이 단계 동안 제거될 수 있다. 새로운 구리 레이어(910)(도 9)는 상부 캐패시터 전극을 제공하기 위해 3㎛의 예시적인 두께로 웨이퍼 상에 피착된다. 피착은 예를 들면 스퍼터링이나 스퍼터링 및 전기 도금의 조합에 의해 수행될 수 있다. 구리(910)는 트렌치(410, 414A, 510A)에 의해 둘러싸인 영역 내의 구리(310)와 접촉한다. 구리(910)는 오산화탄탈륨(320)에 의해 바닥 전극으로부터 분리된다.
포토레지스트 레이어(1010)(도 10A)는 웨이퍼 상에 형성되어 트렌치(510B, 414B)를 한정하도록 패터닝된다. 도 10B는 구조체의 평면도를 도시한다. 도 10A의 단면부는 도 10B에서 "A-A"로 표시된다. 구리(910)는 트렌치(510B, 414B)를 형성하기 위해 포토레지스트 개구를 통해 에칭된다. 습식 에칭이 이 목적으로 사용될 수 있다. 에칭은 폴리이미드(610)에서 중단한다. 상부 캐패시터 전극은 레이어(910)의 부분(910.0)에 의해 제공된다. 트렌치(510B)는 트렌치(510A)의 위에 놓여 병합된다. 트렌치(510B)는 홀(210.2)의 구리(220)를 측면으로 둘러싼다. 트렌치(510B)는 레이어(910)의 부분(910.2)을 측면으로 둘러싼다. 구리(910.2)는 구리(310.0)와 물리적으로 접촉한다. 트렌치(414B)는 트렌치(414A)의 위에 놓여 병합된다. 트렌치(414B)는 홀(210.3)의 구리(220)를 측면으로 둘러싼다. 트렌치(414B)는 레이어(910)의 부분(910.3)을 측면으로 둘러싼다. 구리(910.3)는 구리(310.3)와 물리적으로 접촉한다.
레지스트(1010)가 제거된다. 트렌치(510B, 414B)는 유전체(1110)(도11), 예를 들면 폴리이미드로 채워진다. 트렌치(510B, 510A)은 단일 유전체 트렌치(510)로 병합된다. 유전체 트렌치(414B, 414A)는 단일 유전체 트렌치(414)로 병합된다.
대안 실시예에서, 트렌치(414A, 510A)는 도 4A, 4B, 5A, 5B의 단계에서 생략된다. 전체 트렌치(414,510)는 도 10A, 10B의 단계에서 에칭되고, 도 11의 단계에서 유전체로 채워진다. 그러나, 트렌치(414A, 510A)의 사용은 도 10A, 10B, 및 11의 단계에서 트렌치 에칭 및 충전을 단순화한다.
도 11에 도시된 것과 같이, 바닥 캐패시터 전극(310.0)은 금속 처리된 홀(210.2)에 의해 인터포저의 바닥에 연결되고 구리(910.2)를 통해 인터포저의 상부에 연결된다. 상부 전극(910.0)은 구리(310.1)와 금속 처리된 홀(210.1)에 의해 인터포저의 바닥에 연결된다. 금속 처리된 홀(210.3)은 구리(310.3, 910.3)에 의해 인터포저의 상부에 연결된다.
인터포저 제조는 공지 기술을 사용하여 완성될 수 있다. IC 및 인쇄회로기판 제조에 사용된 처리와 다른 가능한 처리는 상기 목적으로 사용될 수 있다. 도 12의 실시예에서, 티타늄 텅스텐 레이어(1210)와 후속 구리 씨드 레이어(1220)는 전체 웨이퍼 상에 피착된다. 포토레지스트(1230)는 구리(1220) 위에 형성되고 인터커넥트 라인을 한정하도록 패터닝된다. 구리(1240)는 레지스트(1230)에 의해 노출된 영역에 전기도금된다. 레지스트는 벗겨지고, 다른 포토레지스트 레이어(1310)(도 13)가 인터-레벨 콘택(1320)을 한정하도록 피착되고 패터닝된다. 이러한 구리 콘택(copper contact)은 마스크로서 레지스트(1310)로 전기도금된다. 레지스트가 벗겨진다. 구리 에칭은 인터커넥트(1240)에 의해 덮이지 않은 영역의 씨드 레이어(1220)를 제거한다. 도 14를 참조한다. 구리 레이어(1240, 1320)는 이 단계동안 두께를 줄일 수 있다. 상기 에칭은 티타늄 텅스텐(1210)에서 중단한다. 이후에 TiW(1210)의 노출 부분은 인터커넥트(1240) 사이에서 에칭된다. 유전체(1410)(예를 들면, 폴리이미드)는 노출된 구리 콘택(1320)을 평편한 상부 표면에 제공하도록 피착되고 연마된다. 도 12-14의 단계는 다중-레벨 인터커넥트 구조체를 생성하기 위해 임의의 회수로 반복될 수 있다. 예를 들면, 도 15는 TiW(1510), 구리(1520), 구리(1540), 구리(1550), 및 유전체(1560)를 포함한 추가의 인터커넥트 레벨을 도시한다. 이들 레이어는 유전체(1560)가 구리(1550)의 레벨까지 아래로 연마되지 않는 것을 제외하고 각 레이어(1210, 1220, 1240, 1320, 1410)과 유사하게 처리된다. 오히려, 유전체는 구리 기둥(1550)을 노출하도록 포토리소그라피 패터닝된다. 구리 기둥(1550)은 위에 놓인 구조체(1574)(예를 들면, 반도체 IC)의 콘택 패드(1570)에 부착될 콘택 패드를 제공한다. 상기 부착은 납땜이나 와이어 본딩 또는 어떤 다른 기술에 의해 수행될 수 있다. 다른 실시예(도시 안됨)에서, 유전체(1560)는 포토리소그라피 패터닝되지 않고, 구리(1550)의 상부 표면 아래의 레벨까지 마스크없이 에칭된다. 그 결과 구리 기둥(1550)은 상부에서 돌출한다. 이후에 구리 기둥은 납땜이나 열압착 또는 다른 기술에 의해 콘택(1570)에 부착될 수 있다.
일부 제조 단계에서, 선택적으로 레이어(1550, 1560)의 제조 후에, 그리고 구조체(1574)에 인터포저(110)의 부착 전이나 부착 후에, 인터포저의 바닥 표면은 트렌치(210) 내의 구리(220)를 노출하도록 처리된다(예를 들면, 연마 및/또는 에칭). 이 처리는 바닥에서 실리콘(128) 및 산화물(124)의 제거를 포함한다. 이것은 종래 또는 발명될 많은 기술에 의해 달성될 수 있다. 예를 들면, 위에 언급된 특허 5,846,879; 5,767,001; 6,184,060; 6,322,903; 6,897,148을 참조한다. 출발 구조체가 도 2B와 같다면, 이 처리는 생략된다.
인터포저의 바닥에서 구리 콘택(220)은 납땜이나 열압착, 또는 어떤 다른 기술에 의해 아래 놓인 구조체(1584)(예를 들면, BT 또는 다른 물질로 만들어진 배선 기판 또는 또다른 인터포저 또는 어떤 다른 IC)의 콘택(1580)에 부착될 수 있다.
도 16-19는 다른 제조 순서를 도시한다. 캐패시터는 도 16에 도시된 것과 같이 홀(210) 전에 유전체(218)(예를 들면, 이산화규소) 위에 형성된다. 캐패시터는 도 3-15에 대해 위에 기술된 기술 중 임의의 것에 의해 형성될 수 있다. 트랜지스터는 존재하거나 존재하지 않을 수 있다(예를 들면, 도 2C와 같이). 보호 레이어(도시 안됨)는 도 17-19과 관련하여 후술된 후면처리(backside processing) 동안 상부를 보호하도록 웨이퍼의 상부에 형성될 수 있다. 이후에 후면 표면의 마스크된 실리콘 에칭은 기판(128) 내에 관통홀(210)(도 17)을 형성한다. 이 에칭은 유전체(218)에서 중단한다.
실리콘 에칭에 사용된 마스크(도시 안됨)가 제거된다. 이후에 유전체(218)는 각 홀(210)의 상부에서 구리(310)를 노출하도록 마스크없이 선택적으로 실리콘까지 에칭된다. 이후에 유전체 라이너(liner)(214)(도 18)가 후면 상에 형성된다. 유전체(214)는 홀(210)의 상부에서 구리(310)를 노출하지만 기판(128)의 실리콘 표면을 노출하지 않고, 특히 홀(210)의 내부 실리콘 표면을 노출하지 않도록 에칭된다. 이것은 에칭 전에 유전체(214)를 적절하게 마스킹함으로써 달성될 수 있다. 대안적으로, 유전체(214)의 수직 두께가 다른 곳보다 구리(310) 근처가 낮다면 블랭킷, 우선적으로 유전체(214)의 수직 에칭이 사용될 수 있다.
구리 레이어(220)(도 19)는 구조체의 바닥에 피착되고 적절하게 패터닝된다. 구리(220)는 유전체(214)의 개구를 통해 구리(310)와 접촉한다. 구리(220)는 유전체(214)에 의해 기판(128)으로부터 절연된다. 구리(220)는 홀(210)의 표면 상에 얇은 레이어로 도시되지만, 구리(220)는 요구된다면 홀(210)을 채울 수 있다. 적절한 콘택(220C)이 각각의 홀(210)에서 구리(220) 위에 형성된다. 이들 콘택은 레이어(220)와 동시에 형성될 수 있고 레이어(220)의 일부가 될 수 있거나, 또는 이들은 개별 레이어 또는 레이어들(예를 들면, 납볼로서)로부터 형성될 수 있다. 콘택(220C)은 도 15에서와 같이 또다른 구조체(1584)에 부착될 수 있다.
복수의 캐패시터가 인터포저 내에 형성될 수 있다. 이들은 병렬 또는 직렬로 연결될 수 있다. 도 20은 인터포저 내의 2개의 캐패시터 구조체를 도시한다. 이 구조체는 예를 들면 도 2A-2C 또는 도 16-19에서와 같이 임의의 후면 처리 기술과 관련하여 형성될 수 있고, 다음과 같이 형성될 수 있다. 도 11의 상부-면 처리 단계 후에, 유전체(예를 들면, 오산화탄탈륨)는 웨이퍼 위에 형성된다. 도 20에서, 도면부호 '1610'은 레이어(314, 318, 320)와 동일한 처리에 의해 형성된 니켈, 질화탄탈륨, 및 오산화탄탈륨 레이어의 스택을 표시한다. 다른 유전체 및 처리가 또한 사용될 수 있다. 레이어(1610)의 오산화탄탈륨 서브레이어, 그리고 또한 선택적으로 니켈 및 질화탄탈륨 서브레이어가 구리(910.0), 구리(910.2), 및 구리(910.3) 위에 개구를 형성하도록 포토리소그라피 패터닝된다. 이후에 새로운 2개의 금속 레이어 캐패시터 구조체가 바닥 캐패시터 레이어(310, 314, 318, 320, 910)에 대한 것과 동일한 기술을 사용하여 형성된다. 새로운 2개의 금속 레이어 캐패시터 구조체의 피처는 바닥 캐패시터 구조체에서와 동일한 참조 번호이지만 접미사 ".A"를 붙여 도시된다. 예를 들면, 새로운 구조체의 바닥 및 상부 캐패시터 플레이트는 각각 310.0.A와 910.0.A로 표시된다. 바닥 캐패시터 플레이트(310.0)는 구리(910.2)에 의해 플레이트(310.0.A)에 연결된다. 플레이트(910.0)는 구리(310.1.A)에 의해 플레이트(910.0.A)에 연결된다. 트렌치(410.A)는 플레이트(310.0.A)로부터 구리(910.0.A, 310.1.A)를 절연한다. 트렌치(510.A)는 플레이트(910.0.A)로부터 구리(910.2.A, 310.0.A)를 절연한다. 트렌치(414.A)는 캐패시터 전극으로부터 인터포저의 상부와 금속 처리된 홀(210.3) 사이의 도전 경로를 절연하도록 트렌치(414)(도 11)와 병합한다. 다른 변형이 또한 가능하다. 예를 들면, 상부 캐패시터는 바닥 캐패시터에 병렬로 연결되어야만 하는 것은 아니다. 상기 2개의 캐패시터는 직렬로 연결되거나 연결되지 않을 수 있다. 2개 초과의 캐패시터가 제공될 수 있다. 추가의 캐패시터가 도 14의 단계 또는 다른 단계에서 형성될 수 있다. 디커플링하지 않은(non-decoupling) 캐패시터가 또한 형성될 수 있다.
일부 실시예에서, 캐패시터 전극을 형성하는 데 사용되는 기술이 플레인 위의 회로와 플레인 아래의 회로 사이에 전자기 차폐를 제공하기 위해 접지 플레인이나 전력 플레인을 형성하는데 대신에(또는 추가로) 사용될 수 있다.
일부 실시예에서 달성가능하다고 여겨지는 예시적인 크기는 다음과 같다. 포토레지스트(430)에서 측정된 바와 같이, 각 트렌치(410, 414A)(도 4A)의 내부 반경은 85㎛일 수 있다. 레지스트에서 측정된 바와 같이 외부 반경은 105㎛일 수 있다. 유전체(320) 바로 아래의 이들 트렌치의 각각의 실제 외부 반경은 111㎛이다. 바닥에서의 트렌치 폭은 10~15㎛이다. 일부 실시예에서, 각 캐패시터 플레이트(310.0, 910.0, 310.0.A, 910.0.A)는 인터포저 영역의 약 85%를 덮는다. 이러한 크기는 한정되지 않는다.
본 발명은 상술한 실시예에 한정되지 않는다. 예를 들면, 트렌치(510)(도 11)는 홀(210)에 대해 수직으로 배열되어야만 하는 것은 아니다. 도 21은 레이어(910)의 개별적인 2개의 구리 부분(910.2) 둘레의 2개의 트렌치(510)를 도시한다. 트렌치(510)는 금속 처리된 홀(210.2)에 대해 측면으로 시프트되며, 홀(210.2)보다 위에서 봤을 때 더 작다. 일부 실시예에서, 인접한 홀(210) 사이의 거리와 크기는 콘택(1580)(도 15)에 대해 달성가능한 피치(pitch) 요구와 최소 사이즈에 의해 지정된다. 이러한 최소 사이즈와 피치 크기는 구리부분(910.2)에 대해 얻을 수 있는 크기보다 클 수 있다. 일부 실시예에서, 2개나 3개 또는 임의의 개수의 구리 부분(910.2)이 2개의 인접한 홀(210)(예를 들면, 홀(210.1, 210.2)) 사이에 위치된다. 유사한 방식으로, 도 20에서, 복수의 구리 부분(910.2.A)이 구리(310.0.A) 위에 위치될 수 있고 구리(910.2)에 대해 측면으로 시프트될 수 있다.
비금속 도전 물질이 구리 대신에 사용될 수 있다. 일부 실시예는 폴리이미드 또는 오산화탄탈륨 외의 유전체를 사용한다. 트렌치(410, 414, 510)는 원형이어야만 하는 것은 아니다. 일부 실시예는 반도체 기판을 사용하지 않는다. 상술한 피처는 함께 사용되어야만 하는 것은 아니다. 예를 들면, 탄탈륨 애노다이징을 위한 니켈 장벽 레이어의 사용은 트렌치(410, 414, 510)와 같은 유전체 트렌치를 구비하지 않는 구조체에 적합하며; 그 반대도 마찬가지이다(유전체 트렌치는 상술한 탄탈륨 애노다이징 기술없이 사용될 수 있다). 도 7과 관련하여 상술한 CMP 기술은 탄탈륨 애노다이징 기술과 유전체 트렌치에 대해 독립적으로 사용될 수 있다. 다른 실시예와 변형이 첨부된 청구범위에 의해 한정된 본 발명의 범위 내에서 존재한다.

Claims (27)

  1. IC를 포함하는 구조체에 있어서,
    반도체 기판;
    상기 반도체 기판 위에 놓인 제 1 도전 피처(310.0,314,318);
    상기 반도체 기판 위에 놓인 하나 이상의 제 2 도전 피처(310.1,314,318); 및
    제 2 도전 피처를 측면으로 완전하게 둘러싸며 제 1 도전 피처로부터 제 2 도전 피처를 분리하는 하나 이상의 제 1 유전체 트렌치를 포함하고,
    제 1 도전 피처는 제 1 유전체 트렌치를 측면으로 완전하게 둘러싸는 것을 특징으로 하는 구조체.
  2. 제 1 항에 있어서,
    상기 IC는,
    제 1 도전 피처 및 제 2 도전 피처 위에 놓이며 제 2 도전 피처 각각과 물리적으로 접촉하는 제 3 도전 피처(910.0);
    제 1 도전 피처 위에 놓이며 물리적으로 접촉하는 하나 이상의 제 4 도전 피처(910.2);
    제 4 도전 피처를 측면으로 완전하게 둘러싸며 제 3 도전 피처로부터 제 4 도전 피처를 분리하는 하나 이상의 제 2 유전체 트렌치; 및
    제 1 도전 피처 위에 놓이며 제 3 도전 피처로부터 제 1 도전 피처를 분리하는 유전체(320)를 추가로 포함하고,
    제 3 도전 피처는 제 2 유전체 트렌치를 측면으로 완전하게 둘러싸는 것을 특징으로 하는 구조체.
  3. 제 1 항에 있어서,
    제 1 유전체 트렌치 각각은 각각 하나의 제 2 도전 피처를 측면으로 완전하게 둘러싸고, 제 1 도전 피처는 제 1 유전체 트렌치 각각을 측면으로 완전하게 둘러싸고 물리적으로 접촉하는 것을 특징으로 하는 구조체.
  4. 제 2 항에 있어서,
    제 2 유전체 트렌치 각각은 각각 하나의 제 4 도전 피처를 측면으로 완전하게 둘러싸고, 제 3 도전 피처는 제 2 유전체 트렌치 각각을 측면으로 완전하게 둘러싸고 물리적으로 접촉하는 것을 특징으로 하는 구조체.
  5. 제 2 항에 있어서,
    하나 이상의 제 2 도전 피처 각각은 제 1 도전 피처와 동일 평면상에 존재하고, 하나 이상의 제 4 도전 피처 각각은 제 3 도전 피처와 동일 평면상에 존재하는 것을 특징으로 하는 구조체.
  6. 제 1 항에 있어서,
    제 2 도전 피처 각각 아래에, 상기 반도체 기판의 관통홀을 통과하고 제 2 도전 피처와 물리적으로 접촉하는 도전 부재(220)를 추가로 포함하고,
    상기 도전 부재는 제 1 도전 피처로부터 절연되는 것을 특징으로 하는 구조체.
  7. 제 1 항에 있어서,
    상기 반도체 기판의 관통홀을 통과하며 제 1 도전 피처와 물리적으로 접촉하는 도전 부재(220)를 추가로 포함하고,
    상기 도전 부재는 제 2 도전 피처로부터 절연되는 것을 특징으로 하는 구조체.
  8. 구조체에 있어서,
    기판;
    상기 기판 위에 놓인 제 1 도전 피처(310.0,314,318);
    상기 기판 위에 놓인 하나 이상의 제 2 도전 피처(310.1,314,318); 및
    제 2 도전 피처를 측면으로 완전하게 둘러싸며 제 1 도전 피처로부터 제 2 도전 피처를 분리하는 하나 이상의 제 1 유전체 트렌치를 포함하고,
    제 1 유전체 트렌치는 상기 기판의 물질과 다른 유전체 물질로 형성되며, 제 1 도전 피처는 제 1 유전체 트렌치를 측면으로 완전하게 둘러싸는 것을 특징으로 하는 구조체.
  9. 제 8 항에 있어서,
    제 1 도전 피처 및 제 2 도전 피처 위에 놓이며 제 2 도전 피처 각각과 물리적으로 접촉하는 제 3 도전 피처(910.0);
    제 1 도전 피처 위에 놓이며 물리적으로 접촉하는 하나 이상의 제 4 도전 피처(910.2);
    제 4 도전 피처를 측면으로 완전하게 둘러싸고 제 3 도전 피처로부터 제 4 도전 피처를 분리하는 하나 이상의 제 2 유전체 트렌치; 및
    제 1 도전 피처 위에 놓이며 제 3 도전 피처로부터 제 1 도전 피처를 분리하는 유전체(320)를 추가로 포함하고,
    제 2 유전체 트렌치는 상기 기판의 물질과 다른 유전체 물질로 형성되며, 제 3 도전 피처는 제 2 유전체 트렌치를 측면으로 완전하게 둘러싸는 것을 특징으로 하는 구조체.
  10. IC를 제조하는 방법에 있어서,
    제 1 부분(310.0,314,318) 및 하나 이상의 제 2 부분(310.1,314,318)을 포함하는 제 1 도전 레이어(310,314,318)를 형성하는 단계;
    적어도 제 1 부분 위에 제 1 유전체 레이어(320)를 형성하는 단계; 및
    제 1 도전 레이어 내에 하나 이상의 제 1 유전체 트렌치를 형성하는 단계;를 포함하고,
    제 1 유전체 트렌치는 제 2 부분을 측면으로 완전하게 둘러싸고 제 1 부분으로부터 제 2 부분을 절연하고, 제 1 부분은 제 1 유전체 트렌치를 측면으로 완전하게 둘러싸는 것을 특징으로 하는 IC 제조 방법.
  11. 제 10 항에 있어서,
    제 1 도전 레이어 및 제 1 유전체 레이어 위에 제 2 도전 레이어(910)를 형성하는 단계; 및
    제 2 도전 레이어 내에 하나 이상의 제 2 유전체 트렌치를 형성하는 단계;를 추가로 포함하고,
    제 2 도전 레이어는 제 3 부분(910.0) 및 하나 이상의 제 4 부분(910.2)을 갖고, 제 3 부분은 제 2 부분 각각과 물리적으로 접촉하고, 제 4 부분 각각은 제 1 부분과 물리적으로 접촉하고, 제 3 부분은 제 1 유전체 레이어에 의해 제 1 부분으로부터 분리되고,
    제 2 유전체 트렌치는 제 4 부분을 측면으로 완전하게 둘러싸고 제 4 부분을 제 3 부분으로부터 분리시키는 것을 특징으로 하는 IC 제조 방법.
  12. 제 11 항에 있어서,
    제 1 도전 레이어는 반도체 기판 위에 놓인 유전체 레이어(D1)(218) 위에 놓이고,
    하나 이상의 제 2 유전체 트렌치를 형성한 후에, 상기 방법은,
    반도체 기판에 관통홀을 형성하기 위해 바닥으로부터 상기 반도체 기판을 에칭하는 단계;
    제 1 도전 레이어를 노출하기 위해 상기 관통홀 내의 상기 유전체 레이어(D1)를 에칭하는 단계;
    상기 관통홀 내의 상기 반도체 기판을 덮기 위해 상기 관통홀 내에 유전체 레이어(D2)(214)를 형성하는 단계;
    상기 관통홀 내의 상기 반도체 기판을 노출하지 않고 상기 관통홀 내의 제 1 도전 레이어를 노출하기 위해 상기 유전체 레이어(D2)를 에칭하는 단계; 및
    상기 반도체 기판의 상기 바닥에 하나 이상의 도전 콘택(220C)을 형성하고 제 1 도전 레이어에 상기 하나 이상의 도전 콘택을 전기적으로 연결하는 도전 경로(220)를 형성하는 단계를 포함하고,
    상기 도전 경로는 상기 관통홀을 관통하는 것을 특징으로 하는 IC 제조 방법.
  13. IC를 제조하는 방법에 있어서,
    (1) 상기 IC에 대해 니켈 함유 레이어를 포함하는 제 1 도전 레이어를 형성하는 단계;
    (2) 제 1 도전 레이어 위에 탄탈륨 함유 레이어를 형성하는 단계; 및
    (3) 적어도 탄탈륨의 일부를 탄탈륨 산화물로 변환하기 위해 상기 탄탈륨을 애노다이징하는 단계를 포함하는 것을 특징으로 하는 IC 제조 방법.
  14. 제 13 항에 있어서,
    제 1 도전 레이어는 상기 니켈 함유 레이어 전에 형성되고 니켈보다 낮은 저항률을 갖는 레이어를 포함하는 것을 특징으로 하는 IC 제조 방법.
  15. 제 13 항에 있어서,
    제 1 도전 레이어는 상기 니켈 함유 레이어 전에 형성되는 구리 함유 레이어를 포함하는 것을 특징으로 하는 IC 제조 방법.
  16. 제 13 항에 있어서,
    상기 니켈 함유 레이어 위에 질화탄탈륨 함유 레이어를 형성하는 단계를 추가로 포함하고;
    상기 탄탈륨 함유 레이어는 상기 질화탄탈륨 함유 레이어 위에 형성되는 것을 특징으로 하는 IC 제조 방법.
  17. IC에 있어서,
    상기 IC는 도전 피처를 포함하고,
    (1) 상기 도전 피처는,
    구리를 포함하는 제 1 부분; 및
    제 1 부분 위에 놓이며 니켈을 포함하는 제 2 부분을 포함하고; 그리고
    (2) 상기 IC는 제 2 부분 위에 놓이며 물리적으로 접촉하는 유전체를 추가로 포함하고, 제 2 부분 위에 놓이는 상기 유전체는 제 1 부분과 물리적으로 접촉하지 않으며, 상기 유전체는 탄탈륨 산화물을 포함하는 것을 특징으로 하는 IC.
  18. 제 17 항에 있어서,
    제 2 부분은 니켈로 구성되고, 제 1 부분은 구리로 구성되는 것을 특징으로 하는 IC.
  19. 구조체에서 제 1 레이어의 적어도 일부를 제거하는 방법에 있어서,
    (1) 제 1 레이어의 제 1 부분을 제거하는 단계;
    (2) 상기 단계 (1) 후에, 제 1 레이어의 제 2 부분을 제거하기 위해CMP(Chemical Mechanical Polishing)를 적용하는 단계;를 포함하고,
    상기 단계 (1)에서 제 1 레이어의 제 2 부분은 제거되지 않고, 제 2 부분은 제 1 부분이 제거되었을 때 위로 돌출되는 것을 특징으로 하는 제거 방법.
  20. 제 19 항에 있어서,
    상기 단계 (1) 전에, 상기 단계 (1)에서 제 2 부분이 제거되는 것을 보호하기 위해 제 2 레이어를 형성하는 단계를 추가로 포함하고,
    상기 단계 (2)의 CMP는 제 2 레이어를 제거하기 위해 제 2 레이어에 적용되는 것을 특징으로 하는 제거 방법.
  21. 제 20 항에 있어서,
    제 1 레이어는 폴리이미드를 포함하고, 제 2 레이어는 텅스텐을 포함하는 것을 특징으로 하는 제거 방법.
  22. 제 21 항에 있어서,
    상기 CMP는 구리를 노출하는 것을 특징으로 하는 제거 방법.
  23. 제 2 항에 있어서,
    상기 IC는 각각이 상기 반도체 기판 아래로 제 1 도전 피처 및 제 3 도전 피처를 관통하는 복수의 도전 경로를 포함하고,
    상기 도전 경로 각각은 하나 이상의 절연 피처와 관련되며, 관련된 상기 하나 이상의 절연 피처에 의해 제 1 도전 피처 및 제 3 도전 피처 중 하나 또는 모두로부터 절연되고,
    상기 도전 경로는 제 2 도전 피처 및 제 4 도전 피처를 포함하며, 상기 도전 경로와 관련된 상기 절연 피처는 제 1 및 제 2 유전체 트렌치를 포함하고,
    하기의 조건 (A) 및 (B)를 모두 만족하는 것을 특징으로 하는 구조체.
    조건 (A): 제 1 도전 피처는 제 1 도전 피처로부터 절연된 도전 경로 각각 및 제 1 도전 피처로부터 절연된 도전 경로 각각을 제 1 도전 피처로부터 절연하는 상기 하나 이상의 절연 피처와의 교차부를 제외하고 상기 반도체 기판의 전체 영역을 덮는다;
    조건 (B) : 제 3 도전 피처는 제 3 도전 피처로부터 절연된 도전 경로 각각 및 제 3 도전 피처로부터 절연된 도전 경로 각각을 제 3 도전 피처로부터 절연하는 상기 하나 이상의 절연 피처와의 교차부를 제외하고 상기 반도체 기판의 전체 영역을 덮는다.
  24. 제 23 항에 있어서,
    제 1 도전 피처 위에 놓이고 제 3 도전 피처로부터 제 1 도전 피처를 분리하는 상기 유전체는 하나 이상의 제 1 유전체 트렌치 내에 존재하지 않는 유전체 물질을 포함하는 것을 특징으로 하는 구조체.
  25. 제 2 항에 있어서,
    제 1 도전 피처 위에 놓이고 제 3 도전 피처로부터 제 1 도전 피처를 분리하는 상기 유전체는 두께가 1㎛ 보다 작은 것을 특징으로 하는 구조체.
  26. 제 13 항에 있어서,
    제 1 도전 레이어는 제 1 서브 레이어 및 제 1 서브 레이어 위에 놓이고 니켈을 포함하는 제 2 서브 레이어를 포함하고, 그리고
    탄탈륨이 애노다이징될 때 제 2 서브 레이어 내의 니켈은 애노다이징 용액으로부터 제 1 서브 레이어를 보호하는 것을 특징으로 하는 IC 제조 방법.
  27. 제 20 항에 있어서,
    제 1 레이어는 평편한 상부 표면을 갖고, 또한 제 1 레이어는 그 표면이 상기 평편한 상부 표면의 일부인 제 1 부분 및 제 2 부분을 가지며,
    제 2 레이어는 상기 단계 (1)에서 제 1 레이어의 제 1 부분과 제 2 부분 중 제 2 부분이 제거되는 것을 방지하는 마스크로서 형성되고,
    상기 CMP가 제 2 레이어의 형성 전에 존재하는 상기 평편한 상부 표면을 갖는 제 1 레이어에 적용될 때 상기 CMP가 제 1 부분 및 제 2 부분을 제거하는데 필요한 시간보다 더 짧은 시간 내에 상기 CMP는 제 2 레이어 및 제 1 레이어의 제 2 부분을 제거하는 것을 특징으로 하는 제거 방법.
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