KR101411140B1 - 내장 메모리의 비경쟁 계층 비트 라인 및 그 방법 - Google Patents

내장 메모리의 비경쟁 계층 비트 라인 및 그 방법 Download PDF

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Abstract

메모리는, 복수의 저레벨 비트 라인(710, 712), 고레벨 비트 라인(716), 및 비트 라인 구동 회로를 포함한다. 비트 라인 구동 회로(714)는, 복수의 비트 라인 입력을 포함하고, 각 비트 라인 입력은 복수의 저레벨 비트 라인 중 대응하는 하나에 연결된다. 비트 라인 구동 회로는 또한, 제1 선택 값을 수신하는 제1 선택 입력, 제2 선택 값을 수신하는 제2 선택 입력, 및 복수의 저레벨 비트 라인 중 적어도 하나의 비트 값과 제1 선택 값 및 제2 선택 값에 기초해서, 제3 비트 라인에서 제1 비트 값 또는 제2 비트 값 중 선택된 하나를 드라이브하도록 구성되는 출력을 포함한다.
메모리, 로컬 비트 라인, 글로벌 비트 라인, 메모리 프리차징, 계층 비트 라인

Description

내장 메모리의 비경쟁 계층 비트 라인 및 그 방법{CONTENTION-FREE HIERARCHICAL BIT LINE IN EMBEDDED MEMORY AND METHOD THEREOF}
본 발명은 일반적으로 메모리에 관한 것으로, 보다 구체적으로 메모리를 위한 계층 비트 라인(hierarchical bit line)에 관한 것이다.
메모리는 주로 계층적 방식으로 구성되어, 각 메모리 어레이 섹터 비트 라인이 다수의 글로벌 비트 라인에 의해 드라이브된다. 각 글로벌 비트 라인은 차례로 다수의 로컬 비트 라인에 의해 드라이브된다. 따라서 비트 라인 구동 회로는, 일 레벨에서의 각 비트 라인이 저레벨에서의 다수의 비트 라인들 중 하나로부터의 비트 값을 전달하도록 하는데 사용된다. 종래의 비트 라인 구동 회로는 일반적으로, 고레벨 비트 라인의 제어를 위한 2개 이상의 비트 라인들 간의 경쟁(contention) 문제를 피하도록 클럭 시그널링을 사용하는 동적 회로이다.
계층 비트 라인 구조를 채용하는 메모리는 일반적으로, 고레벨 비트 라인에 근접한 금속 루트(예를 들어, 글로벌 비트 라인 위 또는 아래의 기판층의 금속 루트)의 구성 및 라우팅(routing)이 제어되지 않도록 구성된다. 그 결과, 근접한 금속 루트로부터 나오는 노이즈가, 그 동적 동작 및 키퍼(keeper) 회로에서의 신뢰도로 인해 고레벨 비트 라인의 스퓨리어스(spurious) 동작에서 나타날 수 있다. 따 라서, 2개 이상의 저레벨 비트 라인에 의한 고레벨 비트 라인으로의 비경쟁(contention-free) 액세스를 위한 노이즈-내성(noise-tolerant) 기술이 유익할 것이다.
본 발명은 첨부 도면을 참조해서 더욱 잘 이해될 것이며, 본 발명의 다양한 특징들 및 장점들은 첨부 도면을 참조해서 당업자에게 명백해질 것이다.
도 1은 본 발명의 적어도 일 실시예에 따른 비동기식 메모리 프리차징(precharging)을 구현하는 예시적 프로세싱 시스템을 도시하는 블록도이다.
도 2는 본 발명의 적어도 일 실시예에 따른 예시적 비동기식 메모리 프리차징 시스템을 도시하는 블록도이다.
도 3은 본 발명의 적어도 일 실시예에 따른 예시적 로컬 비트 라인 및 글로벌 비트 라인 프리차징 기법을 도시하는 타이밍도이다.
도 4는 본 발명의 적어도 일 실시예에 따른 예시적 메모리 구성 요소를 도시하는 도면이다.
도 5는 본 발명의 적어도 일 실시예에 따른 도 4의 메모리 구성 요소의 예시적 구현을 도시하는 구면이다.
도 6은 본 발명의 적어도 일 실시예에 따른 도 5의 메모리 구성 요소 구현의 예시적 동작을 도시하는 타이밍도이다.
도 7은 본 발명의 적어도 일 실시예에 따른 메모리의 예시적 계층 비트 라인 구조를 도시하는 블록도이다.
도 8은 본 발명의 적어도 일 실시예에 따른 도 7의 비트 라인 구동 회로의 예시적 구현을 도시하는 회로도이다.
도 9는 본 발명의 적어도 일 실시예에 따른 도 7의 비트 라인 연결 회로의 다른 예시적 구현을 도시하는 회로도이다.
도 10은 본 발명의 적어도 일 실시예에 따른 도 7의 비트 라인 연결 회로의 또 다른 예시적 구현을 도시하는 회로도이다.
도 11은 본 발명의 적어도 일 실시예에 따른 메모리의 다른 예시적 계층 비트 라인 구조를 도시하는 회로도이다.
도 12는 본 발명의 적어도 일 실시예에 따른 다수의 저레벨 비트 라인을 고레벨 비트 라인으로 드라이브하기 위한 예시적 방법을 도시하는 순서도이다.
상이한 도면들에서 사용된 동일한 참조 부호는 유사 또는 동일한 아이템을 지시한다.
본 발명의 일 양상에 따라서, 메모리는, 복수의 저레벨 비트 라인, 고레벨 비트 라인, 및 비트 라인 구동 회로를 포함한다. 비트 라인 구동 회로는 복수의 비트 라인 입력을 포함하고, 각 비트 라인 입력은 상기 복수의 저레벨 비트 라인 중 대응하는 하나에 연결된다. 비트 라인 구동 회로는 또한, 제1 선택 값을 수신하는 제1 선택 입력, 제2 선택 값을 수신하는 제2 선택 입력, 및 상기 복수의 저레벨 비트 라인 중 적어도 하나의 비트 값과 상기 제1 선택 값 및 상기 제2 선택 값에 기초해서, 제3 비트 라인에서 제1 비트 값 또는 제2 비트 값 중 선택된 하나를 드라이브하도록 구성되는 출력을 포함한다.
본 발명의 다른 양상에 따라서, 메모리는 제1 비트 라인, 제2 비트 라인, 및 제3 비트 라인을 포함한다. 메모리는 또한, 제1 전압 기준에 연결된 제1 전류 전달 전극, 제2 전류 전달 전극, 및 제1 선택 값의 표현을 수신하는 제어 전극을 포함하는 제1 트랜지스터, 및 상기 제1 트랜지스터의 제2 전류 전달 전극에 연결된 제1 전류 전달 전극, 상기 제3 비트 라인에 연결된 제2 전류 전달 전극, 및 상기 제1 비트 라인에 연결된 제어 전극을 포함하는 제2 트랜지스터를 포함한다. 메모리는 또한, 상기 제3 비트 라인에 연결된 제1 전류 전달 전극, 제2 전압 기준에 연결된 제2 전류 전달 전극, 및 상기 제1 비트 라인에 연결된 제어 전극을 포함하는 제3 트랜지스터, 및 상기 제1 전압 기준에 연결된 제1 전류 전달 전극, 제2 전류 전달 전극, 및 제2 선택 값을 수신하는 제어 전극을 포함하는 제4 트랜지스터를 포함한다. 메모리는 또한, 상기 제4 트랜지스터의 제2 전류 전달 전극에 연결된 제1 전류 전달 전극, 상기 제3 비트 라인에 연결된 제2 전류 전달 전극, 및 상기 제2 비트 라인에 연결된 제어 전극을 포함하는 제5 트랜지스터, 및 상기 제3 비트 라인에 연결된 제1 전류 전달 전극, 상기 제2 전압 기준에 연결된 제2 전류 전달 전극, 및 상기 제2 비트 라인에 연결된 제어 전극을 포함하는 제6 트랜지스터를 포함한다.
본 발명의 부가적 양상에 따라서, 제3 비트 라인에 연결된 제2 비트 라인 및 제1 비트 라인을 포함하는 메모리에 대한 방법이 제공된다. 이 방법은, 복수의 비트 라인 값을 수신하는 단계를 포함하고, 상기 각 비트 라인 값은 복수의 저레벨 비트 라인 중 대응하는 저레벨 비트 라인으로부터의 값이다. 이 방법은 또한, 상기 복수의 저레벨 비트 라인 중 제1 비트 라인과 결합된 제1 선택 값 및 상기 복수의 저레벨 비트 라인 중 제2 비트 라인과 결합된 제2 선택 값에 기초하고, 상기 제1 비트 라인 값 및 상기 제2 비트 라인 값에 기초해서, 고레벨 비트 라인으로 제1 비트 값 또는 제2 비트 값 중 선택된 하나를 드라이브하는 단계를 포함한다. 일 실시예에서, 상기 고레벨 비트 라인으로 제1 비트 값 또는 제2 비트 값 중 선택된 하나를 드라이브하는 단계는, 제1 값을 포함하는 상기 제1 선택 값 및 제2 값을 포함하는 상기 제2 선택 값에 응답해서 상기 고레벨 비트 라인으로 상기 제1 비트 값을 드라이브하는 단계 - 상기 제2 값은 상기 제1 값과 상이함 - ; 및 상기 제2 값을 포함하는 상기 제1 선택 값 및 상기 제1 값을 포함하는 상기 제2 선택 값에 응답해서 상기 고레벨 비트 라인으로 상기 제2 비트 값을 드라이브하는 단계를 포함한다. 또한, 상기 제1 선택 값은 어드레스 프리디코드 값의 제1 비트 값을 포함하고, 상기 제2 선택 값은 상기 어드레스 프리디코드 값의 제2 비트 값을 포함할 수 있다.
도 1 내지 6은 메모리 구성 요소를 프리차징하기 위한 예시적 기술을 도시한다. 베이스 어드레스 및 오프셋값과 같은 어드레스 정보가 프리디코드 값을 생성하는데 사용된다. 프리디코드 값은 제1 클럭에 기초해서 래치된다. 그 다음, 래치된 프리디코드 값은, 클럭 에지 이벤트(예를 들어, 상승 클럭 에지)를 대기하지 않고 메모리 구성 요소의 글로벌 비트 라인뿐만 아니라 특정 로컬 비트 라인의 프 리차징을 바로 종료시키는데 사용되어, 메모리 프리차징 요구로 인한 메모리 액세스 처리에서의 타이밍 버블(timing bubble)을 감소 또는 제거시킨다.
도 7 내지 12는 계층적 방식으로 비트 라인들을 구동하기 위한 예시적 기술을 도시한다. 2개 이상의 비트 라인들을 고레벨 비트 라인에 연결시키는 비트 라인 구동 회로는, 인에이블된 저레벨 비트 라인에서의 비트 값이 고레벨 비트 라인으로 정적으로 드라이브됨과 동시에, 고레벨 비트 라인으로 드라이브되는 2개 이상의 저레벨 비트 라인들 간의 경쟁 문제를 피하도록 구성되어, 동적으로 구동된 계층 비트 라인 구조에 비해서 이 고레벨 비트 라인이 노이즈에 덜 민감하게 되도록 한다. 또한, 일 실시예에서, 도 1 내지 6에서 도시된 프리차징 기술이 도 7 내지 12의 기술로 구현될 수 있다. 선택적으로, 종래의 프리차징 기술도 사용될 수 있다.
본 명세서에서는 설명의 용이성을 위해, 예시적 기술이 프로세싱 장치에서 사용하기 위한 데이터 캐시의 태그(tag) 어레이의 맥락으로 설명되었지만, 당업자는 본 발명의 사상에서 벗어나지 않으면서 내장 메모리, 외장 메모리 등과 같은 다른 메모리 구성 요소들에서 개시된 기술을 구현할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 비트 라인 프리차징을 활용하는 예시적 프로세싱 시스템(100)을 도시한다. 프로세싱 시스템(100)은, 메모리를 사용하여 정보를 저장하는 다양한 프로세싱 시스템들 중 임의의 프로세싱 시스템을 나타낸다. 시스템(100)의 예시적 구현은, 마이크로프로세서 또는 마이크로컨트롤러와 집적 회로 장치, 개인용 컴퓨터 주기판과 같은 다중-칩 설계 등을 포함한다. 설명의 용이성을 위해서, 프로세싱 시스템(100)은 본 명세서에서 내장 데이터 캐시를 포함하는 집적 회로 장치의 맥락에서 기술된다.
도시된 바와 같이, 프로세싱 시스템(100)은, 하나 이상의 버스로 연결된 프로세싱 코어(102), 어드레스 디코드 모듈(104), 및 레벨 1(L1) 데이터 캐시(106)를 포함한다. L1 데이터 캐시(106)는 태그 어레이(108) 및 데이터 어레이(110)를 포함한다. 동작시에, 프로세싱 코어(102)는 L1 데이터 캐시(106)에 접근하여 명령 실행중에 사용하기 위한 저장된 데이터를 획득한다. 액세스 프로세스의 일부로서, 프로세싱 코어(102)는, 캐시 액세스와 관련된 어드레스 정보(120)를 프리디코딩을 위해 어드레스 디코드 모듈(104)에 제공한다. 어드레스 정보(120)는 연산수(operand) A 및 B와 같은 2개 이상의 연산수를 포함한다. 일 실시예에서, 연산수 A 및 B는, L1 데이터 캐시(106)에 액세스하는데 사용되는 유효 어드레스를 계산하기 위한, 메모리 관리부(MMU)(미도시됨)에서 사용되는 베이스 어드레스 및 오프셋 값을 포함한다.
어드레스 정보(120)의 연산수 A 및 B를 수신하면, 어드레스 디코드 모듈(104)은 pred A 및 pred B를 포함하는 2개 이상의 프리디코드 값을 생성한다. 연산수 A 및 B로부터 pred A 및 pred B에 대한 값을 생성하는 예시적 방법이 2005년 10월 25일에 출원된 제목이 "SYSTEM AND METHOD FOR MEMORY ARRAY WITH FAST ADDRESS DECODER"인 미국 특허 출원 제11/257,932호(대리인 정리 번호 SC13805TC)에 개시되어 있으며, 그 전체 내용이 본 명세서에서 참조된다.
어드레스 디코드 모듈(104)은 신호 122 및 신호 124로서 태그 어레이(108)에 pred A 및 pred B 값을 각각 제공한다. 태그 어레이(108)는 pred A 및 pred B 값에 기초해서 워드라인을 활성화하여 어드레스 정보(120)의 프리디코딩을 완료한다. pred A 및 pred B 값에 기초한 유효 어드레스의 생성 방법은 위에서 인용한 미국 특허 출원 제11/257,932호에 개시되어 있다. 다음으로, 태그 어레이(108)는 유효 어드레스와 연관된 태그 메모리 위치에 저장된 태그 데이터를 비교하여, 요청된 데이터가 데이터 어레이(110)에 저장되는지 여부를 결정한다. 요청된 데이터가 데이터 어레이(110)에 저장되면, 요청된 데이터는 신호 126으로서 L1 데이터 캐시(106)로부터 프로세싱 코어(102)로 제공된다.
태그 어레이(108) 및 데이터 어레이(110)가 고속 감지를 수행하고, 이에 따라 태그 어레이(108) 및 데이터 어레이(110)의 출력 드라이버(미도시됨)에서 적절한 비트 값을 검출하기 위해 판독 액세스 동안 메모리 프리차징을 사용하는 것이 이해될 것이다. 그러나, 대응 비트 라인이 식별되면 클럭 에지 또는 클럭 위상 변경이 프리차징을 종료하기 위한 트리거로서 제공되는 종래 기술과는 반대로, 일 실시예에서, 프로세싱 시스템(100)은 pred A 및 pred B 값을 사용하여 pred A 및 pred B 값으로 식별되는 대응 비트 라인의 프리차징을 비동기식으로(즉, 트리거로서 클럭 에지 이벤트를 대기하지 않고) 종료시킨다. 도시된 바와 같이, 태그 어레이(108)는 클럭 신호 132(클럭 C1)를 수신하고, 어드레스 디코드 모듈(104)은 클럭 신호 133(클럭 C2)를 수신하고, 일 실시예에서, 클럭 신호 133은 실질적으로 클럭 신호 132의 반전된 표현이다. 본 명세서에서 도 2를 참조해서 보다 상세하게 설명 되는 바와 같이, 어드레스 디코드 모듈(104)은 클럭 신호 133을 사용해서 pred A 및 B 값을 생성하기 위한 연산수 A 및 B의 프리디코딩을 제어하고, 또한 pred A 및 B 값의 래칭을 제어한다. 일단 래치되면, 태그 어레이(108)에서의 대응 비트 라인의 pred 값 A 및 B의 프리차징이 pred A 값 또는 pred B 값 중 적어도 하나에 응답해서 바로 종료된다. 그 다음, 태그 어레이(108)는 클럭 신호 132를 사용해서 pred A 및 pred B 값으로부터 계산되는 유효 어드레스에 의해 식별된 태그 값의 래칭을 제어한다. 따라서, 태그 어레이(108)의 프리차지의 종료를 트리거하기 위해 클럭 신호 132에 의존하기 보다는, 태그 어레이(108)는, pred A 및 pred B 값이 래치되면 바로 pred A 및 pred B 값을 사용하여 적절한 비트 라인을 식별하고 프리차징 프로세스를 종료시킬 수 있다. 클럭 신호 132에 대한 의존성을 줄임으로써, 태그 어레이(108)는 보다 빨리 적절한 비트 라인에 액세스할 수 있고, 이에 따라 종래의 동기식 프리차징 기술에 비하여 대응하는 태그 데이터가 더 빨리 사용가능하게 할 수 있다.
도 2를 참조하면, 본 발명의 적어도 일 실시예에 따른 프로세싱 시스템(100)에서 사용되는 비동기식 프리차징 시스템이 보다 상세하게 도시된다. 도시된 예에서, 어드레스 디코드 모듈(104)은 디코드 모듈(202) 및 래치(204)를 포함하고, 태그 어레이(108)는 태그 디코드 모듈(206), 비트셀 어레이(208) 및 래치(210)를 포함한다. 디코드 모듈(202)은 연산수 A(신호 212) 및 B(신호 214)를 각각 수신하기 위한 입력과, 클럭 신호 133(클럭 C2)을 수신하기 위한 입력을 포함한다. 디코드 모듈(202)은 또한 연산수 A 및 B 값으로부터 디코드 모듈(202)에 의해 생성되는 pred A 및 B 값(신호 216)을 제공하기 위한 출력, 및 글로벌 프리차지 제어 신호 218을 제공하기 위한 출력을 포함한다. 글로벌 프리차지 제어 신호 218은 본 명세서에서 기술한 바와 같이 태그 어레이(108)의 글로벌 비트 라인의 프리차징을 제어하도록 제공된다. 래치(204)는 연산수 A 및 B 값을 수신하기 위한 래치 입력, 글로벌 프리차지 제어 신호 218을 수신하기 위한 래치 입력, 클럭 신호 133을 수신하기 위한 제어 입력, 및 클럭 신호 133에 응답해서 래치된 pred A 및 pred B 값(신호 226) 및 래치된 글로벌 프리차지 제어 신호 228을 제공하기 위한 출력을 포함한다. 래치(204)는 동적 래치, 정적 래치, 치터(cheater) 래치 등을 포함할 수 있다.
태그 디코드 모듈(206)은 pred A 및 pred B 값(신호 226)을 수신하기 위한 입력, 래치된 글로벌 프리차지 제어 신호 228을 수신하기 위한 입력, 및 pred A 및 pred B 값으로부터 결정된 어드레스 값에 대응하는 판독 워드라인(RWL) 식별자를 제공하는 출력을 포함한다. 비트셀 어레이(208)는 RWL 식별자를 수신하기 위한 입력, 복수의 판독 워드라인에 대응하는 복수의 로우의 비트셀, 및 상기 입력에서 수신된 RWL 식별자에 대응하는 비트셀의 로우에 저장된 태그 값(신호 230)을 제공하기 위한 출력을 포함한다. 래치(210)는 태그 값을 수신하기 위한 래치 입력, 클럭 신호 132를 수신하기 위한 제어 입력, 및 클럭 신호 132에 응답해서 래치된 태그 값(신호 232)을 제공하기 위한 출력을 포함한다.
도 2에 도시된 바와 같이, 래치(204)에 의해 pred A 및 pred B 값이 래칭되 면서, pred A 및 pred B 값을 생성하는 디코드 모듈(202)의 동작은 클럭 신호 133에 의해 제어된다. 그러나, 역시 도시된 바와 같이, 래치된 비트셀 어레이(208)의 프리차징은, 프리차징 트리거로서 제공되는 클럭 신호에 의존하지 않고, pred A 및 pred B 값 및 글로벌 프리차지 제어 신호 228에 바로 응답한다.
도 3을 참조하면, 본 발명의 적어도 일 실시예에 따른 도 2의 프리차징 시스템의 예시적 동작을 도시하는 타이밍도(300)가 도시된다. 타이밍도(300)는 클럭 신호 132 및 클럭 신호 133을 나타내는 클럭 신호 302, 일련의 캐시 액세스를 위한 pred A 및 pred B 값의 생성을 나타내는 프리디코드 신호 304, 및 pred A 및 pred B 값에 응답하는 태그 값의 결정을 나타내는 태그 출력 신호 306을 포함한다.
도시된 바와 같이, 클럭 신호 133이 하이이고 클럭 신호 132가 로우인 클럭 페이즈(clock phase) 310 동안, 비트 라인의 프리차징이 시간 t0에서 시작되고, 디코드 모듈(202)(도 2)은 기간 320에서 pred A 및 pred B 값을 생성한다. 래치(204)(도 2)는 클럭 페이즈 310의 기간 321에서 pred A 및 pred B 값을 래치한다. 래치된 pred A 및 pred B 값은, 클럭 페이즈 310의 종료시 에지 이벤트 전 기간 321의 시간 t1에서 태그 디코드 모듈(206)(도 2)에 이용가능하게 된다. 래치(204)에 의한 pred A 및 pred B 값의 출력에 응답해서, 비트셀 어레이(208)(도 2)는 기간 322에서 pred A 및 B 값 중 적어도 하나에 의해 식별되는 하나 이상의 비트 라인의 프리차징을 종료한다. 기간 322에서, 태그 디코드 모듈(206)은 계속하여 비트셀 어레이(208)의 대응 저장 위치를 식별하는 유효 어드레스를 결정하여, 일단 식별되면, 식별된 저장 위치에 저장된 태그 값이 래치(210)(도 2)에 출력된다. 기간 323의 시간 t3에서, 래치(210)는 클럭 페이즈 311과 312 간의 에지 이벤트에 응답해서 태그 값을 래치하여, 그 래치된 태그 값을 출력으로 제공하고, 여기에서 래치된 태그 값은, 데이터 어레이(110)(도 1)의 대응 저장 위치가 요청된 데이터를 저장하는지 여부를 결정하는데 사용된다. 따라서, 종래의 프리차징 기법에서와 같이 시간 t2에서 에지 이벤트를 대기하기 보다는, 래치된 값이 시간 t1에서 사용가능하게 되면 바로 태그 디코드 모듈(206)이 프리차징을 중지할 수 있어, 래치된 pred A 및 B 값이 사용가능하게 되는 때(시간 t1)와 에지 이벤트가 발생하는 때(시간 t2) 간의 시간차(time lag)(334)를 줄이거나 제거할 수 있다.
도 4 및 5를 참조하면, 본 발명의 적어도 일 실시예에 따른 태그 어레이(108)의 예시적 구현이 도시된다. 도 4에 도시된 바와 같이, 태그 어레이(108)는 복수의 메모리 블록(402)으로 나뉠 수 있고, 각 메모리 블록(402)은 태그 디코드 모듈(404) 및 비트셀 모듈(406)을 포함한다. 각 태그 디코드 모듈(404)은 대응하는 프리디코드 비트 pred A[x]와, 대응하는 복수의 판독 워드라인(RWL)이 제어되는 pred B[0:n-1]로부터의 n 비트 값을 수신한다. 도 4의 맥락에서 설명하자면, pred A 및 B 값은 8 비트 값(pred A[0:7] 및 pred B[0:7])이고, 제1 메모리 블록(402)은 pred A[0] 및 pred B[0:7]을 수신하여 RWL 0-7을 제어하고, 제2 메모리 블록(402)은 pred A[1] 및 pred B[0:7]을 수신하여 RWL 8-15를 제어하는 식이다. 태그 어레이(108)는 또한 복수의 프리차징 모듈(408)을 포함하고, 각 프리차징 모 듈(408)은 pred A 값으로부터 대응 비트 값을 수신한다. 설명하자면, 제1 프리차징 모듈은 pred A[0]를 수신하고, 제2 프리차징 모듈은 pred A[1]를 수신하는 식이다.
도시된 예에서, 각각의 pred A 및 B 값은, 각 값의 하나의 비트 위치만이 어설트(assert)되는 하나의 핫 값(one hot value)이다. 메모리 블록(402)의 각각이 pred A 값의 상이한 비트를 수신하면, pred A 값의 어설트된 비트가 판독 동작을 위해 액세스될 대응 메모리 블록(402)을 식별한다. 유사한 방식으로, 하나의 핫 pred B 값의 다수의 비트 값이, 식별된 메모리 블록(402)의 어느 판독 워드라인이 어설트될 지를 결정하는데 사용된다. 설명하자면, pred A[0:7]는 x01000000의 값을 갖는다(즉, pred A[1]가 어설트된다)고 가정하고, 여기에서 제2 메모리 블록(402)은 그 입력으로서 pred A[1]을 수신한다. 또한, pred B[0:7]는 x00000100의 값을 갖는다(즉, pred B[5]가 어설트된다)고 가정한다. 이 예에서, pred A[1]가 어설트됨으로 인해 제2 메모리 블록(402)의 태그 디코드 모듈(404)이 트리거되기 때문에, 태그 디코드 모듈(404)이 활성화되고, 이에 응답해서, 어설트된 pred B[5] 비트 위치에 대응하는 RWL 5를 어설트한다.
판독 동작과 관련된 판독 워드라인 및 메모리 블록을 식별하는 것에 더하여, pred A 값은 또한 적절한 비트 라인의 프리차징의 종료를 바로 트리거하도록 제공된다. pred A 값이 하나의 핫 값이기 때문에, 프리차징 모듈(408)의 단 하나만이 어설트된 값을 수신한다. 따라서, 프리차지 모듈(408)은 각각, 그 pred A 값의 대응 비트 값의 어설트에 응답해서 대응 메모리 블록의 로컬 비트 라인의 프리차징을 중지하도록 구성된다. 설명하자면, pred A[0:7]는 x10000000의 값을 갖는다(즉, pred A[0] 비트 값이 어설트된다)고 가정하고, 여기에서 제1 메모리 블록(402) 및 제1 프리차지 모듈(408)은 그 입력으로서 pred A[0]을 수신한다. 이 예에서, 제1 프리차지 모듈(408)은 어설트된 pred A[0] 비트 값의 수신에 응답해서 제1 메모리 블록(402)의 로컬 비트 라인의 프리차징을 중지할 것이다.
도 5는 도 4의 구현을 보다 상세하게 도시한다. 도시된 예에서, 메모리 블록(402)의 각 비트셀 모듈(406)은 복수의 로우의 비트셀(502)을 포함한다. 비트셀(502)의 각 로우는 메모리 블록(402)의 대응하는 판독 워드라인(예를 들어, RWL0)에 접속된다. 또한, 비트셀 모듈(402)의 비트셀(502)의 각 컬럼은 대응하는 로컬 비트 라인(504)에 접속된다. 각 로컬 비트 라인(504)은 차례로 대응하는 글로벌 비트 라인(506)에 접속된다. 각 글로벌 비트 라인(506)은, 글로벌 비트 라인(506)에 전달되는 전압 또는 전류에 기초해서 저장된 비트 값을 결정하는 출력 드라이버(570)에 접속된다. 도시된 예에서, 출력 드라이버(570)는, 글로벌 비트 라인(506)에 접속된 제1 전류 전달 전극, 전압 기준(예를 들어, Vcc)에 접속된 제2 전류 전달 전극, 및 출력 드라이버(570)의 출력(DOUT)에 접속된 제어 전극을 포함하는 트랜지스터(572)와, 글로벌 비트 라인(506)에 접속된 입력 및 출력 드라이버(570)의 출력(DOUT)에 접속된 출력을 포함하는 인버터(574)를 포함한다.
도시된 예에서, 각각의 비트셀(502)은, 기입 워드라인(WWL)(512), 판독 워드라인(RWL)(510), 기입 비트 라인(514(Wb1) 및 516(Wb1')), 및 대응하는 로컬 비트 라인(504)에 접속된 8 트랜지스터(8T) 비트셀을 포함한다. 따라서, 비트셀(502)은, 기입 워드라인(512)에 접속된 제어 전극, 기입 비트 라인(514)에 접속된 제1 전류 전달 전극, 및 노드(521)에 접속된 제2 전류 전달 전극을 포함하는 트랜지스터(520); 기입 워드라인(512)에 접속된 제어 전극, 기입 비트 라인(516)에 접속된 제1 전류 전달 전극, 및 노드(523)에 접속된 제2 전류 전달 전극을 포함하는 트랜지스터(522); 노드(521)에 접속된 입력 및 노드(523)에 접속된 출력을 포함하는 인버터(524); 노드(523)에 접속된 입력 및 노드(521)에 접속된 출력을 포함하는 인버터(526); 판독 워드라인(510)에 접속된 제어 전극, 노드(529)에 접속된 제1 전류 전달 전극, 및 로컬 비트 라인(504)에 접속된 제2 전류 전달 전극을 포함하는 트랜지스터(528); 및 노드(523)에 접속된 제어 전극, 노드(529)에 접속된 제1 전류 전달 전극, 및 전압 기준(예를 들어, 접지)에 접속된 제2 전류 전달 전극을 포함하는 트랜지스터(530)를 포함한다.
도 5에서 도시된 바와 같이, 태그 디코드 모듈(404)은 조합 로직으로서 구현될 수 있으며, 여기에서 각 비트 쌍(pred A[x], pred B[n])은 대응하는 NAND 게이트(542)에 입력되고, NAND 게이트의 출력은 인버터에 입력된 다음, 대응하는 판독 워드라인을 어설트 및 디어설트(deassert)하는데 사용된다. 설명하자면, 제1 메모리 블록(404)은 값 pred A[0] 및 pred[0:7]을 수신하고, 여기에서 pred A[0] 및 pred[0]은 NAND 게이트(542)에 입력되고, NAND 게이트(542)의 출력은 인버터(544)에 제공된 다음, 판독 워드라인(510)(RWL0)을 제어한다. 따라서, 비트 값 pred A[0] 및 pred B[0]이 하나의 핫 pred A 및 B 값에 대해 어설트되면, 인버터(544)의 출력이 어설트되고, 이에 따라, 판독 워드라인(510)을 어설트할 것이다. 유사하게, 비트 값 pred A[0] 및 pred B[0] 중 어느 하나도 어설트되지 않으면, 인버터(544)의 출력이 어설트되지 않아, 판독 워드라인(510)이 어설트되지 않을 것이다. 또한, 어떤 경우에는, 판독 인에이블 신호가 판독 액세스를 제어하는데 사용될 수 있다. 따라서, NAND 게이트(542)는 판독 인에이블 신호를 수신하는 제3 입력을 더 포함할 수 있어, 판독 인에이블 신호가 어설트될 때만 NAND 게이트의 출력이 무효로 되게 한다.
도 5에서 더 도시하는 바와 같이, 프리차지 모듈(408)은 또한 조합 로직으로서 구현될 수 있다. 도시된 예에서, 각 프리차지 모듈(408)은, 인버터(546)의 출력에 접속된 입력 및 출력을 포함하는 인버터(548); 인버터(548)의 출력에 접속된 제어 전극, 전압 기준(예를 들어, Vcc)에 접속된 제1 전류 전달 전극, 및 로컬 비트 라인(504)에 접속된 제2 전류 전달 전극을 포함하는 p 채널 트랜지스터(560); 로컬 비트 라인(504)에 접속된 입력과 출력을 포함하는 인버터(562); 전압 기준(예를 들어, Vcc)에 접속된 제1 전류 전달 전극, 및 인버터(562)의 입력에 접속된 제2 전류 전달 전극, 및 인버터(562)의 출력에 접속된 제어 전극을 포함하는 키퍼 트랜지스터(561); 및 인버터(562)의 출력에 접속된 제어 전극, 전압 기준(예를 들어, 접지)에 접속된 제1 전류 전달 전극, 및 글로벌 비트 라인(506)에 접속된 제2 전류 전달 전극을 포함하는 트랜지스터(564)를 포함한다. 따라서, 트랜지스터(560)는, pred A 값의 대응 비트 값의 어설트에만 바로 응답해서 그 전류 전달 전극들 간의 전류 흐름을 중지시키고, 이에 따라 로컬 비트 라인(504)이 비트셀(502)에 저장된 값을 전달하게 한다. 프리차지 모듈(408)이 메모리 블록(502)의 다른 로컬 비트 라인에 대해서도 동일한 구성을 포함한다는 것이 이해될 것이다.
액세스될 메모리 블록(402)의 로컬 비트 라인의 프리차징을 비동기식으로 종료하는 것에 더하여, 글로벌 프리차지 모듈(560)은, 글로벌 프리차지 제어 신호(228)(도 2)의 어설트에 응답해서 태그 어레이(108)의 글로벌 비트 라인(506)의 프리차징을 비동기식으로 종료시키는데 사용될 수 있다. 일 실시예에서, 프리차지 제어 신호(228)는, pred A 비트 위치들 중 임의의 하나가 어설트되면 언제나(즉, pred A 값이 0이 아니면 언제나) 어설트된다. 따라서, 글로벌 프리차지 제어 신호(218)는, 예를 들어, pred A 값의 비트 위치 각각에 대한 입력을 포함하는 OR 게이트(또는 OR 게이트의 계층)의 출력으로서 생성될 수 있다. 도시된 예에서, 글로벌 프리차지 모듈(560)은, 글로벌 프리차지 제어 신호(218)를 수신하는 입력 및 출력을 포함하는 인버터(552); 인버터(552)의 출력에 접속된 입력 및 출력을 포함하는 인버터(554); 및 인버터(554)의 출력에 접속된 제어 전극, 전압 기준(예를 들어, Vcc)에 접속된 제1 전류 전달 전극, 및 글로벌 비트 라인(506)에 접속된 제2 전류 전달 전극을 포함하는 p 채널 트랜지스터(556)를 포함하는 조합 로직으로서 구현된다. 인버터(552 및 554)가 대응 판독 워드라인의 어설팅에 사용하기 위해 인버터(544) 및 NAND 게이트(542)에 의해 도입되는 지연을 매칭하도록 제공된다는 것이 이해될 것이다. 따라서, 글로벌 프리차지 제어 신호(228)가 어설트되면, 트랜지스터(556)는 그 전류 전달 전극들 간의 전류 흐름을 중지시키고, 이에 따라 글로벌 비트 라인(506)이 로컬 비트 라인(504)에서의 값을 전달하게 한다.
도 6을 참조하면, 본 발명의 적어도 일 실시예에 따른 도 4 및 5의 구현의 예시적 동작이 도시된다. 타이밍도(600)는, 클럭 신호 132 및 133(도 1)을 나타내는 신호 601, pred A 및 pred B 값의 어설트를 나타내는 신호 602, 메모리 블록의 로컬 비트 라인의 프리차징을 나타내는 신호 604(액티브 로우), 메모리 블록의 글로벌 비트 라인의 프리차징을 나타내는 신호 606(액티브 로우), 메모리 블록의 판독 워드라인의 어설트를 나타내는 신호 608, 대응 로컬 비트 라인으로의 일 로우의 비트셀의 값의 출력을 나타내는 신호 610, 로컬 비트 라인으로부터 글로벌 비트 라인으로의 값의 전달을 나타내는 신호 612, 및 글로벌 비트 라인의 감지 증폭으로부터 나온 태그 값의 출력을 나타내는 신호 614를 포함한다.
시간 t0(시간 620)에서, 클럭 신호(신호 601)의 에지 이벤트(예를 들어, 상승 에지)가 pred A 및 pred B 값의 생성을 인에이블한다. 시간 t1 전에, 로컬 및 글로벌 비트 라인이 프리차징된다. 시간 t1(시간 621)에서, pred A 및 B 값이 래치되고, 이에 응답해서, pred A 값에 의해 식별된 메모리 블록의 로컬 비트 라인 및 글로벌 비트 라인의 프리차징이 시간 t2(시간 622)에서 비동기식으로 종료되고, pred A 값에 의해 식별된 대응 판독 워드라인이 어설트된다. 시간 t3(시간 623)에서, 어설트된 판독 워드라인에 대응하는 로우에 따른 비트셀 각각의 값이 대응하는 프리차지된 비트 라인에 전달되고, 시간 t4(시간 624)에서, 로컬 비트 라인에서의 값이 대응하는 글로벌 비트 라인에 전달되어 출력으로서 제공된다.
시간 t5(시간 625)에서, pred A 및 B 값은 로우로 내려가거나 디어설트되고, 이에 응답해서, 로컬 및 글로벌 비트 라인에 대한 프리차징 프로세스가 시간 t6(시간 626)에서 개시된다. 이후에, 로컬 비트 라인 및 글로벌 비트 라인은 시간 t7(시간 627)에서 프리차징되고, 이에 따라 태그 어레이(108)의 출력이 디어설트되거나 로우로 내려간다.
도 7을 참조하면, 본 발명의 적어도 일 실시예에 따른 메모리의 예시적 계층 비트 라인 구조가 도시된다. 설명의 용이성을 위해서, 메모리는, 도 1 내지 6의 L1 캐시(106)의 태그 어레이(108)와 같은 캐시의 태그 어레이(700)의 맥락으로 기술된다. 그러나, 당업자는 본 발명의 범위에서 벗어나지 않으면서 다른 메모리 구조에서 본 명세서에서 기술된 계층 비트 라인 기술을 구현할 수 있을 것이다.
도시된 예에서, 태그 어레이(700)는 메모리 블록(701 및 703)과 같은 복수의 메모리 블록으로 나뉘고, 각 메모리 블록은 pred A 값의 상이한 비트와 결합된다. 각 메모리 블록은, pred A 값(예를 들어, 메모리 블록(701)에 대한 pred A[0] 및 메모리 블록(703)에 대해 pred A[1])의 대응 비트를 수신하는 입력, 및 pred B 값(예를 들어, pred B[0:7])의 일부 또는 모든 비트를 수신하는 입력을 갖는 태그 디코드 모듈(704)(예를 들어, 태그 디코드 모듈(404), 도 4)을 포함한다. 태그 디코드 모듈(704)은 또한 복수의 출력을 포함하고, 각 출력은 대응 판독 워드라인(RWL)에 접속되고, 여기에서 태그 디코드 모듈(704)은 pred A[0] 및 pred B[0:7]에 기초해서 대응 출력을 어설팅함으로써 판독 워드라인들 중 하나를 활성화시킬 수 있다. 태그 어레이(700)는 또한 복수의 비트셀 모듈(706)(예를 들어, 비트셀 모듈(406), 도 4)을 포함한다. 각 비트셀 모듈(706)은 대응 판독 워드라인에 접속된 일 로우의 비트셀을 포함한다. 또한, 메모리 블록(701 및 703)의 비트셀의 각 컬럼은 대응하는 로컬 비트 라인에 접속된다. 도 7의 예에서, 메모리 블록(701)의 비트셀 모듈(706) 각각의 비트셀(702)은 로컬 비트 라인(710)에 접속되고, 메모리 블록(703)의 비트셀 모듈(706) 각각의 비트셀(702)은 로컬 비트 라인(712)에 접속된다.
태그 어레이(700)는 또한, 로컬 비트 라인(710)에 접속된 입력, 로컬 비트 라인(712)에 접속된 입력, 선택 A 값을 수신하는 입력, 선택 B 값을 수신하는 입력, 및 글로벌 비트 라인(716)(예를 들어, 글로벌 비트 라인(506), 도 5)에 접속된 출력을 갖는 비트 라인 구동 회로(714)를 포함한다. 비트 라인 구동 회로(714)는, 선택 A 값 및 선택 B 값에 기초해서 비트 라인 710에서의 비트 라인 값 또는 비트 라인 712에서의 비트 라인 값 중 선택된 하나를 제공하기 위해 다중화기와 유사하게 동작한다. 일 실시예에서, 선택 A 값은 메모리 블록(701)의 태그 디코드 모듈(704)에 제공되는 pred A 값의 비트이고(예를 들어, pred A[0]), 선택 B 값은 메모리 블록(703)의 태그 디코드 모듈(704)에 제공되는 pred A 값의 비트이다(예를 들어, pred A[1]).
태그 어레이(700)는 또한 로컬 비트 라인(710 및 712)과 글로벌 비트 라인(716)을 프리차징하는 프리차지 회로를 포함한다. 설명하자면, 로컬 비트 라인710)에 대한 프리차지 회로는, 전압 기준(예를 들어, Vcc)에 접속된 제1 전류 전달 전극, 로컬 비트 라인(710)에 접속된 제2 전류 전달 전극, 및 제1 프리차지 제어 값(비트 프리차지[0])을 수신하는 제어 전극을 갖는 트랜지스터(720)(예를 들어, p 채널 트랜지스터)를 포함한다. 유사하게, 로컬 비트 라인(712)에 대한 프리차지 회로는, 전압 기준에 접속된 제1 전류 전달 전극, 로컬 비트 라인(712)에 접속된 제2 전류 전달 전극, 및 제2 프리차지 제어 값(비트 프리차지[1])을 수신하는 제어 전극을 갖는 트랜지스터(722)를 포함한다. 마찬가지로, 글로벌 비트 라인(716)에 대한 프리차지 회로는, 전압 기준에 접속된 제1 전류 전달 전극, 글로벌 비트 라인(716)에 접속된 제2 전류 전달 전극, 및 글로벌 프리차지 제어 값을 수신하는 제어 전극을 갖는 트랜지스터(724)를 포함한다.
일 실시예에서, 트랜지스터(720)에 제공되는 제1 프리차지 제어 값 및 트랜지스터(722)에 제공되는 제2 프리차지 제어 값은 도 1 내지 6에 대해 상술한 기술을 이용해서 비동기식으로 생성된 프리차지 제어 값을 포함한다. 마찬가지로, 트랜지스터(724)에 제공되는 글로벌 프리차지 제어 값은 글로벌 프리차지 제어 신호(228)(도 2)를 포함할 수 있다. 선택적으로, 제1 프리차지 제어 값, 제2 프리차지 제어 값 및 글로벌 프리차지 제어 값은 종래의 프리차징 기술을 이용해서 생성되는 프리차지 제어 신호를 포함할 수 있다. 또한, 일 실시예에서, 태그 어레이(700)는, 비트 라인들이 평가되지 않았을 경우, 로컬 비트 라인(710), 로컬 비트 라인(712), 및 글로벌 비트 라인(716) 각각에서의 로직 하이 값을 유지하도록 키퍼 회로(730, 732 및 734)를 포함한다. 도시된 예에서, 키퍼 회로(730, 732 및 734)는 각각, 대응하는 비트 라인에 접속된 입력을 갖는 인버터(738), 전압 기준에 접 속된 전류 전극, 대응하는 비트 라인에 접속된 전류 전극, 및 인버터(738)의 출력에 접속된 제어 전극을 갖는 p 채널 트랜지스터(736)을 포함한다.
동작시에, 메모리 블록(701 및 703)의 태그 디코드 모듈(704)은 pred A 값의 대응하는 비트와 pred B 값을 수신한다. 상술한 바와 같이, pred A 및 pred B 값은 하나의 핫 값이다. 따라서, 메모리 블록(701 및 703) 둘 다에 대해 하나의 판독 워드라인만이 임의의 소정 시간에서 어설트될 수 있다(또는 pred A[0] 및 pred B[0]이 둘 다 어설트되지 않는 것은 절대 아니다). 어설트된 판독 워드라인에 응답해서, 어설트된 판독 워드라인에 접속된 비트셀(702)은 대응하는 로컬 비트 라인으로 그 저장된 값을 드라이브한다. 설명하자면, 판독 워드라인 RW0의 어설트에 응답해서, 메모리 블록(701)의 제1 비트셀 모듈(706)의 비트셀(702)은 그 저장된 값을 로컬 비트 라인(710)으로 드라이브한다. 유사하게, 판독 워드라인 RW8의 어설트에 응답해서, 메모리 블록(703)의 제1 비트셀 모듈(706)의 비트셀(702)은 그 저장된 값을 로컬 비트 라인(712)으로 드라이브한다.
비트 라인 구동 회로(714)는, 선택 A 값(예를 들어, pred A[0]) 및 선택 B 값(예를 들어, pred A[1])에 기초해서 로컬 비트 라인(710)의 비트 라인 값 또는 로컬 비트 라인(712)의 비트 라인 값 중 선택된 하나를 글로벌 비트 라인(716)으로 드라이브한다. 일 실시예에서, 선택 A 값, 선택 B 값 및 비트 라인 구동 회로(714)는, 메모리 블록(701)의 판독 워드라인이 pred A 및 pred B 값에 기초해서 어설트될 때 로컬 비트 라인(710)의 비트 라인 값이 글로벌 비트 라인(716)으로 드라이브되고, 메모리 블록(703)의 판독 워드라인이 pred A 및 pred B 값에 기초해서 어설트될 때 로컬 비트 라인(712)의 비트 라인 값이 글로벌 비트 라인(712)으로 드라이브되도록 구성된다. 또한, 도 8 내지 12를 참조해서 보다 상세하게 설명되는 바와 같이, 일 실시예에서, 비트 라인 구동 회로(714)는 클럭 신호 또는 다른 타이밍 제어를 사용하지 않고 비트 라인 값들 중 하나를 글로벌 비트 라인으로 계속 드라이브하여, 노이즈에 의한 글로벌 비트 라인(716)의 스퓨리어스 동작을 감소시킨다.
도 8을 참조하면, 본 발명의 적어도 일 실시예에 따른 비트 라인 구동 회로(714)의 예시적 구현이 도시된다. 도시된 예에서, 비트 라인 구동 회로(714)는 로컬 비트 라인(710)에 대한 구동 회로(802) 및 로컬 비트 라인(712)에 대한 구동 회로(804)를 포함한다. 도시된 예에서, 트랜지스터(810 및 812)는 제1 도전형(예를 들어, p 채널 트랜지스터)의 트랜지스터이고, 트랜지스터(814)는 제2 도전형(예를 들어, n 채널 트랜지스터)의 트랜지스터이다. 인버터(816)는 로컬 비트 라인(710)에 접속된 입력 및 로컬 비트 라인(710)에서의 비트 라인 값의 반전된 표현을 제공하는 출력을 포함한다. 인버터(817)는 선택 A 값(예를 들어, pred A[0])을 수신하는 입력, 선택 A 값의 반전된 표현을 제공하는 출력을 포함한다. 트랜지스터(810)는 제1 전압 기준(예를 들어, Vcc)에 접속된 제1 전류 전달 전극, 제2 전류 전달 전극, 및 인버터(817)의 출력에 접속된 제어 전극을 포함한다. 트랜지스터(812)는, 트랜지스터(810)의 제2 전류 전달 전극에 접속된 제1 전류 전달 전극, 노드(818)에 접속된 제2 전류 전달 전극, 및 인버터(816)의 출력에 접속된 제어 전극을 포함한다. 그 다음, 노드(818)는 글로벌 비트 라인(716)에 접속된다. 트랜 지스터(814)는 노드(818)에 접속된 제1 전류 전달 전극, 제2 전압 기준(예를 들어, 접지)에 접속된 제2 전류 전달 전극, 및 인버터(816)의 출력에 접속된 제어 전극을 포함한다.
구동 회로(804)는 트랜지스터(820, 822, 824) 및 인버터(826 및 827)를 포함한다. 도시된 예에서, 트랜지스터(820 및 822)는 p 채널 트랜지스터이고, 트랜(824)는 n 채널 트랜지스터이다. 인버터(826)는 로컬 비트 라인(712)에 접속된 입력 및 로컬 비트 라인(712)에서의 비트 라인 값의 반전된 표현을 제공하는 출력을 포함한다. 인버터(827)는 선택 B 값(예를 들어, pred A[1])을 수신하는 입력, 선택 B 값의 반전된 표현을 제공하는 출력을 포함한다. 트랜지스터(820)는 제1 전압 기준에 접속된 제1 전류 전달 전극, 제2 전류 전달 전극, 및 인버터(827)의 출력에 접속된 제어 전극을 포함한다. 트랜지스터(822)는, 트랜지스터(820)의 제2 전류 전달 전극에 접속된 제1 전류 전달 전극, 노드(828)에 접속된 제2 전류 전달 전극, 및 인버터(826)의 출력에 접속된 제어 전극을 포함한다. 그 다음, 노드(828)는 글로벌 비트 라인(716)에 접속된다. 트랜지스터(824)는 노드(828)에 접속된 제1 전류 전달 전극, 제2 전압 기준에 접속된 제2 전류 전달 전극, 및 인버터(826)의 출력에 접속된 제어 전극을 포함한다.
동작시에, 로컬 비트 라인(710 및 712) 및 글로벌 비트 라인(716)은 하이 로직 값으로 프리차지된다. 구동 회로(802 및 804)는 함께, pred A[0] 및 pred A[1](각각, 선택 A 값 및 선택 B 값의 실시예)에 기초해서 글로벌 비트 라인(716)에서의 출력을 위해 로컬 비트 라인(710) 또는 로컬 비트 라인(712)의 비트 라인 값 중 최대 하나를 선택한다. pred A[0]가 어설트되고 로컬 비트 라인(710)이 로직 1 값으로 평가되면, 이에 응답해서 트랜지스터(810 및 812)가 인에이블되어, 노드(818)를 제1 전압 기준(예를 들어, Vcc)으로 끌어 당기며, 이는 글로벌 비트 라인(716)이 로직 1 값으로 평가되게 한다. pred A[0]가 어설트되고 로컬 비트 라인(710)이 로직 0 값으로 평가되면, 이에 응답해서 트랜지스터(812)가 디세이블(disable)되고 트랜지스터(814)가 인에이블되어, 노드(818)를 제2 전압 기준(예를 들어, 접지)으로 끌어 당기며, 이는 글로벌 비트 라인(716)이 로직 0 값으로 평가되게 한다. 구동 회로(804)는 pred A[1] 값 및 로컬 비트 라인(712)에 대해 동일한 방식으로 동작한다. 따라서, 트랜지스터(810) 및 트랜지스터(820)가, 이들의 각 제어 게이트에서 수신된 선택 A 값 및 선택 B 값(또는 그 반전된 표현)에 기초해서 로컬 비트 라인들(710 및 712) 간의 경쟁을 감소 또는 제거시키도록 동작한다는 것이 이해될 것이다.
도 9를 참조하면, 본 발명의 적어도 일 실시예에 따른 비트 라인 구동 회로(714)의 다른 예시적 구현이 도시된다. 도시된 예에서, 비트 라인 구동 회로(714)는 인에이블 회로(902) 및 구동 회로(904)를 포함한다.
인에이블 회로(902)는 NOR 게이트(906) 및 트랜지스터(908)를 포함한다. NOR 게이트(906)는, pred A[0](선택 A 값의 일 실시예)를 수신하는 제1 입력, pred A[1](선택 B 값의 일 실시예)를 수신하는 제2 입력, 및 pred A[0] 및 pred A[1]의 NOR 로직을 나타내는 출력 값을 제공하는 출력을 갖는다. 트랜지스터(908)는 제1 전압 기준에 접속된 제1 전류 전달 전극, 구동 회로(904)에 접속된 제2 전류 전달 전극, 및 NOR 게이트(906)의 출력에 접속된 제어 전극을 포함한다. 도시된 예에서, 트랜지스터(908)는 p 채널 트랜지스터이다.
구동 회로(904)는 NAND 게이트(910) 및 트랜지스터(912 및 914)를 포함한다. NAND 게이트(910)는, 로컬 비트 라인(710)에 접속된 제1 입력, 로컬 비트 라인(712)에 접속된 제2 입력, 및 로컬 비트 라인들(710 및 712)의 비트 라인 값의 NAND 로직 함수를 나타내는 값을 제공하는 출력을 포함한다. 트랜지스터(912)는, 인에이블 회로(902)의 트랜지스터(908)의 제2 전류 전달 전극에 접속된 제1 전류 전달 전극, 노드(916)에 접속된 제2 전류 전달 전극, 및 NAND 게이트(910)의 출력에 접속된 제어 전극을 포함한다. 그 다음, 노드(916)는 글로벌 비트 라인(716)에 접속된다. 트랜지스터(914)는, 노드(916)에 접속된 제1 전류 전달 전극, 제2 전압 기준에 접속된 제2 전류 전달 전극, 및 NAND 게이트(910)의 출력에 접속된 제어 전극을 포함한다. 도시된 예에서, 트랜지스터(912)는 p 채널 트랜지스터이고, 트랜지스터(914)는 n 채널 트랜지스터이다.
로컬 비트 라인(710) 또는 로컬 비트 라인(712) 중 하나가 로직 0 값으로 평가되면, NAND 게이트(910)의 출력이 어설트되며, 이에 따라 트랜지스터(914)가 인에이블되고 트랜지스터(912)가 디세이블되며, 이는 글로벌 비트 라인(716)이 로직 0 값으로 평가되게 한다. 그렇지 않고, 로컬 비트 라인들(710 및 712)이 둘 다 로직 1 값으로 평가되면, NAND 게이트(910)의 출력이 어설트되지 않으며, 이에 따라 트랜지스터(914)가 디세이블되고 트랜지스터(912)가 인에이블된다. 트랜지스터(908)가 또한 인에이블되면(즉, pred A[0] 또는 pred A[1] 중 하나가 어설트되 면), 노드(916)는 제1 전압 기준으로 끌어 올려지고, 그 결과 글로벌 비트 라인(716)이 로직 1 값으로 평가되게 된다. 따라서, NOR 게이트(902) 및 트랜지스터(908)로 표현되는 회로가 pred A[0] 및 pred A[1]의 값에 기초해서 로컬 비트 라인들(710 및 712) 간의 경쟁을 감소 또는 제거시킨다는 것이 이해될 것이다.
도 10을 참조하면, 본 발명의 적어도 일 실시예에 따른 비트 라인 구동 회로(714)의 또 다른 예시적 구현이 도시된다. 도시된 예에서, 비트 라인 구동 회로(714)는 인에이블 회로(1002) 및 구동 회로(1004)를 포함한다.
인에이블 회로(1002)는 OR 게이트(1005) 및 AND 게이트(1006)를 포함한다. OR 게이트(1005)는 pred A[0]을 수신하는 제1 입력, pred A[1]을 수신하는 제2 입력, 및 pred A[0] 및 pred A[1]의 OR 로직 동작의 표현을 제공하는 출력을 포함한다. AND 게이트(1006)는 OR 게이트(1005)의 출력에 접속된 제1 입력, 클럭(CLK) 신호를 수신하는 제2 입력, 및 OR 게이트(1005) 및 CLK 신호의 출력의 AND 로직 동작의 표현을 제공하는 출력을 포함한다.
구동 회로(1004)는 NAND 게이트(1010), 트랜지스터(1012, 1014, 1016 및 1018) 및 인버터(1020)를 포함한다. 도시된 예에서, 트랜지스터(1012 및 1014)는 p 채널 트랜지스터이고, 트랜지스터(1016 및 1018)는 n 채널 트랜지스터이다. NAND 게이트(1010)는 로컬 비트 라인(710)에 접속된 제1 입력, 로컬 비트 라인(712)에 접속된 제2 입력, 및 로컬 비트 라인(710 및 712)에 의해 전달되는 비트 라인 값들의 NAND 로직 동작의 표현을 제공하는 출력을 포함한다. 인버터(1020)는 AND 게이트(1006)의 출력에 접속된 입력, AND 게이트(1006)의 출력의 반전된 표현 을 제공하는 출력을 포함한다. 트랜지스터(1012)는 제1 전압 기준에 접속된 제1 전류 전달 전극, 제2 전류 전달 전극, 및 인버터(1020)의 출력에 접속된 제어 전극을 포함한다. 트랜지스터(1014)는 트랜지스터(1012)의 제2 전류 전달 전극에 접속된 제1 전류 전달 전극, 노드(1022)에 접속된 제2 전류 전달 전극, 및 NAND 게이트(1010)의 출력에 접속된 제어 전극을 포함한다. 그 다음, 노드(1022)는 글로벌 비트 라인(716)에 접속된다. 트랜지스터(1016)는 노드(1022)에 접속된 제1 입력, 제2 전류 전달 전극, 및 NAND 게이트(1010)의 출력에 접속된 제어 전극을 포함한다. 트랜지스터(1018)는, 트랜지스터(1016)의 제2 전류 전달 전극에 접속된 제1 전류 전달 전극, 제2 전압 기준에 접속된 제2 전류 전달 전극, 및 AND 게이트(1006)의 출력에 접속된 제어 전극을 포함한다.
pred A[0] 또는 pred A[1] 중 하나가 어설트되고 CLK 신호가 어설트되면, 트랜지스터(1012 및 1018)가 인에이블되고, 이에 따라 구동 회로(1004)가 인에이블된다. 그렇지 않고, pred A[0] 및 pred A[1] 중 어느 것도 어설트되지 않거나, 또는 CLK 신호가 어설트되지 않으면, 트랜지스터(1012 및 1018)가 디세이블되고, 이에 따라 글로벌 비트 라인(716)이 트랜지스터(724)(도 7)에 의해 로직 1 값으로 미리 조정되게 한다.
구동 회로(1004)가 인에이블되고 로컬 비트 라인(710) 또는 로컬 비트 라인(712) 중 하나가 로직 0 값으로 평가되면, 트랜지스터(1016)는 인에이블되고 트랜지스터(1014)는 디세이블되어, 노드(1022)가 제2 전압 기준으로 끌어 당겨지게 하고, 이에 따라 글로벌 비트 라인(716)이 로직 0 값으로 평가되게 된다. 그렇지 않으면, 구동 회로(1004)가 인에이블되고 로컬 비트 라인(710) 및 로컬 비트 라인(712)이 둘 다 로직 1 값으로 평가되면, 트랜지스터(1014)는 인에이블되고 트랜지스터(1016)는 디세이블되어, 노드(1022)가 제1 전압 기준으로 끌어 당겨지게 하고, 이에 따라 글로벌 비트 라인(716)이 로직 1 값으로 평가되게 된다. 따라서, 트랜지스터(1012 및 1018)는 pred A[0] 및 pred A[1]에 기초해서 로컬 비트 라인들(710 및 712) 간의 경쟁을 감소 또는 제거시킨다.
CLK 신호로 pred A[0] 및 pred B[0]에 대해 AND 함수를 적용하는 것이, 글로벌 비트 라인 프리차지 신호(228)(도 7)를 제어하는 동일한 클럭으로 신호를 유효하게 재동기화시킬 수 있다는 것이 이해될 것이다. 또한, 이 로직 AND 함수는 트랜지스터(1012 및 1018)에서 소비되는 클럭 스위칭 전력을 감소시킨다. 글로벌 비트 라인 프리차지 신호(228)가 어설트(액티브 로우)되고 pred A[0] 또는 pred B[0] 중 하나가 액티브 하이로 어설트되는 경우에, 트랜지스터(914)는 트랜지스터(724)(도 7)로 표현되는 글로벌 비트 라인 프리차지 디바이스로 유효하게 회로를 단락시킬 수 있다. 이러한 단락 경쟁을 피하기 위해서, pred A[0] 및 pred B[0]은 CLK 신호로 유효하게 재동기화되어, AND 게이트(1006)의 출력이, CLK 신호가 하이이고 글로벌 프리차지 신호(228)도 하이(액티브 로우)일 때만 어설트된다는 것을 보장할 수 있다. 대안적 구현에서, (OR 게이트(1005)의 출력이 인버터(1020)의 입력에 공급될 경우에) AND 게이트(1006)의 사용을 요하지 않으면서, CLK 신호를 트랜지스터(1018)의 제어 전극에 연결함으로써 동일한 효과가 달성될 수 있다.
도 7 내지 10을 참조해서 상술한 비트 라인 연결 기술은 또한 메모리의 계층 비트 라인 구조의 고레벨에서 구현될 수 있다는 것이 이해될 것이다. 도 11은 비트 라인 구동 기술의 구현을 도시하며, 여기에서 2개 이상의 글로벌 비트 라인이 섹터 비트 라인을 드라이브하는데 사용된다. 도시된 예에서, 메모리(1100)는 메모리 어레이 섹터(1102 및 1103)를 포함하는 복수의 메모리 어레이 섹터들로 구성된다. 각 메모리 어레이 섹터는 복수의 메모리 블록을 갖고, 이 메모리 블록은 로컬 비트 라인의 세트로 짝지워지며, 그 다음 로컬 비트 라인의 세트는 메모리 어레이 섹터의 글로벌 비트 라인의 대응하는 세트에 접속된다. 설명하자면, 특정 비트 라인 셀 컬럼(미도시됨)에 대해, 메모리 어레이 섹터(1102)는 글로벌 비트 라인(1112)에 연결된 로컬 비트 라인(1104, 1106, 1108 및 1100)을 포함하고, 메모리 어레이 섹터(1103)는 글로벌 비트 라인(1122)에 연결된 로컬 비트 라인(1114, 1116, 1118 및 1120)을 포함한다. 그 다음, 글로벌 비트 라인(1112 및 1122)은 각각 구동 회로(1126 및 1128)를 통해 섹터 비트 라인(1170)에 접속된다.
도시된 예에서, 로컬 비트 라인(1104 및 1106)은 NAND 게이트(1130) 및 트랜지스터(1132)를 통해 글로벌 비트 라인(1112)에 접속되고, 로컬 비트 라인(1108 및 1110)은 NAND 게이트(1134) 및 트랜지스터(1136)를 통해 글로벌 비트 라인(1112)에 접속된다. 유사하게, 로컬 비트 라인(1114 및 1116)은 NAND 게이트(1140) 및 트랜지스터(1142)를 통해 글로벌 비트 라인(1122)에 접속되고, 로컬 비트 라인(1118 및 1120)은 NAND 게이트(1144) 및 트랜지스터(1146)를 통해 글로벌 비트 라인(1122)에 접속된다. 또한, 메모리 어레이 섹터(1102)는 글로벌 비트 라인(1112)에 대한 키퍼 회로(1150)를 포함하고, 메모리 어레이 섹터(1103)는 글로벌 비트 라인(1122)에 대한 키퍼 회로(1152)를 포함할 수 있다.
부가적으로, 일 실시예에서, 메모리 어레이 섹터(1102 및 1103)는 클럭 기반의 글로벌 비트 라인 프리차징을 채용한다. 설명하자면, 메모리 어레이 섹터(1102)는 제1 전압 기준(예를 들어, Vcc)에 연결된 제1 전류 전달 전극, 글로벌 비트 라인(1112)에 연결된 제2 전류 전달 전극, 및 클럭(CLK) 신호를 수신하는 제어 전극을 포함할 수 있다. 글로벌 비트 라인(1122)에 대한 프리차징 회로는 트랜지스터(1156)를 사용해서 유사하게 구성될 수 있다.
구동 회로(1126)는 트랜지스터(1162, 1164, 1166)를 포함한다. 도시된 실시예에서, 트랜지스터(1162)는 p 채널 트랜지스터이고, 트랜지스터(1164 및 1166)는 n 채널 트랜지스터이다. 트랜지스터(1162)는 제1 전압 기준에 연결된 제1 전류 전달 전극, 섹터 비트 라인(1170)에 연결된 제2 전류 전달 전극, 및 글로벌 비트 라인(1112)에 연결된 제어 전극을 포함한다. 그 다음, 섹터 비트 라인(1170)은 출력 드라이버(예를 들어, 인버터(1180)로서 표현됨)에 연결된다. 트랜지스터(1164)는 섹터 비트 라인(1170)에 연결된 제1 전류 전달 전극, 제2 전류 전달 전극, 및 글로벌 비트 라인(1112)에 연결된 제어 전극을 포함한다. 트랜지스터(1166)는 트랜지스터(1164)의 제2 전류 전달 전극에 연결된 제1 전류 전달 전극, 제2 전압 기준(예를 들어, GND)에 연결된 제2 전류 전달 전극, 및 선택 A 값을 수신하는 제어 전극을 포함한다. 구동 회로(1128)는 트랜지스터(1172, 1174, 1176)를 사용해서 선택 B 값 및 글로벌 비트 라인(1122)에 대해 유사하게 구성된다.
상술한 바와 같이, 각 로컬 비트 라인은 일반적으로 pred A 값 및 pred B 값 의 대응 비트와 결합된다. 따라서, 일 실시예에서, 선택 A 값 및 선택 B 값은 pred A 값의 상이한 비트가 아니다. 오히려, 핫 값으로 결정된 선택 A 값 및 선택 B 값은 어레이 섹터(1102)와 어레이 섹터(1103)를 구별하는 고차 어드레스 항으로부터 생성되는 반면, 일 실시예에서, pred A 및 pred B 값은 로컬 판독 워드라인들 간의 선택을 위한 저차 어드레스 항으로부터 생성된다.
구동 회로(1126)가 글로벌 비트 라인(1112)의 비트 라인 값에 대한 인버터로서 작용하고, 구동 회로(1128)가 글로벌 비트 라인(1122)의 비트 라인 값에 대한 인버터로서 작용한다는 것을 이해할 것이다. 따라서, 인버터(1180)는 구동 회로(1126/1128)의 출력을 반전시키도록 섹터 비트 라인(1170)에서의 값을 출력하도록 구현된다. 글로벌 비트 라인들(1112 및 1122) 간의 경쟁을 방지하기 위해서, 선택 A 값 및 선택 B 값은, 구동 회로(1126) 또는 구동 회로(1128) 중 하나만이 임의의 소정 시간에 인에이블될 수 있도록 구성된다.
도 12를 참조하면, 본 발명의 적어도 일 실시예에 따른 2개 이상의 저레벨 비트 라인을 고레벨 비트 라인으로 드라이브하기 위한 예시적 방법(1200)이 도시된다. 방법(1200)은 블록 1202에서 메모리의 어드레스 값을 수신하는 것을 포함한다. 어드레스 값은 저장된 데이터가 판독되는 메모리의 대응 위치를 나타낸다. 메모리는 제1 세트의 비트셀과 결합된 제1 비트 라인, 제2 세트의 비트셀과 결합된 제2 비트 라인, 및 제1 및 제2 비트 라인에 접속된 제3 비트 라인을 포함한다. 예를 들어, 제1 및 제2 비트 라인은 로컬 비트 라인(예를 들어, 로컬 비트 라인(710 및 712)을 포함하고, 도 7) 및 제3 비트 라인은 글로벌 비트 라인(예를 들어, 글로 벌 비트 라인(716), 도 7)을 포함할 수 있다.
블록 1204에서, pred A 값 및 pred B 값은 어드레스 값으로부터 생성된다. pred A 값 및 pred B 값에 응답해서, 메모리의 판독 워드라인은 블록 1206에서 어설트된다. 어설트된 판독 워드라인은 제1 세트의 비트셀, 제2 세트의 비트셀, 또는 제1 또는 제2 비트 라인과 결합되지 않은 다른 세트의 비트셀과 결합될 수 있다. 이 예에서, pred A[0]는 제1 비트 라인과 결합되고, pred A[1]는 제2 비트 라인과 결합된다고 가정된다. 따라서, A[0]이 어설트되는 경우에, 제1 비트 라인 및 제1 세트의 비트셀과 결합된 판독 워드라인이 어설트되고, A[1]이 어설트되는 경우에, 제2 비트 라인 및 제2 세트의 비트셀과 결합된 판독 워드라인이 어설트된다.
블록 1208에서 pred A[0]이 어설트된다(예를 들어, 로직 1 값을 갖는다)는 결정에 응답해서, 제1 비트 라인에서의 제1 비트 라인 값이 제3 비트 라인으로 드라이브된다. 그렇지 않으면, 블록 1208에서 pred A[0]이 어설트되지 않는다(예를 들어, 로직 0 값을 갖는다)는 결정에 응답해서, 제2 비트 라인에서의 제2 비트 라인 값이 제3 비트 라인으로 드라이브된다. 그렇지 않고, pred A[0] 및 pred A[1]이 모두 어설트되지 않는(이에 따라 제1 세트의 비트셀과 제2 세트의 비트셀이 모두 액세스되지 않는 것을 나타내는) 경우에는, 방법(1200)은 다음 어드레스 값을 위해 블록 1202로 돌아간다.
본 발명의 다른 실시예들, 사용들, 및 장점들은 본 명세서에 개시된 발명의 실시 및 상세를 고려함으로써 당업자에게 명백해질 것이다. 명세서 및 도면은 예시적인 것으로만 고려되어야 하며, 따라서 본 발명의 범위는 하기 청구항 및 그 등 가물에 의해서만 제한되는 것이다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 메모리로서,
    복수의 저레벨 비트 라인;
    고레벨 비트 라인; 및
    비트 라인 구동 회로
    를 포함하며,
    상기 비트 라인 구동 회로는,
    복수의 비트 라인 입력 - 각 비트 라인 입력은 상기 복수의 저레벨 비트 라인 중 대응하는 하나에 연결됨 - ;
    제1 선택 값을 수신하는 제1 선택 입력;
    제2 선택 값을 수신하는 제2 선택 입력; 및
    상기 복수의 저레벨 비트 라인 중 적어도 하나의 비트 값과 상기 제1 선택 값 및 상기 제2 선택 값에 기초해서, 상기 고레벨 비트 라인에서 제1 비트 값 또는 제2 비트 값 중 선택된 하나를 구동하도록 구성되는 출력을 포함하고,
    상기 복수의 저레벨 비트 라인은 제1 비트 라인 및 제2 비트 라인을 포함하고,
    상기 비트 라인 구동 회로는,
    제1 전압 기준에 연결된 제1 전류 전달 전극, 제2 전류 전달 전극, 및 상기 제1 선택 값의 표현을 수신하는 제어 전극을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터의 제2 전류 전달 전극에 연결된 제1 전류 전달 전극, 상기 고레벨 비트 라인에 연결된 제2 전류 전달 전극, 및 상기 제1 비트 라인에서의 제1 비트 라인 값의 표현을 수신하는 제어 전극을 포함하는 제2 트랜지스터;
    상기 고레벨 비트 라인에 연결된 제1 전류 전달 전극, 제2 전압 기준에 연결된 제2 전류 전달 전극, 및 상기 제1 비트 라인 값의 표현을 수신하는 제어 전극을 포함하는 제3 트랜지스터;
    상기 제1 전압 기준에 연결된 제1 전류 전달 전극, 제2 전류 전달 전극, 및 상기 제2 선택 값의 표현을 수신하는 제어 전극을 포함하는 제4 트랜지스터;
    상기 제4 트랜지스터의 제2 전류 전달 전극에 연결된 제1 전류 전달 전극, 상기 고레벨 비트 라인에 연결된 제2 전류 전달 전극, 및 상기 제2 비트 라인에서의 제2 비트 라인 값의 표현을 수신하는 제어 전극을 포함하는 제5 트랜지스터; 및
    상기 고레벨 비트 라인에 연결된 제1 전류 전달 전극, 상기 제2 전압 기준에 연결된 제2 전류 전달 전극, 및 상기 제2 비트 라인 값의 표현을 수신하는 제어 전극을 포함하는 제6 트랜지스터를 포함하는 메모리.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 메모리로서,
    복수의 저레벨 비트 라인;
    고레벨 비트 라인; 및
    비트 라인 구동 회로
    를 포함하며,
    상기 비트 라인 구동 회로는,
    복수의 비트 라인 입력 - 각 비트 라인 입력은 상기 복수의 저레벨 비트 라인 중 대응하는 하나에 연결됨 - ;
    제1 선택 값을 수신하는 제1 선택 입력;
    제2 선택 값을 수신하는 제2 선택 입력; 및
    상기 복수의 저레벨 비트 라인 중 적어도 하나의 비트 값과 상기 제1 선택 값 및 상기 제2 선택 값에 기초해서, 상기 고레벨 비트 라인에서 제1 비트 값 또는 제2 비트 값 중 선택된 하나를 구동하도록 구성되는 출력을 포함하고,
    비트 라인 연결 구성 요소는,
    상기 복수의 저레벨 비트 라인 중 제1 비트 라인에 연결된 제1 입력, 상기 복수의 저레벨 비트 라인 중 제2 비트 라인에 연결된 제2 입력, 및 출력을 포함하는 NAND 게이트;
    제1 전압 기준에 연결된 제1 전류 전달 전극, 제2 전류 전달 전극, 및 상기 제1 선택 값의 표현 및 상기 제2 선택 값의 표현에 대한 OR 로직 연산에 기초해서 제어 값을 수신하는 제어 전극을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터의 제2 전류 전달 전극에 연결된 제1 전류 전달 전극, 상기 고레벨 비트 라인에 연결된 제2 전류 전달 전극, 및 상기 NAND 게이트의 출력에 연결된 제어 전극을 포함하는 제2 트랜지스터; 및
    상기 고레벨 비트 라인에 연결된 제1 전류 전달 전극, 제2 전압 기준에 연결된 제2 전류 전달 전극, 및 상기 NAND 게이트의 출력에 연결된 제어 전극을 포함하는 제3 트랜지스터를 포함하는 메모리.
  8. 삭제
  9. 삭제
  10. 메모리로서,
    복수의 저레벨 비트 라인;
    고레벨 비트 라인; 및
    비트 라인 구동 회로
    를 포함하며,
    상기 비트 라인 구동 회로는,
    복수의 비트 라인 입력 - 각 비트 라인 입력은 상기 복수의 저레벨 비트 라인 중 대응하는 하나에 연결됨 - ;
    제1 선택 값을 수신하는 제1 선택 입력;
    제2 선택 값을 수신하는 제2 선택 입력; 및
    상기 복수의 저레벨 비트 라인 중 적어도 하나의 비트 값과 상기 제1 선택 값 및 상기 제2 선택 값에 기초해서, 상기 고레벨 비트 라인에서 제1 비트 값 또는 제2 비트 값 중 선택된 하나를 구동하도록 구성되는 출력을 포함하고,
    비트 라인 연결 구성 요소는,
    상기 복수의 저레벨 비트 라인 중 제1 비트 라인에 연결된 제1 입력, 상기 복수의 저레벨 비트 라인 중 제2 비트 라인에 연결된 제2 입력, 및 출력을 포함하는 NAND 게이트;
    상기 제1 선택 값을 수신하는 제1 입력, 상기 제2 선택 값을 수신하는 제2 입력, 및 출력을 포함하는 OR 게이트;
    상기 OR 게이트의 출력에 연결된 제1 입력, 클럭 신호를 수신하는 제2 입력, 및 출력을 포함하는 AND 게이트;
    상기 AND 게이트의 출력에 연결된 입력, 및 출력을 포함하는 인버터; 및
    제1 전압 기준에 연결된 제1 전류 전달 전극, 제2 전류 전달 전극, 및 상기 인버터의 출력에 연결된 제어 전극을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터의 제2 전류 전달 전극에 연결된 제1 전류 전달 전극, 상기 고레벨 비트 라인에 연결된 제2 전류 전달 전극, 및 상기 NAND 게이트의 출력에 연결된 제어 전극을 포함하는 제2 트랜지스터;
    상기 고레벨 비트 라인에 연결된 제1 전류 전달 전극, 제2 전류 전달 전극, 및 상기 NAND 게이트의 출력에 연결된 제어 전극을 포함하는 제3 트랜지스터; 및
    상기 제3 트랜지스터의 제2 전류 전달 전극에 연결된 제1 전류 전달 전극, 제2 전압 기준에 연결된 제2 전류 전달 전극, 및 상기 AND 게이트의 출력에 연결된 제어 전극을 포함하는 제4 트랜지스터
    를 포함하는 메모리.
  11. 삭제
  12. 메모리로서,
    복수의 저레벨 비트 라인;
    고레벨 비트 라인;
    비트 라인 구동 회로;
    전압 기준에 연결된 제1 전류 전달 전극, 상기 복수의 저레벨 비트 라인 중 제1 비트 라인에 연결된 제2 전류 전달 전극, 및 클럭 신호를 수신하는 제어 전극을 포함하는 제1 트랜지스터; 및
    상기 전압 기준에 연결된 제1 전류 전달 전극, 상기 복수의 저레벨 비트 라인 중 제2 비트 라인에 연결된 제2 전류 전달 전극, 및 상기 클럭 신호를 수신하는 제어 전극을 포함하는 제2 트랜지스터
    를 포함하며,
    상기 비트 라인 구동 회로는,
    복수의 비트 라인 입력 - 각 비트 라인 입력은 상기 복수의 저레벨 비트 라인 중 대응하는 하나에 연결됨 - ;
    제1 선택 값을 수신하는 제1 선택 입력;
    제2 선택 값을 수신하는 제2 선택 입력; 및
    상기 복수의 저레벨 비트 라인 중 적어도 하나의 비트 값과 상기 제1 선택 값 및 상기 제2 선택 값에 기초해서, 상기 고레벨 비트 라인에서 제1 비트 값 또는 제2 비트 값 중 선택된 하나를 구동하도록 구성되는 출력을 포함하는 메모리.
  13. 삭제
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  19. 삭제
  20. 삭제
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