KR101387992B1 - 초접합 트렌치 디바이스 및 방법 - Google Patents

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Abstract

초접합 구조(41)와, 그 위에 놓인 제어 게이트(48)가 삽입된 트렌치(91)를 이용한 반도체 디바이스(40)에 대한 반도체 구조들 및 방법들이 제공된다. 상기 방법은 상이한 도전형 및 상이한 이동도들의 제 1(70) 및 제 2(74) 반도체 재료들의 인터리브된 제 1((70-1, 70-2, 70-3, 70-4 등) 및 제 2(74-1, 74-2, 74-3 등) 이격된 영역들을 형성하는 단계(52-6, 52-9)로서, 그에 의해 제 1 실시예에서, 제 2 반도체 재료(74)가 동일한 캐리어 형에 대해 제 1 반도체 재료(70)보다 높은 이동도를 가지는 상기 형성 단계와, 제 3 반도체 재료(82)에서, 제 3 재료(82)보다 높은 이동도를 가지는 제 4 반도체 재료(87)를 가지는 측벽들(913)과 함께 트렌치(90)가 형성되고, 소스 영역들(86) 사이에서, 트렌치(91)의 제 4(87) 반도체 재료와 디바이스 드리프트 공간(42)의 제 2 반도체 재료(74)를 통해 드레인(56)으로 전류(50)를 운송하도록 적응되는, 위에 놓인 제 3 반도체 재료(82)를 제공하는 단계(52-14)를 포함한다. 다른 실시예에서, 제 1(70) 및 제 3(82) 반도체 재료들은 이완된 재료들이고, 제 2(74) 및 제 4(87)반도체 재료들은 응력변형된 반도체 재료들이다.
초접합 구조, 트렌치, 격자 상수, 드리프트 공간, 이완된 반도체 재료, 응력변형된 반도체 재료

Description

초접합 트렌치 디바이스 및 방법{SUPERJUNCTION TRENCH DEVICE AND METHOD}
본 발명은 일반적으로 반도체 구조들에 관한 것이며, 특히 초접합을 내장한 트렌치형 반도체 구조들에 관한 것이다.
초접합 구조들은 본 기술분야에 잘 알려져 있고, 예를 들면, Jpn J. Appl. Phys., Vol. 36 (1997)의 6254면 내지 6262면에서 Fujihira에 의한 "Theory of Semiconductor Superjunction Devices"; 일본, 쿄토의 Proc. of 1998 Symposium on Power Semiconductor Devices & ICs의 423면 내지 426면에서 Fujihira 및 Miyasaka에 의한 "Simulated Superior Performance of Semiconductor Superjunction Devices"; 2001년 9월 IEEE Transactions on Electron Devices, Vo. 48, No. 9의 2161면 내지 2167면에서 Strollo 및 Napoli에 의한 "Optimal ON-Resistance Versus Breakdown Voltage Tradeoff in Superjunction Power Devices. A Novel Analytical Model"; 및 크로아티아, 듀브로브니크의 2005년 6월 20일 내지 23일 IEEE ISIE 2005의 469면 내지 472면에서 Gerald Deboy에 의한 "The Superjunction Principle as Enabling Technology for Advanced Power Solutions"에 기술되어 있다. 가장 간단한 형태의 초접합 구조들은 다수의 대안적으로 배열된 P 및 N 도핑된 반도체층들 또는 영역들을 이용하며, 이들 상태는 이들 층들의 도핑이 전하 균형되거 나(charge-balanced) Na* Wa = Nd* Wd이고, 여기서 Na 및 Nd는 P 및 N 층들의 도핑 농도이며, Wa, Wd는 이들 동일층들의 폭들이다. 그러한 초접합 구조들을 통한 전류 흐름은 P-N 접합들의 평면들과 대부분 평행하다. 초접합 구조들은 비교적 높은 브레이크다운 전압들을 얻으면서 직렬 ON-저항을 최소화하기 위하여, 높은 전압 (및 높은 전력) 반도체(SC) 디바이스들에서 흔히 이용된다. 초접합 구조들은 속성들의 원하는 조합을 용이하게 한다. 초접합 디바이스들은 또한, 예를 들면 오스트리아 빌라크의 인피넌에 의해 생산된 CoolMOSTM 군으로서 공개 시장에서 이용 가능하다.
트렌치형 전력 디바이스들에서 초접합 구조들을 이용하는 것은 알려져 있다. 도 1은 트렌치형 채널(23)과 드레인(29) 사이의 드리프트 공간(22)에서 초접합 구조(21)를 이용하는 종래 기술의 N-채널 트렌치형 금속-산화-반도체(트렌치-MOS) 디바이스(20)를 도시한다. 디바이스(20)는 N+ 기판(예를 들면 드레인)(29)을 포함하며, 기판(29) 상에는, PN 접합들(27)을 개재한, 예를 들면 실리콘의 다수의 평행한 수직 배열된 N형 영역들(25) 및 P형 영역들(26)을 포함하는 초접합 구조(21)가 형성되었다. 초접합 구조(21)의 하부 부분(28)은 기판(29)에 접촉하며, 그와 함께 전기 접촉(291)은 트렌치-MOS 디바이스(20)의 드레인을 형성한다. 초접합 구조(21)를 포함하는 드리프트 공간(22) 위에는 P형 본체 영역(32)이 위치된다. 트렌치(31)는 상부 표면(39)으로부터 본체 영역(32)을 통해 초접합 구조(21)의 상부 부분(35)으로 연장한다. 트렌치(31)는 게이트 유전체(예를 들면 SiO2)(36)와 일직선을 이룬다. 게이트 유전체(36) 내의 트렌치(31)의 내부 부분은 게이트 접촉(381)을 갖는 게이 트(예를 들면 도핑된 폴리-실리콘)(38)로 충전된다. 소스 접촉들(341)을 갖는 N+ 소스 영역들(34)은 트렌치(31)의 어느 한쪽 상의 P형 본체 영역(32)에 형성되고 게이트 유전체(36)에 의해 게이트(38)로부터 절연된다. 적당히 바이어스될 때, 소스-드레인 전류(30)("ID"로 약칭)는 소스 접촉(341) 및 소소들(34)로부터, 초접합 구조(21)의 N형 영역들(25)에 의해 형성된 드리프트 공간(22)으로의 P형 본체 영역(32)의 실질적으로 수직인 채널들(23)을 통해 드레인 영역(29) 및 드레인 접촉(291)으로 흐른다. 트렌치(31), 게이트(38) 및 소스들(34)의 긴 치수(37)는 평행한 N 및 P 영역들(25, 26)의 평면들에 실질적으로 수직이고 초접합 구조(21)의 PN-접합들(27)을 개재한다.
도 1에 도시된 구조가 유용하지만, 그 속성들을 개선시키는 것이 바람직하다. 따라서, 개선된 성능을 제공할 수 있는 개선된 디바이스 구조들 및 제조 방법들이 필요하다. 예를 들면, 개선된 캐리어 이동도를 제공하면서 여전히 종래의 처리 장비 및 처리 화학적 성질을 이용하여 제조될 수 있는 트렌치 및 초접합형 반도체 디바이스들을 제공하는 것이 바람직하다. 또한, 다양한 반도체 재료들로 유용한 개선된 디바이스 구조 및 제조 방법을 제공하는 것이 바람직하다. 더욱이, 본 발명의 다른 바람직한 특징들 및 특성들은 첨부된 도면들 및 상술한 배경 기술을 참조하여 취해진 다음의 상세한 설명 및 첨부된 청구항들로부터 명백할 것이다.
본 발명은 이후 다음의 도면들을 참조하여 기술될 것이며, 동일한 참조번호들은 동일한 요소들을 표시한다.
도 1은 종래의 초접합 구조를 이용한 종래 기술의 트렌치형 반도체 디바이스의 단순화된 개략도.
도 2는 본 발명의 제 1 실시예에 따라 초접합 구조를 이용한 트렌치형 반도체 디바이스의 단순화된 개략도.
도 3 내지 도 17은 본 발명의 다른 실시예들에 따라 상이한 제조 단계들의 초접합 구조를 이용한 트렌치형 반도체 디바이스들의 단순화된 단면도들.
도 18 및 도 19는 본 발명의 또 다른 실시예들에 따라 도 2 내지 도 17에 도시된 구조들을 형성하기 위한 방법들을 도시한 단순화된 흐름도들.
다음의 상세한 설명은 본질적으로 예시적일 뿐이며, 본 발명 또는 본 출원 및 본 발명의 이용들을 제한하는 것으로 의도되어서는 안된다. 더욱이, 본 발명은 상술된 기술분야, 배경 기술, 간단한 요약 또는 다음의 상세한 설명에 제공된 임의의 표현되고 암시된 이론으로 제한되지 않는다.
설명을 간단하고 명확히 하기 위하여, 도면들은 구성의 일반적인 방식을 도시하며, 잘 알려진 특징들 및 기술들의 설명들 및 세부사항들은 본 발명의 불필요하게 불분명한 것을 회피하기 위해 생략될 수 있다. 또한, 도면들의 요소들은 비례적으로 도시될 필요는 없다. 예를 들면, 일부 도면들에서 일부 요소들 또는 영역들의 치수들은 본 발명의 실시예들의 이해를 향상시키도록 돕기 위해 동일하거나 다 른 도면들의 다른 요소들 또는 영역들에 대해 과장될 수 있다.
상세한 설명 및 청구항들에서 용어들 "제 1", "제 2", "제 3", "제 4" 등은, 존재한다면, 유사한 요소들을 구별하기 위해 사용될 수 있으며, 특정한 순차 또는 연대적 순서를 기술하기 위해 필요한 것이 아니다. 본 명세서에 기술된 본 발명의 실시예들이 예를 들면, 본 명세서에 도시되거나 기술된 시퀀스들 이외의 시퀀스들에서 사용할 수 있도록, 그렇게 사용된 용어들은 적당한 환경들 하에서 교환 가능함을 이해한다. 더욱이, 용어들 "포함(comprise, include)", "가지다(have)" 및 그 임의 응력변형(strain)은 배제하지 않는 포함들을 커버하도록 의도되어, 요소들의 리스트를 포함하는 처리, 방법, 물품 또는 장치는 그들 요소들에 제한될 필요는 없으며, 그러한 처리, 방법, 물품 또는 장치에 고유하거나 명시적으로 나열되지 않은 다른 요소들을 포함할 수 있다. 상세한 설명 및 청구항들에서 용어들 "왼쪽", "오른쪽", "내(in)", "밖(out)", "전면(front)", "후면(back)", "상부(up)", "하부(down)", "최상부(top)", "최하부(bottom)", "위(over)", "하(under)", "위(above)", "아래(below)" 등은, 존재한다면, 상대적 위치들을 기술하기 위해 이용되며, 공간의 영구적인 위치들을 기술할 필요는 없다. 본 명세서에 기술된 본 발명의 실시예들은 예를 들면, 본 명세서에 도시되거나 기술된 방향들 이외의 방향들에서 사용될 수 있음을 이해한다. 본 명세서에 사용된 용어 "결합(coupled)"은 전기적 또는 비전기적 방식으로 직접 또는 간접적으로 접속된 것으로 규정된다.
설명의 편의를 위해, 본 발명은 예시적 반도체 재료들로서 Si 및 Ge를 사용하여 형성된 초접합 구조들에 대해 기술되지만 이에 제한되지 않고, 본 발명은 이 재료들의 조합으로도 제한되지 않는다. 본 명세서에서, 디바이스들의 활성 영역들에서 개선된 이동도의 영역들을 생성하도록 조합될 수 있는 상이한 격자 상수들 및/또는 대역 갭들의 다양한 반도체 재료들에 원리들이 적용된다고 개시하고 있다. 다른 적당한 반도체 재료 조합들의 비제한적인 예들은 GaN 및 Si, SiGe 및 GaAs, GaAs 및 Ge, Si 및 Si1-yCy, SiC 및 AlN, SiC 및 BP, InGaN 및 GaN, 및 다양한 다른 형태의 IV, III-V 및 II-VI 및 화합물들 및 그 혼합물들과 유기 반도체들이다. 따라서, Si 및 Ge는 본 명세서에 기술된 개선된 속성들을 얻기 위하여 반도체 재료들의 적당한 쌍으로서 식별되며, 본 발명은 이에 제한되지 않는다.
도 2는 본 발명의 실시예에 따라 드리프트 공간(42)에서 초접합 구조(41)를 이용하는 트렌치형 반도체 디바이스(40)의 단순한 개략도이다. 설명의 편의를 위해, N 채널 트렌치형 금속-산화-반도체(트렌치-MOS) 반도체 디바이스가 기술된다. 디바이스(40)는 트렌치형 채널들(45)과 기판 드레인(56) 사이의 드리프트 공간(42)에서 초접합 구조(41)를 이용한다. 디바이스(40)는 예를 들면 실리콘의 N+ 기판(예를 들면 드레인)(56)이며, 그 위에 가변 구성의 전이 또는 버퍼층(58)이 형성되었으며, 도 3과 관련하여 상세히 기술된다. 초접합 구조(41)는 PN 접합들(76)을 개재한 다수의 평행한 수직으로 구성된 P형 영역들(70) 및 N형 영역들(74)을 포함한다. 초접합 구조(41)의 하부 부분(44)은 버퍼층(58)에 접촉하고, 버퍼층(58)은 기판(56)에 접촉하며, 이와 함께 전기 접촉(561)은 트렌치-MOS 디바이스(40)의 드레인을 형성한다. 도 2의 디바이스(40)의 초접합 구조(41)는, P형 영역들(70) 및 N형 영역들(74)이 상이한 재료로 이루어지고, 초접합(41)을 통한 드리프트 공간(42)에서 주된 전류 캐리어들의 이동도가 초접합 구조(41)에 대한 균일 재료(N 및 P 영여들에 대해 상이하게 도핑됨)를 사용하여 얻어질 수 있는 것보다 높게 선택되었다는 점에서 도 1의 디바이스(20)의 초접합 구조(21)와 상이하다. N 채널 디바이스를 구성하기 위한 양호한 실시예에서, 도 3 내지 도 10과 관련하여 예로서 기술된 바와 같이, P형 영역들(70)은 이완된 SiGe로부터 형성되고, N형 영역들(74)은 응력변형된 Si로부터 형성된다. 표준 Si는 종래 기술의 초접합 구조(21)에서 통상적으로 발견되는 바와 같이, 보통의 이완된 실리콘의 전자 이동도보다 약 두 배의 전자 이동도를 가진다. 그러한 디바이스들에 대한 RDSON은 드리프트 공간(42)에서 전자 이동도에 반비례하기 때문에, 디바이스(42)의 주된 캐리어 이동도를 두 배로 함으로써, 디바이스 RDSON을 상당히 낮출 것이며, 이것은 매우 유리한 것이다.
초접합 구조(41) 위에 실질적으로 위치된 영역(82)은, 초접합 구조(41)의 상부 영역(43)과 접촉한 N 영역(83)과, N 영역(83)으로부터 디바이스(40)의 상부 표면(88)으로 연장하는 P형 본체 영역(84)을 포함한다. 트렌치(91)는 상부 표면(88)으로부터 본체 영역(84)과 N 영역(83)을 통하여 초접합 구조(41)의 상부 영역(43)으로 연장한다. 대안적 실시예에서, 트렌치(91)는 상부 표면(88)으로부터 본체 영역(84) 단독을 통해 N 영역(83)과의 접촉을 만들기 위해 연장한다. 트렌치(91)의 측벽들(89)은 본체 영역(84)의 재료에 비해 더 높은 이동도 재료(87)로부터 형성된다. 예를 들면, 본체 영역(84)은 이완된 SiGe로 편리하게 형성되고, 재료(87)는 응 력변형된 실리콘으로 편리하게 형성되지만 이에 제한되지 않는다. 이러한 방식으로 디바이스(40)의 채널들(45)은 더 높은 이동도(87)로 형성되는 것이 바람직하고, 디바이스 ON-저항은 종래 기술의 디바이스(20)에 비해 더 감소된다. 트렌치(91)는 도 1의 게이트 유전체(36)와 유사하게 게이트 유전체(예를 들면 SiO2)(46)와 일직선을 이룬다. 게이트 유전체(46) 내의 트렌치(91)의 내부 부분은 게이트 접촉(481)을 갖는 게이트(예를 들면 도핑된 폴리-실리콘)(48)로 충전된다. 소스 접촉(861)을 갖는 N+ 소스 영역들(86)은 도 1의 소스 영역들(34)에 대한 것과 동일한 방식으로 트렌치(91)의 어느 한쪽 상의 P형 본체 영역(84)에 형성되고 게이트 유전체(46)에 의해 게이트(48)로부터 절연된다. 적당하게 바이어스될 때, 소스-드레인 전류(50)("ID"로 단축)는 소스 접촉(861) 및 소소 영역들(86)로부터, 초접합 구조(41)의 N형 영역들(74)에 의해 형성된 드리프트 공간(42)으로의 P형 본체 영역(84)의 트렌치 측벽들(89) 상의 더 높은 이동도 재료(87)에서의 실질적으로 수직인 채널들(45)을 통해 드레인 영역(56) 및 드레인 접촉(561)으로 흐른다. 트렌치(91), 게이트(48) 및 소스 영역들(86) 및 본체 접촉 영역들(85)의 긴 치수(49)는 평행한 N 및 P 영역들(70, 74)의 평면들에 실질적으로 수직이고 초접합 구조(41)의 PN-접합들(76)을 개재한다. 본체 접촉 영역들(85)은 소스 영역들(86) 및 소스 접촉들(861)에 결합되는 것이 편리하지만 필수적인 것은 아니다. 도 2에 도시된 구조는 다음의 도 3 내지 도 18을 참조하여 더욱 잘 이해될 것이다.
도 3 내지 도 17은, 본 발명의 다른 실시예들에 따라, 상이한 제조 단계들 52-3 내지 52-17에서 초접합 구조를 이용하는 트렌치형 반도체 디바이스의 단순화된 개략 단면도이다. 도 3 내지 도 10에 각각 도시된 제조 단계들 52-3 내지 52-10은 도 2의 디바이스(40)의 드리프트 공간(42)에서 초박막 구조(41)의 형성에 유용한 실시예들을 도시하며, 도 2에서 실질적으로 방향(410)으로 바라보는 도면들이다. 도 11 내지 도 17의 제조 단계들 52-11 내지 52-17은 초접합 구조(41)와 조합하여, 도 2의 디바이스(40)의 트렌치 부분(82)의 형성에 유용한 다른 실시예들을 도시하며, 도 2에서 실질적으로 방향(411)으로 바라보는 도면들이다. 양호한 실시예에서, 방향들(410, 411)은 실질적으로 직교하지만 이것은 필수적인 것은 아니다. 그러나, 이후, 설명의 편의를 위해, 방향들(410, 411)이 실질적으로 직교하지만, 필수적인 것은 아님을 가정한다.
제조 단계 52-3을 도시한 도 3을 참조하면, 도 3의 구조 54-3은, 상부 표면(57)을 갖는 편리하게 약 0.05 내지 0.5mm 두께의 기판(56)을 포함하고, 상부 표면(57) 위에는 상부 표면(59)을 갖는 버퍼층(58)이 형성된다. N 또는 P 도핑된 기판(56)과 버퍼층(58) 사이의 선택은 제조되는 디바이스의 특정 형태에 의존할 것이다. 예를 들면, 본 명세서에 예로서 도시된 바와 같은 N-채널 트렌치-MOS 디바이스의 경우, 기판(56)은 N+가 바람직하다. 절연된 게이트 바이폴라 트랜지스터(IGBT) 디바이스 형태에 대해, 기판(56)은 P+가 바람직하다. P-채널 트렌치-MOS 디바이스에 대해 기판(56)은 P+가 바람직하다. 본 기술분야의 기술자는 그들이 제조하기를 원하고, 기판(56)에 대해 N+를 사용하는 디바이스의 형태에 따라 디바이스(56)의 도핑형을 선택하는 방법이, 본 명세서에서 예를 든 것에 제한되는 것으로 의도되지 않음을 이해할 것이다. 버퍼층(58)은 예를 들면, 기판(56)의 도전형에 따라 N 또는 P형인 것이 편리하며, 약 1 내지 5마이크로미터의 두께(55)를 가진 등급화된 SiGe가 바람직하다. 설명의 편의를 위해, 도 3 내지 도 18과 관련하여, 층(58) 및 기판(56)은 N-채널 트렌치-MOS 디바이스를 형성하는데 이용될 때 둘다 N형이라고 가정하지만, 이것이 필수적인 것은 아니다. 화학 증착(CVD), 저압 화학 증착(LPCVD) 및 분자선 결정 성장 시스템(MBE: molecular beam epitaxy)이 층(58)을 형성하는데 유용한 널리 알려진 방법들이다. LPCVD가 바람직하다. 버퍼층(58)의 목적은, 개선된 이동도의 원하는 영역들을 제공하기 위해, 제 1 격자 상수를 갖는 적당한 기판 재료(예를 들면 실리콘)의 기판(56)의 반도체(SC)로부터 후속적인 단계들에 적용되는 상이한 격자 상수들을 갖는 다른 반도체(SC) 재료들로의 전이 구역을 제공하는 것이다. Si와 SiGe 혼합물들의 경우, 기판(56)이 실리콘일 때, 층(58)은 기판(57)의 실질적으로 순수한 Si(예를 들면, 100%Si)로부터 기판(59)의 X% Si대 Y% Ge 혼합물로 등급화되는 것이 바람직하며, 표면(59)의 X:Y의 비율은 약 60:40 내지 95:05의 범위가 유용하고, 약 70:30 내지 90:10의 범위가 더욱 편리하며, 약 80:20이 바람직하다.
제조 단계 52-4 및 결과 구조 54-4를 도시한 도 4에서, 두께(61)를 갖는 실질적으로 균일한 내화성 마스크층(60)이 표면(59) 상에 적용된다. 두께(61)는 소스-드레인 전류(50)의 도전 방향으로(도 2 참조) 초접합 구조(41)의 (수직) 범위를 결정하는데 사용될 수 있다. 약 2 내지 50마이크로미터들의 범위의 두께(61)가 유용하며 정확한 범위는 타겟 브레이크다운 전압에 의존한다. 본 기술분야의 기술자 라면 특정 설계 타겟들에 최상으로 맞추는 두께 범위를 선택하는 방법을 알 것이다. 실리콘 이산화물은 마스크층(60)에 대한 적당한 재료의 비제한적인 예이지만, 다른 일반적인 내화성 비활성 재료들도 또한 사용될 수 있다. 마스크층(60)에 대한 다른 유용한 재료들의 비제한적인 예들은 저온 실리콘 산화물(LTO: low temperature silicon oxide), 테트라-에틸-오소-실리케이트(PETEOS)의 플라즈마 강화 반응에 의해 형성된 산화물, 실리콘 질화물, 그 조합들 등이다. 예를 들면, 포토 레지스터의 에치 마스크(62)는 기판(60) 위에 적용되고, 폭들(63-1, 63- 2, 63-3 등)(집합적 폭들(63))의 보호 영역들(62-1, 62-2, 62-3 등)을 제공하도록 패터닝되고, 폭들(65-1, 65-2 등)(집합적 폭들(65))의 개구부들(64-1, 64-2, 64-3, 64-4 등)(집합적 개구부들(64))에 의해 분리된다. 폭들(63)의 에치 마스크(62) 및 폭들(65)의 개구부들(64)의 보호 영역들은 최종적인 초접합 구조(41)의 평행한 대향 도핑된 층들의 두께들(폭들)을 결정할 것이다.
제조 단계 52-5 및 결과 구조 54-5를 도시한 도 5를 참조하면, 층(60)은 보호 영역들(62-1, 62-2, 62-3 등)에 대응하는 이격된 영역들(60-1, 60-2, 60-3 등)을 제공하기 위해 마스크(62)를 사용하여 에칭되고, 개구부들(64)에 대응하는 공간들(66-1, 66-2, 66-3, 66-4 등)에 의해 분리된다. 전이층(58)의 표면(59)의 영역들(59-1, 59-2, 59-3 등)은 공간들(66-1, 66-2, 66-3, 66-4 등)(집합적으로 66)에 노출된다. 전이층(58)의 표면(59)의 영역들(59-5, 59-6, 59-7 등)은 층(60)의 부분들(60-1, 60- 2, 60-3 등)에 의해 커버된 채 남아있다.
제조 단계 52-6 및 결과 구조 54-6을 도시한 도 6을 참조하면, 제 1 반도체 재료(70)는 전이층(58)의 표면(59)의 노출된 영역들(59-1, 59-2, 59-3, 59-4 등) 상에 에피택셜 성장되거나 침착되는 것이 바람직하며, 그 두께는 층(60)의 두께(61)와 같거나 큰 두께(71)인 것이 바람직하지만 필수적인 것은 아니다. 화학 증착(CVD), 저압 화학 증착(LPCVD) 및 기압 증착(APCVD)이 재료(70)를 형성하는데 유용한 잘 알려진 방법들이다. LPCVD가 바람직하다. 이완된 SiGe는 N 채널 디바이스와의 접속하여 사용하기 위한 제 1 반도체 재료(70)에 대한 적당한 재료의 비제한적인 예이다. 반도체 재료(70)는 전이층(58)의 표면(59) 상에 형성된다. SiGe의 경우, 재료(70)는 X% Si대 Y% Ge의 혼합이 바람직하며, 여기서 X:Y는 버퍼층(58)의 표면(59)의 구성 혼합물에 실질적으로 대응하여, 약 60:40 내지 95:05의 범위가 유용하고, 약 70:30 내지 90:10의 범위가 더욱 편리하며, 약 80:20이 바람직하다. 예를 들어, 이것은, 기판(56)이 예를 들면 [100] 방향을 갖는 표면(57)을 가진 단결정 실리콘이라고 가정하면, 층(58)은 표면(57)의 실질적으로 100% Si로부터 표면(59)의 층(70)의 원하는 SiGe 구성비로 구성이 등급화되는 것이 바람직하다. 실질적으로 동일한 구성의 SiGe 재료(70)는 표면(59)의 표면 영역들(59-1, 59-2, 59-3, 59-4 등) 상에서 성장될 때, 결과로서 생긴 SiGe 영역들(70-1, 70-2, 70-3, 70-4 등)이 실질적으로 응력변형 자유가 될, 즉 "이완될(relaxed)" 것을 보장한다. 원하는 디바이스 기능에 따라 침착 동안 SC 재료(70)를 도핑하는 것이 바람직하다. 도 6 내지 도 11에 제공된 예에서, SC 재료(70)는 타겟 브레이크다운 전압에 의존하여, 유용하게 약 1E15 내지 IE19의 농도로 P 도핑되는 것이 바람직하다. 도 7의 제조 단계 52-7에서, 도 6의 구조 54-6은, 마스크(60)의 상부 표면(67) 위에 놓인 영역(70) 중 어느 하나가 제거되는 경우, 부분(70')을 초과하도록 평탄화된다. 화학-기계 연막(CMP) 는 잘 알려진 적당한 기술이다. 도 7에 도시된 구조 54-7이 결과이다. 본 기술분야의 통상의 기술자는 두께(71)가 두께(61)보다 작더라도, 마스크층(60)의 임의의 초과 재료를 제거함으로써 평탄화 단계 52-7 동안 구조 54-7이 얻어질 수 있기 때문에 두께(71)가 마스크층(60)의 두께를 반드시 초과하는 것이 아님을 알 것이다.
도 8에 도시된 제조 단계 52-8에서, 도 7의 구조 54-7은 마스크층(60)의 나머지 부분들(60-1, 60-2, 60-3 등)을 실질적으로 제거하기 위하여 에칭되고, 그에 의해 공간들(즉, 트렌치들)(66-1, 66-2, 66-3)(집합적으로 트렌치들 66)에서 전이층(58)의 표면(59)의 이전의 보호 영역들(59-5, 59-6, 59-7)을 노출한다. 재료(70)를 충분히 공격하지 않고 마스크(60)의 나머지 부분들을 제거하는 선택적 에칭이 바람직하다. 트렌치들(66)을 가진 구조 54-8이 결과이다. 도 9에 도시된 제조 단계 52-9에서, 제 2 반도체(SC) 재료(74)가 트렌치들(66)에서 침착되고, 그에 의해 SC 영역들(70-1, 70-2, 70-3, 70-4 등) 사이에 놓인 SC 영역들(74-1, 74-2, 74-3 등)을 형성한다. 층(74)은 전이층(58)의 표면(59)의 노출된 영역들(59-5, 59-6, 59-7 등) 상에서 에피택셜 성장되는 것이 바람직하며, 그 두께는 층(60)의 두께(61)보다 같거나 큰 두께(75)가 바람직하지만 필수적인 것은 아니다. 화학 증착(CVD), 저압 화학 증착(LPCVD) 및 기압 증착(APCVD)이 재료(74)를 형성하는데 유용한 잘 알려진 방법들이다. LPCVD가 바람직하다. 도 10의 제조 단계 52-10에서, 구조 54-9는 도 7과 관련하여 기술된 방식과 동일한 방식으로 일반적으로 평탄화되는 것이 바람직하 다 구조 54-10이 결과이다.
이완되지 않은(예를 들면, "응력변형된") 실리콘은 제 1(예를 들면, "이완된") 반도체(예를 들면, SiGe) 재료(70)와 조합하여 제 2 SC 재료(74)에 대한 적당한 SC 재료의 비제한적인 예이지만, 제한되는 것으로 의도되지 않는다. 편리한 것은 SC 재료(74)가 예를 들면, 상이한 구성으로 인해 상이한 격자 상수를 갖는 결과로서 SC 재료(70)에 비해 응력변형된다는 것이다. 따라서, SC 재료들(70, 74)은 영역들(74-1, 74- 2, 74-3 등)이 영역들(70-1, 70-2, 70-3, 70-4 등)에 대해 응력변형되도록 구성 및/또는 결정 구조가 충분히 상이해야 한다. 재료(70)가 P형이라고 가정하면, 재료(74)는 N형이 되어야 하고, 그 반대로도 가능하며, 즉, 무엇이든 제 1 SC 재료(70), 제 2 SC 재료(74)의 도핑이 도 10의 인터리브된 영역들(70, 74)을 포함하는 개선된 초접합 구조(41)를 제공하기 위하여, 반대 도전형이 되어야 한다. 설명의 편의를 위해, 영역들(70-1, 70-2, 70-3, 70-4 등)은 도 6 내지 도 11에서 P형으로 라벨이 붙여져 있고, 영역들(74-1, 74-2, 74-3 등)은 N형으로 라벨이 붙여져 있지만, 이것은 제한되는 것으로 의도되지 않으며, 도시된 도핑형들이 상호변경될 수 있다. 또한, 용어 "제 1 (first)" SC 재료 및 "제 2(second)" SC 재료는 재료들(70, 74)과 각각 관련하여 본 명세서에서 이용되며, 이것은 단지 상이한 재료들 또는 영역들을 식별하기 위한 것이며, 임의의 특정한 순서로 적용되어야 하는 것을 암시하지 않는다. 당업자는 본 명세서의 개시내용들에 기초하여, 초접합 구조(41)의 재료들(70, 74)과 결과로서 생긴 인터리브된 영역들(70-1, 70-2, 70-3, 70-4 등 및 74-1, 74-2, 74-3 등)이 어떤 순서로든 형성될 수 있음을 이해할 것이 다. 전이층(58)의 표면(59)에 대해 재료들(70, 74)의 구성을 조정함으로써, 어느 재료이든 이완되거나 응력변형되도록 구성될 수 있고, 어느 재료이든 P 또는 N형이 될 수 있다. 유사하게, 층(58)은 형성되길 원하는 디바이스의 형에 의존하여, P 또는 N형이 될 수 있다.
기술된 다른 방식에서, 디바이스(40)의 드리프트 공간(42)의 주된 전류 운송 부분들이 되도록 의도된 초접합 구조(41)의 부분들은 다른 균일한 초접합 구조(예를 들면 N 및 P 영역들에서 단지 상이하게 도핑된 모든 동일한 반도체 재료들)로부터 얻어지는 것보다 높은 이동도를 가진 재료로부터 형성되어야 한다. 이것은 전류 운송 드리프트 공간 영역들, 예를 들면 N-채널 디바이스에 대한 영역들(74)에서 응력변형된 반도체 재료를 제공함으로써 응력변형된 반도체 재료와 함께 얻어질 수 있는 이동도의 증가의 이점을 취하는 본 발명의 상술된 실시예에 따라 달성되는 것이 편리하다. 예를 들면, 약 2개의 인자의 전자 이동도의 개선은 N형 트렌치-MOS 디바이스와 연관된 초접합 구조(41)의 P형 영역들(70)의 응력변형되지 않은 SiGe에 대해 N-채널 트렌치-MOS 디바이스의 초접합 구조(41)의 N형 영역들(74)의 응력변형된 Si를 사용함으로써 얻어질 수 있다. 다른 기술된 방식에서, 본 발명들은 초접합 구조(41)의 N 및 P 영역들에 대한 상이한 구성의 재료들을 사용함으로써 개선된 속성들의 초접합 구조(41)를 포함하여, 드리프트 공간(42)에서 주된 전류 운송 재료(N 또는 P)가 균일하지만 상이하게 도핑된 반도체 재료를 사용하여 얻어질 수 있는 것보다 높은 이동도를 가진 트렌치형 반도체 디바이스를 제공한다. 응력변형된 재료들은 일반적으로, 장력 또는 압축되는지의 여부에 의존하여, 캐리어의 한 형태 에 대한 증가된 이동도 및 캐리어의 대향 형태에 대한 감소된 이동도를 나타낸다. 상술된 예들과 관련된 예에서, 장력 또는 압축을 유발하는 재료 조합들은 전자들에 대한 이동도 증가가 N형 디바이스들에 대한 초접합 구조의 N형 드리프트 영역들에서 발생하고, 정공들에 대한 이동도 증가가 P형 디바이스들에 대한 초접합 구조의 P형 드리프트 영역들에서 발생하도록 구성되어야 한다. 이동도 증가를 얻기 위한 응력변형된 반도체의 사용이 편리하지만, 그러한 이동도 증가는 또한 초접합 구조의 주된 전류 운송 드리프트 공간에서 다른 더 높은 이동도 재료들을 사용함으로써 얻어질 수 있다. 따라서, N-채널 디바이스들에 대해, 더 높은 이동도 재료는 초접합 구조의 N형 영역들에 대해 사용되어야 하고, P-채널 디바이스들에 대해, 더 높은 이동도 재료는 초접합 구조의 P형 영역들에 대해 사용되어야 한다. 따라서, 응력변형된 또는 응력변형되지 않은 재료는 주전류 도전이 발생하는 초접합 드리프트 공간 부분들에서 캐리어 이동도가 증가되도록 제공된다면 사용될 수 있다.
도 11 내지 도 17의 제조 단계들 52-11 내지 52-17은 초접합 구조(41)와 조합하여 도 2의 디바이스(40)의 트렌치 부분(82)의 형성에 유용한 다른 실시예들을 도시하며 도 2 및 도 10의 방향(411)에서 보는 관점들이다. 도 11 내지 도 18은 본 발명의 다른 실시예들에 따라, 제조의 상이한 단계들 52-11 내지 52-17에서 트렌치-MOS 반도체 구조들 54-11 내지 54-17의 단순화된 단면도들이다. 설명의 편의를 위해, 도 11 내지 도 17은 N-채널 디바이스를 도시하지만, 단지 예에 의한 것일 뿐 제한되는 것으로 의도되지 않는다. 본 기술분야의 통상의 기술자라면, 다양한 도펀트 형들을 상호변경함으로써, P-채널 디바이스들도 또한 본 발명의 또 다른 실시예 들에 따라 만들어질 수 있음을 이해할 것이다. 다른 형태들의 디바이스들, 예를 들뿐 제한하는 것으로 의도되지 않는, IGBT 디바이스들이 또한 본 명세서에 개시된 원리들을 사용하여 제조될 수 있다. 도 11의 제조 단계52-11을 참조하면, 구조 54-11은 필러형 외성장 마스크(pillar-shaped epi-growth mask; 80)가 형성된 상부 표면(412)을 갖는 도 10의 구조 54-10을 포함한다. 상부 표면(801), 두께(802) 및 폭(803)을 갖는 외성장 마스크 필러(80)는 초접합 구조(41)의 상부 표면(412) 상에 형성되는 것이 편리하다. 실리콘 이산화물은 외성장 마스크 필러(80)에 대한 편리한 재료의 비제한적인 예이지만, 후속 공정 단계들에 견디도록 적응된 다른 일반적으로 내화성 재료들이 사용될 수 있다. SiN, LTO, 및 TEOS는 다른 적당한 재료들의 비제한적인 예들이다. 따라서, 외성장 마스크 필러(80)와 관련한 용어 "산화물(oxide)"의 사용은 단지 식별의 편의를 위한 것이며, 제한되는 것으로 의도되어서는 안되고, 다른 대안물들을 포함하는 것으로 이해되어야 한다. 필러(80)는 산화층을 침착하고, 필러(80)가 바람직한 부분을 마스킹하고 나머지 산화물층을 에칭함으로써 형성되는 것이 편리하지만 필수적인 것은 아니다. 화학 증착(CVD) 또는 저압 화학 증착(LPCVD) 또는 플라즈마 개선된 화학 증착(PECVD)이 외성장 마스크 필러(80)를 형성하기 위한 적당한 기술들의 예이지만, 다른 형성 기술들이 배제되지 않는다. LPCVD가 바람직하다. 표면(412) 상에 실질적으로 균일한 폭(803) 및 높이(802)의 필러(80)를 남겨두기 위해, 등방성보다는, 표면(412)에 실질적으로 수직으로 에칭하는 것이 우선적인 이방성 에칭 처리를 사용하는 것이 바람직하다. 실질적으로 영향을 받지 않는 아래에 놓인 반도체 표면(412)을 남겨두기 위해 선택적으 로 외성장 마스크 필러(80)를 에칭하는 것이 또한 바람직하다. 구조 54-11이 결과이다.
도 12의 제조 단계 52-12를 참조하면, 이완된 반도체의 트렌치 부분(82)은 초접합 구조(41)의 표면(412) 상에 두께 또는 높이(802)를 초과하는 것이 바람직한 두께(821)로 침착된다. 부분(82)은 영역(70)과 동일한 재료로 형성되는 것이 편리하다. 부분(82)은 원하는 특정 디바이스 구조에 의존하여 N 또는 P형이 될 수 있다. 그러한 도핑은 격자 상수 및 대역 갭에 그다지 영향을 미치지 않는다. 부분(82)은, 원하는 브레이크다운 전압에 의존하여, 약 0.05 내지 0.15마이크로미터 두께, 바람직하게는 약 0.1마이크로미터 두께와 cm3당 약 5E15 내지 1E17의 유용한 도핑 농도들의 초기(예를 들면, 인 도핑된) N-영역(83)을 포함하고, 뒤따라서 (예를 들면, 붕소 도핑된)충분한 두께의 P형 본체 영역(84)을 포함하여, 두께(821)는 두께(802)와 같거나 초과하는 것이 바람직하다. 영역(84)은 유용하게는 cm3당 약 1E17 내지 1E18의 도핑 농도들을 가지고, 바람직하게는 cm3당 약 2E17 내지 5E17의 도핑 농도들을 가지지만, 본체 형성에 바람직한 특정 디바이스 특성들에 의존하여, 더 낮거나 더 높은 도핑 농도가 또한 사용될 수 있다. 부분(82)은 형성중에 인-시츄 도핑될 수 있거나 형성후에 종래의 도핑 기술들을 사용하여 도핑될 수 있다. 형성되는 디바이스의 형태에 의존하고, 등급화된 또는 균일한 도핑이 원하는지에 따라 어느 방법이든 유용하다. 본 기술분야의 통상의 기술자는 제조하려는 디바이스의 특정 형태에 의존하여 부분(82)에 대한 적당한 도핑 농도들 및 프로파일들을 선 택하는 방법을 이해할 것이다. 전기 누출을 생성하는 본체 영역과 드리프트 사이의 결정 변위(crystal dislocation)가 없도록 보장하기 위하여, 본체 영역(84)이 드리프트 영역(70)과 동일한 재료인 것이 바람직하다. 선택적 에피택셜 침착은 부분(82)을 형성하기 위한 바람직한 수단이다. 선택적 에피택셜 침착은 다이-클로로실란 또는 트리-클로로실란을 사용하여 LPCVD, RPCVD 또는 APCVD에 의해 수행되는 것이 바람직하다. UHV-CVD가 또한 사용될 수 있다. 선택성은 GeH4 가스 혼합물들에 의해 개선된다. 어떤 에피택셜 측면 과성장(ELO: epitaxial lateral overgrowth)은 부분(82)의 두께(821)가 필러 높이(802)를 초과할 때 발생할 수 있다. 구조 54-12가 결과이다.
트렌치 부분(82)의 재료의 상부 표면(821)에 대해 얻어진 평면성에 의존하여, 트렌치 부분(82)은, 다음에 침착된 대로 사용될 수 있거나, 또는 제조 단계 52-13에 도시된 바와 같이, 두께(802)보다 큰 두께로 성장될 수 있고 두께(823)로 랩핑 백(lapped back)될 수 있어서, 영역(84)은 외마스크 필러(80)의 표면(801)과 실질적으로 동일 평면인 상부 표면(842) 및 두께(841)를 가진다. 대안적으로, 트렌치 부분(82)이 두께(802)만큼 두껍지 않다면, 필러(80)가 랩핑될 수 있어서, 표면들(842, 801)(랩핑후)은 실질적으로 동일 평면이 된다. 어느 방법이든 유용하다. 본 기술분야의 통상의 기술자라면, 그러한 랩-백 단계가 필요하든지 간에 과도한 실험없이 결정할 수 있을 것이다. 화학-기계적 연마(CMP)는 잘 알려진 적당한 평탄화 기술의 예이다. 다른 기술들이 또한 이용될 수 있다. 외성장 마스크 필러(80) 는, 예를 들면 선택적 에칭에 의해 제거되고, 그에 의해 공동(cavity) 또는 트렌치(90)를 생성한다. 구조 54-13이 결과이다. 필러(80)가 예를 들면 실리콘 산화물이기 때문에, 인접한 반도체 영역들(83, 84)에 영향을 미치지 않고 선택적으로 에칭될 수 있다. 따라서, 트렌치(90)의 내부 벽들의 비결정이 회피된다.
제조 단계 54-14에서, 트렌치(90)를 둘러싸는 인접한 영역들(83, 84)의 반도체 재료는, 필러(80)의 제거로부터 남겨질 수 있고 종료된 디바이스의 유지된 전압을 저하할 수 있는 임의의 날카로운 코너들에서 높은 전계 농도들을 회피하기 위하여, 트렌치(90)의 코너들을 라운딩하도록 약간 에칭되는 것이 바람직하지만, 필수적인 것은 아니다. 결과적으로, 필러(80)의 폭(803)보다 약간 더 큰 폭(910) 및 필러(80)의 높이(802)보다 약간 더 큰 깊이(911)의 수정된 트렌치(91)가 도 14의 구조 54-14에 도시된 바와 같이 얻어진다. 본 기술분야의 통상의 기술자라면, 특정 디바이스 애플리케이션을 위해 원하는 많은 양의 코너 라운딩을 새성하기 위해 그러한 에칭을 수행하는 방법을 알 것이다. 습식 에칭이 그러한 코너 라운딩을 위한 적당한 기술이며, 에천트는 이용되는 특정한 반도체 재료들에 의존한다. 본 명세서에 기술된 예시적인 SiGe 재료들에 대해, 버퍼링된 플루오르화 수소산, 과산화 수소 및 아세트산이 적당한 에천트 혼합물이다. 코너 라운딩 에칭의 결과로서, 트렌치(91)의 최하부(912)는 일반적으로, 영역들 또는 층(83)과 초접합 구조(41) 사이의 인터페이스(412)의 약간 아래로 연장한다. 더 높은 이동도 재료(87)는 트렌치(91)의 내부 벽들, 적어도 측면들(913) 상에 정렬하도록 침착된다. 구조 54-14가 결과이다.
초기에 주지한 바와 같이, 응력변형된 실리콘은 본체 영역(84)에 대한 SiGe 혼합물들에 관한 재료(87)에 적합하다. 재료(87)는 트렌치(91)에서 적어도 측면들(913) 상에 두께(871)로 침착되는 것이 편리하다. 또한, 트렌치(91)의 최하부 표면(912) 상에, 구조 54-13의 층 또는 영역(84)의 외부 표면(842) 상에 침착될 수 있지만, 이것은 필수적인 것은 아니다. 재료(87)는 영역(84)의 재료와는 상이한 구성 및 따라서 상이한 격자 상수의 재료를 사용함으로써 응력변형되도록 구성된다. 제공된다면, 표면(842) 상의 재료(87)의 부분들은 나중에 제거될 수 있지만, 이것은 필수적인 것은 아니다. 두께(871)는 약 30 내지 100나노미터들의 범위가 유용하며, 약 50나노미터가 바람직하다. 재료(87)는 내인성일 수 있으며, 그 경우, 침착되는 재료의 도핑형을 채택하려고 하거나, 또는 형성중 또는 형성후에 도핑될 수 있다. 트렌치(91) 내의 재료(87)의 도핑은 임계 전압을 제어하고, 결과로서 생긴 디바이스가 강화 또는 공핍 모드 디바이스인지의 여부를 결정하기에 특히 편리하다. 기상 에피택시 또는 분자 빔 에피택시는 응력변형된 반도체 재료(87)에 대한 적당한 침착 기술들의 예들이다. LPCVD가 바람직하다. 실리콘(도핑된 또는 도핑되지 않은)은, 본체 영역(84)의 이완된 SiGe 반도체 재료에 대해 응력변형될 재료(87)에 대한 적당한 반도체(SC)의 비제한적인 예이다. 재료(87)는 원하는 종료된 디바이스의 형태에 의존하여 N 또는 P형이 될 수 있다. N-채널 트렌치-MOS 디바이스에 대해, 재료(87)는 cm3당 1E16의 범위에 유용한 도핑 밀도의 N형이 바람직하며, 애플리케이션에 의해 타겟된 브레이크다운 전압에 의존하는 드리프트 영역(70)과 유사한 값을 갖는 것이 더욱 편리하다. 구조 54-14가 결과이다. 재료(87)가 응력변형된 재료로서 기술되었지만, 이것은 본체 영역(84)이 이완된 재료인 본체 영역(84)의 재료보다 높은 이동도 재료를 얻는 방식일 뿐이다. 재료(87)는 보통 본체 영역(84)에서 유발된 채널과 마주치는 것보다 높은 이동도를 제공하는 임의의 재료가 될 수 있다. 따라서, 재료(87)가 채널들(45)에서 흐르게 될 캐리어들의 형에 대한 본체 영역(84)의 재료보다 높은 이동도를 갖는다고 한다면 재료(87)에 대한 응력변형된 반도체의 사용은 편리하지만, 필수적인 것은 아니다.(예를 들면, 도 2 참조)
도 15의 제조 단계 52-15, 도 16의 제조 단계 52-16 및 도 17의 조제 단계 52-17은 도 14의 제조 단계 52-14가 도 1의 디바이스(20)에 비해 개선된 속성들을 가진 도 2의 N-채널 트렌치-MOS 디바이스(40)를 형성하는데 이용될 수 있는 방법을 도시한다. 트렌치(91)를 정렬시키는 예시적 재료(87)는 "N(s)"으로 식별되며, 트렌치(91)의 재료(87)가 영역들(83, 84)의 이완된 재료(예를 들면, SiGe) 상에 에피택셜적으로 침착될 때 응력변형되는 재료(예를 들면, Si)로 이루어지는 것이 바람직함을 의미한다. 트렌치(91)에 에피택셜 성장 동안 재료(87)의 응력변형을 생성하는 재료(87)와 영역들(83, 84) 사이의 격자 오정렬(lattice mismatch)이 있다. P(r) 영역들(84)은 표면(842)으로부터 N(r) 영역들(83)로 연장하는 도 1의 P-본체 영역들(32)과 유사한 P-본체 영역들로서 동작한다. P+ 본체 접촉들(85)은 P-본체 영역들(84)에 대한 접촉 저항을 감소시키기 위해 표면(842)에서 P(r) 영역(84)으로 연장하도록 형성되는 것이 편리하고, 도 1의 영역들(34)과 유사한 N+ 소스 영역 들(86)은 표면(842)에서 P(r) 영역(84)으로 연장하고 더 높은 이동도(예를 들면 응력변형된) 재료(87)를 접촉하도록 형성된다. 도 1의 게이트 유전체(36)와 유사한 게이트 유전체(46)는 트렌치(91)의 측면들(913) 및 최하부(912) 상의 N(s) 층(78)의 부분들 상에 형성되는 것이 편리하다. 도 1의 채널 영역들(23)과 유사한 채널 영역들(45)은 소스 영역들(86)과 N형 영역들(83) 사이의 재료(87)의 부분들에 위치된다. 게이트(48)는 도 1의 게이트(38)와 유사하게, 트렌치(91)의 채널 영역들(45)에 근접하게 게이트 유전체(46) 상에 형성된다. 이온 주입은, 본체 접촉(85)에 적당하게 되는 제곱센티미터당 약 1E15 내지 4E15, 소스 영역들(86)에 적당하게 되는 제곱센티미터당 약 2E15 내지 5E15의 도즈로 영역들(85, 86)을 형성하기 위한 적당한 기술의 비제한적 예이지만 더 낮거나 더 높은 도핑이 또한 사용될 수 있다. 약 200 내지 600 옹스트롬 단위들 두께의 열적 성장 또는 침착된 실리콘 산화물은 게이트 유전체(46)에 이용되는 것이 편리하다. 도핑된 다결정 실리콘은 게이트(48)에 적당하지만 다른 도전체들이 또한 이용될 수 있다. 예를 들면 AlSiCu의 게이트 접촉(98)(도 17 참조)은 게이트(48) 상에 제공된다. 예를 들면 AlSiCu의 소스-본체 접촉(95)은 소스 영역(86)과 본체 접촉 영역(85)과 전기 통신하도록 제공된다. 드레인 접촉(96)은 기판(56) 상에 제공된다. 소스, 드레인 및 게이트 접속들(861, 481, 561)은 소스, 게이트 및 드레인 접촉들(95, 98, 96)과 각각 전기 통신하도록 제공된다.
디바이스(40)(또한 디바이스 구조 54-17)와 디바이스(20) 사이의 차이점은, 응력변형된 재료(87)가 형성된 이완된 반도체 재료들(83, 84) 및 채널들 영역 들(45)에서 더 높은 이동도(예를 들면 응력변형된) 반도체 재료(87)의 존재와, 디바이스(40)의 드리프트 공간(42)에서 초박막 구조(41)의 이완된 반도체 재료(70)와 접촉하여 더 높은 이동도(예를 들면 응력변형된) 반도체 재료 영역들(74)의 존재이다. 디바이스(40)가 적당히 바이어스되면, 전류(50)는 소스(86)로부터 더 높은 이동도(예를 들면, 응력변형된) 재료(87)의 채널들(45)을 통해, 및 캐리어 드리프트 공간의 영역들(74)의 더 높은 이동도(예를 들면 응력변형된) 재료를 통해 및 전이 또는 버퍼층(58)을 통해 개선된 트렌치-MOS 디바이스(40)의 드레인으로서 작용하는 기판(56)으로 흐른다. RDSON은 도 2의 전류들(50)이 도 1의 전류들(30)과 유사하게 흐르는 다양한 디바이스 영역들의 조합된 저항들을 포함한다. 초접합 구조(41)의 드리프트 공간 영역들(74)과 트렌치(91)의 재료(87)에서의 채널 영역들(45)의 캐리어 이동도가 종래 기술 디바이스(20)의 비교 가능한 영역들에서의 캐리어 이동도보다 높기 때문에, RDSON이 감소된다. 동일한 디바이스 기하학, 예를 들면 게이트 영역, 게이트 유전체 두께 등에 대해, Qgd는 실질적으로 동일하지만, 성능지수 (FOM) = RDSON*Qgd가 개선된다. FOM은 트렌치(91)의 최하부에서 더 두꺼운 유전체 영역(47)을 포함함으로써 더 개선될 수 있으며, 그에 의해 또한 초접합 구조(41) 및 드레인(56)으로부터 게이트(48)를 결합해제한다. 이것은 Qgd를 더 감소시킴으로써 FOM의 부가의 개선을 제공한다. 영역(47)은 또한, 게이트 유전체(46)보다 낮은 유전율을 가진 재료로 이루어질 수 있고, 따라서, Qgd를 더 감소할 것이다. 다른 것들이 동일하다면, 성능 지수가 낮을수록 디바이스는 더 고속으로 동작할 수 있다.
도 14에 도시된 구조 54-14는 제조 단계들 52-11 내지 52-14에 도시된 제조 시퀀스를 통해 얻어지는 것이 바람직하다. 이것은 이방성 반도체 에칭이 필요하지 않고 더 높은 이동도 재료(87)가 침착되도록 의도되고 디바이스 채널들이 형성될 트렌치 표면들의 비정질의 위험을 회피하는 이점을 가진다. 또한, 트렌치(90)의 깊이는, 필러(pillar; 80)의 두께 또는 높이(802)에 의해 결정되기 때문에 더욱 주의 깊게 제어될 수 있으며, 필러는 임의의 백-랩 단계들(back-lap steps)과 함께 편리한 에칭 및/또는 랩 스탑(lap stop)을 제공한다. 이것은, 에칭 깊이가 에칭 시간에 의해서만 일반적으로 결정되는 단지 에칭 트렌치(90)와 대조적으로, 트렌치 깊이의 제어의 덜 정확한 수단이 된다. 그러나, 트렌치(90)는 또한 다른 방식들로 형성될 수도 있다. 예를 들면, 도 13에 도시된 구조 54-13은 외성장 마스크 필러(80)없이 형성될 수 있으며, 즉 층들(83, 84)은 외성장 마스크 필러(80)를 수반하지 않고 표면(412) 상에 단지 침착되거나 성장된다. 그 다음 트렌치(90)는 층들(83, 84)의 표면(842)으로 에칭되며, 그에 의해 도 13의 구조 54-13을 생성한다. 제조 단계들 52-14 내지 52-17상의 그 지점으로부터 상술된 바와 같이 수행된다. 이전에 주지된 바와 같이, 그러한 처리는 트렌치(90)의 RIE 동안 트렌치 측벽들의 바람직하지 않은 비결정이 될 경향이 있다. 그러나, RIE 손상된 측벽 재료가 제조 단계 52-14에 도시된 구조 54-14를 얻기 위해 비교적 부드러운 등방성 에칭 단계를 사용하여 제거되기 때문에, 더 높은 이동도(예를 들면, 응력변형된) 반도체 재료(87)가 RIE에 의해 영향을 받지 않고, 회피된 비결정의 악영향들을 받지 않는 프레시 표면상에 침착될 수 있다. 이러한 접근방식으로, 제조 단계 52-14에 포함된 실질적으로 등방 성 에칭 단계는 코너 라운딩을 위한 충분한 재료뿐만 아니라, 어느 쪽이든 더 큰 임의의 RIE 에칭 손상을 제거하기 위한 충분한 재료를 제거해야 한다. 어느 방식이든 유용하다.
제조 단계들 52-12 내지 52-17에 의해 도시되고 재료(87) 후에 제공되는 본체 접촉 영역(85) 및 소스 영역들(86)이 도시된 제조 시퀀스는 트렌치(91)에 침착된다. 이것은 바람직하디만 필수적인 것은 아니다. 본체 접촉 영역들(85) 및 소스들(86)은 예를 들면, 도 13의 구조 54-13으로 이온 주입(또는 다른 도핑 기술)에 의해 형성될 수 있으며, 본체 영역(84)이 형성될 때, 나머지 제조 단계들 52-14 내지 52-17 또는 다른 제조 단계들이 뒤따른다. 또한, 본체 영역(84)을 제공하기 위해 트렌치 영역(82)의 성장 동안 인-시츄 도핑을 사용하는 것이 편리하지만, 이것은 또한 필수적인 것은 아니다. 트렌치 영역(82)은, 예를 들면, 단계 52-13의 실질적으로 평탄화된 구조 54-13으로 이온 주입 또는 다른 도핑 수단에 의해 형성된 단일 도전형(예를 들면, N형) 및 그 후의 (예를 들면, P) 본체 영역(84)으로 형성될 수 있다. 어느 방법이든 유용하다.
도 18 내지 도 19는 본 발명의 또 다른 실시예들에 따라, 도 3 내지 도 17에 도시된 구조들을 형성하기 위한 방법들(100, 200)을 도시한 단순화된 흐름도이다. 도 18을 참조하면, 방법(100)은 시작(102)과, 초기의 기판 제공 단계(104), 예를 들면 버퍼층(58)을 가진 또는 가지지 않은 기판(56) 제공 단계로 시작한다. 단결정 실리콘은 적당한 기판 재료의 비제한적인 예이지만, 다른 재료들도 또한 사용될 수 있다. 비제한적인 예들은 SiC, Ge, GaAs, GaN, AlN, InN, BP, InP 등이다. 이미 설 명한 바와 같이, SiGe는 버퍼층(58)에 대한 적당한 재료의 예이지만, 상기 나열된 것들과 같은 다른 재료들도 또한 사용될 수 있다. 어느 순서이든 수행될 수 있는 부단계들(107, 108)을 포함하는 단계(106)에서, 예를 들면 이완되고 응력변형된 격자 특성들을 가진 제 1 및 제 2 이격된 인터리브된 반도체 영역들(예를 들면 영역들(70, 74))이 형성된다. 부단계(107)에서, 제 1 도핑 형(N 또는 P)의 제 1 이격된(예를 들면, 이완된) 반도체("SC"로 약칭) 영역들이 기판상에 형성된다. 부단계(108)에서, 제 1 도핑 형에 반대인 제 2 도핑 형의 제 2 이격된(예를 들면, 응력변형된) 반도체(SC) 영역들이 초접합 구조를 형성하기 위해 제 1 이격된 영역들과 인터리브되어 형성된다. 제 1 및 제 2 인터리브된 SC 영역들은 어느 순서로든 형성될 수 있으며, 즉 제 1 (예를 들면, 이완된) SC 영역들이 먼저 형성될 수 있고, 제 2(예를 들면, 응력변형된) SC 영역들이 두 번째로 형성될 수 있다. 이것은 도 3 내지 도 10에 도시된 시퀀스이지만, 이것이 필수적인 것은 아니다. 대안적으로, 제 2(예를 들면 응력변형된) 이격된 SC 영역들이 먼저 형성될 수 있고 제 1(예를 들면, 이완된) 이격된 SC 영역들이 두 번째로 제 2 영역들과 인터리브되어 형성될 수 있다. 어느 방법이든 유용하다. 이것은 도 10의 초접합 구조 54-10을 제공한다. 후속 단계(110)에서, 예를 들면, 실질적으로 이완된 반도체(SC)(예를 들면, 영역들(83, 84))의 다른 영역은 초접합 구조 위에 형성되고 외부 표면, 예를 들면, 표면(842)을 가진다. 단계(112)에서, 트렌치는 외부 표면으로부터 다른 영역을 통해 실질적으로 초접합 구조로 연장하여 형성된다. 상술된 바와 같이, 등방성 에칭은 트렌치를 형성하는데 이용된 특정 처리에 의존하여, 이 트렌치의 코너들을 라운딩 하고 및/또는 트렌치 형성으로부터 유발된 임의의 비결정 표면 재료를 제거하기 위해 선택적으로 사용될 수 있다. 단계(114)에서, 적어도 트렌치 측면들은, 트렌치가 통과하고 초접합 구조와 통신하는 본체 영역에 대해 예를 들면 응력변형된 반도체(SC) 재료(예를 들면, 재료(87))와 일직선이 된다. 그 후에, 단계(116)에서, 게이트 유전체는, 예를 들면 응력변형된 SC 재료 위에 형성되며, 나머지 트렌치는 게이트 재료로 충전되는 것이 바람직하고, 소스 영역들 및 본체 접촉 영역들이 다른 영역에 제공되어, 소스 영역들은 예를 들면 응력변형된 SC 재료와 전기적으로 결합되고, 초접합 구조로부터 이격되어, 전류는 예를 들면, 응력변형된 SC 재료를 통해 소스 영역들 사이를 흐르며, 초접합 구조에 의해 드리프트 공간이 제공된다. 방법(100)은 그 후에 종료(118)로 진행하지만, 본 기술분야의 통상의 기술자라면, 다양한 디바이스 영역들에 대한 전극들 또는 전기 접촉들, 표면 패시베이션, 패키징 등을 제공하기 위하여 다양한 사후 처리 단계들이 또한 수행될 수 있음을 이해할 것이다. 그러한 사후 처리 단계들은 본 기술분야에 잘 알려져 있다.
도 19를 참조하면, 방법(200)은 시작(202)과 초기의 기판 제공 단계(204),예를 들면 버퍼층(58)을 가진 또는 가지지 않은 기판(56) 제공 단계로 시작한다. 단결정 실리콘은 적당한 기판 재료의 비제한적인 예이지만, 다른 재료들도 또한 사용될 수 있다. 비제한적인 예들은 SiC, Ge, GaAs, GaN, AlN, InN, BP, InP 등이다. 이미 설명한 바와 같이, SiGe는 버퍼층(58)에 대한 적당한 재료의 예이지만, 예를 들면 상기 나열된 것들의 하나 이상의 다른 재료들도 또한 사용될 수 있다. 어느 순서이든 수행될 수 있는 부단계들(207, 208)을 포함하는 단계(206)에서, 제 1 및 제 2 이동도들을 가진 제 1 및 제 2 인터리브된 이격된 반도체 영역들(예를 들면 영역들(70, 74))이 형성된다. 부단계(207)에서, 제 1 도핑 형(N 또는 P) 및 제 1 이동도의 제 1 이격된 반도체("SC"로 약칭) 영역들(예를 들면 단계들(70))이 기판상에 형성된다. 부단계(208)에서, 제 1 도핑 형에 반대인 제 2 도핑 형과 동일한 캐리어들에 대한 더 높은 제 2 이동도의 제 2 이격된 반도체(SC) 영역들이 초접합 구조를 형성하기 위해 제 1 이격된 영역들과 인터리브되어 형성된다. 제 1 및 제 2 인터리브된 SC 영역들은 어느 순서로든 형성될 수 있으며, 즉 제 1 (예를 들면, 이완된) SC 영역들이 먼저 형성될 수 있고, 제 2(예를 들면, 응력변형된) SC 영역들이 두 번째로 형성될 수 있다. 이것은 도 3 내지 도 10에 도시된 시퀀스이지만, 이것이 필수적인 것은 아니다. 대안적으로, 제 2의 더 높은 이동도의 이격된 SC 영역들이 먼저 형성될 수 있고 제 1(더 낮은)이동도의 제 1 이격된 SC 영역들이 두 번째로 제 2 영역들과 인터리브되어 형성될 수 있다. 어느 방법이든 유용하다. 이것은 도 10의 초접합 구조 54-10을 제공한다. 후속 단계(210)에서, 제 3 이동도를 가지고 초접합 구조와 통신하며 외부 표면(예를 들면, 표면(842))을 가진 제 3 SC의 본체 영역이 초접합 구조 위에 형성된다. 단계(212)에서, 트렌치(예를 들면, 트렌치(91))는 초접합 구조와 통신하기 위해 외부 표면으로부터 본체 영역을 통해 연장하여 형성된다. 제 1 및 제 3 SC 영역들은 실질적으로 동일한 재료로 형성될 수 있지만, 필수적인 것은 아니며, 부본의 제 2 및 제 4 SC 재료 또는 영역들보다 높은 이동도를 가지도록 제공된다. 상술된 바와 같이, 등방성 에칭은 트렌치를 형성하는데 이용된 특정 처리에 의존하여, 이 트렌치의 코너들을 라운딩하고 및/또는 트렌치 형성으로부터 유발된 임의의 비결정 표면 재료를 제거하기 위해 선택적으로 사용될 수 있다. 단계(214)에서, 적어도 트렌치 측면들은, 트렌치가 통과하는 본체 영역의 제 3 이동도보다 높은 제 4 이동도의 제 4 반도체(SC) 재료와 일직선이 된다. 그 후에, 단계(216)에서, 게이트 유전체는, 제 4 SC 재료 위에 형성되며, 나머지 트렌치는 게이트 유전체에 의해 트렌치 측면들로부터 절연된 게이트 재료로 충전되는 것이 바람직하고, 소스 영역들 및 본체 접촉 영역들이 제공되어, 소스 영역들은 제 4 SC 재료와 전기적으로 결합되고, 초접합 구조로부터 이격되어, 전류는 제 4 SC 재료를 통해 소스 영역들 사이를 흐르며, 초접합 구조에 의해 드리프트 공간이 제공된다. 방법(200)은 그 후에 종료(218)로 진행하지만, 본 기술분야의 통상의 기술자라면, 다양한 디바이스 영역들에 대한 전극들 또는 전기 접촉들, 표면 패시베이션, 패키징 등을 제공하기 위하여 다양한 사후 처리 단계들이 또한 수행될 수 있음을 이해할 것이다. 그러한 사후 처리 단계들은 본 기술분야에 잘 알려져 있다. 이전에 주지한 바와 같이, 소스 영역들 및 본체 접촉 영역들은 본체 영역의 형성 후에 방법(200)의 임의의 단계들에서 형성될 수 있다.
제 1 실시예에 따라, 초접합 구조를 구현하는 트렌치형 반도체 디바이스를 형성하는 방법이 제공되며, 상기 방법은, 어느 순서이든; 제 1 도전형 및 제 1 격자 상수를 갖는 제 1 반도체 재료의 제 1 이격된 영역들을 형성하는 단계와; 상기 제 1 이격된 영역들과 인터리브되고, 제 2 상이한 도전형 및 제 2 상이한 격자 상수를 가진 제 2 반도체 재료의 제 2 이격된 영역들을 형성하는 단계로서, 그에 의해 상기 제 2 영역들 내의 상기 제 2 반도체 재료는 상기 제 1 영역들 내의 상기 제 1 반도체 재료에 대해 응력변형되고, 그 사이에 하나 이상의 PN 접합들이 존재하는, 상기 제 2 이격된 영역들 형성 단계; 상기 제 1 및 제 2 인터리브된 이격된 영역들과 접촉하고 외부 표면을 갖는 실질적으로 이완된 반도체 재료의 다른 영역을 제공하는 단계; 상기 외부 표면으로부터 실질적으로 상기 제 1 및 제 2 인터리브된 이격된 영역들로 연장하는 트렌치를 상기 다른 영역에 형성하는 단계; 상기 트렌치의 적어도 측벽들 상에 응력변형된 반도체 재료를 제공하는 단계; 상기 응력변형된 반도체 재료 위에 게이트 유전체를 형성하는 단계; 상기 게이트 유전체와 접촉하여 게이트를 제공하는 단계로서, 그에 의해 상기 응력변형된 반도체 재료로부터 이격되는, 상기 게이트 제공 단계; 및 상기 응력변형된 반도체 재료와 통신하고 상기 응력변형된 반도체 재료의 일부에 의해 상기 제 1 및 제 2 인터리빙된 이격된 영역들로부터 분리된 하나 이상의 소스 영역들을 제공하는 단계를 포함한다. 또 다른 실시예에서, 상기 방법은 상기 형성 단계들 전에: 주표면을 갖는 미리 결정된 격자 상수의 기판을 제공하는 단계; 및 상기 외부 표면의 제 1 부분 상에 형성된 상기 제 1 영역들의 상기 제 1 반도체 재료가 실질적으로 이완되도록, 상기 주표면에 대한 내부 표면과 상기 제 1 이격된 영역들을 수신하도록 적응된 상기 내부 표면으로부터의 외부 표면 거리를 가지고 상기 제 1 격자 상수와 실질적으로 매칭하는 격자 상수를 상기 외부 표면에 가지는 등급화된 반도체층을 상기 주 표면상에 제공하는 단계를 더 포함한다. 또 다른 실시예에서, 상기 외부 표면에서의 상기 격자 상수는 상기 제 2 격자 상수와 상이하여, 상기 외부 표면의 제 2 부분 상에 형성된 상기 제 2 영역들의 상기 제 2 재료가 응력변형된다. 다른 실시예에서, 상기 제 1 반도체 재료는 SiGe를 포함하고, 상기 제 2 반도체 재료는 5% Ge보다 작은 Si를 포함한다. 또 다른 실시예에서, 상기 제 1 반도체 재료는 약 60:40 내지 95:05의 범위로 Si:Ge 비율들 포함한다. 다른 실시예에서, 상기 제 1 반도체 재료는 약 70:30 내지 90:10의 범위로 Si:Ge 비율들 포함한다. 또 다른 실시예에서, 상기 제 1 반도체 재료는 약 80:20 내지 85:15의 범위로 Si:Ge 비율들 포함한다.
제 2 실시예에서, 반도체 디바이스를 형성하는 방법이 제공되며, 상기 방법은: 외부 표면을 갖는 기판을 제공하는 단계; 상기 외부 표면상에 제 1 도전형 및 제 1 이동도의 제 1 이격된 반도체 영역들을 형성하는 단계; 상기 외부 표면상에 제 2 반대 도전형 및 더 높은 제 2 이동도의 제 2 반도체 영역들을 형성하는 단계로서, 상기 제 2 반도체 영역들은 초접합 구조를 형성하기 위하여 상기 제 1 이격된 반도체 영역들과 인터리브되는, 상기 제 2 반도체 영역들 형성 단계; 상기 초접합 구조 위에 제 3 이동도를 갖는 제 3 반도체의 제 1 도전형 본체 영역을 형성하는 단계로서, 상기 제 1 도전형 본체 영역은 상기 초접합 구조와 통신하고 외부 표면을 갖는 상기 제 1 도전형 본체 영역 형성 단계; 상기 초접합 구조와 통신하기 위하여 상기 외부 표면으로부터 상기 본체 영역을 통해 연장하는 트렌치를 제공하는 단계; 및 적어도 상기 트렌치의 측벽들 상에 상기 제 3 이동도보다 높은 제 4 이동도의 제 4 반도체 영역을 형성하는 단계를 포함한다. 다른 실시예에서, 상기 방법은 상기 제 4 반도체 영역과 접촉하여 게이트 전극을 형성하는 단계를 더 포함한다. 또 다른 실시예에서, 상기 게이트 전극에 의해 상기 제 4 반도체 재료로부터 분리된 상기 트렌치 내에 게이트를 형성하는 단계를 더 포함한다. 또 다른 실시예 에서, 상기 본체 영역을 형성한 후 언제라도, 상기 제 4 반도체 영역과 접촉하고, 상기 제 4 반도체 영역의 일부에 의해 상기 초접합 구조로부터 분리된 하나 이상의 영역들을 상기 본체 영역 내에 제공하는 단계를 더 포함한다.
제 3 실시예에서, 반도체 디바이스에 있어서: 반대 도전형 및 제 1 및 제 2 이동도들의 제 1 및 제 2 반도체 재료들의 인터리브된 영역들을 갖는 초접합 구조로서, 상기 제 1 및 제 2 반도체 재료들은 실질적으로 평행한 PN 접합들에 의해 분리되고, 상기 PN 접합들에 실질적으로 수직한 기판 영역에 의해 제 1 단부에서 종료되고, 상기 초접합 구조는 상기 제 1 단부로부터 이격된 제 2 단부를 가지며, 상기 제 2 이동도는 동일한 캐리어 형태에 대한 상기 제 1 이동도보다 높은, 상기 초접합 구조; 상기 제 2 단부에 결합되고 상기 제 2 단부에 대향되는 외부 표면을 갖는 제 3 이동도의 제 3 반도체 재료의 본체 영역들; 상기 외부 표면에서 적어도 상기 제 2 단부로 연장하는 측벽들을 가진 트렌치; 및 적어도 상기 측벽들 상에 동일한 형태의 캐리어에 대한 상기 제 3 이동도보다 높은 제 4 이동도의 제 4 재료로서, 상기 초접합 구조와 통신하는 상기 제 4 재료를 포함하는, 상기 반도체 디바이스가 제공된다. 다른 실시예에서, 상기 제 1 반도체 재료는 이완된 반도체 재료이고, 상기 제 2 반도체 재료는 응력변형된 반도체 재료이다. 또 다른 실시예에서, 상기 제 3 반도체 재료는 이완된 반도체 재료이고, 상기 제 4 반도체 재료는 응력변형된 반도체 재료이다. 또 다른 실시예에서, 상기 제 1 및 제 3 반도체 재료들은 SiGe를 포함하고, 상기 제 2 및 제 4 반도체 재료들은 5% Ge보다 작은 실질적인 실리콘을 포함한다. 또 다른 실시예에서, 상기 제 1 및 제 3 반도체 재료들은 X 프렉션 Si에 대한 Y 프렉션 Ge의 비율로 Si:Ge 비율들 포함하고, 여기서 X:Y 비율들은 60:40 내지 95:05의 범위에 있다. 또 다른 실시예에서, Si:Ge 비율들은 70:30 내지 90:10의 범위에 있다. 다른 실시예에서, 상기 기판은 제 1 실질적인 실리콘 영역을 포함하고, 가변 구성의 Si:Ge 전이층이 상기 제 1 실질적인 실리콘 영역과 상기 초접합 구조 사이에 위치된다. 또 다른 실시예에서, 상기 전이층은 상기 제 1 실질적인 실리콘 영역 옆에 실질적인 실리콘의 구성을 가지고, 상기 초접합 구조 옆에 상기 제 1 반도체 재료의 구성과 실질적으로 매칭하는 구성을 가진다. 또 다른 실시예에서, 상기 트렌치의 상기 측벽들 상의 적어도 상기 제 4 재료 상에 제 1 유전체 재료를 더 포함하고, 상기 트렌치의 최하부에 상기 제 1 유전체보다 단위 면적당 더 낮은 용량의 제 2 유전체 재료를 포함한다.
적어도 하나의 예시적 실시예가 상술된 상세한 설명에 제공되었지만, 특히, 디바이스 형태들 및 재료들과 단계들의 시퀀스의 선택에 대한 다수의 응력변형들이 존재한다는 것을 알 것이다. 상술한 발명은 특히 트렌치-MOS 디바이스들의 형성에 유용하지만, 본 기술분야의 통상의 기술자들이라면, 본 명세서의 설명에 기초하여, 다른 형태의 디바이스들이 또한 본 명세서에 기술된 원리들을 이용하여 제조될 수 있다는 점을 알 것이다. 예를 들면, 본 발명은 본 명세서에 기술된 것뿐만 아니라 다이오드, BJT, IGBT 및 사이리스터 디바이스들의 제조에도 유용하며 이에 제한되는 것은 아니다. 또한, Si 및 SiGe가 본 명세서에 기술된 인접한 이완된(낮은 이동도) 및 응력변형된(높은 이동도) 반도체 영역들을 생성하기 위해 조합하여 사용하는데 적절한 재료들의 예들로서 제공되지만, 이것은 단지 예일 뿐 이에 제한되는 것은 아니다. 다음은 다른 적당한 반도체 재료들의 비제한적인 리스트이며, 이들 재료들은 특히 초접합 및 트렌치 구성에서 유사한 낮은 이동도 영역들 및 높은 이동도 영역들을 달성하기 위해 조합되어 사용될 수 있다: GaN 및 Si, InGaN 및 GaN, InAsP 및 InP, SiC 및 AlN, SiC 및 BP, SiGe 및 GaAs, GaAs 및 Ge, Si 및 Si1-yCy, 등. 예시적 실시예 또는 예시적 실시예들이 예일 뿐, 임의의 방식으로 본 발명의 범위, 응용력 또는 구성을 제한하는 것으로 의도되어서는 안됨을 알아야 한다. 오히려, 상술한 상세한 설명은 예시적 실시예 또는 예시적 실시예들을 구현하기 위한 편리한 로드맵을 본 기술분야의 통상의 기술자에게 제공할 것이다. 첨부된 청구항들 및 법적 등가물들에 기재된 본 발명의 범위를 벗어나지 않고 요소들의 기능 및 구성에서 다양한 변경들이 이루어질 수 있음을 알아야 한다.

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  12. 반도체 디바이스에 있어서:
    반대 도전형 및 제 1 및 제 2 이동도들의 제 1 및 제 2 반도체 재료들의 인터리브된 영역들을 갖는 초접합 구조로서, 상기 제 1 및 제 2 반도체 재료들은 평행한 PN 접합들에 의해 분리되고, 상기 PN 접합들에 수직한 기판 영역에 의해 제 1 단부에서 종료되고, 상기 초접합 구조는 상기 제 1 단부로부터 이격된 제 2 단부를 가지며, 상기 제 2 이동도는 동일한 캐리어 형태에 대한 상기 제 1 이동도보다 높은, 상기 초접합 구조;
    상기 제 2 단부에 결합되고 상기 제 2 단부에 대향되는 외부 표면을 갖는 제 3 이동도의 제 3 반도체 재료의 본체 영역들;
    외부 표면과 본체 영역들 사이에 있는 도핑된 영역(83);
    상기 도핑된 영역과 접촉하고 상기 외부 표면에서 적어도 상기 제 2 단부로 연장하는 측벽들을 가진 트렌치; 및
    적어도 상기 측벽들 상에 동일한 형태의 캐리어에 대한 상기 제 3 이동도보다 높은 제 4 이동도의 제 4 재료로서, 상기 초접합 구조와 통신하는 상기 제 4 재료를 포함하는, 반도체 디바이스.
  13. 제 12 항에 있어서,
    상기 제 1 반도체 재료는 이완된 반도체 재료이고, 상기 제 2 반도체 재료는 응력변형된 반도체 재료인, 반도체 디바이스.
  14. 제 13 항에 있어서,
    상기 제 3 반도체 재료는 이완된 반도체 재료이고, 상기 제 4 반도체 재료는 응력변형된 반도체 재료인, 반도체 디바이스.
  15. 제 14 항에 있어서,
    상기 제 1 및 제 3 반도체 재료들은 SiGe를 포함하고, 상기 제 2 및 제 4 반도체 재료들은 5%보다 적은 Ge을 함유한 실리콘인, 반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 3 반도체 재료들은 Y 프렉션 Ge에 대한 X 프렉션 Si의 비율로 Si:Ge를 포함하고, 여기서 X:Y 비율들은 60:40 내지 95:05의 범위에 있는, 반도체 디바이스.
  17. 제 16 항에 있어서,
    Si:Ge 비율들은 70:30 내지 90:10의 범위에 있는, 반도체 디바이스.
  18. 제 12 항에 있어서,
    상기 기판은 제 1 실리콘 영역을 포함하고, 가변 구성의 Si:Ge 전이층이 상기 제 1 실리콘 영역과 상기 초접합 구조 사이에 위치되는, 반도체 디바이스.
  19. 제 18 항에 있어서,
    상기 전이층은 상기 제 1 실리콘 영역 옆에 실리콘의 구성을 갖고, 상기 초접합 구조 옆에 상기 제 1 반도체 재료의 구성과 매칭하는 구성을 갖는, 반도체 디바이스.
  20. 제 12 항에 있어서,
    상기 트렌치의 상기 측벽들 상의 적어도 상기 제 4 재료 상에 제 1 유전체 재료를 더 포함하고, 상기 트렌치의 최하부에 상기 제 1 유전체보다 단위 면적당 더 낮은 용량의 제 2 유전체 재료를 포함하는, 반도체 디바이스.
  21. 초접합 구조(superjunction structure)를 구현하는 트렌치형 반도체 디바이스에 있어서:
    제 1 도전형 및 제 1 격자 상수를 갖는 제 1 반도체 재료의 제 1 이격된 영역들;
    상기 제 1 이격된 영역들이 인터리브되고, 제 2 상이한 도전형 및 제 2 상이한 격자 상수를 갖는 제 2 반도체 재료의 제 2 이격된 영역들로서, 상기 제 2 영역들 내의 상기 제 2 반도체 재료는 상기 제 1 영역들내의 상기 제 1 반도체 재료에 대해 응력변형되고, 그 사이에 하나 이상의 PN 접합들이 존재하는, 상기 제 2 이격된 영역들;
    상기 제 1 및 제 2의 인터리브된 이격된 영역들과 접촉하고, 외부 표면을 갖는 이완된 반도체 재료의 추가 영역;
    상기 외부 표면으로부터 상기 제 1 및 제 2 인터리브된 이격된 영역들로 연장하는 상기 추가 영역 내의 트렌치;
    상기 트렌치의 적어도 측벽들 상에 응력변형된 반도체 재료;
    상기 응력변형된 반도체 재료 위에 게이트 유전체;
    상기 게이트 유전체와 접촉함으로써 상기 응력변형된 반도체 재료로부터 이격되는 게이트; 및
    상기 응력변형된 반도체 재료와 통신하는 하나 이상의 소스 영역들로서, 상기 응력변형된 반도체 재료의 일부에 의해 상기 제 1 및 제 2 인터리브된 이격된 영역들로부터 분리되고, 상기 추가 영역(82)은 본체 영역(84) 및 상기 인터리브된 이격된 영역들과 본체 영역 사이의 도핑된 영역(83)을 포함하고, 상기 도핑된 층은 상기 트렌치의 상기 측벽들과 접촉하는, 상기 소스 영역들을 포함하는 트렌치형 반도체 디바이스.
  22. 제 21 항에 있어서,
    주표면을 갖는 미리 결정된 격자 상수의 기판; 및
    상기 주표면 상의 등급화된 반도체 층으로서, 상기 주표면에 대한 내부 표면 및 상기 제 1 이격된 영역들을 수신하도록 적응된 내부 표면으로부터 떨어진 외부 표면을 가지고, 상기 제 1 격자 상수와 매칭하는 격자 상수를 상기 외부 표면에서 가져, 상기 외부 표면의 제 1 부분 상에 형성된 상기 제 1 영역들의 상기 제 1 반도체 재료가 이완되는, 트렌치형 반도체 디바이스.
  23. 제 22 항에 있어서,
    상기 외부 표면에서의 상기 격자 상수는 상기 제 2 격자 상수와 상이하여, 상기 외부 표면의 상기 제 2 부분 상에 형성된 상기 제 2 영역들의 상기 제 2 재료는 응력변형되는, 트렌치형 반도체 디바이스.
  24. 제 21 항에 있어서,
    상기 제 1 반도체 재료는 SiGe를 포함하고, 상가 제 2 반도체 재료는 5% 보다 적은 Ge과 함께 Si를 포함하는, 트렌치형 반도체 디바이스.
  25. 제 24 항에 있어서,
    상기 제 1 반도체 재료는 60:40 내지 95:05의 범위로 Si:Ge 비율들을 포함하는, 트렌치형 반도체 디바이스.
  26. 제 25 항에 있어서,
    상기 제 1 반도체 재료는 70:30 내지 90:10의 범위로 Si:Ge 비율들을 포함하는, 트렌치형 반도체 디바이스.
  27. 제 26 항에 있어서,
    상기 제 1 반도체 재료는 80:20 내지 85:15의 범위로 Si:Ge 비율들을 포함하는, 트렌치형 반도체 디바이스.
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