KR101384573B1 - 패턴 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents
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Abstract
본 발명은 패턴 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로서, 제1 판 상에 균일한 막두께의 도전성 박막을 형성할 수 있는 패턴 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것을 과제로 한다.
본 발명은, 제1 판(10) 상에, 지방산 또는 지방족 아민에 의해 표면 개질(surface modification)된 도전성 입자와 용매를 포함하는 액 조성물을 도포함으로써, 도전성 막 D를 형성하는 제1 단계와, 표면 측에 요철(凹凸) 패턴을 가지는 제2 판(20)을 제1 판(10)의 도전성 막 D의 형성면 측으로 가압하고, 제2 판(20)의 볼록부(20a)의 정면으로 도전성 막의 불필요한 패턴(제1 패턴)을 전사하여 제거함으로써, 제1 판(10) 상에 도전성 패턴 D'(제2 패턴)를 형성하는 제2 단계와, 제1 판(10)의 도전성 패턴 D'의 형성면 측을 피전사 기판의 표면으로 가압함으로써, 피전사 기판의 표면에 도전성 패턴 D'를 전사하는 제3 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법 및 반도체 장치의 제조 방법 및 반도체 장치이다.
Description
본 발명은, 패턴 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로서, 특히, 도전성 패턴의 형성 방법 및 이것을 사용한 박막 트랜지스터의 제조 방법 및 박막 트랜지스터에 관한 것이다.
반도체 장치나 액정 표시 디스플레이 등의 화상 표시 장치의 분야에서, 회로 형성을 위해 다양한 종류의 도전성 재료가 사용되고 있다. 최근, 이들 용도에서는 고밀도화 및 고정밀화가 진행되고, 도전성 재료를 포함하여 배선 형성 방법에도 높은 해상도성이나 신뢰성이 요구되고 있다.
종래, 전기·전자 부품에 장착되는 전극 기판의 분야에서, 높은 해상도성을 필요로 하는 경우에는, 주로, 포토리소그래피(photolithography)법에 의해, 소정 기판 상에 회로 패턴을 형성하는 것이 많이 채용되고 있다.
포토리소그래피법을 이용한 회로 패턴의 형성은, 기판 상에 스퍼터링(sputtering)법 등으로 도전성 막을 형성하고, 도전성 막 상에 레지스트 재료(감 광성 수지)를 성막하고, 노광·현상을 행하여 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크에 사용한 에칭에 의해, 레지스트 패턴으로부터 노출된 불필요한 부분의 도전성 막을 제거한다. 그 후, 레지스트 패턴을 제거함으로써, 원하는 회로 패턴을 형성한다. 상기 포토리소그래피법에 의하면, 매우 미세한 회로 패턴을 고해상도로 형성할 수 있다.
그러나, 단계 수가 매우 많으며 번잡할 뿐 아니라, 노광, 현상, 건조 등을 수행하는 일련의 포토리소그래피 단계는, 설비의 정밀도나 환경 관리가 매우 고도하여야 하므로, 규모가 커지게 된다.
또한, 스퍼터링법에 의해 도전성 막을 형성하는 경우에는, 성막 조건으로서 고온 처리가 필요하므로, 기판에 대한 열 부담이 매우 커지고, 당연히 기판의 열 팽창이나 열에 의한 열화(劣化)가 발생하게 된다. 그러므로, 포토리소그래피법에 의해 기판 상에 회로 패턴을 형성하는 경우에는, 기판의 선택이 매우 제약되는 상황이 되고 있다. 또한, 상기 에칭 단계에서 습식 에칭(wet etching)을 행하는 경우에는, 에칭액에 기판이 침지(浸漬)되므로, 기판이나 금속 막의 베이스층 등, 앞의 단계에 의해 제작된 개소의 손상과 결부된다.
그래서, 포토리소그래피법을 이용하지 않고 미세한 패턴을 형성하는 방법으로서, 표면이 실리콘 고무에 의해 피복된 블랭킷(blanket)으로 불리우는 제1 판의 표면에 잉크(수지)를 전체 면에 도포하여 박막을 형성한 후, 표면 측에 요철(凹凸) 패턴을 가지는 제2 판을 제1 판의 박막 형성면 측으로 가압함으로써, 제2 판의 볼록부의 정면으로 상기 박막의 불필요한 패턴을 전사(轉寫)하여 제거하고, 제1 판의 표면에 잔존한 박막 패턴(수지 패턴)을 피전사 기판 상에 전사하는 인쇄법이 개시되어 있다(예를 들면, 특허 문헌 1 참조).
또한, 금속 입자와 수성 용매와 수용성 수지를 포함하는 도전성 잉크 조성물을 사용하여, 상기 특허 문헌 1에 기재된 인쇄법에 의해, 도전성 패턴을 형성하는 방법이 개시되어 있다(예를 들면, 특허 문헌 2 참조).
여기서, 상기 인쇄법을 반도체 장치의 회로 패턴의 형성에 적용하는 경우에는, 전자 기기의 박형화에 수반하여, 회로 패턴의 두께는 얇은 것이 바람직하므로, 500nm 이하의 막 두께의 상기 회로 패턴을 형성할 필요가 있다. 그러므로, 상기 제1 판 상에 도포 성막되는 도전성 막 자체를 박막화하는 것이 요구되고 있다.
[특허 문헌 1] 일본국 특개평 11-58921호 공보
[특허 문헌 2] 일본국 특개 2006-278845호 공보
그러나, 특허 문헌 1에 기재된 인쇄법을 회로 패턴의 형성에 적용하는 경우에는, 수지 내에 금속 입자를 분산시키므로, 액 점도가 상승하고, 오프셋 인쇄법에 적절한 점도(50cps∼500cps)로 조정하기 곤란하게 된다. 따라서, 도전성 막을 얇게 형성하기 곤란하다. 또한, 제1 판의 표면을 구성하는 실리콘 고무는, 일반적으로 발액성(撥液性)을 나타내므로, 제1 판 상의 전체면에 수지를 균일하게 도포하기 곤란하고, 또한, 수지의 건조성이 나쁘면, 피전사 기판으로의 전사성이 악화되는 문제가 있다.
또한, 특허 문헌 2에 기재된 인쇄법에서는, 전술한 바와 같이, 발액성을 나타내는 실리콘 고무로 이루어지는 제1 판 상에, 수성 용매를 포함하는 도전성 잉크 조성물을 도포해도 발액되므로, 균일한 막 두께의 도전성 막을 형성하기가 곤란하다. 그러므로, 미세하며 정밀한 도전성 패턴을 안정적으로 형성하기 곤란한 문제가 있다.
전술한 바와 같은 과제를 해결하기 위하여, 본 발명은, 제1 판 상에 균일한 막 두께의 도전성 박막을 형성하는 것이 가능한 패턴 형성 방법 및 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위하여, 본 발명의 패턴 형성 방법은, 다음과 같은 단계를 차례로 행하는 것이다. 먼저, 제1 단계에서는, 제1 판 상에, 지방산 또는 지방족 아민에 의해 표면 개질(surface modification)된 도전성 입자와 유기용제를 포함하는 액 조성물을 도포함으로써, 도전성 막을 형성하는 단계를 행한다. 다음에, 제2 단계에서는, 표면 측에 요철(凹凸) 패턴을 가지는 제2 판을 상기 제1 판의 도전성 막의 형성면 측으로 가압하고, 제2 판의 볼록부(凸部)의 정면으로, 도전성 막의 제1 패턴을 전사하여 제거함으로써, 제1 판 상에 제1 패턴을 반전시킨 제2 패턴을 형성하는 단계를 행한다. 제3 단계에서는, 제1 판의 제2 패턴의 형성면 측을 피전사 기판의 표면으로 가압함으로써, 피전사 기판의 표면에 제2 패턴을 전사하는 단계를 행하는 것을 특징으로 하고 있다.
이와 같은 패턴 형성 방법에 의하면, 지방산 또는 지방족 아민에 의해 표면 개질된 도전성 입자와 유기용제를 포함하는 액 조성물을 사용함으로써, 표면 개질된 도전성 입자의 유기용제로의 분산성이 높아진다. 이와 같은 액 조성물을 사용한 패턴 형성 방법에 의하면, 상기 도전성 입자의 분산 안정성을 확보하기 위한 바인더를 첨가하지 않아도 되고, 액 조성물의 저점도화가 도모된다. 이에 따라, 제1 판 상에 균일한 막 두께의 도전성 박막이 형성된다. 따라서, 피전사 기판의 표면에 미세하며 정밀하고 막 두께가 얇은 도전성 패턴을 안정적으로 형성하는 것이 가능해진다.
또한, 본 발명에서의 반도체 장치의 제조 방법 및 이 제조 방법에 의해 얻어지는 반도체 장치는, 전술한 패턴 형성 방법을 반도체 장치의 소스·드레인 전극 또는 게이트 전극의 형성 방법에 적용한 것을 특징으로 하고 있다. 이와 같은 반도체 장치의 제조 방법 및 반도체 장치에 의하면, 제1 판 상에 균일한 막 두께의 도전성 박막이 형성됨으로써, 미세하며 정밀하고 막 두께가 얇은 소스·드레인 전극 또는 게이트 전극을 안정적으로 형성하는 것이 가능해진다.
이상, 설명한 바와 같이, 본 발명의 패턴 형성 방법, 이것을 사용한 반도체 장치의 제조 방법 및 반도체 장치에 의하면, 피전사 기판의 표면에 미세하며 정밀하고 막 두께가 얇은 도전성 패턴을 안정적으로 형성할 수 있으므로, 인쇄법에 의해, 반도체 장치의 미세한 전극 패턴을 형성할 수 있고, 반도체 장치의 제조 단계를 간략화할 수 있다.
이하, 본 발명의 실시형태를 도면을 참조하여 상세하게 설명한다.
본 발명의 패턴 형성법과 관계된 실시형태의 일례를, 보텀 게이트·보텀 컨택트형의 박막 트랜지스터로 이루어지는 반도체 장치의 제조 방법을 예를 들어, 도 1의 제조 단계 단면도에 의해 설명한다. 본 실시형태에서는, 상기 박막 트랜지스터의 소스·드레인 전극의 형성에 본 발명의 패턴 형성 방법을 적용한다.
도 1의 (a)에 나타낸 바와 같이, 블랭킷이 되는 제1 판(10)은, 유리 기판(11)과 유리 기판(11) 상에 설치된, 예를 들면, 폴리디메틸실란(PDMS)층(12)을 구비한 평판으로 구성되어 있다. 이 제1 판(10)은, 예를 들면, 스핀 코팅법에 의해, 유리 기판(11) 상에 PDMS를 도포한 후, 가열 처리에 의해 PDMS를 경화함으로써 제작되고 PDMS층(12)은 표면 측이 평탄하게 설치되어 있다.
그리고, 본 발명의 특징적인 구성으로서, 도 1의 (b)에 나타낸 바와 같이, 예를 들면, 캡 코팅법에 의해, 제1 판(10) 상에, 지방산 또는 지방족 아민에 의해 표면 개질된 도전성 입자와 유기용제를 포함하는 액 조성물을 도포함으로써, 도전성 막 D를 형성한다. 여기서, 지방산 또는 지방족 아민에 의해 표면 개질된 도전성 입자를 포함하는 액 조성물은, 유기용제로의 분산성이 매우 높고, 실온에서 방치해도 1주 ∼ 수주의 기간 내에는 도전성 입자의 침강(沈降)은 확인되지 않는다. 이에 따라, 양산 시의 재료 보관의 관점에서도 충분한 보존 안정성을 확보할 수 있다. 또한, 유기용제로의 분산성이 높으므로, 종래부터 이용되던, 분산 안정성을 확보하기 위한 수지 성분으로 이루어지는 바인더를 첨가하지 않아도 되므로, 액 조성물의 저점도화를 도모할 수 있다.
여기서, 배경 기술에서 설명한 바와 같이, 박막 트랜지스터 등의 반도체 장치의 회로 패턴(배선 패턴)을 형성하는 경우에는, 회로 패턴의 막 두께가 500nm 이하인 것이 요구되지만, 이를 위해서는, 제1 판(10) 상에, 도전성 막 D를 건조 막 두께 500nm 이하가 되도록 형성할 필요가 있다. 이 막 두께는 웨트(wet) 상태에서는 상기 도전성 입자의 농도로 규정되고, 예를 들면, 상기 도전성 입자의 농도가 10wt%의 경우에는 5㎛ 이하의 균일한 막 두께로 형성한다. 이 경우, 상기 액 조성물의 점도는 30mPas 이하인 것이 바람직하고, 점도의 하한값은 0.8mPas 정도가 된다. 그리고, 이 하한값은 사용하는 용매의 점도값에 의해 규정된다.
여기서, 상기 도전성 입자로서는, 금, 은, 동, 백금, 팔라듐, 니켈, 및 이들의 혼합물을 예시할 수 있다. 특히, 도전성 입자로서, 은나노 입자를 사용함으로써, 다른 금속 입자를 사용한 경우보다 소성 온도를 낮출 수 있으므로, 바람직하 다. 상기 도전성 입자로서는, 이른바, 건식법 또는 습식법 중 어느 쪽으로 작성한 것을 사용해도 된다. 또한, 입자 직경으로서는, 50nm 이하, 바람직하게는 1∼ 20nm 정도의 것을 사용할 수 있다.
또한, 상기 도전성 입자를 표면 개질하는 지방산 또는 지방족 아민으로서는, 탄소수 11∼21까지의 화합물이 분산 안정성이 높고, 250℃ 이하에서의 소결에 의해 도전성을 나타내며, 또 재료 입수가 용이한 등의 이유에 의해, 포화 지방족 및 불포화 지방족을 불문하고 바람직하게 사용된다. 지방산으로서는, 예를 들면, 라우린산, 미리스틴산, 팔미틴산, 올레인산, 스테아린산을 사용할 수 있고, 지방족 아민으로서는, 예를 들면, 탄소수가 전술한 범위(탄소수 11∼21)의 1급 아민, 2급 아민, 3급 아민, 디아민 또는 아미드 화합물 등의 아민 유도체를 사용할 수 있다. 상기 지방족 아민의 구체예로서는, 올레일아민이나 스테아린산 아미드를 들 수 있다.
또한, 이 도전성 입자를 지방산 또는 지방족 아민에 의해 표면 개질하는 방법으로서는, 일반적으로 예시되어 있는 방법을 적절하게 사용할 수 있다. 은 입자를 사용한 구체예를 여기에 기재하면, 테트라히드록시퓨란(THF) 등의 유기용제 중에 은나노 입자를 혼합하고, 히드라진 화합물 등의 환원제를 첨가하고, 이어서, 원하는 지방산 및 지방족 아민을 적당량 첨가하고, 가열 처리함으로써 은입자 표면에 지방산 및 지방족 아민을 부착시킨다.
또한, 상기 표면 개질된 도전성 입자는, 액 조성물 내에 0.1wt%∼80wt%, 바람직하게는 5wt%∼20wt%의 비율로 함유된다.
그리고, 전술한 중에서도 올레인산에 의해 표면 개질된 은나노 입자를 포함하는 액 조성물을 사용함으로써, 제1 판(10) 상에 도전성 막 D를 500nm 이하의 균일한 막 두께로 형성할 수 있고, 또한, 후속 단계에서 행하는, 제2 판으로의 도전성 막 D의 불필요한 전사를 양호한 정밀도로 확실하게 행할 수 있으므로, 바람직하다.
또한, 상기 표면 개질된 도전성 입자를 분산시키는 유기용제는, 1개 종류를 사용해도 되고, 2개 종류 이상의 용제를 필요에 따라 혼합하여 사용해도 된다. 유기용제 중에서도, 특히, 비극성 용제는, 액 조성물 중의 도전성 입자의 분산 안정성을 유지할 수 있으므로, 바람직하게 사용된다. 구체예를 열거하면, 펜탄, 헥산, 헵탄, 옥탄, 데칸, 도데칸, 이소펜탄, 이소헥산, 이소옥탄, 시클로 헥산, 메틸 시클로 헥산, 시클로 펜탄 등의 탄화수소계 용제를 들 수 있다. 또 톨루엔, 크실렌, 메시틸렌 등의 방향족계 용제도 바람직하게 사용할 수 있다. 또한, 유기용제를 1개 종류로 사용하는 경우에는, 50℃ 이상 150℃ 이하의 끓는점을 가지는 유기용제를 사용하는 것이 바람직하다. 이와 같은 유기용제로서는, 80.7℃의 끓는점을 가지는 시클로 헥산과, 98℃의 끓는점을 가지는 헵탄과, 110.6℃의 끓는점을 가지는 톨루엔을 사용할 수 있다.
비극성 용제 외에 사용되는 유기 용제로서는, 에스테르계 용제, 알코올계 용제, 케톤계 용제 등을 인쇄성에 따라 사용할 수 있다. 예를 들면, 에스테르계 용제로서 초산메틸, 초산에틸 및 프로피온산 에틸 등을 들 수 있다. 알코올계 용제로서 에탄올, 프로판올 및 이소프로판올 등을 들 수 있다. 케톤계 용제로서 아세 톤, 메틸 에틸 케톤 및 메틸 이소부틸 케톤 등을 열거할 수 있다. 이들 용제는 인쇄성에 적합하게 기능한다.
전술한 바와 같은 액 조성물의 제1 판(10) 상으로의 도포법으로서는, 상기 캡 코팅법 이외에, 롤 코팅법, 스프레이 코팅법, 딥 코팅법, 커튼 플로우 코팅법, 와이어 바 코팅법, 그라비아 코팅법, 에어 나이프 코팅법, 닥터 블레이드 코팅법, 스크린 코팅법, 다이 코팅법 등을 들 수 있다. 도포법에 대하여는, 롤형, 평판형 등의 제1 판(10)의 형상에 맞추어서 선택하는 것이 바람직하다. 전술한 중에서도, 특히 캡 코팅법은 도포 특성이 우수하므로, 바람직하다.
이어서, 도 1의 (c)에 나타낸 바와 같이, 표면 측에 요철 패턴을 가지는, 예를 들면, 유리판으로 이루어지는 제2 판(20)을 상기 제1 판(10)의 도전성 막 D의 형성면 측으로 가압한다. 상기 요철 패턴은, 볼록 패턴이 후술하는 도전성 패턴의 반전(反轉) 패턴이 되도록 형성된다. 이 제2 판(20)의 요철 패턴을 통상적인 포토리소그래피 기술을 사용한 에칭에 의해 형성함으로써, 미세하며 정밀한 요철 패턴을 형성할 수 있다.
여기서, 제1 판(10)의 표면보다 제2 판(20)의 볼록부(20a)의 정면 쪽이 도전성 막 D와의 밀착성이 높아지도록, 제2 판(20)의 표면은 제1 판(10)의 표면보다 표면 장력이 낮은 재질로 구성된다. 이에 따라, 도 1의 (d)에 나타낸 바와 같이, 제2 판(20)을 제1 판(10)의 도전성 막 D의 형성면 측으로 가압함으로써, 볼록부(20a)의 정면으로 도전성 막 D(도 1의 (c) 참조)의 불필요한 패턴(제1 패턴)이 전사되고, 제1 판(10) 상에 도전성 패턴 D'(제2 패턴)가 형성된다. 이 도전성 패턴 D'는 볼록부(20a)의 정면으로 전사되는 패턴을 반전시킨 형상이 된다. 그리고, 볼록부(20a)의 정면으로 전사된 도전성 막 D의 패턴은 회수하여 재이용되도록 한다.
이어서, 도 2의 (e)에 나타낸 바와 같이, 제1 판(10)의 도전성 패턴 D'의 형성면 측을 피전사 기판(30)의 피전사면으로 가압한다. 여기서, 피전사 기판(30)은, 실리콘 기판으로 이루어지는 기판(31) 상에 폴리비닐 페놀(PVP)로 이루어지는 절연막(32)이 설치된 구성으로 되어 있다. 그러므로, 절연막(32)의 표면(32a)이 피전사면이 된다. 여기서는, 실리콘 기판으로 이루어지는 기판(31)에 불순물 이온이 하이 도핑됨으로써, 기판(31)이 게이트 전극을 겸하고 있고, 그 상층에 설치된 절연막(32)은 게이트 절연막으로서 구성되는 것으로 한다.
여기서, 제2 판(20)의 볼록부(20a)의 정면보다, 피전사면이 되는 절연막(32)의 표면(32a)이 도전성 패턴 D'와의 밀착성이 높아지도록, 절연막(32)은 제2 판(20)보다 표면 장력이 낮은 재질로 구성된다. 이에 따라, 제1 판(10)의 도전성 패턴 D'의 형성면 측을 피전사 기판(30)의 피전사면으로 가압함으로써, 도 2의 (f)에 나타낸 바와 같이, 도전성 패턴 D'가 절연막(32)의 표면(32a)에 전사된다. 이 도전성 패턴 D'는 소스·드레인 전극(33)이 된다.
이에 따라, 인쇄법에 의해 소스·드레인 전극(33)이 형성되므로, 포토리소그래피법에 의해 절연막(32) 상에 형성된 도전성 막을 패터닝하여 소스·드레인 전극(33)을 형성하는 경우와 비교하여, 에칭이나 레지스트 패턴의 잔존에 의한 절연막(32)의 표면이 거칠어지는 것이 방지된다. 따라서, 절연막(32)과 반도체층(34)과의 계면 특성이 향상되고, 트랜지스터 특성을 향상시킬 수 있다.
그 후, 예를 들면, 오븐에 의해, 가열하고, 상기 도전성 패턴 D'를 소결한다. 여기서, 소결 후의 도전성 패턴 D'의 막 두께는 500nm 이하가 된다. 이 도전성 패턴 D'는, 수지 조성물 등의 바인더가 함유된 액 조성물을 사용하여 형성된 경우와 비교하여, 컨택트 저항이 낮아지는 것이 확인되어 있다. 또한, 소결 후의 도전성 패턴 D'에는 은나노 입자에 결합하고 있던 올레인산이 잔존하지만, 이 올레인산의 잔존에 의해서도 컨택트 저항이 낮아지는 것이 확인되어 있다.
이 후의 단계는, 통상적인 박막 트랜지스터의 제조 단계와 마찬가지로 행한다. 즉, 도 2의 (g)에 나타낸 바와 같이, 예를 들면, 스핀 코팅법에 의해, 도전성 패턴 D'로 이루어지는 소스·드레인 전극(33)을 덮은 상태로, 절연막(32) 상에, 예를 들면, 트리이소프로필실릴 에틸펜타센으로 이루어지는 반도체층(34)을 형성한다.
이상과 같이 하여, 기판(게이트 전극)(31) 상에, 절연막(게이트 절연막)(32), 소스·드레인 전극(33) 및 반도체층(34)이 이 순서로 적층된 보텀 게이트·보텀 트랜지스터형의 박막 트랜지스터가 제조된다.
이와 같은 패턴 형성 방법, 이것을 사용한 반도체 장치의 제조 방법 및 반도체 장치에 의하면, 지방산 또는 지방족 아민에 의해 표면 개질된 도전성 입자와 유기용제를 포함하는 액 조성물을 사용함으로써, 제1 판(10) 상에 균일한 얇은 막 두께의 도전성 막 D가 형성된다. 따라서, 피전사 기판의 표면에 미세하며 정밀하고 막 두께가 얇은 도전성 패턴 D'를 안정적으로 형성하는 것이 가능하게 된다. 따라서, 인쇄법에 의해, 반도체 장치의 미세한 소스·드레인 전극을 형성할 수 있고, 반도체 장치의 제조 단계를 간략화할 수 있다.
그리고, 전술한 실시형태에서는, 소스·드레인 전극을 형성하는 예에 대하여 설명하였으나, 예를 들면, 절연성의 기판 상에 게이트 전극을 형성하는 경우에도 적용할 수 있다. 이 경우에는, 피전사 기판(30)으로서, 도 3에 나타낸 바와 같이 예를 들면, 폴리에테르 술폰으로 이루어지는 플라스틱 기판(41)을 사용하고, 실시형태와 마찬가지의 방법에 의해, 플라스틱 기판(41) 상에 도전성 패턴 D'를 전사함으로써, 게이트 전극(42)을 형성한다. 그 후, 게이트 절연막(43), 소스·드레인 전극(44) 및 반도체층(45)을, 실시형태에서 도 2를 사용하여 설명한 게이트 절연막(32), 소스·드레인 전극(33) 및 반도체층(34)과 마찬가지로 형성한다.
또한, 전술한 보텀 게이트·보텀 컨택트형의 트랜지스터 구조로 한정되지 않고, 다른 트랜지스터 구조의 전극 패턴을 형성하는 경우에도 적용할 수 있다. 또한, 박막 트랜지스터뿐만 아니라, 프린트 배선판, RF-ID 태그 및 다양한 디스플레이 기판 등 다른 전자 소자의 전극 패턴의 형성에도 적용할 수 있다.
또한, 본 발명의 구체적인 실시예에 대하여, 다시 도 1∼도 2를 사용하여 설명한다.
＜실시예 1＞
상기 실시형태와 마찬가지로, 유리 기판(11) 상에, 스핀코터에 의해 PDMS(다우·코닝사제 상품명 실팟(silpot))를 도포하고, 가열 처리하여 PDMS를 경화시켜서, 제1 판(10)(블랭킷)을 제작하였다. 다음에, 올레인산에 의해 표면 처리가 행해진 은나노 입자(평균 입자 직경 10nm를 시클로 헥산을 사용하여 5wt%가 되도록 분산하고, 액 조성물을 조제했다. 이어서, 스핀코터에 의해, 제1 판(10) 상에, 상기 액 조성물을 도포함으로써, 도전성 막 D를 형성하였다.
한편, 유리 기판 상에 포토레지스트(화약 마크로켐사제 상품명 SU-8)를, 스핀코터를 사용하여 두께 5㎛로 도포하고, 노광 현상함으로써, 표면 측에 라인 앤드 스페이스(L/S)= 5㎛(종횡비(aspect ratio) 1:1)의 요철 패턴을 형성하고, 유리판으로 이루어지는 제2 판(20)을 제작하였다.
이어서, 제2 판(20)을 제1 판(10)의 도전성 막 D의 형성면 측으로 가압하고, 제2 판(20)의 볼록부(20a)에 도전성 막 D의 불필요한 패턴(제1 패턴)을 전사하여 제거함으로써, 제1 판(10) 상에 도전성 패턴 D'(제2 패턴)를 형성하였다.
또한, PVP 수지 용액(용매 PGMEA(프로필렌글리콜 모노메틸에테르 아세테이트), 농도 20wt%)에, 멜라민 포름알데히드 수지로 이루어지는 가교제(cross-linking agent)를 첨가한 용액을, 스핀코터를 사용하여 기판(31) 상에 도포함으로써, PVP으로 이루어지는 절연막(32)를 형성한 피전사 기판(30)을 준비하였다. 이어서, 제1 판(10)의 도전성 패턴 D'의 형성면 측을 피전사 기판(30)의 피전사면(32a)으로 가압함으로써, 절연막(32)의 표면에 도전성 패턴 D'를 전사하였다. 그 후, 도전성 패턴 D'를 180℃로 1시간 오븐에서 고착시키고, 은나노 입자가 소결하면 도전성을 가지는 배선 패턴이 형성된다.
이 결과, 도 4의 (a)의 영역 X의 확대 사진인 도 4의 (b)에 나타낸 바와 같이, L/S=5㎛의 도전성 패턴 D'가 문제없이 형성되는 것이 확인되었다.
(비교예 1)
한편, 전술한 실시예 1에 대한 비교예 1로서, 고분산성 은나노 입자가 수용성 유기용매 및 물 용매에 의해 분산된 액 조성물(스미토모 전기공업사제 AGIN－W)을 실시예 1과 마찬가지의 제1 판(10) 상에 도포하고, 제1 판(10) 상에 도전성 패턴 D'를 형성한 후, 피전사 기판(30)에 전사하였다. 이 결과, 도 5의 (a)에 나타낸 바와 같이, 절연막(32)의 표면에 전사한 도전성 패턴 D'는, 제1 판(10)의 표면에 형성한 도전성 막 D가 제1 판(10)으로의 접착성이 강하고, 피전사 기판(30)에 전사할 수 없었다.
(비교예 2)
또한, 전술한 실시예 1에 대한 비교예 2로서, 은나노 입자가 알코올계 용매(극성 용매)에 의해 분산된 액 조성물(스미토모 금속광산사제 DCG-310-CN10)을 실시예 1과 마찬가지의 제1 판(10) 상에 도포했다. 이 결과, 도 5의 (b)에 나타낸 바와 같이, 제1 판(10)의 표면에서 상기 액 조성물이 응집되고, 제1 판(10) 상에 도전성 막 D를 형성할 수 없었다.
(비교예 3)
또한, 전술한 실시예 1에 대한 비교예 3으로서, 표면에 폴리머계의 재료를 코팅한 은 베이스의 입자가 글리콜계 용매(극성 용매)에 의해 분산된 액 조성물(CABOT사제 AG-IJ-G-100-S1)을 사용하고, 실시예 1과 마찬가지의 방법에 의해, 전극 패턴을 형성하였다. 이 결과, 도 5의 (c)에 나타낸 바와 같이, 절연막(32)의 표면에 전사한 도전성 패턴 D'는 패턴이 손상되고, 전극 패턴을 얻을 수 없었다.
도 1은 본 발명의 반도체 장치의 제조 방법에 관한 실시형태를 설명하기 위한 제조 단계 단면도(제1)이다.
도 2는 본 발명의 반도체 장치의 제조 방법에 관한 실시형태를 설명하기 위한 제조 단계 단면도(제2)이다.
도 3은 본 발명의 반도체 장치의 제조 방법에 관한 실시형태를 설명하기 위한 제조 단계 단면도(제3)이다.
도 4는 실시예 1의 광학 현미경 사진이다.
도 5는 비교예 1 내지 비교예 3의 광학 현미경 사진이다.
[부호의 설명]
10: 제1 판 20: 제2 판
20a: 볼록부 30: 피전사 기판
31: 기판 32: 절연막(게이트 절연막)
33: 소스·드레인 전극 34: 반도체층
D: 도전성 막 D': 도전성 패턴
Claims (6)
- 제1 판 상에, 지방산 또는 지방족 아민에 의해 표면 개질(surface modification)된 도전성 입자와 유기용제를 포함하는 액 조성물을 도포함으로써, 도전성 막을 형성하는 제1 단계와,표면 측에 요철(凹凸) 패턴을 가지는 제2 판을 상기 제1 판의 상기 도전성 막의 형성면 측으로 가압하고, 상기 제2 판의 볼록부(凸部)의 정면으로 상기 도전성 막의 제1 패턴을 전사하여 제거함으로써, 상기 제1 판 상에 상기 제1 패턴을 반전시킨 제2 패턴을 형성하는 제2 단계와,상기 제1 판의 상기 제2 패턴의 형성면 측을 피전사 기판의 표면으로 가압함으로써, 상기 피전사 기판의 표면에 상기 제2 패턴을 전사하는 제3 단계를 포함하는 패턴 형성 방법.
- 제1항에 있어서,상기 도전성 입자는 은나노 입자인, 패턴 형성 방법.
- 제1항에 있어서,상기 도전성 입자는 올레인산에 의해 표면 개질되어 있는, 패턴 형성 방법.
- 제1항에 있어서,상기 유기용제는 비극성 용제인, 패턴 형성 방법.
- 기판 상에, 소스·드레인 전극, 게이트 절연막 및 게이트 전극이 이 순서 또는 이와는 반대의 순서로 적층되고, 소스·드레인 전극의 상층 측 또는 하층 측에 반도체층을 구비한 반도체 장치의 제조 방법에 있어서,상기 소스·드레인 전극 또는 상기 게이트 전극을 형성하는 단계에서는,제1 판 상에, 지방산 또는 지방족 아민에 의해 표면 개질된 도전성 입자와 유기용제를 포함하는 액 조성물을 도포함으로써, 도전성 막을 형성하는 제1 단계와,표면 측에 요철 패턴을 가지는 제2 판을 상기 제1 판의 상기 도전성 막의 형성면 측으로 가압하고, 상기 제2 판의 볼록부의 정면으로 상기 도전성 막의 제1 패턴을 전사하여 제거함으로써, 상기 제1 판 상에 상기 제1 패턴을 반전시킨 제2 패턴을 형성하는 제2 단계와,상기 제1 판의 상기 제2 패턴의 형성면 측을 베이스층의 표면으로 가압하고, 상기 베이스층의 표면에 상기 제2 패턴을 전사함으로써, 상기 소스·드레인 전극 또는 상기 게이트 전극을 형성하는 제3 단계를 행하는 반도체 장치의 제조 방법.
- 기판 상에, 소스·드레인 전극, 게이트 절연막 및 게이트 전극이 이 순서 또는 이와는 반대의 순서로 적층되고, 소스·드레인 전극의 상층 측 또는 하층 측에 반도체층을 구비한 반도체 장치에 있어서,상기 소스·드레인 전극 또는 상기 게이트 전극은,제1 판 상에, 지방산 또는 지방족 아민에 의해 표면 개질된 도전성 입자와 유기용제를 포함하는 액 조성물을 도포함으로써, 도전성 막을 형성하는 제1 단계와,표면 측에 요철 패턴을 가지는 제2 판을 상기 제1 판의 상기 도전성 막의 형성면 측으로 가압하고, 상기 제2 판의 볼록부의 정면으로 상기 도전성 막의 제1 패턴을 전사하여 제거함으로써, 상기 제1 판 상에 상기 제1 패턴을 반전시킨 제2 패턴을 형성하는 제2 단계와,상기 제1 판의 상기 제2 패턴의 형성면 측을 베이스층의 표면으로 가압하고, 상기 베이스층의 표면에 상기 제2 패턴을 전사하는 제3 단계를 행함으로써 형성되는 반도체 장치.
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