KR101380136B1 - 반도체 장치의 제작방법 - Google Patents

반도체 장치의 제작방법 Download PDF

Info

Publication number
KR101380136B1
KR101380136B1 KR1020070113272A KR20070113272A KR101380136B1 KR 101380136 B1 KR101380136 B1 KR 101380136B1 KR 1020070113272 A KR1020070113272 A KR 1020070113272A KR 20070113272 A KR20070113272 A KR 20070113272A KR 101380136 B1 KR101380136 B1 KR 101380136B1
Authority
KR
South Korea
Prior art keywords
film
laser beam
less
semiconductor film
insulating film
Prior art date
Application number
KR1020070113272A
Other languages
English (en)
Other versions
KR20080041596A (ko
Inventor
아키히사 시모무라
히데카주 미야이리
야수히로 진보
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20080041596A publication Critical patent/KR20080041596A/ko
Application granted granted Critical
Publication of KR101380136B1 publication Critical patent/KR101380136B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02678—Beam shaping, e.g. using a mask
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/02—Positioning or observing the workpiece, e.g. with respect to the point of impact; Aligning, aiming or focusing the laser beam
    • B23K26/06—Shaping the laser beam, e.g. by masks or multi-focusing
    • B23K26/073—Shaping the laser spot
    • B23K26/0732—Shaping the laser spot into a rectangular shape
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/02—Positioning or observing the workpiece, e.g. with respect to the point of impact; Aligning, aiming or focusing the laser beam
    • B23K26/06—Shaping the laser beam, e.g. by masks or multi-focusing
    • B23K26/073—Shaping the laser spot
    • B23K26/0738—Shaping the laser spot into a linear shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Optics & Photonics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 열 팽창률이 6×10-7/℃보다 크고, 38×10-7/℃ 이하의 유리 기판 위에, 반도체막을 포함하는 층을 형성하고, 상기 층을 가열한다. 다음, 가열된 층에 자외광이며, 레이저 빔의 폭이 100㎛이하이고, 레이저 빔의 폭에 대한 레이저 빔의 길이의 비율이 1:500이상이며, 레이저 빔의 프로파일(profile)의 반값폭이 50㎛이하인 펄스발진의 레이저 빔을 조사하여, 결정성 반도체막을 형성한다. 유리 기판 위에 형성하는 반도체막을 포함하는 층은 상기 가열 후에 있어서는 전(全) 응력이 -500N/m 이상 +50N/m 이하가 되는 층을 형성한다.
Figure 112007079975277-pat00001
레이저, 결정화, 압축 응력, 인장 응력, 자외광

Description

반도체 장치의 제작방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 유리 기판 위에 절연막을 개재하여 반도체 소자를 가지는 반도체 장치의 제작방법에 관한 것이다.
종래의 절연 게이트형 전계효과 트랜지스터 등의 박막 디바이스에 사용되는 다결정 반도체의 제작방법으로서, 레이저 어닐링법을 사용한 것이 있다(예를 들면, 특허문헌 1 참조). 구체적으로는 유리 기판 위에 하지 보호막인 산화규소막을 성막하고, 산화규소막 위에 비정질 규소막을 성막한 후, 비정질 규소막에 포함되는 수소의 농도를 저감하기 위하여 가열을 행하여, 상기 비정질 규소막에 KrF 엑시머 레이저 빔을 조사하여, 비정질 규소막을 결정화하여 다결정 규소막을 형성한다.
[특허문헌 1] 특개평5-182923호 공보
그렇지만, 상기에서 나타내는 레이저 어닐링법을 사용할 경우에는 레이저 빔의 파워가 높으면, 유리 기판, 하지 보호막, 또는 결정성 규소막에 크랙이 생긴다는 문제가 있다. 따라서, 박막 디바이스를 가지는 반도체 장치의 수율이 낮아진다.
그래서 본 발명은 유리 기판, 하지 보호막, 또는 결정성 규소막에 크랙이 생기는 것을 억제할 수 있는 결정성 규소막의 제작방법, 및 반도체 장치의 제작방법을 제안하는 것을 과제로 한다.
본 발명은 반도체막에 레이저 빔을 조사하여 반도체막을 완전하게 용융시키면서 유리 기판 또는 반도체의 표면의 수평방향에 결정을 성장시키는 결정성 규소막 및 상기 결정성 규소막을 사용한 반도체 장치의 제작방법이며, 열 팽창률이 6×10-7/℃보다 크고, 38×10-7/℃ 이하, 바람직하게는 6×10-7/℃보다 크고, 31.8×10-7/℃ 이하의 기판 위에, 반도체막을 포함하는 층을 형성하고, 상기 층을 가열한다. 다음, 가열된 층에 자외광이며, 레이저 빔의 폭이 100㎛이하이고, 레이저 빔의 폭에 대한 레이저 빔의 길이의 비율이 1:500이상이며, 레이저 빔의 프로파일(profile)의 반값폭이 50㎛이하인 펄스발진의 레이저 빔을 조사하여, 반도체막을 결정화하여 결정성 반도체막을 형성한다. 유리 기판 위에 형성하는 반도체막을 포함하는 층은 성막한 후의 응력은 인장 응력 또는 압축 응력을 적절히 가져도 좋지만, 상기 가열 후에는 반도체막을 포함하는 층의 전(全) 응력(막 두께 방향으로 적분(積分)한 응력)이 -500N/m 이상 +50N/m 이하, 바람직하게는 -150N/m 이상 0N/m 이하가 되는 층을 형성한다.
열 팽창률이 6×10-7/℃보다 크고, 38×10-7/℃ 이하, 바람직하게는 6×10-7/℃보다 크고, 31.8×10-7/℃ 이하의 기판 위에 형성된 층에 자외광이며, 레이저 빔의 폭이 100㎛이하이고, 레이저 빔의 폭에 대한 레이저 빔의 길이의 비율이 1:500이상이고, 레이저 빔의 프로파일의 반값폭이 50㎛이하인 펄스발진의 레이저 빔을 조사하면, 상기 층에 조사된 레이저 빔의 에너지가 반도체 층으로부터 유리 기판 표면까지 전달되어, 레이저 빔의 조사부 및 근방에 위치하는 유리 기판 표면도 가열된다. 레이저 빔의 조사부의 바로 아래에서는 레이저 빔의 에너지의 전달율이 높고, 유리 기판 표면이 연화(軟化)된다. 또한, 레이저 빔의 조사부의 근방에서는 가열되어 체적이 팽창하기 때문에, 압축 응력이 생긴다. 한편, 압축 응력이 생긴 영역의 외측에서는 상기 압축 응력의 반작용으로 인장 응력이 생긴다.
펄스발진의 레이저 빔이 주사되고, 레이저 빔의 조사위치가 어긋나면, 연화된 기판 표면도 서서히 냉각되고, 체적이 수축하고, 인장 응력이 생긴다. 한편, 레이저 빔의 조사부의 근방에서는 가열된 기판 표면이 실온까지 냉각되지만, 압축 응력이 잔존한다. 상기 인장 응력 및 압축 응력의 차이 때문에, 유리 기판에 뒤틀림이 잔존한다. 이 뒤틀림이 기판의 파단(破斷) 응력보다 커지면, 기판에 크랙이 생겨, 유리 기판 표면에 형성되는 층에도 크랙이 생긴다.
그렇지만, 기판 위에 가열한 후의 전 응력이 -500N/m 이상 +50N/m 이하, 바람직하게는 -150N/m 이상 0N/m 이하가 되는 반도체막을 포함하는 층을 형성함으로써, 기판 표면에 생기는 뒤틀림을 완화할 수 있다. 이 결과, 유리 기판 내지 그 위에 형성되는 층의 크랙을 저감할 수 있다.
여기서, 전 응력에 대해서 반도체막을 포함하는 층을 구성하는 각 층의 막 응력이 선형(線型)에 기여한다고 가정하면, 각 층의 응력을 s, 각 층의 막 두께를 d로 하면, 전 응력은 이하의 식에 의거하여 근사적으로 계산된다. 따라서, 반도체막을 포함하는 층을 구성하는 각 층에 있어서, 인장 응력이 생기는 층이 있어도, 다른 층에 있어서 압축 응력이 생기면, 가열된 후의 반도체막을 포함하는 층의 전 응력을 -500N/m 이상 +50N/m 이하, 바람직하게는 -150N/m 이상 0N/m 이하의 범위를 충족시킬 수 있다.
[수식 1]
Figure 112007079975277-pat00002
열 팽창률이 6×10-7/℃보다 크고, 38×10-7/℃ 이하, 바람직하게는 6×10-7/℃보다 크고, 31.8×10-7/℃ 이하의 유리 기판 위에, 가열한 후의 전 응력이 -500N/m 이상 +50N/m 이하, 바람직하게는 -150N/m 이상 0N/m 이하가 되는 층을 형성함으로써, 유리 기판 위에 형성된 상기 층에, 자외광이며, 레이저 빔의 폭이 100㎛이하이고, 레이저 빔의 폭에 대한 레이저 빔의 길이의 비율이 1:500이상이며, 레이저 빔의 프로파일의 반값폭이 50㎛인 펄스발진의 레이저 빔을 조사할 때, 유리 기판 또는 유리 기판 위에 형성된 상기 층에 크랙이 생기는 것을 억제할 수 있다. 즉, 상기 층에 레이저 빔을 조사할 때에, 레이저 빔의 에너지가 유리 기판에 전해지고, 열 팽창률이 6×10-7/℃보다 크고, 38×10-7/℃이하, 바람직하게는 6×10-7/℃보다 크고, 31.8×10-7/℃ 이하의 유리 기판의 일부에서는 레이저 빔의 조사에 의한 가열 및 냉각의 결과, 열 뒤틀림이 생겨, 상기 열 뒤틀림에 의하여 유리 기판 표면의 일부에 있어서, 인장 응력이 생긴다. 그러나, 유리 기판 위에는 압축 응력을 가지는 층이 형성되기 때문에, 유리 기판 표면의 인장 응력을 완화할 수 있다. 따라서, 유리 기판 및 유리 기판 위에 형성되는 층에 크랙이 생기는 것을 억제하면서, 결정성 규소막을 형성할 수 있다. 또한, 상기 결정성 규소막을 사용하여 반도체 장치를 제작할 수 있다. 그 결과, 반도체 장치의 불량품을 삭감할 수 있고, 수율을 높일 수 있다.
이하에 본 발명의 실시형태를 도면을 사용하여 설명한다. 그러나, 본 발명은 많은 다른 형태로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어나지 않고 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
도 1a에 도시하는 바와 같이, 절연 표면을 가지는 기판(100)의 한쪽 면에, 하지 보호막으로서 기능하는 절연막(101, 102)을 형성하고, 절연막(102) 위에 비정질 반도체막(103)을 형성한다. 다음, 비정질 반도체막의 수소를 제거하기 위해서, 비정질 반도체막을 가열한다. 이 때, 유리 기판 및 하지 보호막으로서 기능하는 절연막도 가열된다. 상기 가열 후, 하지 보호막으로서 기능하는 절연막(101, 102) 및 비정질 반도체막(103)의 전 응력이, -500N/m 이상 + 50N/m 이하, 바람직하게는 -150N/m 이상 0N/m 이하로 되도록, 절연막(101, 102) 및 비정질 반도체막(103)을 형성한다.
절연 표면을 가지는 기판(100)으로서는 열 팽창률이 6×10-7/℃보다 크고, 38×10-7/℃ 이하, 바람직하게는 6×10-7/℃보다 크고, 31.8×10-7/℃ 이하의 기판을 사용한다. 열 팽창률이 6×10-7/℃보다 크고, 38×10-7/℃ 이하, 바람직하게는 6×10-7/℃보다 크고, 31.8×10-7/℃ 이하의 유리 기판의 대표적인 예로서는 AN100(ASAHI GLASS Co., Ltd 제), EAGLE2000(Corning Incorporated 제) 등이 있다. 또한, 절연 표면을 가지는 유리 기판(100)으로서는 두께가 0.5 ㎜ 이상 1.2 ㎜ 이하의 기판을 사용할 수 있다. 여기서는 예를 들면, 두께가 0.7 ㎜의 AN100 유리 기판을 사용한다.
유리 기판의 한쪽 면에 절연막(101, 102), 및 비정질 반도체막(103)을 형성 한 후의 가열 처리로서는 비정질 반도체막에 포함되는 수소를 제거할 수 있는 온도로 가열하면 좋다. 또한, 상기 가열 처리에 있어서, 하지 보호막으로서 기능하는 절연막(101, 102)에 포함되는 수소가 제거되는 경우도 있다. 비정질 반도체막에 포함되는 수소를 제거함으로써, 나중에, 비정질 반도체막에 레이저 빔을 조사할 때, 비정질 반도체막으로부터 수소가 방출되는 것을 회피할 수 있고, 레이저 빔의 조사에 의한 막의 내성을 향상시킬 수 있다. 이러한 가열조건으로서는 퍼니스 아닐로를 사용하여 500℃ 이상 550℃ 이하의 온도로 1시간 이상 10시간 이하, 바람직하게는 1시간 이상 5시간 이하 가열할 수 있다. 또한, 순간 열 아닐법(RTA법)을 사용하여 550℃ 이상 750℃ 이하, 바람직하게는 600℃ 이상 650℃ 이하로 1초에서 10분간, 바람직하게는 3분에서 8분간 가열할 수 있다.
또한, 상기한 가열 처리 이외에, 비정질 반도체막을 결정화시키는 가열 처리를 하여도 좋다. 이 경우, 비정질 반도체막에, 결정화를 촉진시키는 금속 원소 등을 첨가한 후에, 가열 처리를 하여도 좋다. 대표적으로는 비정질 반도체막에, 니켈, 팔라듐, 게르마늄, 철, 주석, 납, 코발트, 백금, 구리, 금 등의 금속 원소를 미량으로 첨가하고, 그 후, 가열 처리를 함으로써, 결정성 반도체막을 형성할 수 있다.
여기서는 비정질 반도체막에 포함되는 수소, 및 하지 보호막으로서 기능하는 절연막(101, 102)에 포함되는 수소를 제거하기 위해서, 650℃에서 6분간의 가열을 한다.
하지 보호막으로서 기능하는 절연막(101, 102)으로서는 산화규소막, 질화규 소막, 산화질화규소막, 질화산화규소막, 질화알루미늄막, 산화질화알루미늄막, 알루미나막 등의 화합물, 또한, 상기 화합물에 수소가 포함되는 것 등을 사용할 수 있다.
또한, 여기서는 산화질화규소막은 규소의 1.8 내지 2.3배, 바람직하게는 1.92 내지 2.16배의 산소를 포함하는 막을 의미한다. 또한, 규소의 0.001 내지 0.05배, 바람직하게는 0.001 내지 0.01배의 질소를 포함하여도 좋다. 또한, 규소의 0.01 내지 0.3배, 바람직하게는 0.04 내지 0.24배의 수소를 포함하여도 좋다. 이러한 막을 SiON이라고 나타내는 경우도 있다. 또한, 질화산화규소막은 규소의 0.1 내지 0.3배, 바람직하게는 0.13 내지 0.42배의 산소, 1 내지 2배, 바람직하게는 1.1 내지 1.6배의 질소를 포함하는 막을 의미한다. 또한, 규소의 0.3 내지 1.2배, 바람직하게는 0.51 내지 0.91배의 수소를 포함하여도 좋다. 이러한 막을 SiNO라고 나타내는 경우도 있다.
비정질 반도체막(103)으로서는 규소, 게르마늄, 실리콘 게르마늄(Si1-xGex(0<x<0.1)) 등을 사용할 수 있다.
하지 보호막으로서 기능하는 절연막(101, 102) 및 비정질 반도체막(103)은 플라즈마 CVD법, 스퍼터링법, 증착법 등을 적절히 사용할 수 있다. 또한, 성막할 때, 즉, 가열하기 전의 하지 보호막으로서 기능하는 절연막(101, 102) 및 비정질 반도체막(103)의 응력은 인장 응력이라도 좋고, 압축 응력이라도 좋다.
유리 기판 위에 형성되는 반도체막을 포함하는 층의 가열한 후의 전 응력은 -500N/m 이상 +50N/m 이하, 바람직하게는 -150N/m 이상 0N/m 이하이다.
여기서는 유리 기판 위에 형성되는 층으로서, 절연막(101, 102) 및 비정질 반도체막(103)을 형성하며, 절연막(101)으로서 막 두께 10nm이상 100nm이하, 바람직하게는 40nm이상, 60nm이하의 질화산화규소막, 절연막(102)으로서 막 두께 30nm 내지 120nm, 바람직하게는 80nm이상, 120nm이하의 산화질화규소막, 비정질 반도체막(103)으로서 막 두께 30nm 내지 200nm, 비람직하게는 20nm이상 80nm이하의 비정질 반도체막을 형성한다.
또한, 하지 보호막으로서 기능하는 절연막으로서, 2개의 절연막이 적층된 구조에 한정되지 않고, 1층이라도 좋다. 즉, 반도체막을 포함하는 층으로서, 하지 보호막으로서 30nm 내지 120nm의 산화질화규소막을 형성하고, 그 위에 30nm 내지 200nm의 비정질 반도체막을 형성할 수도 있다. 또한, 산화질화규소막 대신에, 30nm 내지 120nm의 질화알루미늄막, 산화질화알루미늄막 또는 알루미나막을 사용할 수도 있다. 이 경우에 있어서도, 절연막 및 반도체막의 가열한 후의 전 응력이 -500N/m 이상 +50N/m 이하, 바람직하게는 -150N/m 이상 0N/m 이하이다. 즉, 가열한 후의 절연막의 막 두께 및 막 응력의 곱은 가열한 후의 전 응력에서 비정질 반도체막의 막 두께 및 가열한 후의 비정질 반도체막의 막 응력의 곱을 뺀 값이 된다.
또한, 하지 보호막으로서 기능하는 절연막으로서, 3층 이상으로 하여도 좋다. 즉, 반도체막을 포함하는 층으로서, 하지 보호막으로서 30nm 내지 120nm의 질화알루미늄막, 30nm 내지 100nm의 질화산화규소막, 및 30nm 내지 120nm의 산화질화규소막을 형성하고, 그 위에 30nm 내지 200nm의 비정질 반도체막(103)을 형성할 수도 있다. 또한, 이 때의 하지 보호막의 적층 순서는 유리 기판 쪽으로부터 질화알루미늄막, 질화산화규소막, 및 산화질화규소막의 조합이나, 유리 기판 쪽으로부터 질화산화규소막, 질화알루미늄막, 및 산화질화규소막의 조합이나, 유리 기판 쪽으로부터 질화산화규소막, 산화질화규소막, 및 질화알루미늄막의 조합 등을 적절히 사용할 수 있다. 또한, 상기 3층 구조에 있어서, 질화알루미늄막 대신에, 산화질화알루미늄막 또는 알루미나막을 사용할 수도 있다. 이 경우에 있어서도, 절연막 및 비정질 반도체막의 가열된 후의 전 응력이 -500N/m 이상 +50N/m 이하, 바람직하게는 -150N/m 이상 0N/m 이하이다.
여기서, 본 명세서에서 사용하는 응력의 측정방법에 관해서, 이하에 설명한다. 본 명세서에서 나타내는 응력은 Tencor FLX-2320(KLA-Tencor Corporation 제)을 사용하여 측정한다. Tencor FLX-2320은 스트레스가 가해진 박막을 가지는 유리 기판의 곡률반경의 변화를 측정한다. 박막의 응력은 수식 2를 사용하여 구한다.
[수식 2]
Figure 112007079975277-pat00003
수식 2에 있어서, E / (1-v)는 유리 기판의 2축 탄성계수를 나타내고, E는 기판의 영률(Young's Modulus)을 나타내고, v는 유리 기판의 프와송 비율(Poisson's ratio)을 나타낸다. 또한, 도 21a 내지 도 21c에 도시하는 바와 같이, h는 유리 기판(600)의 두께(m)를 나타내고, t는 박막(601)의 두께(m)를 나타내 고, R은 기판(600)의 곡률반경(m)을 나타내고, s는 기판(600) 위에 성막된 박막(601)의 응력(Pa)을 나타낸다.
또한, 본 명세서에서 유리 기판으로서 사용하는 AN100 유리 기판의 프와송 비율은 0.22, 영률은 77GPa이기 때문에, 2축 탄성계수는 98.7GPa이며, EAGLE2000 유리 기판의 프와송 비율은 0.23, 영률은 70.9GPa이기 때문에, 2축 탄성 계수는 92.07GPa이다.
또한, 일반적으로 응력은 인장 응력과 압축 응력이 있다. 도 21b에 도시하는 바와 같이, 유리 기판(600)에 대해서 박막(601)이 수축할 때는 유리 기판(600)은 막의 수축에 의한 힘과 균형을 이루도록, 막의 표면이 오목해지도록 변형되어, 힘이 균형을 이루게 된다. 이와 같이, 박막(601)이 수축할 때에 생기는 응력을 인장 응력이라고 부른다. 한편, 도 21c에 도시하는 바와 같이, 박막(601)이 팽창할 때는 유리 기판(600)은 막의 팽창에 의한 힘과 균형을 이루도록 막 표면 측이 볼록해지는 방향으로 변형되어, 힘이 균형을 이루게 된다. 이와 같이, 박막(601)이 팽창할 때에 생기는 응력을 압축 응력이라고 부른다. 일반적으로, 인장 응력을 +(plus)로 나타내고, 압축 응력을 -(minus)로 나타내는 경우가 많다.
다음, 도 1b에 도시하는 바와 같이, 비정질 반도체막(103)에 레이저 빔(104)을 조사한다. 도 1b는 레이저 빔을 조사하는 상태의 모식도이며, 레이저 빔(104)이 조사된 비정질 반도체막은 결정성 반도체막(105)이 된다.
비정질 반도체막(103)에 레이저 빔(104)을 조사하여, 단속적으로 비정질 반도체막(103)에 에너지를 주면, 레이저 빔은 비정질 반도체막(103)에서 흡수되고, 비정질 반도체막(103)이 가열되는 동시에, 상기 열이 기판에 전도되어 유리 기판(100)도 가열된다. 이 때의 기판 표면의 온도 및 응력에 대해서, 도 2a 내지 도 2c를 사용하여 도시한다. 도 2a는 1숏(shot)째 레이저 빔이 조사된 영역 근방의 유리 가판(100)의 상면도를 도시한다. 여기서는 레이저 빔은 유리 기판 위를 화살표의 방향(110)으로 주사되는 형태로 나타낸다. 또한, 결정성 반도체막(105)은 이미 레이저 빔이 주사되고, 비정질 반도체막이 결정화한 영역이다. 또한, 비정질 반도체막(103)은 2숏째 이후의 레이저 빔이 주사되는 비정질 반도체막의 영역이다. 또한, 영역(111, 112)은 레이저 빔이 조사되는 영역이다.
여기서, 유리 기판 내지 유리 기판 위의 층에 크랙이 생기는 원리에 대해서 이하에 나타낸다. 1숏째 레이저 빔이 비정질 반도체막에 조사되면, 비정질 반도체막에 조사된 레이저 빔은 비정질 반도체막에서 흡수되고, 비정질 반도체막이 가열되는 동시에, 상기 열이 유리 기판에 전달되어, 유리 기판(100)의 표면이 가열되는 동시에, 상기 열이 유리 기판에 전달되어, 유리 기판(100)의 표면이 국부적으로 가열되고, 유리 기판의 표면의 일부가 연화한다. 또한, 연화한 기판의 영역(111)의 양쪽에는 가열된 기판의 영역(112)을 가진다.
또한, 도 2a에 도시한 유리 기판에 대응하는 유리 기판 표면의 온도를 도 2b에 도시한다. 1숏째의 레이저 빔이 조사되었을 때의 유리 기판 표면의 온도 곡선(113)으로 도시하는 바와 같이, 유리 기판이 연화한 영역(111)에서는 온도가 연화점을 넘고, 연화한 영역(111)의 양 옆의 가열된 기판의 영역(112)에서는 실온(RT)보다 높고, 연화점보다 낮은 온도이다. 또한, 이미 결정화된 결정성 반도체 막(105) 및 아직 레이저 빔이 조사되지 않은 비정질 반도체막(103)의 온도는 실온이다.
또한, 도 2a에 도시하는 유리 기판에 대응하는 유리 기판 표면의 응력을 도 2c에 도시한다. 응력곡선(114)으로 도시하는 바와 같이, 유리 기판이 연화한 영역(111)의 점도가 낮고 응력이 발생하지 않아 응력의 값은 0이다. 한편, 연화한 영역(111)의 양 옆의 가열된 영역(112)은 실온보다 높고, 연화점보다 낮은 온도에서의 가열상태가 되어, 체적이 팽창하므로, 유리 기판 표면에 압축응력이 생긴다. 또한, 압축응력이 생긴 유리 기판 표면의 주변, 즉 결정화된 결정성 반도체막(105) 및 아직 레이저 빔이 조사되지 않은 비정질 반도체막(103)에는 열확산에 의한 승온과 냉각에 따라 인장응력이 생긴다.
1숏째의 레이저 빔의 조사가 끝나면, 레이저 빔 조사영역의 직하의 유리 기판에 있어서, 연화한 영역 및 그 양 옆의 가열된 영역은 냉각이 시작된다. 도 2d는 이 때의 레이저 빔이 조사된 영역 근방의 유리 기판의 상면도를 도시한다. 또한, 이 때의 유리 기판 표면의 온도 및 응력에 대해서, 각각 도 2e 내지 도 2f를 사용하여 도시한다.
도 2d에 도시하는 바와 같이, 유리 기판의 연화한 영역이 고화한다. 도 2d에 있어서 고화한 영역을 (121)로 나타낸다. 또한, 그 양 옆에는 가열된 영역(122)이 있다. 또한, 도 2e에 도시하는 레이저 빔이 조사된 유리 기판 표면의 온도곡선(123)에서 알 수 있는 바와 같이, 고화한 영역(121) 및 그 양 옆의 가열된 영역(122)의 유리 기판 표면의 온도는 실온(RT)보다 높고 연화점보다 낮은 온도이 다. 이 때 유리 기판 표면의 응력을 도 2f의 응력곡선(124)으로 나타낸다. 레이저 빔의 조사에 의하여, 유리 기판의 온도가 연화점 이상이 되고, 연화한 후에 고화한 영역(121)은 수축하기 때문에 인장응력이 생긴다. 수축하는 영역은 인접부분으로부터 수축하는 것을 저해하는 힘이 가해지기 때문에, 수축영역의 인접부, 즉, 가열된 영역(122)에서는 압축응력이 발생한다.
더욱 냉각함으로써, 유리 기판 표면이 실온이 된다. 도 2g는 유리 기판 표면이 실온이 될 때의 레이저 빔이 조사된 영역의 근방의 유리 기판의 상면도를 도시한다. 냉각에 의하여 고화한 영역 및 가열된 영역은 실온까지 냉각되고, 결정성 반도체막(131, 132)이 된다. 이 때의 유리 기판 표면의 온도 및 응력에 대해서, 도 2h 내지 도 2i를 사용하여 도시한다. 도 2h의 레이저 빔이 조사된 유리 기판 표면의 온도곡선(133)이 도시하는 바와 같이, 고화한 결정성 반도체막(131) 및 그 양 옆의 가열된 영역(132)의 직하의 유리 기판 표면의 온도는 실온(RT)이다. 이 때의 유리 기판 표면의 응력을 도 2i의 응력곡선(134)으로 나타낸다. 유리 기판의 온도가 실온이 되는 동시에, 연화하여 고화하여 형성된 결정성 반도체막(131)은 더욱 수축한다. 그러나, 상기 결정성 반도체막은 인접 부분으로부터 수축하는 것이 방지되기 때문에, 인접부분의 결정성 반도체막(132)에서는 인장 응력이 더 높아진다.
본 발명의 레이저 빔은 펄스발진이며, 주파수가 1Hz 이상 10MHz미만이기 때문에, 레이저 빔이 조사된 반도체막의 결정화 시간과 비교하여 레이저 빔의 펄스간격, 즉, 1숏째 레이저 빔이 조사됐을 때부터 2숏째 레이저 빔이 조사될 때까지의 시간이 길다. 따라서, 레이저 빔의 조사에 의하여 형성된 완전 용융부분이 고화되고, 비정질 반도체막의 결정화가 끝난 후에, 레이저 빔의 조사위치 또는 유리 기판위치가 조금씩 어긋난 2숏째 이후의 레이저 빔이 조사된다. 레이저 빔의 조사는 유리 기판 전면(全面)에 동시에 조사되지 않고, 부분적으로 조사하면서 유리 기판 전체에 레이저 빔을 주사하여, 비정질 반도체막의 완전 용융 및 고화를 반복하면서, 고액계면을 이동시켜, 유리 기판 위의 비정질 반도체막 전체를 결정화시킨다. 따라서, 결정화 도중에 있어서, 유리 기판 표면에서는 레이저 빔의 조사에 의하여 용융하는 영역과 고화영역을 가진다. 또한, 레이저 빔이 조사되는 영역은 서서히 이동되기 때문에, 한번 레이저 빔이 조사된 영역은 서서히 실온으로 냉각된다. 따라서, 유리 기판의 표면의 일부에 있어서, 부분적으로 인장응력과 압축응력이 생긴다. 이것을 "뒤틀림"이라고 한다. 유리 기판의 열 팽창률이 큰 것이 가열에 의한 체적의 팽창 및 수축율이 높고, 또한 유리 기판의 연화점이 낮은 것이 저온에서 연화하기 쉽고, 가열, 연화, 및 냉각에 따라 발생하는 뒤틀림이 커지고, 크랙이 발생하기 쉽다. 대표적으로는 열 팽창율 6×10-7/℃보다 크고, 38×10-7/℃ 이하의 유리 기판에, 유리 기판 표면까지 에너지가 전달되는 레이저 빔을 조사하면 크랙이 발생하기 쉽다. 구체적으로는 레이저 빔이 조사된 영역에 있어서, 레이저 빔의 주사방향 또는 유리 기판의 이동방향과 평행방향, 즉 레이저 빔의 폭 방향에 있어서 뒤틀림 응력이 인장응력이 된다.
레이저 빔이 조사된 영역의 유리 기판 표면에 있어서의 뒤틀림, 즉, 인장 응력이 유리 기판의 파단 응력보다 커지면, 유리 기판에 크랙이 생긴다. 일단 크랙 이 생기면, 크랙 부분에 응력이 집중하기 때문에, 크랙은 진행된다. 그 진행 방향은 인장 응력의 분포와 수직, 즉, 레이저 빔의 스캔(scan) 방향과 수직이며, 레이저 빔의 길이 방향이 된다.
그러나, 본 발명과 같이, 유리 기판의 표면에 가열한 후의 압축 응력을 가지는 층이 형성되어 있으면, 유리 기판 표면에 있어서의 인장 응력을 저감할 수 있다. 이상의 이유로, 열 팽창률이 6×10-7/℃보다 크고, 38×10-7/℃ 이하, 바람직하게는 6×10-7/℃보다 크고, 31.8×10-7/℃이하의 유리 기판 위에 반도체막을 포함하는 층을 형성하고, 상기 반도체막을 포함하는 층을 가열한 후, 비정질 반도체막에 레이저 빔을 조사하여 결정성 반도체막을 형성할 경우, 유리 기판 및 반도체막을 포함하는 층에 크랙이 생기는 것을 저감할 수 있다.
여기서, 본 발명의 반도체막의 결정화에 사용하는 레이저 조사장치(1000)에 관하여 도 3을 사용하여 설명한다.
레이저 발진기(1001)로서는 펄스 발진할 수 있는 레이저 발진기를 사용할 수 있다. 또한, 레이저 파장은 반도체막에 효율 좋게 레이저 빔이 흡수되도록 가시영역으로부터 자외영역(800nm이하), 바람직하게는 자외영역(400nm이하)으로 한다. 레이저 발진기로서는 KrF, ArF, XeCl, XeF 등의 엑시머 레이저 발진기, N2, He, He-Cd, Ar, He-Ne, HF 등의 기체 레이저 발진기, YAG, GdVO4, YVO4, YLF, YAlO3, ScO3, Lu2O3, Y2O3 등의 결정에 Cr, Nd, Er, Ho,Ce, Co, Ti, Yb 또는 Tm를 도핑한 결정을 사용한 고체 레이저 발진기, 헬륨카드뮴 레이저 등의 금속증기 레이저 발진기 등을 사용할 수 있다. 또한, 고체 레이저 발진기에 있어서는 기본파의 제 3 고조파 내지 제 5 고조파를 적용하는 것이 바람직하다.
대표적으로는 레이저 빔으로서 파장 400nm 이하의 엑시머 레이저 빔이나, YAG 레이저의 제 3 고조파, 제 4 고조파를 사용한다.
결정화의 조건은 실시자가 적절히 선택하지만, 엑시머 레이저를 사용하는 경우는 펄스 발진 주파수 1Hz 이상 10MHz 미만, 바람직하게는 100Hz 내지 10kHz로 하고, 레이저 에너지 밀도를 0.5 내지 5J/cm2(대표적으로는 1 내지 2J/cm2)로 한다. 또한, YAG 레이저를 사용하는 경우에는 그 제 3 고조파를 사용하여 펄스 발진 주파수 1Hz 이상 10MHz 미만으로 하고, 레이저 에너지 밀도를 0.5 내지 5J/cm2(대표적으로는 1 내지 2J/cm2)로 하면 좋다. 레이저 빔의 펄스 발진 주파수를 1Hz 이상 10MHz 미만으로 함으로써, 결정성장시간보다 펄스 간격을 길게 할 수 있고, 본 발명의 레이저 빔의 조사에 의하여 비정질 반도체막의 완전 용융 및 응고를 반복하면서 고액계면을 이동시켜 결정화를 행할 수 있다.
또한, 레이저 빔의 폭을 100㎛ 이하, 바람직하게는 5㎛ 내지 50㎛로 선형상으로 집광(集光)한 레이저 빔을 유리 기판 전면에 조사한다. 레이저 빔의 폭이 100㎛ 이하이며, 레이저 빔의 폭에 대한 레이저 빔의 길이의 비율이 1:500 이상인, 레이저 빔은 단위 면적당 에너지가 높고, 이 결과 레이저 빔의 프로파일의 상승이 급준(急峻)하게 된다. 또한, 레이저 빔의 프로파일은 평탄한 영역을 가지지 않고, 최대값의 반값이 반도체막을 용융하는 에너지 이상이며, 또 최대값이 반도체막의 증발 에너지 이하이다.
또한, 레이저의 펄스 폭은 반도체막의 용융상태
를 유지하여 횡방향 성장 거리를 연장시키기 위하여, 가능한 한 긴 것이 좋다. 그렇지만, 펄스 폭이 지나치게 길면 유리 기판 등으로의 열 전도에 의한 냉각의 기여가 커져, 반도체막에 조사된 레이저 빔의 에너지가 낭비된다. 따라서, 펄스 폭으로서는 20나노초 내지 500나노초, 바람직하게는 50나노초 내지 500나노초, 보다 바람직하게는 150나노초 내지 300나노초로 한다.
또한, 레이저 발진기(1001)로서는 레이저 빔을 TEM00(싱글 횡방향 모드)로 발진하여 사출하면, 피조사면에 있어서 얻는 선형상의 빔 스폿의 집광성이 높아, 에너지 밀도를 높일 수 있기 때문에 바람직하다. 또한, 고체 레이저를 사용함으로써, 기체 레이저 등과 비교하여 출력의 안정성이 높아, 안정한 처리를 행할 수 있다.
이하의 광학계의 구체적인 예에 있어서, 렌즈의 배치는 레이저 빔의 진행방향을 앞쪽으로 한다. 또한, 렌즈는 레이저 빔의 입사측을 제 1 면, 사출측을 제 2 면으로 나타낸다. 또한, 곡율 중심이 렌즈로부터 보아 레이저 빔 입사측에 있을 때는 부(負)의 곡율반경으로 하고, 사출측에 있을 때는 정(正)의 곡율반경으로 하고, 평면의 경우는 ∞로 한다. 또한, 사용하는 렌즈는 모두 합성석영유리제(굴절율 1.485634)로 하지만, 이것에 한정되지 않는다. 또한, 사용하는 레이저의 파장에 의하여, 합성석영유리의 표면에 실시되는 코팅을 적절한 것으로 변화시키면, 여 러가지 레이저에 적용할 수 있다.
레이저 발진기(1001)로부터 사출된 레이저 빔은 빔 익스팬더(1002)에 의하여 길이 방향 및 폭 방향을 각각 확대하여도 좋다. 빔 익스팬더(1002)의 대표적인 예로서는 1세트의 구면(球面) 렌즈가 있다. 구체적으로는 레이저 발진기측에 형성되는 구면 렌즈는 제 1 면의 곡율반경이 부(負)이며 제 2 면이 평면이다. 또한, 피조사면 측에 형성된 구면 렌즈는 제 1 면이 평면이며, 제 2 면의 곡율반경이 부이다. 또한, 빔 익스팬더는 레이저로부터 사출된 레이저 빔의 형상이 작은 경우에 특히 유효한 것이며, 레이저 빔의 크기 등에 따라, 사용하지 않아도 좋다.
빔 익스팬더(1002)로부터 사출된 레이저 빔은 레이저 빔의 길이 방향의 에너지를 균일화하는 광학계(1003)를 투과함으로써, 레이저 빔의 길이 방향의 에너지가 균일화된다. 대표적인 예로서는 1세트의 실린드리칼 렌즈 어레이 및 실린드리칼 렌즈가 있다. 1세트의 실린드리칼 렌즈 어레이에 의하여, 빔 스폿이 길이 방향으로 분할된다. 레이저 발진기측의 실린드리칼 렌즈 어레이는 제 1 면의 곡율반경이 정이며, 제 2 면이 평면인 실린드리칼 렌즈를 곡율방향으로 복수 나란히 놓은 것이다. 또한, 피조사면 측의 실린드리칼 렌즈 어레이는 제 1 면의 곡율반경이 부이며, 제 2 면이 평면인 실린드리칼 렌즈를 곡율방향으로 복수 나란히 놓은 것이다. 또한, 1세트의 실린드리칼 렌즈 어레이에 의하여 길이방향으로 분할된 레이저 빔은 제 1 면의 곡율반경이 정의 길이 방향 집광용 실린드리칼 렌즈에 의하여, 레이저 빔이 집광된다. 따라서, 레이저 빔의 빔 스폿의 길이 방향의 에너지 분포의 균일화가 이루어지고, 레이저 빔의 길이 방향의 길이가 결정된다.
또한, 레이저 빔의 길이 방향의 에너지를 균일화하는 광학계(1003)로서, 제 1 면의 곡율반경이 정, 제 2 면의 곡율반경이 부가 되는 양 볼록 실린드리칼 렌즈 등을 사용하여도 좋다.
레이저 빔의 길이 방향의 에너지를 균일화하는 광학계(1003)로부터 사출된 레이저 빔은 레이저 빔의 폭 방향의 에너지를 균일화하는 광학계(1004)를 투과함으로써, 레이저 빔의 폭 방향의 에너지가 균일화된다. 레이저 빔의 폭 방향의 에너지를 균일화하는 광학계(1004)의 대표적인 예로서는 1세트의 실린드리칼 렌즈 어레이가 있다. 발진기측의 실린드리칼 렌즈 어레이는 제 1 면의 곡율반경이 정이며, 제 2 면은 평면인 실린드리칼 렌즈를 곡율방향으로 복수 나란히 놓은 것이다. 피조사면 측의 실린드리칼 렌즈 어레이는 제 1 면의 곡율반경이 부이며, 제 2 면은 평면인 실린드리칼 렌즈를 곡율방향으로 복수 나란히 놓은 것이다. 이들의 렌즈에 의하여, 레이저 빔의 폭 방향의 에너지 분포가 균일화된다.
레이저 빔의 폭 방향의 에너지를 균일화하는 광학계(1004)로부터 사출된 레이저 빔은 미러(1005)에 의하여, 광로가 변경된다. 여기서는 미러(1005)에 의한 레이저 빔의 광로가 연직방향으로 변경된다.
미러(1005)에 의하여 광로가 변경된 레이저 빔은 1개 또는 복수의 렌즈로 집광성(해상도(解像度))이 높아진 프로젝션 렌즈(1006)로 레이저 빔 폭 방향의 결상이 행해진다. 프로젝션 렌즈의 구성은 레이저 빔의 폭 방향의 길이에 맞춰 적절히 사용할 수 있다. 프로젝션 렌즈(1006)로서, 초점심도(焦点深度)를 높이기 위하여 복수의 렌즈를 사용함으로써, 레이저 빔의 폭 방향의 길이 100㎛ 이하, 바람직하게 는 5㎛ 내지 50㎛의 레이저 빔을 결상할 수 있다. 또한, 프로젝션 렌즈(1006)로서, 이중 실린드리칼 렌즈를 사용할 수도 있다. 여기서, 이중 실린드리칼 렌즈는 2매의 실린드리칼 렌즈로 구성되는 렌즈를 의미한다. 레이저 발진기측의 실린드리칼 렌즈는 제 1 면의 곡율반경 및 제 2 면의 곡율반경이 정이며, 제 1 면의 곡율반경이 제 2 면의 곡율반경보다 큰 렌즈를 사용하고, 피조사면 측의 실린드리칼 렌즈는 제 1 면의 곡율반경이 정, 제 2 면의 곡율반경이 부이다. 따라서, 레이저 빔의 빔 스폿의 폭 방향의 길이가 결정된다.
프로젝션 렌즈(1006) 및 피조사면인 피정질 반도체막(103)의 사이에 실린드리칼 렌즈(1007)를 배치한다. 실린드리칼 렌즈(1007)는 레이저 빔의 길이 방향으로 곡율을 가지도록 배치한다. 여기서는 실린드리칼 렌즈(1007)로서, 오목렌즈를 삽입함으로써, 레이저 빔의 광로 길이를 제어하고, 집광위치를 조사면에 일치시켜, 상기 피조사면 위에 상을 형성할 수 있다. 즉, 레이저 빔의 폭에 대한 레이저 빔의 길이의 비율이 1:500 이상의 선형상의 레이저 빔의 피조사면에 있어서의 에너지 분포의 균일성을 높일 수 있다.
또한, 상기 광학계에 한정되지 않고, 레이저 빔을 선형상으로 집광할 수 있는 광학계를 적절히 사용할 수 있다. 또한, 위상 시프트 마스크를 사용하여 급준한 프로파일을 가지는 레이저 빔을 피조사면 위에 결상하여도 좋다.
다음, 레이저 빔의 조사방법에 대해서 설명한다. 피조사면인 비정질 반도체막(103)이 형성된 유리 기판(100)은 흡착 스테이지(1008)에 고착된다. 흡착 스테이지(1008)는 X축용 1축 로봇과 Y축용 1축 로봇에 의하여, 피조사면인 비정질 반도 체막(103)에 평행한 면상을 XY방향으로 동작할 수 있다. 선형상의 레이저 빔의 길이 방향과 Y축을 일치시켜 배치한다. 다음, 레이저 빔의 폭방향, 즉 X축에 따라 흡착 스테이지(1008)를 동작시켜, 레이저 빔을 피조사면인 비정질 반도체막(103)에 조사한다.
레이저 빔이 조사됨으로써, 반도체막의 막 두께 방향으로 완전 용융한 영역이 형성되고, 상기 영역이 고화되는 과정에서 결정이 성장하여, 결정성 반도체막을 형성할 수 있다. 또한, X축용 흡착 스테이지(1008)의 주사속도는 결정의 성장거리와 레이저 발진기의 발진 주파수의 곱에 의하여 결정한다. 예를 들면, 결정의 성장거리가 2㎛, 레이저의 발진 주파수가 10kHz의 경우, 20㎛/sec로, 기판 또는 레이저 빔을 주사하면 좋다.
또한, 본 실시형태에서는 X축용 및 Y축용 2축 로봇을 사용하여, 흡착 스테이지(1008)를 이동시켜 유리 기판 위의 비정질 반도체막(103) 전체에 레이저 빔을 주사하는 피조사면 이동형을 사용한다. 이것에 한정되지 않고, 레이저 빔의 주사는 흡착 스테이지(1008)를 고정하여 레이저 빔의 조사위치를 이동시키는 조사계 이동형을 사용한 방법이나, 피조사면 이동형 및 조사계 이동형의 양쪽 모두를 사용한 방법을 채용할 수 있다.
또한, 형성된 결정성 반도체의 폭만큼 Y축용 1축 로봇을 이동시키고, 다시 X축용 1축 로봇을 소정의 속도로 주사시킨다. 이러한 일련의 동작을 반복함으로써, 대면적 유리 기판 위에 형성되는 반도체막 전면을 효율 좋게 결정화할 수 있다.
여기서, 본 발명에 있어서의 결정화의 상태에 대해서 도 19a 내지 도 20f를 사용하여 설명한다.
도 19a는 비정질 반도체막(103)에 레이저 빔(104)을 주사할 때의 상면도이며, 도 19a의 영역(105a)의 확대도를 도 19b 내지 도 19f에 도시한다.
레이저 빔의 폭이 100㎛ 이하이며, 레이저 빔의 폭에 대한 레이저 빔의 길이의 비율이 1:500 이상이며, 레이저 빔의 프로파일의 상승이 급준, 즉 레이저 빔의 프로파일의 반값폭이 50㎛ 이하인 레이저 빔(104; 1숏째)을 비정질 반도체막(103)에 조사한다.
레이저 빔의 폭이 100㎛이하이며, 레이저 빔의 폭에 대한 레이저 빔의 길이의 비율이 1:500 이상인 레이저 빔은 단위 면적당 에너지가 높고, 이 결과, 레이저 빔의 프로파일의 상승이 급준해진다. 또한, 레이저 빔의 프로파일은 곡선이며, 평탄한 영역을 가지지 않고, 최대값의 반값의 폭이 반도체막을 용융하는 에너지 이상이고, 최대값이 반도체막의 증발 에너지 이하이다.
이러한 레이저 빔(104)을 비정질 반도체막(103)에 조사하면, 에너지 밀도가 높은 영역의 레이저 빔이 조사된 반도체막은 막 두께 방향에 있어서 완전히 용융한다. 또한, 레이저 빔의 단부에 있어서는 에너지 밀도가 낮다. 따라서, 레이저 빔이 조사된 반도체막은 단부 및 중앙의 온도를 비교하면, 단부가 낮고, 급준한 온도 구배가 생긴다. 따라서, 도 19b에 도시하는 화살표와 같이, 용융부(152)의 단부로부터 중앙부를 향하여 결정화가 진행된다. 이 때, 결정화의 성장방향은 유리기판 표면 또는 반도체막의 표면에 대해서 수평방향(이하, 횡측 방향)으로 진행한다.
본 발명의 레이저 빔의 펄스간격은 수m초 이상이지만, 용융한 반도체막이 융 점으로부터 실온까지 냉각되는 시간은 수m초이기 때문에, 1숏째 레이저 빔이 조사되고, 2숏째 레이저 빔이 조사되기 전에, 용융부가 고화되고 반도체막의 결정성장은 끝난다. 반도체막의 결정성장이 끝나면, 도 19c에 도시하는 바와 같이, 레이저 빔이 조사된 영역의 단부로부터 결정화한 결정립(153, 154)이 용융부의 거의 중앙에서 접촉하여, 볼록부(155)가 형성된다.
다음, 도 19d에 도시하는 바와 같이, 1숏째에 대해서 2숏째 레이저 빔의 이동거리(피치 1)를 결정의 성장거리 d 미만으로 하여, 결정립(153)의 일부, 결정립의 사이에 형성되는 볼록부(155), 결정립(154), 및 비정질 반도체막(103)의 일부에, 레이저 빔(2숏째)을 조사하여, 막 두께 방향에 있어서 반도체막을 완전하게 용융시킨다. 이 때, 도 19c에 있어서의 결정립(153)에 있어서, 2숏째의 레이저 빔이 조사되지 않은 영역을 도 19d에 있어서 결정립(156)으로 도시한다. 2숏째 레이저 빔은 1숏째 레이저 빔과 같은 조건이며, 반도체막의 용융부(157)에 있어서 온도 구배가 생기고, 용융부의 단부로부터 중앙을 향하여 횡측 방향으로 결정화가 진행한다. 또한, 레이저 빔이 자외광이기 때문에, 비정질 반도체 영역뿐만 아니라, 1숏째의 레이저 빔이 조사된 것에 의하여 형성되는 결정성 반도체 영역도 다시 용융할 수 있다. 이 때, 결정립(156)의 결정 방위를 유지하면서 용융부가 고화되어 결정화가 진행된다. 따라서, 도 19e에 도시하는 바와 같이, 레이저 빔의 주사방향 또는 유리 기판의 이동방향의 반대방향으로 연장한 결정립(160)과, 결정립(161)과 결정립(160) 및 결정립(161)이 접촉한 볼록부(162)가 형성된다.
상기와 같이, 레이저 빔의 1숏째와 2숏째의 이동거리(피치 1)를, 결정의 성 장거리 d 미만으로 하여, 레이저 빔의 폭이 100㎛ 이하, 바람직하게는 5 내지 50㎛이며, 레이저 빔의 프로파일의 상승이 급준하며, 레이저 빔의 프로파일 반값폭이 50㎛ 이하인 레이저 빔을 한방향으로 주사하면서 비정질 반도체막(103)에 조사하면, 도 19f에 도시하는 바와 같이, 한방향으로 결정립(163)이 연장된 결정성 규소막, 즉, 횡측 방향으로 결정성장한 결정성 반도체막을 형성할 수 있다. 횡측 방향으로 결정성장한 결정성 반도체막은 결정립이 크기 때문에, 상기 결정성 반도체막을 사용하여 반도체 소자를 형성함으로써, 특성을 높인 반도체 소자를 형성할 수 있다. 대표적으로는 결정의 성장방향과 박막 트랜지스터의 채널형성영역에서 캐리어가 진행하는 방향이 평행해지도록 박막 트랜지스터의 반도체 층을 레이아웃함으로써, 채널형성영역에 포함되는 결정립계가 적어지고, 박막 트랜지스터의 이동도가 높아지며, 오프(OFF)전류를 억제할 수 있고, 박막 트랜지스터의 특성을 높일 수 있다.
다음, 도 19a 내지 도 19f와 다른 결정성 규소막을 형성할 수 있는 결정화 방법에 대해서, 도 20a 내지 도 20f를 사용하여 설명한다. 도 20a는 비정질 반도체막(103)에 레이저 빔(104)을 주사할 때의 상면도이며, 도 20a의 영역(105a)의 확대도를 도 20b 내지 도 20f에 도시한다.
도 20a 내지 도 20f에서 도시하는 결정화 방법은 도 19a 내지 도 19f에서 도시하는 결정화 방법과 비교하여 레이저 빔의 1숏째와 2숏째의 이동거리(피치 1)가 다르다.
도 19a 내지 도 19b와 같이, 도 20a 내지 도 20b에 도시하는 바와 같이, 레 이저 빔의 폭이 100㎛ 이하, 바람직하게는 5㎛ 내지 50㎛이며, 레이저 빔의 프로파일의 상승이 급준하며, 레이저 빔의 프로파일 반값폭이 50㎛ 이하인 레이저 빔(1숏째)을 비정질 반도체막(103)에 조사하여, 막 두께 방향에 있어서 반도체막을 완전하게 용융시킨다. 반도체막은 용융부(152)의 단부 및 중앙에 있어서 급준한 온도 구배가 생기기 때문에, 도 20b에 도시하는 화살표와 같이, 용융부의 단부로부터 중앙부에 향하여 결정화가 진행된다. 반도체막의 결정성장이 끝나면, 도 20c에 도시하는 바와 같이, 단부로부터 결정화된 결정립(153, 154)이 용융부의 거의 중앙에서 접촉하여 볼록부(155)가 형성된다.
다음, 도 20d에 도시하는 바와 같이, 볼록부(155)가 조사되지 않도록 2숏째 레이저 빔을 조사한다. 즉, 레이저 빔의 1숏째와 2숏째의 이동거리(피치 1)를 결정의 성장거리 d보다 크며 2d 미만으로 하여, 결정립(154)의 일부 및 비정질 반도체막(103)의 일부에 레이저 빔(2숏째)을 조사하여, 막 두께 방향에 있어서 반도체막을 완전하게 용융시킨다. 이 때, 도 20c에 있어서의 결정립(154)에 있어서 2숏째의 레이저 빔이 조사되지 않은 영역을, 도 20d에 있어서 결정립(174)으로 나타낸다. 2숏째도 1숏째의 레이저 빔과 같은 조건이고, 용융부(177)에 있어서 온도 구배가 생기고, 단부로부터 중앙부를 향하여 결정화가 진행된다. 이 때, 결정립(174)의 결정 방위를 유지하면서 용융부에 있어서 결정화가 진행된다. 즉, 횡측 방향에 결정이 성장한다. 따라서, 도 20e에 도시하는 바와 같이, 레이저 빔의 주사방향 또는 유리기판의 이동방향의 반대방향으로 연장한 결정립(178)과, 결정립(179)과, 결정립(178)과 결정립(179)이 접촉한 볼록부(180)가 형성된다.
상기와 같이, 레이저 빔의 1숏째와 2숏째의 이동거리(피치 1)를, 결정의 성장거리 d보다 크며 2d 미만으로 하여, 레이저 빔의 폭이 100㎛ 이하, 바람직하게는 5㎛ 내지 50㎛ 이하이며, 레이저 빔의 프로파일의 상승이 급준하며, 레이저 빔의 프로파일의 반값폭이 50㎛ 이하인 레이저 빔(104)을 한 방향으로 주사하면서 비정질 반도체막(103)에 조사하면, 결정립 및 볼록부가 교대로 형성된 결정성 규소막을 형성할 수 있다.
횡측 성장한 결정성 반도체막은 결정립이 크기 때문에, 상기 결정성 반도체막을 사용하여 반도체 소자를 형성함으로써, 특성을 높인 반도체 소자를 형성할 수 있다. 대표적으로는 볼록부가 형성되지 않는 영역에, 또한 결정의 성장방향과 박막 트랜지스터의 채널형성영역에서 캐리어가 진행하는 방향이 평행해지도록, 박막 트랜지스터의 반도체 층을 레이아웃함으로써, 채널형성영역에 포함되는 결정립계가 적어지고, 박막 트랜지스터의 이동도가 높아지며, 오프 전류를 억제할 수 있고, 박막 트랜지스터의 특성을 높일 수 있다.
다음, 본 발명의 반도체막의 결정성장방법과, 종래의 엑시머 레이저를 사용한 결정성장방법의 차이에 대해서, 도 22a 내지 도 22b를 사용하여 설명한다.
도 22a는 본 발명의 반도체막의 결정성장에 관한 단면도 및 레이저 빔의 프로파일을 도시한다. 반도체막의 결정성장에 관한 단면도는 레이저 빔이 주사되는 방향(도면 중의 화살표로 나타낸다)에 대해서 평행한 방향에 있어서의 단면도를 도시한다.
본 발명의 결정화 방법에 사용하는 레이저 빔은 폭이 100㎛ 이하이며, 레이 저 빔의 폭에 대한 레이저 빔의 길이 비율이 1:500 이상이다. 따라서, 단위 면적당 에너지 밀도가 높고, 이 결과 레이저 빔의 프로파일(107)의 상승이 급준해진다. 이러한 레이저 빔을 비정질 반도체막(103)에 조사하면, 프로파일(107)이 높은 레이저 빔이 조사된 영역(111)은 막 두께 방향에 대해서 완전하게 용융한다. 레이저 빔의 프로파일(107)은 상승이 급준하기 때문에, 반도체막 중에 있어서 빔의 폭 방향을 따라 반도체막의 표면과 수평방향으로 급준한 온도 구배가 발생하고, 완전 용융영역과 고상영역이 인접하여, 고액계면이 반도체막 표면에 수직의 방향으로 발생한다. 고액계면은 온도 구배에 따라서, 화살표의 방향에 이동히기 때문에, 횡측 방향에 결정성장이 생긴다.
도 22b에, 종래의 엑시머 레이저를 사용한 반도체막의 결정성장에 관한 단면도 및 레이저 빔의 프로파일을 도시한다. 반도체막의 결정성장에 관한 단면도는 레이저 빔이 주사되는 방향(도면 중의 화살표로 나타낸다)에 대해서 평행한 방향에 있어서의 단면도를 도시한다.
종래의 엑시머 레이저 빔은 폭이 수백㎛ 이상이다. 따라서, 단위면적당 에너지 밀도가 300 내지 500mJ/cm2로 낮다.
따라서, 이러한 레이저 빔이 비정질 반도체막(103)에 조사되면, 부분용융으로, 비정질 반도체막의 표면은 용융하지만, 저부(즉, 절연막(102)에 접하는 측)까지 완전하게 용융하지 않고, 저부에 고체의 반도체(192)가 잔존한다.
비정질 반도체막(103)의 표면과 비교하여 저부 쪽의 온도가 낮고, 반도체막의 표면에 수직의 방향으로 온도 구배가 생기기 때문에, 저부에 잔존하는 고체의 반도체(192)가 원인이 되어 화살표에 도시하는 바와 같이, 비정질 반도체막의 저부로부터 표면으로 고액계면이 이동하여 결정화가 진행된다. 즉, 비정질 반도체막의 표면에 대해서 수직방향에 결정성장이 생기고, 같은 방향에 결정립계가 형성된다. 또한, 유리 기판의 온도는 유리 기판의 연화점 이하로 유지되기 때문에, 비정질 반도체막에 레이저 빔을 조사하여도 유리 기판 위에 형성되는 층에 크랙이 생기지 않는다.
종래의 엑시머 빔을 사용한 반도체막의 결정화 방법에 의하여 형성된 결정성 반도체막과 비교하여, 본 발명의 결정화 방법에 의하여 형성된 결정성 반도체막을 사용하여 박막 트랜지스터를 형성하면, 결정의 성장방향과 박막 트랜지스터의 채널형성영역에서 캐리어가 진행하는 방향이 평행해지도록, 박막 트랜지스터의 반도체 층을 레이아웃할 수 있고, 채널형성영역에 포함되는 결정립계가 적어지고, 박막 트랜지스터의 이동도가 높아지며, 오프 전류를 억제할 수 있고, 박막 트랜지스터의 특성을 높일 수 있다.
이상의 공정에 의하여, 도 1c에 도시하는 바와 같이, 비정질 반도체막 전체에 레이저 빔(104)을 조사하여, 결정성 반도체막(105)을 형성한다.
그 후, 결정성 반도체막을 선택적으로 에칭하여, 반도체막을 형성하고, 상기 반도체막을 사용하여 반도체 소자를 형성한다. 반도체 소자로서는 박막 트랜지스터, 플로팅 게이트나 전하축적층을 가지는 불휘발성 기억소자, 다이오드, 용량소자, 저항소자 등을 형성할 수 있다. 여기서는 도 1d에 도시하는 바와 같이, 박막 트랜지스터(150)를 형성한다.
또한, 반도체 소자를 사용하여 반도체 장치를 제작할 수 있다.
또한, 본 실시형태에 있어서는 절연막(101)과 유리 기판(100) 사이에 박리층을 형성하고, 공정이 끝난 후, 유리 기판(100)으로부터 절연막(101) 위에 형성되는 반도체 소자를 박리하여도 좋다. 그 후, 가요성을 가지는 기판에 반도체 소자를 점착함으로써, 박형이며 경량인 반도체 장치를 제작할 수 있다.
(실시형태 2)
본 실시형태에서는 반도체 장치의 일례인 액정 표시장치에 대해서 도 4a 내지 도 5c를 사용하여 설명한다.
도 4a에 도시하는 바와 같이, 실시형태 1과 같이, 열 팽창률이 6×10-7/℃보다 크고, 38×10-7/℃ 이하의 유리 기판(100) 위에 절연막(101, 102)을 형성하고, 절연막(102) 위에 비정질 반도체막(103)을 형성한다. 여기서는 유리 기판(100)으로서, 열 팽창률이 38×10-7/℃이고 두께 0.7㎜의 AN100을 사용한다. 또한, 절연막(101)으로서는 두께 40nm 이상 60nm 이하의 질화산화규소막을 플라즈마 CVD법에 의하여 형성하고, 절연막(102)으로서는 두께 80nm 이상 120nm 이하의 산화질화규소막을 플라즈마 CVD법에 의하여 형성한다. 또한, 비정질 반도체막(103)으로서 플라즈마 CVD법에 의하여 두께 20nm 이상 80nm 이하의 비정질 반도체막을 형성한다.
다음, 유리 기판(100)을 가열한다. 여기서는 유리 기판(100) 위에 형성된 비정질 반도체막의 수소를 제거하기 위한 가열을 행한다. 상기 가열 이외에, 비정질 반도체막을 결정화시키기 위해서 가열하여도 좋다. 유리 기판(100)을 가열함으로써, 유리 기판 위의 층의 전 응력은 -500N/m 이상 +50N/m 이하, 바람직하게는 -150N/m 이상 0N/m 이하가 된다. 이러한 층에 나중에 레이저 빔(104)을 조사해도, 유리 기판 내지 유리 기판 위의 층에 크랙이 생기는 것을 저감할 수 있다. 여기서는 기판(100)을 500℃에서 1시간 가열한 후, 550℃에서 4시간 가열한다.
다음, 도 4b에 도시하는 바와 같이, 비정질 반도체막(103)에 레이저 빔(104)을 조사한다. 이 때, 레이저 빔(104)은 레이저 빔의 폭이 100㎛ 이하이고, 레이저 빔의 폭에 대한 레이저 빔의 길이의 비율이 1:500 이상이며, 레이저 빔의 프로파일의 반값폭이 50㎛ 이하인 펄스 발진의 레이저 빔을 선택한다. 이 결과, 절연막(102) 위에, 레이저 빔의 주사방향으로 결정을 성장시킨 결정성 반도체막(105)을 형성할 수 있다. 여기서는 레이저 빔(104)으로서 엑시머 레이저 빔을 사용한다.
다음, 도 4c에 도시하는 바와 같이, 결정성 반도체막(105)을 선택적으로 에칭하여 반도체막(201 내지 203)을 형성한다. 여기서는 결정성 반도체막(105)의 에칭 방법으로서는 드라이 에칭, 웨트 에칭 등을 사용할 수 있다. 여기서는 결정성 반도체막(105) 위에 레지스트를 도포한 후, 노광 및 현상을 행하여 레지스트 마스크를 형성한다. 다음, 레지스트 마스크를 사용하여, SF6 : O2의 유량비를 4 : 15로 한 드라이 에칭법에 의해 결정성 반도체막(105)을 선택적으로 에칭한다. 그 후, 레지스트 마스크를 제거한다.
다음, 도 4d에 도시하는 바와 같이, 반도체막(201 내지 203) 위에 게이트 절연막(204)을 형성한다. 게이트 절연막은 질화규소, 질화산화규소, 산화규소, 산화질화규소 등의 단층 또는 적층 구조로 형성된다. 여기서는 두께 115nm의 산화질화 규소를 플라즈마 CVD법에 의해 형성한다.
다음, 게이트 전극(205 내지 208)을 형성한다. 게이트 전극(205 내지 208)은 금속 또는 1도전형의 불순물을 첨가한 다결정 반도체로 형성할 수 있다. 금속을 사용하는 경우에는 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 알루미늄(Al) 등을 사용할 수 있다. 또한, 상기 금속을 질화시킨 금속 질화물을 사용할 수도 있다. 또는 상기 금속 질화물로 된 제 1 층과 상기 금속으로 된 제 2 층을 적층시킨 구조로 하여도 좋다. 또한, 액적 토출법을 사용하여 미립자를 포함하는 페이스트를 게이트 절연막 위에 토출하고, 건조·소성하여 형성할 수 있다. 또한, 게이트 절연막 위에 미립자를 포함하는 페이스트를 인쇄법에 의해 인쇄하고, 건조·소성할 수 있다. 미립자의 대표적인 예로서는 금, 구리, 금과 은의 합금, 금과 구리의 합금, 은과 구리의 합금, 금과 은과 구리의 합금 중 어느 것을 주성분으로 하는 미립자라도 좋다. 여기서는 게이트 절연막(204) 위에 막 두께 30nm의 질화탄탈막 및 막 두께 370nm의 텅스텐막을 스퍼터링법에 의해 형성한 후, 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여 질화탄탈막 및 텅스텐막을 선택적으로 에칭하여, 질화탄탈막의 단부가 텅스텐막의 단부보다 외측으로 돌출한 형상의 게이트 전극(205 내지 208)을 형성한다.
다음, 게이트 전극(205 내지 208)을 마스크로 하여, 반도체막(201 내지 203)에 각각 n형을 부여하는 불순물 원소 및 p형을 부여하는 불순물 원소를 첨가하여, 소스 영역 및 드레인 영역(209 내지 214) 및 고농도 불순물 영역(215)을 형성한다. 또한, 게이트 전극(205 내지 208)의 일부와 겹치는 저농도 불순물 영역(216 내지 223)을 형성한다. 여기서는 소스 영역 및 드레인 영역(209, 210, 213 내지 215), 및 저농도 불순물 영역(216, 217, 220 내지 223)에 p형을 부여하는 불순물 원소인 붕소를 도핑한다. 또한, 소스 영역 및 드레인 영역(211, 212) 및 저농도 불순물 영역(218, 219)에 n형을 부여하는 불순물 원소인 인을 도핑한다.
그 후, 반도체막에 첨가한 불순물 원소를 활성화하기 위해, 가열 처리를 행한다. 여기서는 질소 분위기에서 550℃에서 4시간의 가열을 행한다. 이상의 공정에 의해, 박막 트랜지스터(225 내지 227)를 형성한다. 또한, 박막 트랜지스터(225, 227)로서는 p채널형 박막 트랜지스터를 형성하고, 박막 트랜지스터(226)로서는 n채널형 박막 트랜지스터를 형성한다. 또한, p채널형 박막 트랜지스터(225) 및 n채널형 박막 트랜지스터(226)에 의해 구동회로를 구성한다. 또한, p채널형 박막 트랜지스터(227)는 화소 전극에 전압을 인가하는 소자로서 기능한다.
다음, 도 5a에 도시하는 바와 같이, 박막 트랜지스터(225 내지 227)의 게이트 전극 및 배선을 절연하는 제 1 층간절연막을 형성한다. 여기서는 제 1 층간절연막으로서, 산화규소막(231), 질화규소막(232) 및 산화규소막(233)을 적층하여 형성한다. 또한, 제 1 층간절연막의 일부인 산화규소막(233) 위에 박막 트랜지스터(225 내지 227)의 소스 영역 및 드레인 영역에 접속하는 배선(234 내지 239), 및 접속 단자(240)를 형성한다. 여기서는 스퍼터링법에 의해 Ti막 100nm, Al막 333nm, Ti막 100nm를 연속적으로 형성한 후, 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여 에칭을 선택적으로 행하여, 배선(234 내지 239) 및 접속 단자(240)를 형성한다. 그 후, 레지스트 마스크를 제거한다.
다음, 제 1 층간절연막, 배선(234 내지 239), 및 접속 단자(240) 위에 제 2 층간절연막(241)을 형성한다. 제 2 층간절연막(241)으로서는 산화규소막, 질화규소막 또는 산화질화규소막 등의 무기 절연막을 사용할 수 있고, 이들의 절연막을 단층 또는 2층 이상의 복수 층으로 형성하면 좋다. 또한, 무기 절연막을 형성하는 방법으로서는 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등을 사용하면 좋다. 여기서는 플라즈마 CVD법을 사용하여 막 두께 100nm 내지 150nm의 질화산화규소막을 형성한 후, 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여 질화산화규소막을 선택적으로 에칭하여, 박막 트랜지스터(227)의 배선(239), 및 접속 단자(240)에 이르는 콘택트 홀을 형성함과 동시에, 제 2 층간절연막(241)을 형성한다. 그 후, 레지스트 마스크를 제거한다.
본 실시형태와 같이, 제 2 층간 절연막(241)을 형성함으로써, 구동회로부의 TFT나 배선 등의 노출을 방지하여, 오염 물질로부터 TFT를 보호할 수 있다.
다음, 박막 트랜지스터(227)의 배선(239)에 접속하는 제 1 화소 전극(242), 및 접속 단자(240)와 접속하는 도전층(244)을 형성한다. 액정 표시장치가 투광형 액정 표시장치인 경우에는 제 1 화소 전극(242)을 투광성을 가지는 도전막으로 형성한다. 또한, 액정 표시장치가 반사형 액정 표시장치인 경우에는 제 1 화소 전극(242)을 반사성을 가지는 도전막으로 형성한다. 여기서는 제 1 화소 전극(242) 및 도전층(244)은 스퍼터링법에 의해 막 두께 125nm의 산화규소를 포함하는 ITO를 성막한 후, 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여 선택적으로 에칭하여 형성한다.
다음, 배향막으로서 기능하는 절연막(243)을 형성한다. 절연막(243)은 폴리이미드, 폴리비닐 알코올 등의 고분자 화합물막을 인쇄법, 롤 코팅법 등에 의해 형성한 후, 러빙 처리함으로써 형성할 수 있다. 또한, SiO를 유리 기판에 대하여 비스듬한 각도로 증착하여 형성할 수도 있다. 또한, 광 반응형 고분자 화합물에 편광한 UV광을 조사하여 광 반응형 고분자 화합물을 중합시켜 형성할 수 있다. 여기서는 폴리이미드나 폴리비닐 알코올 등의 고분자 화합물막을 인쇄법에 의해 인쇄하고, 소성한 후, 러빙 처리를 함으로써 형성한다.
다음, 도 5b에 도시하는 바와 같이, 대향 기판(251)에 제 2 화소 전극(253)을 형성하고, 제 2 화소 전극(253) 위에 배향막으로서 기능하는 절연막(254)을 형성한다. 또한, 대향 기판(251) 및 제 2 화소 전극(253) 사이에 착색막(252)을 형성하여도 좋다.
대향 기판(251)으로서는 유리 기판(100)과 같은 재료를 적절히 선택할 수 있다. 또한, 제 2 화소 전극(253)은 제 1 화소 전극(242)과 같은 방법으로 형성할 수 있다. 또한, 배향막으로서 기능하는 절연막(254)은 절연막(243)과 같은 방법으로 형성할 수 있다. 착색막(252)으로서는 컬러 표시를 행하는 경우에 필요한 막이고, RGB 방식의 경우에는 적, 녹, 청의 각색에 대응한 염료나 안료가 분산된 착색막을 각 화소에 대응하여 형성한다.
다음, 유리 기판(100) 및 대향 기판(251)을 시일재(257)로 부착한다. 또한, 유리 기판(100) 및 대향 기판(251) 사이에 액정층(255)을 형성한다. 또한, 액정층(255)은 모세관 현상을 이용한 진공 주입법에 의해, 배향막으로서 기능하는 절연 막(243, 254), 및 시일재(257)로 둘러싸인 영역에 액정 재료를 주입함으로써 형성할 수 있다. 또한, 대향 기판(251)의 한쪽 표면에 시일재(257)를 형성하고, 시일재로 둘러싸인 영역에 액정 재료를 적하한 후, 대향 기판(251)과 유리 기판(100)을 감압 하에서 시일재로 압착함으로써 액정층(255)을 형성할 수 있다.
시일재(257)로서는 열 경화형 에폭시 수지, UV 경화형 아크릴 수지, 열 가소형의 나일론, 폴리에스테르 등을, 디스펜서법, 인쇄법, 열 압착법 등을 사용하여 형성할 수 있다. 또한, 시일재(257)에 필러를 살포함으로써, 기판(100) 및 대향 기판(251)의 간격을 유지할 수 있다. 여기서는 시일재(257)로서 열 경화형 에폭시 수지를 사용하여 형성한다.
또한, 유리 기판(100) 및 대향 기판(251)의 간격을 유지하기 위해, 배향막으로서 기능하는 절연막(243, 254) 사이에 스페이서(256)를 형성하여도 좋다. 스페이서로서는 유기 수지를 도포하고, 상기 유기 수지를 원하는 형상, 대표적으로는 기둥 형상 또는 원주 형상으로 에칭하여 형성할 수 있다. 또한, 스페이서로서, 비드(bead) 스페이서를 사용하여도 좋다. 여기서는 스페이서(256)로서 비드 스페이서를 사용한다.
또한, 도시하지 않았지만, 기판(100)과 대향 기판(251) 중의 어느 한쪽 또는 양쪽 모두에 편광판을 형성한다.
다음, 도 5c에 도시하는 바와 같이, 단자부(263)에 있어서는 박막 트랜지스터의 게이트 배선 및 소스 배선에 접속되는 접속 단자(도 5c에서는 소스 배선 또는 드레인 배선에 접속되는 접속 단자(240)를 나타낸다)가 형성된다. 접속 단자(240) 에 도전막(244) 및 이방성 도전층(261)을 통하여 외부 입력 단자가 되는 FPC(262; Flexible Printed Circuit)를 접속한다. 접속 단자(240)는 도전막(244) 및 이방성 도전막(261)을 통하여 비디오 신호나 클록 신호를 받는다.
구동회로부(264)에는 소스 드라이버나 게이트 드라이버 등의 화소를 구동하는 회로가 형성된다. 여기서는 n채널형 박막 트랜지스터(226), p채널형 박막 트랜지스터(225)가 배치되어 있다. 또한, n채널형 박막 트랜지스터(226) 및 p채널형 박막 트랜지스터(225)에 의해 CMOS 회로가 형성된다.
화소부(265)에는 복수의 화소가 형성되어 있고, 각 화소에는 액정소자(258)가 형성되어 있다. 이 액정소자(258)는 제 1 화소 전극(242), 제 2 화소 전극(253) 및 그 사이에 충전되어 있는 액정층(255)이 겹쳐 있는 부분이다. 액정소자(258)가 가지는 제 1 화소 전극(242)은 박막 트랜지스터(227)와 전기적으로 접속된다.
또한, 본 실시형태에서는 화소부 및 구동회로부에 있어서, 실시형태 1에 나타내는 공정으로 제작되는 박막 트랜지스터를 사용한 형태를 나타내지만, 이것에 한정되지 않는다. 예를 들면, 구동회로부를 구성하는 박막 트랜지스터 등의 반도체 소자를 실시형태 1에 나타내는 공정으로 제작하여, 화소부를 구성하는 박막 트랜지스터를 비정질 반도체막을 사용한 박막 트랜지스터로 형성할 수도 있다.
이상의 공정에 의하여, 액정 표시장치를 제작할 수 있다. 본 실시형태에서 나타내는 액정 표시장치는 제작공정에 있어서, 유리 기판 내지 유리 기판 위의 층에 크랙이 생기는 것을 저감할 수 있다. 따라서, 수율 높은 액정 표시장치를 제작 할 수 있다.
(실시형태 3)
본 실시형태에서는 반도체 장치의 일례인 발광소자를 가지는 발광장치의 제작공정에 대하여 설명한다.
도 6a에 도시하는 바와 같이, 실시형태 2와 같은 공정에 의해, 유리 기판(100) 위에 절연막(101, 102)을 통하여 박막 트랜지스터(225 내지 227)를 형성한다. 또한, 박막 트랜지스터(225 내지 227)의 게이트 전극 및 배선을 절연하는 제 1 층간절연막으로서, 산화규소막(231), 질화규소막(232) 및 산화규소막(233)을 적층하여 형성한다. 또한, 제 1 층간절연막의 일부인 산화규소막(233) 위에 박막 트랜지스터(225 내지 227)의 반도체막에 접속하는 배선(308 내지 313), 및 접속 단자(314)를 형성한다.
다음, 제 1 층간절연막, 배선(308 내지 313), 및 접속 단자(314) 위에 제 2 층간절연막(315)을 형성한다. 다음, 박막 트랜지스터(227)의 배선(313)에 접속하는 제 1 전극(316), 및 접속 단자(314)에 접속하는 도전막(320)을 형성한다. 제 1 전극(316) 및 도전막(320)은 스퍼터링법에 의해 막 두께 125nm의 산화규소를 포함하는 ITO를 성막한 후, 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여 ITO를 선택적으로 에칭하여 형성한다.
본 실시형태와 같이, 제 2 층간절연막(315)을 형성함으로써, 구동회로부의 TFT, 배선 등의 노출을 방지하여, 오염 물질로부터 TFT를 보호할 수 있다.
다음, 제 1 전극(316)의 단부를 덮는 유기 절연막(317)을 형성한다. 여기서 는 감광성 폴리이미드를 도포하여 소성한 후, 노광 및 현상을 행하여, 구동회로, 화소 영역의 제 1 전극층(316), 및 화소 영역의 주변부에 있어서의 제 2 층간절연막(315)이 노출되도록 유기 절연막(317)을 형성한다.
다음, 제 1 전극(316) 및 유기 절연막(317)의 일부 위에 증착법에 의해 발광 물질을 함유하는 층(318)을 형성한다. 발광 물질을 함유하는 층(318)은 발광성을 가지는 유기 화합물 또는 발광성을 가지는 무기 화합물로 형성한다. 또한, 발광 물질을 함유하는 층(318)을, 발광성을 가지는 유기 화합물 및 발광성을 가지는 무기 화합물로 형성하여도 좋다. 또한, 발광 물질을 함유하는 층(318)에 적색 발광성의 발광 물질, 청색 발광성의 발광 물질, 및 녹색 발광성의 발광 물질을 사용하여, 각각 적색 발광성의 화소, 청색 발광성의 화소 및 녹색 발광성의 화소를 형성할 수 있다.
여기서는 적색 발광성의 발광 물질을 함유하는 층으로서, DNTPD를 50nm, NPB를 10nm, 비스[2,3-비스(4-플루오로페닐)퀴녹살리나토]이리듐(아세틸아세토네이트)(약칭 : Ir(Fdpq)2(acac))가 첨가된 NPB를 30nm, Alq3를 60nm, 및 LiF를 1nm의 두께로 적층하여 형성한다.
또한, 녹색 발광성의 발광 물질을 함유하는 층으로서는 DNTPD를 50nm, NPB를 10nm, 쿠마린 545T(C545T)가 첨가된 Alq3를 40nm, Alq3를 60nm, 및 LiF를 1nm 두께로 적층하여 형성한다.
또한, 청색 발광성의 발광 물질을 함유하는 층으로서, DNTPD를 50nm, NPB를 10nm, 2,5,8,11-테트라(tert-부틸)페릴렌(약칭 : TBP)이 첨가된, 9-[4-(N-카르바졸일)]페닐-10-페닐안트라센(약칭 : CzPA)을 30nm, Alq3를 60nm, 및 LiF를 1nm 두께로 적층하여 형성한다.
또한, 적색의 발광성의 화소, 청색 발광성의 화소, 및 녹색 발광성의 화소 이외에, 백색 발광성의 발광 물질을 사용하여 발광 물질을 포함하는 층을 형성함으로써, 백색의 발광성의 화소를 형성하여도 좋다. 백색의 발광성의 화소를 형성함으로써, 소비전력을 삭감할 수 있다.
다음, 발광 물질을 함유하는 층(318), 및 유기 절연막(317) 위에 제 2 전극(319)을 형성한다. 여기서는 막 두께 200nm의 Al막을 증착법에 의해 형성한다. 이 결과, 제 1 전극(316), 발광 물질을 함유하는 층(318), 및 제 2 전극(319)에 의해 발광소자(321)를 구성한다.
여기서, 발광소자(321)의 구조에 대해서 설명한다.
발광 물질을 함유하는 층(318)에, 유기 화합물을 사용한 발광 기능을 가지는 층(이하, 발광층(343)이라고 기재한다)을 형성함으로써, 발광소자(321)는 유기 EL소자로서 기능한다.
발광성을 가지는 유기 화합물로서는 예를 들면, 9,10-디(2-나프틸)안트라센(약칭 : DNA), 2-tert-부틸-9,10-디(2-나프틸)안트라센(약칭 : t-BuDNA), 4,4'-비스(2,2-디페닐비닐)비페닐(약칭 : DPVBi), 쿠마린 30, 쿠마린 6, 쿠마린 545, 쿠마린 545T, 페릴렌, 루브렌, 페리플란텐, 2,5,8,11-테트라(tert-부틸)페릴렌(약칭 : TBP), 9,10-디페닐안트라센(약칭 : DPA), 5,12-디페닐테트라센, 4-(디시아노메틸 렌)-2-메틸-6-[p-(디메틸아미노)스티릴]-4H-피란(약칭 : DCM1), 4-(디시아노메틸렌)-2-메틸-6-[2-(쥬롤리딘-9-일)에테닐]-4H-피란(약칭 : DCM2), 4-(디시아노메틸렌)-2,6-비스[p-(디메틸아미노)스티릴]-4H-피란(약칭 : BisDCM) 등이 있다. 또한, 비스[2-(4',6'-디플루오로페닐)피리디나토]-N,C2'](피콜리나토)이리듐(약칭 : FIrpic), 비스[2-[3',5'-비스(트리플루오로메틸)페닐]피리디나토-N,C2'](피콜리나토)이리듐(약칭 : Ir(CF3ppy)2(pic)), 트리스(2-페닐피리디나토-N,C2')이리듐(약칭 : Ir(ppy)3), (아세틸아세토나토)비스(2-페닐피리디나토-N,C2')이리듐(약칭 : Ir(ppy)2(acac)), (아세틸아세토나토)비스[2-(2'-티에닐)피리디나토-N,C3 ']이리듐(약칭 : Ir(thp)2(acac), (아세틸아세토나토)비스(2-페닐퀴놀리나토-N,C2)이리듐(약칭 : Ir(pq)2(acac)), (아세틸아세토나토)비스[2-(2'-벤조티에닐)피리디나토-N,C3']이리듐(약칭 : Ir(btp)2(acac)) 등의 인광을 방출할 수 있는 화합물을 사용할 수도 있다.
또한, 도 7a에 도시하는 바와 같이, 제 1 전극(316) 위에 정공주입성 재료로 형성되는 정공 주입층(341), 정공 수송성 재료로 형성되는 정공 수송층(342), 발광성의 유기화합물로 형성되는 발광층(343), 전자 수송성 재료로 형성되는 전자 수송 층(344), 전자 주입성 재료로 형성되는 전자 주입층(345)에 의하여 형성된 발광 물질을 포함하는 층(318), 및 제 2 전극(319)으로 발광소자(321)를 형성하여도 좋다.
정공 수송성 재료로서는 프탈로시아닌(약칭 : H2Pc), 구리 프탈로시아닌(약칭 : CuPc), 바나딜프탈로시아닌(약칭 : VOPc) 이외에, 4,4',4''-트리스(N,N-디페닐아미노)트리페닐아민(약칭 : TDATA), 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민(약칭 : MTDATA), 1,3,5-트리스[N,N-디(m-톨릴)아미노]벤젠(약칭 : m-MTDAB), N,N'-디페닐-N,N'-비스(3-메틸페닐)-1,1'-비페닐-4,4'-디아민(약칭 : TPD), 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(약칭 : NPB), 4,4'-비스{N-[4-디(m-톨릴)아미노]페닐-N-페닐아미노}비페닐(약칭 : DNTPD), 4,4'-비스[N-(4-비페닐일)-N-페닐아미노]비페닐(약칭 : BBPB), 4,4',4''-트리(N-카르바졸일)트리페닐아민(약칭 : TCTA) 등을 들 수 있지만, 이들에 한정되지 않는다. 또한, 상기한 화합물 중에서도, TDATA, MTDATA, m-MTDAB, TPD, NPB, DNTPD, BBPB, TCTA 등으로 대표되는 방향족 아민 화합물은 정공이 발생하기 쉽기 때문에 유기 화합물로서 바람직한 화합물군이다. 여기서 설명한 물질은 주로 10-6 cm2/Vs 이상의 정공 이동도를 가지는 물질이다.
정공 주입성 재료는 상기 정공 수송성 재료 이외에, 도전성 고분자 화합물에 화학 도핑을 실시한 재료도 있고, 폴리스틸렌설폰산(약칭 : PSS)을 도핑한 폴리에틸렌디옥시티오펜(약칭 : PEDOT)이나 폴리아닐린(약칭 : PAni) 등을 사용할 수도 있다. 또한, 산화몰리브덴, 산화바나듐, 산화니켈 등의 무기 반도체의 박막이나 산화알루미늄 등의 무기 절연체의 초박막도 유효하다.
여기서, 전자 수송성 재료는 트리스(8-퀴놀리놀라토)알루미늄(약칭 : Alq3), 트리스(4-메틸-8-퀴놀리놀라토)알루미늄(약칭 : Almq3), 비스(10-하이드록시벤조[h]-퀴놀리나토)베릴륨(약칭 : BeBq2), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(약칭 : BAlq) 등 퀴놀린 골격 또는 벤조퀴놀린 골격을 가지는 금속 착체 등으로 된 재료를 사용할 수 있다. 또한, 이들 이외에, 비스[2-(2-하이드록시페닐)벤즈옥사졸라토]아연(약칭 : Zn(BOX)2), 비스[2-(2-하이드록시페닐)벤조티아졸라토]아연(약칭 : Zn(BTZ)2) 등의 옥사졸계 배위자, 티아졸계 배위자 등을 가지는 금속 착체 등의 재료도 사용할 수 있다. 또한, 금속 착체 이외에도, 2-(4-비페닐일)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭 : PBD), 1,3-비스[5-(p-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약칭 : OXD-7), 3-(4-tert-부틸페닐)-4-페닐-5-(4-비페닐일)-1,2,4-트리아졸(약칭 : TAZ), 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-비페닐일)-1,2,4-트리아졸(약칭 : p-EtTAZ), 바소페난트롤린(약칭 : BPhen), 바소큐프로인(약칭 : BCP) 등을 사용할 수 있다. 여기서, 설명한 물질은 주로 10-6cm2/Vs 이상의 전자 이동도를 가지는 물질이다.
전자 주입 재료로서는 상기한 전자 수송성 재료 이외에, 불화리튬, 불화세슘 등의 알칼리 금속 할로겐화물이나, 불화칼슘과 같은 알칼리토류할로겐화물, 산화리튬 등의 알칼리 금속 산화물과 같은 절연체의 초박막이 자주 사용된다. 또한, 리 튬아세틸아세토네이트(약칭 : Li(acac))나 8-퀴놀리놀라토-리튬(약칭 : Liq) 등의 알칼리 금속 착체도 유효하다. 또한, 상기한 전자 수송성 재료와, Mg, Li, Cs 등의 일함수가 작은 금속을 공증착 등에 의해 혼합한 재료를 사용할 수도 있다.
또한, 도 7b에 도시하는 바와 같이, 제 1 전극(316), 유기 화합물 및 발광성의 유기 화합물에 대해서 전자 수용성을 가지는 무기 화합물로 형성되는 정공 수송층(346), 발광성의 유기 화합물로 형성된 발광층(343), 및 유기 화합물 및 발광성의 유기화합물에 대해서 전자 공여성을 가지는 무기 화합물로 형성되는 전자 수송층(347)에 의하여 형성된 발광 물질을 포함하는 층(318), 및 제 2 전극(319)으로 발광소자(321)를 형성하여도 좋다.
유기 화합물, 및 발광성의 유기 화합물에 대하여 전자 수용성을 가지는 무기 화합물로 형성되는 정공 수송층(346)은 유기 화합물로서는 상기한 정공 수송성의 유기 화합물을 적절히 사용하여 형성한다. 또한, 무기 화합물로서는 유기 화합물로부터 전자를 받기 쉬운 것이라면 무엇이라도 좋고, 다양한 금속 산화물 또는 금속 질화물을 사용할 수 있지만, 주기율표의 제 4 족 내지 제 12 족 중 어느 하나의 천이 금속의 산화물이 전자 수용성을 나타내기 쉽기 때문에 바람직하다. 구체적으로는 산화티탄, 산화지르코늄, 산화바나듐, 산화몰리브덴, 산화텅스텐, 산화레늄, 산화루테늄, 산화아연 등을 들 수 있다. 또한, 상술한 금속 산화물 중에서도, 주기율표의 제 4 족 내지 제 8 족의 어느 하나의 천이금속의 산화물은 전자 수용성이 높은 것이 많기 때문에 바람직한 일군이다. 특히, 산화바나듐, 산화몰리브덴, 산화텅스텐, 산화레늄은 진공 증착이 가능하고 취급하기 쉽기 때문에 바람직하다.
유기 화합물, 및 발광성의 유기 화합물에 대하여 전자 공여성을 가지는 무기 화합물로 형성되는 전자 수송층(347)은 유기 화합물로서, 상기한 전자 수송성의 유기 화합물을 적절히 사용하여 형성한다. 또한, 상기 무기 화합물로서, 유기 화합물에 전자를 주기 쉬운 것이라면 무엇이라도 좋고, 다양한 금속 산화물 또는 금속 질화물을 사용할 수 있지만, 알칼리 금속 산화물, 알칼리토류 금속 산화물, 희토류 금속 산화물, 알칼리 금속 질화물, 알칼리토류 금속 질화물, 희토류 금속 질화물이 전자 공여성을 나타내기 쉽기 때문에 바람직하다. 구체적으로는 산화리튬, 산화스트론튬, 산화바륨, 산화에르븀, 질화리튬, 질화마그네슘, 질화칼슘, 질화이트륨, 질화란탄 등을 들 수 있다. 특히, 산화리튬, 산화바륨, 질화리튬, 질화마그네슘, 질화칼슘은 진공 증착이 가능하여 취급하기 쉽기 때문에 바람직하다.
유기 화합물 및 무기 화합물로 형성되는 전자 수송층(347) 또는 정공 수송층(346)은 전자 주입/수송 특성이 우수하기 때문에, 제 1 전극층(316) 및 제 2 전극층(319)은 모두 일함수의 제한을 거의 받지 않고, 다양한 재료를 사용할 수 있다. 또한, 구동 전압을 저감할 수 있다.
또한, 발광 물질을 함유하는 층(318)으로서, 무기 화합물을 사용한 발광 기능을 가지는 층(이하, 발광층(349)이라고 기재한다)을 가짐으로써, 발광소자(321)는 무기 EL 소자로서 기능한다. 무기 EL 소자는 그 소자의 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 전자는 발광 재료의 입자를 바인더 중에 분산시킨 발광 물질을 포함하는 층을 가지고, 후자는 발광 재료의 박막으로 된 발광 물질을 포함하는 층을 가지는 점에 차이가 있지만, 고전계에 의해 가속 된 전자를 필요로 하는 점에서는 공통이다. 또한, 얻을 수 있는 발광의 메커니즘으로서는 도너 준위와 억셉터 준위를 사용하는 도너-억셉터 재결합형 발광과, 금속 이온의 내각 전자 천이를 사용하는 국재(局在)형 발광이 있다. 분산형 무기 EL에서는 도너-억셉터 재결합형 발광을 사용하고, 박막형 무기 EL 소자에서는 국재형 발광을 사용하는 경우가 많다. 아래에 무기 EL 소자의 구조에 대해서 설명한다.
본 실시형태에서 사용할 수 있는 발광 재료는 모체 재료와 발광 중심이 되는 불순물 원소로 구성된다. 함유시키는 불순물 원소를 변화시킴으로써 다양한 색의 발광을 얻을 수 있다. 발광 재료의 제작방법으로서는 고상법이나 액상법(공침법) 등의 다양한 방법을 사용할 수 있다. 또한, 분무 열분해법, 복분해법, 프리커서(precursor) 열분해에 의한 방법, 역 미셀(micelle)법, 이들 방법과 고온 소성을 조합시킨 방법, 동결 건조법 등의 액상법 등을 사용할 수도 있다.
고상법은 모체 재료와 불순물 원소 또는 그 화합물을 칭량(秤量)하고, 유발(乳鉢)에서 혼합하고, 전기로에서 가열, 소성을 행하여 반응시켜, 모체 재료에 불순물 원소를 함유시키는 방법이다. 소성 온도는 700℃ 내지 1500℃가 바람직하다. 이것은 온도가 너무 낮은 경우에는 고상 반응이 진행하지 않고, 온도가 너무 높은 경우에는 모체 재료가 분해되어 버리기 때문이다. 또한, 분말 상태에서 소성을 행하여도 좋지만, 펠릿(pellet) 상태에서 소성을 행하는 것이 바람직하고, 비교적 고온에서의 소성을 필요로 하지만, 간단한 방법이기 때문에, 생산성이 좋고, 대량 생산에 적합하다.
액상법(공침법)은 모체 재료 또는 그 화합물과, 불순물 원소 또는 그 불순물 원소를 포함하는 화합물을 용액 중에서 반응시키고, 건조시킨 후, 소성하는 방법이다. 발광 재료의 입자가 균일하게 분포하고, 입경이 작고, 낮은 소성 온도에서도 반응이 진행될 수 있다.
무기 EL 소자의 발광재료로서 사용하는 모체 재료로서는 황화물, 산화물, 질화물을 사용할 수 있다. 황화물로서는 예를 들면, 황화아연, 황화카드뮴, 황화칼슘, 황화이트륨, 황화갈륨, 황화스트론튬, 황화바륨 등을 사용할 수 있다. 또한, 산화물로서는 예를 들면, 산화아연, 산화이트륨 등을 사용할 수 있다. 또한, 질화물로서는 예를 들면, 질화알루미늄, 질화갈륨, 질화인듐 등을 사용할 수 있다. 또한, 셀렌화아연, 텔루르화아연 등도 사용할 수 있고, 황화칼슘-갈륨, 황화스트론튬-갈륨, 황화바륨-갈륨 등의 3원계 혼정(混晶)이어도 좋다.
국재형 발광의 발광 중심으로서, 망간(Mn), 구리(Cu), 사마륨(Sm), 테르븀(Tb), 에르븀(Er), 툴륨(Tm), 유로퓸(Eu), 세륨(Ce), 프라세오디뮴(Pr) 등을 사용할 수 있다. 또한, 전하 보상으로서 불소(F), 염소(Cl) 등의 할로겐 원소가 첨가되어도 좋다.
한편, 도너-억셉터 재결합형 발광의 발광 중심으로서, 도너 준위를 형성하는 제 1 불순물 원소 및 억셉터 준위를 형성하는 제 2 불순물 원소를 포함하는 발광 재료를 사용할 수 있다. 제 1 불순물 원소로서는 예를 들면, 불소(F), 염소(Cl), 알루미늄(Al) 등을 사용할 수 있고, 제 2 불순물 원소로서는 예를 들면, 구리(Cu), 은(Ag) 등을 사용할 수 있다.
도너-억셉터 재결합형 발광의 발광 재료를 고상법에 의해 합성하는 경우, 모 체 재료와, 제 1 불순물 원소 또는 그 화합물과, 제 2 불순물 원소 또는 그 화합물을 각각 칭량하고, 유발에서 혼합한 후, 전기로에서 가열, 소성을 한다. 모체 재료로서는 상기한 모체 재료를 사용할 수 있고, 제 1 불순물 원소 또는 그 화합물로서는 예를 들면, 불소(F), 염소(Cl), 황화알루미늄 등을 사용할 수 있다. 또한, 제 2 불순물 원소 또는 그 화합물로서는 예를 들면, 구리(Cu), 은(Ag), 황화구리, 황화은 등을 사용할 수 있다. 소성 온도는 700℃ 내지 1500℃가 바람직하다. 온도가 너무 낮은 경우에는 고상 반응이 진행되지 않고, 온도가 너무 높은 경우에는 모체 재료가 분해되버리기 때문이다. 또한, 분말 상태에서 소성을 행하여도 좋지만, 펠릿(pellet) 상태로 소성을 하는 것이 바람직하다.
또한, 고상 반응을 사용하는 경우의 불순물 원소로서는 제 1 불순물 원소와 제 2 불순물 원소로 구성되는 화합물을 조합하여 사용해도 좋다. 이 경우, 불순물 원소가 쉽게 확산되고, 고상 반응이 진행하기 쉽게 되기 때문에, 균일한 발광 재료를 얻을 수 있다. 또한, 여분의 불순물 원소가 포함되지 않기 때문에, 순도가 높은 발광 재료를 얻을 수 있다. 그때의 제 1 불순물 원소와 제 2 불순물 원소로 구성되는 화합물로서는 예를 들면, 염화구리, 염화은 등을 사용할 수 있다.
또한, 이들 불순물 원소의 농도는 모체 재료에 대하여 0.01atom% 내지 10atom%이면 좋고, 바람직하게는 0.05atom% 내지 5atom%의 범위이다.
도 7c는 발광 물질을 함유하는 층(318)이 제 1 절연층(348), 발광층(349), 및 제 2 절연층(350)으로 구성되는 무기 EL 소자의 단면을 도시한다.
박막형 무기 EL의 경우, 발광층(349)은 상기 발광 재료를 함유하는 층이고, 저항 가열 증착법, 전자 빔 증착(EB 증착)법 등의 진공 증착법, 스퍼터링법 등의 물리 기상 성장(PVD)법, 유기 금속 CVD법, 하이드라이드 수송 감압 CVD법 등의 화학 기상 성장 (CVD)법, 원자층 에피택시(ALE)법 등에 의해 형성할 수 있다.
제 1 절연층(348) 및 제 2 절연층(350)은 특별히 한정되지 않지만, 절연 내압이 높고, 치밀한 막질을 가지는 것이 바람직하고, 또한, 유전율이 높은 것이 바람직하다. 예를 들면, 산화실리콘, 산화이트륨, 산화알루미늄, 산화하프늄, 산화탄탈, 티탄산바륨, 티탄산스트론튬, 티탄산납, 질화규소, 산화지르코늄 등이나 이들의 혼합막 또는 2종 이상의 적층을 사용할 수 있다. 제 1 절연층(348) 및 제 2 절연층(350)은 스퍼터링, 증착, CVD 등에 의해 성막할 수 있다. 막 두께는 특별히 한정되지 않지만, 바람직하게는 10nm 내지 1000nm의 범위이다. 또한, 본 실시형태의 발광소자는 반드시 핫 일렉트론을 필요로 하지 않기 때문에, 박막으로 할 수도 있고, 구동 전압을 저하시킬 수 있다는 장점을 가진다. 바람직하게는 500nm 이하, 더 바람직하게는 100nm 이하의 막 두께인 것이 바람직하다.
또한, 도시하지 않지만, 발광층(349)과 절연층(348, 350), 또는 절연층(348)과 전극(316), 절연층(350)과 전극(319)의 사이에 버퍼층을 형성하여도 좋다. 이 버퍼층은 캐리어 주입을 용이하게 하고, 또한 양쪽 층의 혼합을 억제하는 역할을 가진다. 버퍼층으로서는 특별히 한정되지 않지만, 예를 들면, 발광층의 모체 재료인 황화아연, 황화셀렌, 황화카드뮴, 황화스트론튬, 황화바륨, 황화구리, 불화리튬, 불화칼슘, 불화바륨, 또는 불화마그네슘 등을 사용할 수 있다.
또한, 도 7d에 도시하는 바와 같이, 발광 물질을 함유하는 층(318)이 발광 층(349) 및 제 1 절연층(348)으로 구성되어도 좋다. 이 경우, 도 7d에서는 제 1 절연층(348)은 제 2 전극(319) 및 발광층(349) 사이에 형성되는 형태를 나타낸다. 또한, 제 1 절연층(348)은 제 1 전극(316) 및 발광층(349) 사이에 형성되어도 좋다.
또한, 발광 물질을 함유하는 층(318)이 발광층(349)만으로 구성되어 있어도 좋다. 즉, 제 1 전극(316), 발광층(349), 및 제 2 전극(319)으로 발광소자(321)를 구성하여도 좋다.
분산형 무기 EL의 경우, 입자 형상의 발광 재료를 바인더 중에 분산시켜, 막 형상의 발광 물질을 함유하는 층을 형성한다. 발광 재료의 제작방법에 따라, 원하는 크기의 입자를 충분히 얻을 수 없는 경우는 유발 등에서 분쇄 등에 의해 입자 형상으로 가공하면 좋다. 또한, 바인더란, 입자 형상의 발광 재료를 분산한 형상으로 고정하고, 발광 물질을 함유하는 층으로서의 형상으로 유지하기 위한 물질이다. 발광 재료는 바인더에 의해 발광 물질을 함유하는 층 중에 균일하게 분산하여 고정된다.
분산형 무기 EL의 경우, 발광 물질을 함유하는 층의 형성 방법은 선택적으로 발광 물질을 함유하는 층을 형성할 수 있는 액적 토출법이나 인쇄법(스크린 인쇄나 오프셋 인쇄 등), 스핀 코팅법 등의 도포법, 딥핑(dipping)법, 디스펜서법 등을 사용할 수도 있다. 막 두께는 특별히 한정되지 않지만, 바람직하게는 10nm 내지 1000nm의 범위이다. 또한, 발광 재료 및 바인더를 포함하는 발광 물질을 함유하는 층에 있어서, 발광 재료의 비율은 50wt% 이상 80wt% 이하로 하면 좋다.
도 7e에 있어서의 소자는 제 1 전극(316), 발광 물질을 함유하는 층(318), 제 2 전극층(319)을 가지고, 발광 물질을 함유하는 층(318)이 발광 재료(352)가 바인더(351)에 분산된 발광층 및 절연층(348)으로 구성된다. 또한, 절연층(348)은 도 7e에 있어서는 제 2 전극(319)에 접하는 구조로 되어 있지만, 제 1 전극(316)에 접하는 구조라도 좋다. 또한, 소자는 제 1 전극(316) 및 제 2 전극(319) 각각에 접하는 절연층을 가져도 좋다. 또한, 소자는 제 1 전극(316) 및 제 2 전극(319)에 접하는 절연층을 가지지 않아도 좋다.
본 실시형태에서 사용될 수 있는 바인더로서는 유기 재료나 무기 재료를 사용할 수 있다. 또한, 유기 재료와 무기 재료의 혼합 재료를 사용하여도 좋다. 유기 절연 재료로서는 시아노에틸셀룰로오스계 수지와 같이, 비교적 유전율이 높은 폴리머나, 폴리에틸렌계, 폴리프로필렌, 폴리스틸렌계 수지, 실리콘(silicone) 수지, 에폭시 수지, 불화비니리덴 등의 수지를 사용할 수 있다. 또한, 방향족 폴리아미드, 폴리벤즈이미다졸(polybenzimidazole) 등의 내열성 고분자 재료, 또는 실록산 수지를 사용하여도 좋다. 또한, 실록산 수지란, Si-O-Si 결합을 포함하는 수지에 상당하고, 그 실록산은 실리콘(Si)과 산소(O)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면, 알킬기, 아릴기)가 사용된다. 또는 치환기로서 플루오로기를 사용하여도 좋고, 또는 치환기로서 적어도 수소를 포함하는 유기기와 플루오로기를 사용하여도 좋다. 또한, 폴리비닐 알코올, 폴리비닐 부티랄 등의 비닐 수지, 페놀 수지, 노볼락 수지, 아크릴 수지, 멜라민 수지, 우레탄 수지, 옥사졸 수지(폴리벤조옥사졸) 등의 수지 재료를 사용하여 도 좋다. 또한, 광 경화형 등을 사용할 수가 있다. 또한, 이들 수지에 티탄산바륨이나 티탄산스트론튬 등의 고유전율의 미립자를 적절히 혼합하여 유전율을 조정할 수도 있다.
또한, 바인더에 사용되는 무기 재료로서는 산화규소, 질화규소, 산소 및 질소를 포함하는 규소, 질화알루미늄, 산소 및 질소를 포함하는 알루미늄 또는 산화알루미늄, 산화티탄, 티탄산바륨, 티탄산스트론튬, 티탄산납, 니오브산칼륨, 니오브산납, 산화탄탈, 탄탈산바륨, 탄탈산리튬, 산화이트륨, 산화지르코늄, 황화아연, 그 이외의 무기 재료를 포함하는 물질 중에서 선택된 재료로 형성할 수 있다. 유기 재료에 유전율이 높은 무기 재료를 포함시킴으로써(첨가 등에 의해), 발광 재료 및 바인더로 이루어지는 발광 물질을 함유하는 층의 유전율을 더욱 제어할 수 있고, 유전율을 더욱 크게 할 수 있다.
제작 공정에서, 발광 재료는 바인더를 포함하는 용액 중에 분산되지만, 본 실시형태에 사용할 수 있는 바인더를 포함하는 용액의 용매로서는 바인더 재료가 용해되고, 발광층을 형성하는 방법(각종 웨트 프로세스) 및 원하는 막 두께에 적합한 점도의 용액을 제작할 수 있는 용매를 적절히 선택하면 좋다. 유기 용매 등을 사용할 수 있고, 예를 들면, 바인더로서 실록산 수지를 사용하는 경우에는 프로필렌글리콜모노메틸에테르, 프로필렌글리콜모노메틸에테르아세테이트(PGMEA라고도 부른다), 3-메톡시-3-메틸-1-부탄올(MMB라고도 부른다) 등을 사용할 수 있다.
무기 EL 발광소자는 발광 물질을 포함하는 층을 협지하는 한 쌍의 전극간에 전압을 인가함으로써, 발광을 얻을 수 있지만, 직류구동 또는 교류구동의 어느 것 에서나 동작할 수 있다.
그 다음, 도 6b에 도시하는 바와 같이, 제 2 전극(319) 위에 보호막(322)을 형성한다. 그 보호막(322)은 발광소자(321)나 보호막(322)에 수분이나 산소 등이 침입하는 것을 방지하기 위한 것이다. 보호막(322)은 플라즈마 CVD법 또는 스퍼터링법 등의 박막 형성법에 의해, 질화규소, 산화규소, 질화산화규소, 산화질화규소, 산화질화알루미늄 또는 산화알루미늄, 다이아몬드 라이크 카본(DLC: Diamond-Like Carbon), 질소 함유 탄소, 그 이외의 절연성 재료를 사용하여 형성하는 것이 바람직하다.
또한, 시일재(323)를 사용하여 밀봉 기판(324)을 유리 기판(100) 위에 형성되는 제 2 층간절연막(315)에 부착시킴으로써, 유리 기판(100), 밀봉 기판(324), 및 시일재(323)로 둘러싸인 공간(325)에 발광소자(321)가 구비된 구조로 되어 있다. 또한, 공간(325)에는 충전재가 충전되어 있고, 불활성 기체(질소나 아르곤 등)가 충전되는 경우 이외에, 시일재(323)로 충전되는 경우도 있다.
또한, 시일재(323)에는 에폭시계 수지를 사용하는 것이 바람직하다. 또한, 이들의 재료는 가능한 한 수분이나 산소를 투과하지 않는 재료인 것이 바람직하다. 또한, 밀봉 기판(324)에 사용하는 재료로서는 유리 기판이나 석영 기판 이외에, FRP(Fiberglass-Reinforced Plastics), PVF(폴리비닐플로라이드), 폴리에스테르, 또는 아크릴 등으로 이루어지는 플라스틱 기판을 사용할 수 있다.
다음, 도 6c에 도시하는 바와 같이, 실시형태 2와 마찬가지로, 이방성 도전막(326)을 사용하여 FPC(327)를 접속 단자(314)에 접하는 도전막(320)에 부착시킨 다.
이상의 공정에 의해, 액티브 매트릭스형 발광소자를 가지는 반도체 장치를 형성할 수 있다.
여기서, 본 실시형태에서 풀컬러 표시하는 경우의 화소에 있어서의 등가 회로도를 도 8에 도시한다. 도 8에 있어서, 파선으로 둘러싸인 박막 트랜지스터(332)가 발광소자를 구동하는 박막 트랜지스터(227)에 대응한다. TFT(331)는 TFT(332)의 온/오프를 제어한다. 또한, 발광소자로서는 발광 물질을 함유하는 층을 발광성의 유기 화합물을 함유하는 층으로 형성한 유기 EL 소자(이하, OLED라고 기재한다)를 사용한 형태에 대해서 설명한다.
적색을 표시하는 화소에서는 박막 트랜지스터(332)의 드레인 영역에 적색을 발광하는 OLED(334R)가 접속되고, 소스 영역에는 양극측 전원선(337R)이 설치되어 있다. 또한, OLED(334R)에는 캐소드측 전원선(333)이 설치되어 있고, 스위칭용 박막 트랜지스터(331)는 게이트 배선(336)에 접속되고, 구동용 박막 트랜지스터(332)의 게이트 전극은 스위칭용 박막 트랜지스터(331)의 드레인 영역에 접속된다. 또한, 스위칭용 박막 트랜지스터(331)의 드레인 영역은 애노드측 전원선(337R)에 접속된 용량소자(338)에 접속된다.
또한, 녹색을 표시하는 화소에서는 구동용 박막 트랜지스터(332)의 드레인 영역에 녹색을 발광하는 OLED(334G)가 접속되고, 소스 영역에는 애노드측 전원선(337G)이 형성된다. 또한, OLED(334G)에는 애노드측 전원선(333)이 형성되고, 스위칭용 박막 트랜지스터(331)는 게이트 배선(336)에 접속되고, 구동용 박막 트랜 지스터(332)의 게이트 전극은 스위칭용 박막 트랜지스터(331)의 드레인 영역에 접속되어 있다. 또한, 스위칭용 박막 트랜지스터(331)의 드레인 영역은 애노드측 전원선(337G)에 접속된 용량소자(338)에 접속한다.
또한, 청색을 표시하는 화소에서는 구동용 박막 트랜지스터(332)의 드레인 영역에 청색을 발광하는 OLED(334B)가 접속되고, 소스 영역에는 애노드측 전원선(337B)이 형성된다. 또한, OLED(334B)에는 애노드측 전원선(333)이 형성되고, 스위칭용 박막 트랜지스터(331)는 게이트 배선(336)에 접속되고, 구동용 박막 트랜지스터(332)의 게이트 전극은 스위칭용 박막 트랜지스터(331)의 드레인 영역에 접속된다. 또한, 스위칭용 박막 트랜지스터(331)의 드레인 영역은 애노드측 전원선(337B)에 접속된 용량소자(338)에 접속된다.
각각 색이 다른 화소에는 발광 물질을 함유하는 층의 재료에 따라 다른 전압을 각각 인가한다.
또한, 여기서는 소스 배선(335)과 애노드측 전원선(337R, 337G, 337B)을 평행하게 형성하지만, 이것에 한정되지 않고, 게이트 배선(336)과 애노드측 전원선(337R, 337G, 337B)을 평행하게 형성하여도 좋다. 또한, 구동용 박막 트랜지스터(332)를 멀티 게이트 전극 구조로 하여도 좋다.
또한, 발광장치에 있어서, 화면 표시의 구동방법은 특별히 한정되지 않고, 예를 들면, 점순차 구동방법이나 선순차 구동방법이나 면순차 구동방법 등을 사용하면 좋다. 대표적으로는 선순차 구동방법을 사용하고, 시분할 계조 구동방법이나 면적 계조 구동방법을 적절히 사용하면 좋다. 또한, 발광장치의 소스선에 입력하 는 비디오 신호는 아날로그 신호이어도 좋고, 디지털 신호이어도 좋고, 비디오 신호에 맞추어 구동회로 등을 적절히 설계하면 좋다.
또한, 비디오 신호가 디지털인 발광장치에 있어서, 화소에 입력되는 비디오 신호가 정전압(CV)인 것과, 정전류(CC)인 것이 있다. 비디오 신호가 정전압(CV)인 것으로는 발광소자에 인가되는 신호의 전압이 일정(CVCV)한 것과, 발광소자에 인가되는 신호의 전류가 일정(CVCC)한 것이 있다. 또한, 비디오 신호가 정전류(CC)인 것에는 발광소자에 인가되는 신호의 전압이 일정(CCCV)한 것과, 발광소자에 인가되는 신호의 전류가 일정(CCCC)한 것이 있다.
또한, 발광장치에 있어서, 정전 파괴 방지를 위한 보호 회로(보호 다이오드 등)를 형성하여도 좋다.
또한, 본 실시형태에서는 화소부 및 구동회로부에 있어서, 실시형태 1에 나타내는 공정으로 제작되는 박막 트랜지스터를 사용한 형태를 나타내지만, 이것에 한정되지 않는다. 예를 들면, 구동회로부를 구성하는 박막 트랜지스터 등의 반도체 소자를 실시형태 1에 나타내는 공정으로 제작하여, 화소부를 구성하는 박막 트랜지스터를 비정질 반도체막을 사용한 박막 트랜지스터로 형성할 수도 있다.
이상의 공정에 의해, 액티브 매트릭스형 발광소자를 가지는 발광장치를 제작할 수 있다. 본 실시형태에서 나타내는 발광장치는 제작공정에 있어서, 유리 기판 내지 유리 기판 위의 층에 크랙이 생기는 것을 저감할 수 있다. 따라서, 수율 높게, 발광장치를 제작할 수 있다.
(실시형태 4)
본 실시형태에서는 비접촉으로 데이터 전송이 가능한 반도체 장치의 제작공정을 도 9a 내지 도 12d를 사용하여 설명한다. 또한, 반도체 장치의 구성에 대해서 도 13을 사용해서 설명한다. 또한, 본 실시형태에서 나타내는 반도체 장치의 용도를 도 14a 내지 도 14f를 사용해서 설명한다.
도 9a에 도시하는 바와 같이, 유리 기판(401) 위에 박리막(402)을 형성한다. 그 다음, 실시형태 1 및 실시형태 2와 같이, 박리막(402) 위에 절연막(403)을 형성하고, 절연막(403) 위에 박막 트랜지스터(404)를 형성한다. 그 다음, 박막 트랜지스터(404)를 구성하는 도전막을 절연하는 층간절연막(405)을 형성하고, 박막 트랜지스터(404)의 반도체막에 접속되는 소스 전극 및 드레인 전극(406)을 형성한다. 다음, 박막 트랜지스터(404), 층간절연막(405), 소스 전극 및 드레인 전극(406)을 덮는 절연막(407)을 형성하고, 절연막(407)을 통하여 소스 전극 또는 드레인 전극(406)에 접속하는 도전막(408)을 형성한다.
유리 기판(401)으로서는 유리 기판(100)과 같은 것을 사용할 수 있다.
박리막(402)은 스퍼터링법이나 플라즈마 CVD법, 도포법, 인쇄법 등에 의해, 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 규소(Si)에서 선택된 원소, 또는 그 원소를 주성분으로 하는 합금 재료, 또는 그 원소를 주성분으로 하는 화합물 재료로 된 층을, 단층 또는 적층으로 형성한다. 규소를 포함하는 박리막의 결정 구조는 비정질, 미(微)결정, 다결정 중 어느 것이어도 좋다.
박리막(402)이 단층 구조인 경우에는 바람직하게는 텅스텐, 몰리브덴, 또는 텅스텐과 몰리브덴의 혼합물을 포함하는 층을 형성한다. 또는 텅스텐의 산화물을 포함하는 층, 또는 산화질화물을 포함하는 층, 몰리브덴의 산화물을 포함하는 층, 또는 산화질화물을 포함하는 층, 또는 텅스텐과 몰리브덴의 혼합물의 산화물을 포함하는 층 또는 산화질화물을 포함하는 층을 형성한다. 또한, 텅스텐과 몰리브덴의 혼합물은 예를 들면, 텅스텐과 몰리브덴의 합금에 상당한다.
박리막(402)이 적층 구조인 경우에는 바람직하게는 제 1 층째로서, 텅스텐, 몰리브덴, 또는 텅스텐과 몰리브덴의 혼합물을 포함하는 층을 형성하고, 제 2 층째로서, 텅스텐, 몰리브덴, 또는 텅스텐과 몰리브덴의 혼합물의 산화물을 포함하는 층, 질화물을 포함하는 층, 산화질화물을 포함하는 층, 또는 질화산화물을 포함하는 층을 형성한다.
박리막(402)으로서 텅스텐을 포함하는 층과 텅스텐 산화물을 포함하는 층의 적층 구조를 형성하는 경우, 텅스텐을 포함하는 층을 형성하고, 그 상층에 산화물로 형성되는 절연층을 형성함으로써, 텅스텐층과 절연층과의 계면에, 텅스텐의 산화물을 포함하는 층이 형성되는 것을 활용하여도 좋다. 또한, 텅스텐을 포함하는 층의 표면을 열 산화 처리, 산소 플라즈마 처리, N2O 플라즈마 처리, 오존수 등의 산화력이 강한 용액에서의 처리, 수소가 첨가된 물에서의 처리 등을 행하여 텅스텐 산화물을 포함하는 층을 형성하여도 좋다. 이것은 텅스텐의 질화물을 포함하는 층, 텅스텐의 산화질화물을 포함하는 층, 또는 질화산화물을 포함하는 층을 형성하는 경우도 마찬가지로 적용되고, 텅스텐을 포함하는 층을 형성한 후, 그 상층에 질 화규소층, 산화질화규소층, 질화산화규소층을 형성하면 좋다.
텅스텐의 산화물은 WOx로 나타낸다. x는 2 ≤x ≤3의 범위 내이며, x가 2인 경우(WO2), x가 2.5인 경우(W2O5), x가 2.75인 경우(W4O11), x가 3인 경우(WO3) 등이 있다.
여기서는 스퍼터링법에 의해 두께 20nm 내지 100nm, 바람직하게는 40nm 내지 80nm의 텅스텐막을 형성한다.
또한, 상기 공정에 의하면 유리 기판(401)에 접하도록 박리막(402)을 형성하지만, 본 발명은 이 공정에 제약을 받지 않는다. 기판(401)에 접하도록 하지가 되는 절연막을 형성하고, 그 절연막에 접하도록 박리막(402)을 형성하여도 좋다.
절연막(403)은 절연막(101) 및 절연막(102)의 적층구조와 마찬가지로 형성할 수 있다. 여기서는 N2O 가스를 흘리면서 플라즈마를 발생시켜 박리막(402) 표면에 산화텅스텐막을 형성한 후, 10nm 내지 100nm의 질화산화규소막 및 30nm 내지 120nm의 산화질화규소막을 플라즈마 CVD법에 의해 형성한다.
박막 트랜지스터(404)는 실시형태 2에서 나타내는 박막 트랜지스터(225 내지 227)와 마찬가지로 형성할 수 있다. 소스 전극 및 드레인 전극(406)은 실시형태 2에서 나타내는 배선(234 내지 239)과 마찬가지로 형성할 수 있다.
층간절연막(405) 및 절연막(407)은 폴리이미드, 아크릴, 또는 실록산 폴리머를 도포하여 소성하여 형성할 수 있지만, 스퍼터링법이나 플라즈마 CVD법, 도포법, 인쇄법 등에 의해 무기 화합물을 사용하여 단층 또는 적층으로 형성하여도 좋다. 무기 화합물의 대표적인 예로서는 산화규소, 질화규소, 산화질화규소가 있다.
다음, 도 9b에 도시하는 바와 같이, 도전막(408) 위에 도전막(411)을 형성한다. 여기서는 인쇄법에 의해 금 입자를 포함하는 조성물을 인쇄하고, 200℃에서 30분간 가열하여 조성물을 소성하여 도전막(411)을 형성한다.
다음, 도 9c에 도시하는 바와 같이, 절연막(407) 및 도전막(411)의 단부를 덮는 절연막(412)을 형성한다. 여기서는 절연막(407) 및 도전막(411)의 단부를 덮는 절연막(412)을 에폭시 수지를 사용하여 형성한다. 에폭시 수지의 조성물을 스핀코트법에 의해 도포하고, 160℃에서 30분간 가열한 후, 도전막(411)을 덮는 부분의 절연막을 제거하여, 도전막(411)을 노출시킴과 동시에, 두께 1㎛ 내지 20㎛, 바람직하게는 5㎛ 내지 10㎛의 절연막(412)을 형성한다. 여기서는 절연막(403)으로부터 절연막(412)까지의 적층체를 소자 형성층(410)으로 한다.
다음, 도 9d에 도시하는 바와 같이, 나중의 박리 공정을 용이하게 행하기 위해, 레이저 빔(413)을 절연막(403, 405, 407) 및 절연막(412)에 조사하여, 도 9e에 도시하는 바와 같은 개구부(414)를 형성한다. 다음, 절연막(412)에 점착부재(415)를 부착시킨다. 개구부(414)를 형성하기 위해 조사하는 레이저 빔으로서는 절연막(403, 405, 407) 또는 절연막(412)이 흡수하는 파장을 가지는 레이저 빔이 바람직하다. 대표적으로는 자외 영역, 가시 영역, 또는 적외 영역의 레이저 빔을 적절히 선택하여 조사한다.
이와 같은 레이저 빔을 발진하는 것이 가능한 레이저 발진기로서는 실시형태 1에서 나타내는 레이저 발진기(1301)와 같은 것을 적절히 사용할 수 있다. 또한, 고체 레이저 발진기에 있어서는 기본파 내지 제 5 고조파를 적절히 적용하는 것이 바람직하다. 이 결과, 절연막(403, 405, 407, 412)이 레이저 빔을 흡수하고 용융하여 개구부가 형성된다.
또한, 레이저 빔을 절연막(403, 405, 407, 412)에 조사하는 공정을 생략함으로써, 스루풋을 향상시킬 수 있다.
다음, 도 10a에 도시하는 바와 같이, 박리막(402)과 절연막(403)의 계면에 형성되는 금속 산화물막에 있어서, 박리막을 가지는 유리 기판(401) 및 소자 형성층의 일부(421)를 물리적 수단에 의해 박리한다. 물리적 수단이란, 역학적 수단 또는 기계적 수단을 가리키고, 어떠한 역학적 에너지(기계적 에너지)를 변화시키는 수단을 가리킨다. 대표적인 물리적 수단은 기계적인 힘을 가하는 것(예를 들면, 사람의 손이나 그립 툴(grip tool)에 의해 벗겨내는 처리나, 롤러를 지점으로 하여 롤러를 회전시키면서 분리하는 처리)이다.
본 실시형태에 있어서는 박리막과 절연막의 사이에 금속 산화막을 형성하고, 상기 금속 산화막에 있어서 물리적 수단에 의해 소자 형성층의 일부(421)를 박리하는 방법을 사용했지만, 이것에 한정되지 않는다. 박리막에 수소를 포함하는 비정질 규소층을 사용하고, 도 9e의 공정 후, 유리 기판측으로부터 레이저 빔을 조사하여 비정질 규소막에 포함되는 수소를 기화시켜, 유리 기판과 박리막과의 사이에서 박리하는 방법을 사용할 수 있다.
또한, 도 9e의 공정 후, 유리 기판을 기계적으로 연마하여 제거하는 방법이나, HF 등의 유리 기판을 용해하는 용액을 사용하여 유리 기판을 제거하는 방법을 사용할 수 있다. 이 경우, 박리막을 사용하지 않아도 좋다.
또한, 도 9e에 있어서, 점착 부재(415)를 절연막(412)에 부착시키기 전에, 개구부(414)에 NF3, BrF3, ClF3 등의 불화할로겐 가스를 도입하여, 박리막을 불화할로겐 가스로 에칭하여 제거한 후, 절연막(412)에 점착 부재(415)를 부착시켜, 유리 기판으로부터 소자 형성층의 일부(421)를 박리하는 방법을 사용할 수 있다.
또한, 도 9e에 있어서, 점착 부재(415)를 절연막(412)에 부착시키기 전에, 개구부(414)에 NF3, BrF3, ClF3 등의 불화할로겐 가스를 도입하여, 박리막의 일부를 불화할로겐 가스로 에칭하여 제거한 후, 절연막(412)에 점착 부재(415)를 부착시켜, 유리 기판으로부터 소자 형성층의 일부(421)를 물리적 수단으로 박리하는 방법을 사용할 수 있다.
다음, 도 10b에 도시하는 바와 같이, 소자 형성층의 일부(421)의 절연막(403)에 가요성 기판(422)을 부착한다. 그 다음, 점착 부재(415)를 소자 형성층의 일부(421)로부터 벗겨낸다. 여기서는 가요성 기판(422)으로서 캐스트(cast)법에 의해 폴리아닐린으로 형성된 필름을 사용한다.
도 10c에 도시하는 바와 같이, 가요성 기판(422)을 다이싱(dicing) 프레임(432)의 UV 시트(431)에 부착한다. 이 UV 시트(431)는 점착성을 가지기 때문에, UV 시트(431) 위에 가요성 기판(422)이 고정된다. 이 후, 도전막(411)에 레이저 빔을 조사하여, 도전막(411)과 도전막(408) 사이의 밀착성을 높여도 좋다.
다음, 도 10d에 도시하는 바와 같이, 도전막(411) 위에 접속 단자(433)를 형 성한다. 이 접속 단자(433)를 형성함으로써, 나중에 안테나로서 기능하는 도전막과의 위치맞춤 및 접착을 용이하게 행할 수 있다.
다음, 도 11a에 도시하는 바와 같이, 소자 형성층의 일부(421)를 분단한다. 여기서는 소자 형성층의 일부(421) 및 가요성 기판(422)에 레이저 빔(434)을 조사하여, 도 11b에 도시하는 바와 같이, 소자 형성층의 일부(421)를 복수로 분단한다. 레이저 빔(434)은 레이저 빔(413)에 기재한 레이저 빔을 적절히 선택하여 적용할 수 있다. 여기서는 절연막(403, 405, 407, 412) 및 가요성 기판(422)이 흡수할 수 있는 레이저 빔을 선택하는 것이 바람직하다. 또한, 여기서는 레이저 컷법을 사용하여 소자 형성층의 일부를 복수로 분단했지만, 이 방법 대신에 다이싱법, 스크라이빙법 등을 적절히 사용할 수 있다. 이 결과, 분단된 소자 형성층을 박막 집적회로(442a, 442b)로 나타낸다.
다음, 도 11c에 도시하는 바와 같이, 다이싱 프레임(432)의 UV 시트에 UV광을 조사하여, UV 시트(431)의 점착력을 저하시킨 후, UV 시트(431)를 익스팬더(expander) 프레임(444)으로 지지한다. 이 때, UV 시트(431)를 늘리면서 익스팬더 프레임(444)으로 지지함으로써, 박막 집적회로(442a, 442b)들 사이에 형성된 홈(441)의 폭을 확대할 수 있다. 또한, 확대된 홈(446)의 폭은 후에 박막 집적회로(442a, 442b)에 부착되는 안테나 기판의 크기에 맞추어 설정되는 것이 바람직하다.
다음, 도 12a에 도시하는 바와 같이, 안테나로서 기능하는 도전막(452a, 452b)을 가지는 가요성 기판(456)과, 박막 집적회로(442a, 442b)를 이방성 도전 접 착제(455a, 455b)를 사용하여 부착시킨다. 또한, 안테나로서 기능하는 도전막(452a, 452b)을 가지는 가요성 기판(456)에는 도전막(452a, 452b)의 일부가 노출하도록 개구부가 형성된다. 따라서, 안테나로서 기능하는 도전막(452a, 452b)과 박막 집적회로(442a, 442b)의 접속 단자가 이방성 도전 접착제(455a, 455b)에 포함되는 도전성 입자(454a, 454b)에서 접속되도록 위치를 맞추면서 부착시킨다.
여기서는 안테나로서 기능하는 도전막(452a)과 박막 집적회로(442a)가 이방성 도전 접착제(455a) 중의 도전성 입자(454a)에 의해 접속되고, 안테나로서 기능하는 도전막(452b)과 박막 집적회로(442b)가 이방성 도전 접착제(455b) 중의 도전성 입자(454b)에 의해 접속된다.
다음, 도 12b에 도시하는 바와 같이, 안테나로서 기능하는 도전막(452a, 452b)과 박막 집적회로(442a, 442b)가 형성되지 않는 영역에 있어서, 가요성 기판(456)과 절연막(453)을 분단한다. 여기서는 절연막(453) 및 가요성 기판(456)에 레이저 빔(461)을 조사하는 레이저 컷법에 의해 분단을 행한다.
이상의 공정에 의해, 도 12c에 도시하는 바와 같이, 비접촉으로 데이터 전송이 가능한 반도체 장치(462a, 462b)를 제작할 수 있다.
또한, 도 12a에 있어서, 안테나로서 기능하는 도전막(452a, 452b)을 가지는 가요성 기판(456)과 박막 집적회로(442a, 442b)를 이방성 도전 접착제(455a, 455b)를 사용하여 부착시킨 후, 가요성 기판(456)과 박막 집적회로(442a, 442b)를 밀봉하도록 가요성 기판(463)을 형성하고, 도 12b와 같이, 안테나로서 기능하는 도전막(452a, 452b)과 박막 집적회로(442a, 442b)가 형성되지 않는 영역에 레이저 빔(461)을 조사하여, 도 12d에 도시하는 바와 같은 반도체 장치(464)를 제작하여도 좋다. 이 경우, 분단된 가요성 기판(456, 463)에 의해, 박막 집적회로가 밀봉되기 때문에, 박막 집적회로의 열화를 억제할 수 있다.
이상의 공정에 의하여, 박형 및 경량의 반도체 장치를 수율 높게 제작할 수 있다. 본 실시형태의 반도체 장치는 제작공정에 있어서, 유리 기판 내지 유리 기판 위의 층에 크랙이 생기는 것을 저감할 수 있다. 따라서, 수율 높게 반도체 장치를 제작할 수 있다.
다음에, 상기 비접촉으로 데이터 전송이 가능한 반도체 장치의 구성에 대해서 도 13을 참조하여 설명한다.
본 실시형태의 반도체 장치는 크게 구분하여 안테나부(2001), 전원부(2002), 논리부(2003)로 구성된다.
안테나부(2001)는 외부 신호의 수신과 데이터의 송신을 행하기 위한 안테나(2011)로 이루어진다. 또한, 반도체 장치에 있어서의 신호 전송 방식은 전자(電磁) 결합 방식, 전자 유도 방식, 또는 마이크로파 방식 등을 사용할 수 있다. 전송 방식은 실시자가 사용 용도를 고려하여 적절히 선택하면 좋고, 전송 방식에 따라 최적의 안테나를 설치하면 좋다.
전원부(2002)는 안테나(2011)를 통하여 외부로부터 수신한 신호에 의거하여 전원을 만드는 정류 회로(2021)와, 만들어낸 전원을 유지하기 위한 보유용량(2022)과, 정전압 회로(2023)로 이루어진다.
논리부(2003)는 수신한 신호를 복조하는 복조 회로(2031)와, 클록 신호를 생 성하는 클록 생성/보정 회로(2032)와, 각 코드 인식 및 판정 회로(2033)와, 메모리로부터 데이터를 판독하기 위한 신호를 수신 신호에 의거하여 만들어내는 메모리 컨트롤러(2034)와, 부호화한 신호를 수신 신호로 변환하기 위한 변조 회로(2035)와, 판독한 데이터를 부호화하는 부호화 회로(2037)와, 데이터를 유지하는 마스크 ROM(2038)을 포함한다. 또한, 변조 회로(2035)는 변조용 저항(2036)을 가진다.
각 코드 인식 및 판정 회로(2033)가 인식 및 판정하는 코드는 프레임 종료 신호(EOF : End of Frame), 프레임 개시 신호(SOF : Start of Frame), 플래그(flag), 코맨드 코드, 마스크 길이(mask length), 마스크값(mask value) 등이다. 또한, 각 코드 인식 및 판정 회로(2033)는 송신 에러를 식별하는 순환 리던던시 검사(CRC : Cyclic Redundancy Check) 기능도 포함한다.
다음에, 비접촉으로 데이터 전송을 할 수 있는 반도체 장치의 용도에 대하여 도 14a 내지 도 14f를 사용하여 도시한다. 상기 비접촉으로 데이터 전송이 가능한 반도체 장치의 용도는 광범위하고, 예를 들면, 지폐, 경화, 유가증권류, 무기명 채권류, 증서류(예를 들면, 운전면허증이나 주민등록증 등, 도 14a 참조), 포장용 용기류(예를 들면, 포장지나 병 등, 도 14c 참조), 기록 매체(예를 들면, DVD 소프트웨어나 비디오테이프 등, 도 14b 참조), 탈것류(예를 들면, 자전거 등, 도 14d 참조), 신변용품(예를 들면, 가방이나 안경 등), 식품류, 식물류, 동물류, 의류, 생활용품류, 전자기기 등의 상품이나 화물의 이름표(도 14e 및 도 14f 참조) 등의 물품에 설치하여 사용할 수 있다. 전자기기는 액정 표시장치, EL 표시장치, 텔레비전 장치(단순히 TV, TV 수상기, 텔레비전 수상기라고도 부른다) 및 휴대 전화기 등 을 가리킨다.
본 실시형태의 반도체 장치(9210)는 프린트 기판에 실장되거나, 표면에 부착되거나 묻히거나 하여 물품에 고정된다. 예를 들면, 책이라면, 종이에 묻거나, 유기 수지로 된 패키지라면 상기 유기수지에 묻거나 하여 각 물품에 고정한다. 본 실시형태의 반도체 장치(9210)는 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도 그 물품 자체의 디자인성을 손상시키지 않는다. 또한, 지폐, 경화, 유가증권류, 무기명 채권류, 증서류 등에 본 실시형태의 반도체 장치(9210)를 설치함으로써, 인증 기능을 가질 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 전자기기 등에 본 실시형태의 반도체 장치를 설치함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다.
(실시형태 5)
상기 실시형태에 나타내는 반도체 장치를 가지는 전자기기로서, 텔레비전 장치(단순히 텔레비전 또는 텔레비전 수상기라고도 부름), 디지털 카메라, 디지털 비디오카메라 등의 카메라, 휴대 전화장치(단순히 휴대 전화기 또는 휴대 전화라고도 부른다), PDA 등의 휴대형 정보 단말기, 휴대형 게임기, 컴퓨터용 모니터, 컴퓨터, 카 오디오 시스템 등의 음향 재생 장치, 가정용 게임기 등의 기록 매체를 구비한 화상 재생 장치 등을 들 수 있다. 이들의 구체적인 예에 대하여 도 15a 내지 도 15f를 참조하여 설명한다.
도 15a에 도시하는 휴대형 정보 단말기는 본체(9201), 표시부(9202) 등을 포 함하고 있다. 표시부(9202)에 상기 실시형태에 나타내는 것을 적용함으로써, 고정밀 표시가 가능한 휴대형 정보 단말기를 저가로 제공할 수 있다.
도 15b에 도시하는 디지털 비디오카메라는 표시부(9701), 표시부(9702) 등을 포함한다. 표시부(9701)에 상기 실시형태에 나타내는 것을 적용함으로써, 고정밀 표시가 가능한 디지털 비디오카메라를 저가로 제공할 수 있다.
도 15c에 도시하는 휴대형 단말기는 본체(9101), 표시부(9102) 등을 포함한다. 표시부(9102)에 상기 실시형태에 나타내는 것을 적용함으로써, 신뢰성이 높은 휴대형 단말기를 저가로 제공할 수 있다.
도 15d에 도시하는 휴대형 텔레비전 장치는 본체(9301), 표시부(9302) 등을 포함하고 있다. 표시부(9302)에 상기 실시형태에 나타내는 것을 적용함으로써, 고정밀 표시가 가능한 휴대형 텔레비전 장치를 저가로 제공할 수 있다. 이와 같은 텔레비전 장치는 휴대 전화기 등의 휴대형 단말기에 탑재되는 소형의 것부터, 들고 다닐 수 있는 중형의 것, 또는 대형의 것(예를 들면, 40인치 이상)까지 폭 넓게 적용할 수 있다.
도 15e에 도시하는 모바일 컴퓨터는 본체(9401), 표시부(9402) 등을 포함한다. 표시부(9402)에, 상기 실시형태에 나타내는 것을 적용함으로써, 고화질의 표시가 가능한 모바일 컴퓨터를 저가로 제공할 수 있다.
도 15f에 도시하는 텔레비전 장치는 본체(9501), 표시부(9502) 등을 포함한다. 표시부(9502)에 상기 실시형태에 나타내는 것을 적용함으로써, 고정밀 표시가 가능한 텔레비전 장치를 저가로 제공할 수 있다.
여기서, 텔레비전 장치의 구성에 대해서 도 16을 사용하여 설명한다.
도 16은 텔레비전 장치의 주요한 구성을 나타내는 블록도이다. 튜너(9511)는 영상 신호와 음성 신호를 수신하고, 영상 신호는 영상 검파 회로(9512)와, 그 영상 검파 회로(9512)로부터 출력되는 신호를 적, 녹, 청의 각 색에 대응한 색 신호로 변환하는 영상 신호 처리 회로(9513)와, 그 영상 신호를 드라이버 IC의 입력 사양으로 변환하는 제어 회로(9514)에 의하여 처리된다. 제어 회로(9514)는 표시 패널(9515)의 주사선 구동회로(9516)와 신호선 구동회로(9517)에 각각 신호를 출력한다. 디지털 구동의 경우, 신호선 측에 신호 분할 회로(9518)를 형성하여, 입력 디지털 신호를 m개로 분할하여 공급하는 구성으로 하여도 좋다.
튜너(9511)에서 수신한 신호 중, 음성 신호는 음성 검파 회로(9521)로 보내지고, 그의 출력은 음성 신호 처리회로(9522)를 거쳐 스피커(9523)에 공급된다. 제어 회로(9524)는 수신국(수신 주파수)이나 음량 등의 제어정보를 입력부(9525)로부터 받아서, 그 신호를 튜너(9511)나 음성 신호 처리회로(9522)에 보낸다.
이 텔레비전 장치는 표시 패널(9515)을 포함하여 구성됨으로써, 이 텔레비전 장치의 저소비전력을 도모할 수 있다. 또한, 고정밀 표시가 가능한 텔레비전 장치를 제작할 수 있다.
또한, 본 발명은 텔레비전 수상기에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여 철도역이나 공항 등의 정보 표시판이나 거리의 광고 표시판 등 특히 대면적의 표시 매체로서 다양한 용도로 적용할 수 있다.
다음에, 본 발명의 반도체 장치를 실장한 전자기기의 일형태로서, 휴대 전화 기를 도 17을 사용하여 설명한다. 휴대 전화기는 케이스(2700, 2706), 표시패널(2701), 하우징(2702), 프린트 배선 기판(2703), 조작 버튼(2704), 배터리(2705)를 가진다(도 17 참조). 표시패널(2701)은 하우징(2702)에 자유롭게 탈착할 수 있도록 조립되고, 하우징(2702)은 프린트 배선 기판(2703)에 부착된다. 하우징(2702)은 표시패널(2701)이 조립되는 전자기기에 맞추어 형상이나 치수가 적절히 변경된다. 프린트 배선 기판(2703)에는 패키징된 복수의 반도체 장치가 실장되고, 이 중 하나로서 본 발명의 반도체 장치가 사용될 수 있다. 프린트 배선 기판(2703)에 실장되는 복수의 반도체 장치는 컨트롤러, 중앙 처리 유닛(CPU : Central Processing Unit), 메모리, 전원 회로, 음성 처리 회로, 송수신 회로 등의 어느 기능을 가진다.
표시패널(2701)은 접속 필름(2708)을 개재하여, 프린트 배선 기판(2703)이 접속된다. 상기 표시패널(2701), 하우징(2702), 프린트 배선 기판(2703)은 조작 버튼(2704) 및 배터리(2705)와 함께 케이스(2700, 2706) 내부에 수납된다. 표시패널(2701)이 포함하는 화소 영역(2709)은 케이스(2700)에 형성된 개구창을 통해 시인할 수 있도록 배치된다.
표시패널(2701)은 화소부와 일부 주변 구동회로(복수의 구동회로 중 동작 주파수가 낮은 구동회로)가 유리 기판 위에 TFT를 사용하여 일체 형성되고, 다른 일부 주변 구동회로(복수의 구동회로 중 동작 주파수가 높은 구동회로)가 IC 칩 위에 형성되어도 좋다. 그 IC 칩을 COG(Chip On Glass)로 표시패널(2701)에 실장하여도 좋다. 또는 그 IC 칩을 TAB(Tape Automated Bonding)나 프린트 기판을 사용하여 유리 기판에 접속하여도 좋다. 또한, 일부 주변 구동회로를 유리 기판 위에 화소부와 일체 형성하고, 다른 일부 주변 구동회로를 형성한 IC 칩을 COG 등으로 실장한 표시패널의 구성의 일례를 도 18a에 도시한다. 도 18a의 표시패널은 유리 기판(3900), 신호선 구동회로(3901), 화소부(3902), 주사선 구동회로(3903), 주사선 구동회로(3904), FPC(3905), IC 칩(3906), IC 칩(3907), 밀봉 기판(3908), 시일재(3909)를 포함한다. 이와 같은 구성으로 함으로써, 표시장치의 저소비전력화를 도모하고, 휴대 전화기의 1회 충전에 의한 사용 시간을 길게 할 수 있다. 또한, 휴대 전화기의 저비용화를 도모할 수 있다.
또한, 더욱 더 소비전력의 저감을 도모하기 위해, 도 18b에 도시하는 바와 같이, 유리 기판 위에 TFT를 사용하여 화소부를 형성하고, 모든 주변 구동회로를 IC 칩 위에 형성하고, 그 IC 칩을 COG(Chip On Glass) 등으로 표시 패널에 실장하여도 좋다. 또한, 도 18b의 표시 패널은 기판(3910), 신호선 구동회로(3911), 화소부(3912), 주사선 구동회로(3913), 주사선 구동회로(3914), FPC(3915), IC 칩(3916), IC 칩(3917), 밀봉 기판(3918), 시일재(3919)를 포함한다.
상기와 같이, 본 발명의 반도체 장치는 소형, 박형, 경량인 것을 특징으로 하며, 상기 특징에 의해, 전자기기의 케이스 내부의 한정된 공간을 유효하게 이용할 수 있다. 또한, 비용 삭감이 가능하고, 신뢰성이 높은 반도체 장치를 가지는 전자기기를 제작할 수 있다.
도 1a 내지 도 1d는 본 발명의 반도체 장치의 제작방법을 설명하는 단면도.
도 2a 내지 도 2i는 반도체막에 레이저 빔을 조사할 때의 유리 기판의 상면도, 유리 기판의 온도분포, 및 유리 기판 표면의 응력을 설명하는 도면.
도 3은 본 발명에 적용할 수 있는 레이저 조사 장치의 개요를 나타내는 도면.
도 4a 내지 도 4d는 본 발명의 반도체 장치의 제작방법을 설명하는 단면도.
도 5a 내지 도 5c는 본 발명의 반도체 장치의 제작방법을 설명하는 단면도.
도 6a 내지 도 6c는 본 발명의 반도체 장치의 제작방법을 설명하는 단면도.
도 7a 내지 도 7e는 본 발명에 적용할 수 있는 발광소자의 구조를 설명하는 단면도.
도 8은 본 발명에 적용할 수 있는 발광소자의 등가회로를 설명하는 도면.
도 9a 내지 도 9e는 본 발명의 반도체 장치의 제작방법을 설명하는 도면.
도 10a 내지 도 10d는 본 발명의 반도체 장치의 제작방법을 설명하는 단면도.
도 11a 내지 도 11c는 본 발명의 반도체 장치의 제작방법을 설명하는 단면도.
도 12a 내지 도 12d는 본 발명의 반도체 장치의 제작방법을 설명하는 단면도.
도 13은 본 발명의 반도체 장치의 구성을 설명하는 도면.
도 14a 내지 도 14f는 본 발명의 반도체 장치의 용도를 설명하는 도면.
도 15a 내지 도 15f는 본 발명의 반도체 장치를 사용한 전자기기를 설명하는 도면.
도 16은 본 발명의 반도체 장치를 사용한 전자기기의 구성을 설명하는 도면.
도 17은 본 발명의 반도체 장치를 사용한 전자기기를 설명하는 전개도.
도 18a 내지 도 18b는 본 발명의 반도체 장치를 설명하는 상면도.
도 19a 내지 도 19f는 반도체막에 레이저 빔을 조사할 때의 결정화의 상태를 설명하는 상면도.
도 20a 내지 도 20f는 반도체막에 레이저 빔을 조사할 때의 결정화의 상태를 설명하는 상면도.
도 21a 내지 도 21c는 응력의 계산방법 및 응력에 대해서 설명하는 도면.
도 22a 내지 도 22b는 본 발명의 결정화 방법 및 종래의 결정화 방법에 대해서 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
100: 유리 기판 101: 절연막
102: 절연막 103: 비정질 반도체막
104: 레이저 빔 105: 결정성 반도체막
151: 박막 트랜지스터

Claims (18)

  1. 반도체 장치의 제작방법에 있어서:
    열 팽창율이 6×10-7/℃보다 크고, 38×10-7/℃ 이하인 유리 기판 위에 제 1 절연막을 형성하는 공정과;
    상기 제 1 절연막 위에 제 2 절연막을 형성하는 공정과;
    상기 제 2 절연막 위에 비정질 반도체막을 형성하는 공정과;
    상기 제 1 절연막, 상기 제 2 절연막 및 상기 비정질 반도체막을 가열하는 공정과;
    상기 제 1 절연막, 상기 제 2 절연막 및 상기 비정질 반도체막을 가열한 후, 상기 비정질 반도체막을 용융시키고 상기 유리 기판에 대해서 수평 방향으로 결정립들을 성장시키기 위하여 상기 비정질 반도체막에, 자외광이며 폭이 100㎛ 이하이고 상기 폭에 대한 길이의 비율이 1:500 이상이며 프로파일의 최대값의 반값폭이 50㎛ 이하인 펄스 발진의 레이저 빔을 조사하는 공정을 포함하고,
    상기 제 1 절연막, 상기 제 2 절연막 및 상기 비정질 반도체막의 전 응력이 -150N/m 이상 0N/m 이하인, 반도체 장치의 제작방법.
  2. 반도체 장치의 제작방법에 있어서:
    열 팽창율이 6×10-7/℃보다 크고, 38×10-7/℃ 이하인 유리 기판 위에 제 1 절연막을 형성하는 공정과;
    상기 제 1 절연막 위에 제 2 절연막을 형성하는 공정과;
    상기 제 2 절연막 위에 비정질 반도체막을 형성하는 공정과;
    상기 제 1 절연막, 상기 제 2 절연막 및 상기 비정질 반도체막을 가열하는 공정과;
    상기 제 1 절연막, 상기 제 2 절연막 및 상기 비정질 반도체막을 가열한 후, 상기 비정질 반도체막을 용융시키고 상기 유리 기판에 대해서 수평 방향으로 결정립들을 성장시키기 위하여 상기 비정질 반도체막에, 자외광이며 폭이 100㎛ 이하이고 상기 폭에 대한 길이의 비율이 1:500 이상이며 프로파일의 최대값의 반값폭이 50㎛ 이하인 펄스 발진의 레이저 빔을 조사하는 공정을 포함하고,
    상기 가열은 상기 제 1 절연막, 상기 제 2 절연막 및 상기 비정질 반도체막의 전 응력이 -150N/m 이상 0N/m 이하가 되도록 행해지는 반도체 장치의 제작방법.
  3. 반도체 장치의 제작방법에 있어서:
    두께가 0.5 ㎜ 이상 1.2㎜ 이하의 유리 기판 위에 두께 40nm 이상 60nm 이하의 질화산화규소막, 두께 80nm 이상 120nm 이하의 산화질화규소막, 두께가 50nm 이상 80nm 이하의 비정질 반도체막을 플라즈마 CVD법에 의하여 순차적으로 형성하는 공정과;
    상기 질화산화규소막, 상기 산화질화규소막, 및 상기 비정질 반도체막을 500℃ 이상 650℃ 이하로 가열하는 공정과;
    상기 비정질 반도체막을 용융시키고 상기 유리 기판에 대해서 수평 방향으로 상기 비정질 반도체막의 결정립들을 성장시키기 위하여 상기 질화산화규소막, 상기 산화질화규소막, 및 상기 비정질 반도체막에, 자외광이며 폭이 100㎛ 이하이고 상기 폭에 대한 길이의 비율이 1:500 이상이며 프로파일의 최대값의 반값폭이 50㎛ 이하인 펄스 발진의 레이저 빔을 조사하는 공정을 포함하고,
    상기 질화산화규소막, 상기 산화질화규소막, 및 상기 비정질 반도체막의 전 응력은 -500N/m 이상 -16N/m 이하인, 반도체 장치의 제작방법.
  4. 반도체 장치의 제작방법에 있어서:
    두께가 0.5 ㎜ 이상 1.2 ㎜ 이하의 유리 기판 위에 두께 40nm 이상 60nm 이하의 질화산화규소막, 두께 80nm 이상 120nm 이하의 산화질화규소막, 두께가 50nm 이상 80nm 이하의 비정질 반도체막을 플라즈마 CVD법에 의하여 순차적으로 형성하는 공정과;
    상기 질화산화규소막, 상기 산화질화규소막, 및 상기 비정질 반도체막을 500℃ 이상 650℃ 이하로 가열하는 공정과;
    상기 비정질 반도체막을 용융시키고 상기 유리 기판에 대해서 수평 방향으로 상기 비정질 반도체막의 결정립들을 성장시키기 위하여 상기 질화산화규소막, 상기 산화질화규소막, 및 상기 비정질 반도체막에, 자외광이며 폭이 100㎛ 이하이고 상기 폭에 대한 길이의 비율이 1:500 이상이며 프로파일의 최대값의 반값폭이 50㎛ 이하인 펄스 발진의 레이저 빔을 조사하는 공정을 포함하고,
    상기 가열은 상기 질화산화규소막, 상기 산화질화규소막, 및 상기 비정질 반도체막의 전 응력이 -500N/m 이상 +28N/m 이하가 되도록 행해지는, 반도체 장치의 제작방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1절연막은 산화규소막, 질화규소막, 산화질화규소막, 질화산화규소막, 질화알루미늄막, 산화질화알루미늄막, 또는 알루미나막을 포함하고, 상기 제 2 절연막은 산화규소막, 질화규소막, 산화질화규소막, 질화산화규소막, 질화알루미늄막, 산화질화알루미늄막, 또는 알루미나막을 포함하는, 반도체 장치의 제작방법.
  6. 삭제
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 레이저 빔의 주파수가 1Hz 이상 10MHz 미만인, 반도체 장치의 제작방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 3 항에 있어서,
    상기 유리 기판은 열 팽창율이 38×10-7/℃인, 반도체 장치의 제작방법.
  12. 제 4 항에 있어서,
    상기 유리 기판은 열 팽창율이 31.8×10-7/℃인, 반도체 장치의 제작방법.
  13. 반도체 장치의 제작방법에 있어서:
    기판 위에 제 1 절연막을 형성하는 공정과;
    상기 제 1 절연막 위에 제 2 절연막을 형성하는 공정과;
    상기 제 2 절연막 위에 반도체막을 형성하는 공정과;
    상기 제 1 절연막, 상기 제 2 절연막 및 상기 반도체막의 전 응력이 -150N/m 이상 0N/m 이하가 되도록 상기 제 1 절연막, 상기 제 2 절연막 및 상기 반도체막을 가열하는 공정과;
    상기 반도체막의 제 1 부분을 결정화하기 위해 상기 반도체막에 제 1 펄스 발진의 레이저 빔을 조사하는 공정과;
    상기 반도체막의 제 2 부분을 결정화하기 위해 상기 반도체막에 제 2 펄스 발진의 레이저 빔을 조사하는 공정을 포함하고,
    상기 제 1 펄스 발진의 레이저 빔 및 상기 제 2 펄스 발진의 레이저 빔 각각의 폭은 100㎛ 이하이고, 상기 폭에 대한 길이의 비율은 1:500 이상이며,
    상기 제 1 펄스 발진의 레이저 빔으로부터 상기 제 2 펄스발진의 레이저 빔으로의 이동 거리는 결정의 성장거리 미만인, 반도체 장치의 제작방법.
  14. 제 13 항에 있어서,
    상기 제 1 절연막은 두께가 40nm 이상 60nm 이하인 질화산화규소막을 포함하고,
    상기 제 2 절연막은 두께가 80nm 이상 120nm 이하인 산화질화규소막을 포함하는, 반도체 장치의 제작방법.
  15. 제 13 항에 있어서,
    상기 반도체막의 상기 제 1 부분 및 상기 제 2 부분은, 상기 제 1 펄스 발진의 레이저 빔 및 상기 제 2 펄스 발진의 레이저 빔이 조사될 때 완전하게 용융되는, 반도체 장치의 제작방법.
  16. 제 13 항에 있어서,
    상기 결정의 성장은 상기 기판에 대하여 수평 방향으로 발생하는, 반도체 장치의 제작방법.
  17. 제 13 항에 있어서,
    상기 기판의 열 팽창률은 6×10-7/℃보다 크고, 38×10-7/℃ 이하인, 반도체 장치의 제작방법.
  18. 제 13 항에 있어서,
    상기 제 1 펄스 발진의 레이저 빔 및 상기 제 2 펄스 발진의 레이저 빔의 각각은 프로파일의 최대값의 반값폭이 50㎛ 이하인, 반도체 장치의 제작방법.
KR1020070113272A 2006-11-07 2007-11-07 반도체 장치의 제작방법 KR101380136B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00301810 2006-11-07
JP2006301810 2006-11-07

Publications (2)

Publication Number Publication Date
KR20080041596A KR20080041596A (ko) 2008-05-13
KR101380136B1 true KR101380136B1 (ko) 2014-04-01

Family

ID=38912394

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070113272A KR101380136B1 (ko) 2006-11-07 2007-11-07 반도체 장치의 제작방법

Country Status (5)

Country Link
US (3) US7811911B2 (ko)
EP (1) EP1921667B1 (ko)
JP (1) JP5252877B2 (ko)
KR (1) KR101380136B1 (ko)
CN (1) CN101179012B (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5085014B2 (ja) 2005-05-26 2012-11-28 株式会社ジャパンディスプレイイースト 半導体装置の製造方法及び半導体装置
US7615502B2 (en) * 2005-12-16 2009-11-10 Sandisk 3D Llc Laser anneal of vertically oriented semiconductor structures while maintaining a dopant profile
US20090193676A1 (en) * 2008-01-31 2009-08-06 Guo Shengguang Shoe Drying Apparatus
DE102008023035B4 (de) * 2008-05-09 2016-01-07 Novaled Ag Lichtemittierendes organisches Bauelement und Verfahren zum Herstellen
KR20100043011A (ko) * 2008-10-17 2010-04-27 세이코 엡슨 가부시키가이샤 유기 ｅｌ 장치, 유기 ｅｌ 장치의 제조 방법, 전자 기기
KR20110094022A (ko) * 2008-11-14 2011-08-19 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 박막 결정화를 위한 시스템 및 방법
WO2010110389A1 (ja) * 2009-03-27 2010-09-30 旭硝子株式会社 オルガノポリシロキサンおよびハードコート剤組成物並びにハードコート層を有する樹脂基板
EP2239084A1 (en) * 2009-04-07 2010-10-13 Excico France Method of and apparatus for irradiating a semiconductor material surface by laser energy
CN102049611B (zh) * 2009-10-30 2013-11-06 技鼎股份有限公司 应用于脆性材料的镭射加工装置及镭射加工和位移补偿的方法
WO2011071717A2 (en) * 2009-12-11 2011-06-16 National Semiconductor Corporation Backside stress compensation for gallium nitride or other nitride-based semiconductor devices
JP5578584B2 (ja) * 2010-08-31 2014-08-27 株式会社日本製鋼所 レーザアニール装置およびレーザアニール方法
JP6140400B2 (ja) * 2011-07-08 2017-05-31 エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． 半導体装置及びその製造方法
JP2014006049A (ja) * 2012-06-21 2014-01-16 Sumitomo Bakelite Co Ltd マイクロ流路チップの製造方法
DE102012217633A1 (de) * 2012-09-27 2014-03-27 Osram Opto Semiconductors Gmbh Verfahren und Vorrichtung zur Überprüfung eines optoelektronischen Bauteils auf Risse
US9209298B2 (en) * 2013-03-08 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-oxide-semiconductor field-effect transistor with extended gate dielectric layer
JP6727762B2 (ja) * 2014-05-30 2020-07-22 株式会社半導体エネルギー研究所 発光装置及び電子機器
TWI755773B (zh) 2014-06-30 2022-02-21 日商半導體能源研究所股份有限公司 發光裝置，模組，及電子裝置
KR20170037633A (ko) * 2014-07-21 2017-04-04 어플라이드 머티어리얼스, 인코포레이티드 스캐닝형 펄스 어닐링 장치 및 방법
CN107104138B (zh) 2016-02-19 2021-04-27 硅显示技术有限公司 氧化物半导体晶体管
WO2017159613A1 (ja) * 2016-03-15 2017-09-21 シャープ株式会社 アクティブマトリクス基板
KR101872421B1 (ko) * 2016-04-12 2018-06-28 충북대학교 산학협력단 산화물 반도체 기반의 트랜지스터 및 그 제조 방법
US10170419B2 (en) 2016-06-22 2019-01-01 International Business Machines Corporation Biconvex low resistance metal wire
CN110165017B (zh) * 2019-04-18 2021-08-24 中国科学院宁波材料技术与工程研究所 制备隧穿氧钝化接触结构的快速退火方法
KR102170175B1 (ko) * 2019-06-26 2020-10-27 인하공업전문대학산학협력단 플렉시블 디스플레이 장치 제조를 위한 가접합 캐리어 글래스-금속 호일 접합체의 제조방법
US11909091B2 (en) 2020-05-19 2024-02-20 Kymeta Corporation Expansion compensation structure for an antenna

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249661A (ja) * 1998-12-29 2003-09-05 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2005012003A (ja) * 2003-06-19 2005-01-13 Sharp Corp 結晶質半導体膜およびその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5173129A (en) 1983-10-27 1992-12-22 Kawasaki Steel Corporation Grain-oriented silicon steel sheet having a low iron loss free from deterioration due to stress-relief annealing and a method of producing the same
JPS61154146A (ja) 1984-12-27 1986-07-12 Toshiba Corp 半導体装置の製造方法
US5389450A (en) 1987-06-12 1995-02-14 Lanxide Technology Company, Lp Composite materials and methods for making the same
US5874175A (en) 1988-11-29 1999-02-23 Li; Chou H. Ceramic composite
EP0456199B1 (en) 1990-05-11 1997-08-27 Asahi Glass Company Ltd. Process for preparing a polycrystalline semiconductor thin film transistor
JPH05182923A (ja) 1991-05-28 1993-07-23 Semiconductor Energy Lab Co Ltd レーザーアニール方法
US5578520A (en) 1991-05-28 1996-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for annealing a semiconductor
US5411563A (en) 1993-06-25 1995-05-02 Industrial Technology Research Institute Strengthening of multilayer ceramic/glass articles
US5640045A (en) 1996-02-06 1997-06-17 Directed Energy, Inc. Thermal stress minimization in power semiconductor devices
JP3565983B2 (ja) 1996-04-12 2004-09-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
AUPO347196A0 (en) * 1996-11-06 1996-12-05 Pacific Solar Pty Limited Improved method of forming polycrystalline-silicon films on glass
DE69819976T2 (de) 1997-08-05 2004-09-02 Canon K.K. Flüssigkeitsausstosskopf, Substrat und Herstelllungsverfahren
JP4183786B2 (ja) * 1997-10-17 2008-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6380558B1 (en) 1998-12-29 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6521492B2 (en) * 2000-06-12 2003-02-18 Seiko Epson Corporation Thin-film semiconductor device fabrication method
JP4653374B2 (ja) 2001-08-23 2011-03-16 セイコーエプソン株式会社 電気光学装置の製造方法
US6617690B1 (en) * 2002-08-14 2003-09-09 Ibm Corporation Interconnect structures containing stress adjustment cap layer
JP3961398B2 (ja) * 2002-10-30 2007-08-22 富士通株式会社 半導体装置
JP4831961B2 (ja) * 2003-12-26 2011-12-07 株式会社半導体エネルギー研究所 半導体装置の作製方法、選択方法
US7282380B2 (en) 2004-03-25 2007-10-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2006100698A (ja) * 2004-09-30 2006-04-13 Toshiba Corp 半導体装置の製造方法
JP5201790B2 (ja) * 2004-11-26 2013-06-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5085014B2 (ja) * 2005-05-26 2012-11-28 株式会社ジャパンディスプレイイースト 半導体装置の製造方法及び半導体装置
US20070096107A1 (en) 2005-11-03 2007-05-03 Brown Dale M Semiconductor devices with dielectric layers and methods of fabricating same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249661A (ja) * 1998-12-29 2003-09-05 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2005012003A (ja) * 2003-06-19 2005-01-13 Sharp Corp 結晶質半導体膜およびその製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Journal of Applied Physics, vol.91, no.11, pp.9128-9135 (2002.06.01.) *
Journal of Applied Physics, vol.91, no.11, pp.9128-9135 (2002.06.01.)*

Also Published As

Publication number Publication date
JP2008141179A (ja) 2008-06-19
CN101179012A (zh) 2008-05-14
US20110014780A1 (en) 2011-01-20
US20110312165A1 (en) 2011-12-22
US7811911B2 (en) 2010-10-12
US20080108206A1 (en) 2008-05-08
EP1921667A3 (en) 2011-05-04
KR20080041596A (ko) 2008-05-13
EP1921667B1 (en) 2017-05-03
CN101179012B (zh) 2011-10-05
JP5252877B2 (ja) 2013-07-31
EP1921667A2 (en) 2008-05-14
US8242002B2 (en) 2012-08-14
US8017508B2 (en) 2011-09-13

Similar Documents

Publication Publication Date Title
KR101380136B1 (ko) 반도체 장치의 제작방법
KR101408952B1 (ko) 반도체 장치의 제작방법
KR101424788B1 (ko) 결정성 반도체막, 반도체장치 및 그들의 제조방법
US8216892B2 (en) Method for manufacturing crystalline semiconductor film
KR101385064B1 (ko) 반도체 장치의 제조방법
US7662703B2 (en) Method for manufacturing crystalline semiconductor film and semiconductor device
JP5448315B2 (ja) 結晶性半導体膜の作製方法
JP2008085317A (ja) 結晶性半導体膜、及び半導体装置の作製方法
JP5311754B2 (ja) 結晶性半導体膜、半導体装置及びそれらの作製方法
JP5255793B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170220

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190227

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20200227

Year of fee payment: 7