KR101347561B1

KR101347561B1 - 전원 공급 제어기 및 이를 위한 방법

Info

Publication number: KR101347561B1
Application number: KR1020070008229A
Authority: KR
Inventors: 강 첸; 찬 룽 와이 크리스; 치 타크 륭
Original assignee: 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
Priority date: 2006-01-26
Filing date: 2007-01-26
Publication date: 2014-01-03
Also published as: CN101009465A; TWI394024B; US20070170902A1; US7446517B2; KR20070078395A; HK1106626A1; TW200728951A; CN101009465B

Abstract

일 실시예에서, 전원 공급 제어기는 제 1 동작 모드에서 PWM 사이클을 기동시키기 위하여 제 1 주파수의 제 1 클록을 사용하고 제 2 동작 모드에서 PWM 사이클을 기동시키기 위하여 더 높은 주파수를 갖는 제 2 클록을 사용한다.

전원 공급 제어기, 전원 입력 단자, 전원 리턴 단자, 출력, PWM 사이클

Description

전원 공급 제어기 및 이를 위한 방법{Power supply controller and method therefor}

도 1은 본 발명을 따른 전원 공급 제어기의 일부의 예시적인 실시예를 포함하는 전원 공급 제어 시스템의 일부의 실시예를 개략적으로 도시한 도면.

도 2는 본 발명을 따른 도 1의 전원 공급 제어 시스템의 일부 신호들을 도시한 플롯들을 갖는 그래프.

도 3은 본 발명을 따른 도 1의 전원 공급 제어기를 포함하는 반도체 장치의 확대된 평면도를 개요적으로 도시한 도면.

*도면의 주요 부분에 대한 부호의 설명*

11: 전원 입력 단자

12: 전원 리턴 단자

13: 출력

25: 제어기

본 발명은 일반적으로 전자장치에 관한 것이며, 특히, 반도체 장치 및 구조 를 형성하는 방법들에 관한 것이다.

과거, 반도체 산업은 전원 공급 시스템에 의해 공급되는 전압의 값을 조절하기 위하여 사용된 펄스폭 변조(PWM) 전원 공급 제어기들과 같은 스위칭 전원 공급 제어기들을 형성하기 위하여 다양한 방법들 및 구조들을 이용하였다. 어떤 경우에, 스위칭 전원 제어기들은 정상 동작 동안 고정 주파수 모드에서 동작할 수 있었다. 전원 공급 시스템으로부터 전원을 수신하는 부하에 의해 필요로 되는 전류가 감소될 때, 종래 스위치 전원 공급 제어기들의 일부는 PWM 사이클의 일부를 스킵하는 경 부하 모드(light load mode)로 동작된다. 대부분의 경우들에, 사이클 스킵핑 동작은 비효율적이고 또한 바람직하지 않은 전자기 간섭을 발생시킬 수 있다. 게다가, 스킵 사이클 모드는 종종 출력 전압에서 고 리플을 발생시킨다. 일부 다른 PWM 제어기들은 히스테릭 모드로 동작된다. 히스테릭 동작은 비동기이고 다채널 PWM 제어기들에 사용하기가 어려웠다. 일부 다른 제어기들은 일정 온-타임 모드(on-time mode)로 동작된다. 이들 제어기들은 또한 비동기이고 다채널 시스템의 채널들 간에 주파수 비팅(frequency beating) 문제를 발생시킨다.

따라서, 전자기 간섭량을 감소시키고 개선된 효율을 갖는 경 부하 조건들 하에서 동작하는 전원 공급 제어기를 갖는 것이 바람직하다.

예시를 간결하고 명확하게 하기 위하여, 도면들의 소자들은 반드시 동일한 크기로 도시되지 않고 여러 도면들에서 동일한 참조 번호들이 동일한 소자들에 병기된다. 게다가, 널리-공지된 단계들 및 소자들의 설명들 및 상세한 설명들은 설명 의 간결성을 위하여 생략된다. 여기에 사용된 바와 같이, 전류 운반 전극은 MOS 트랜지스터의 소스 또는 드레인 또는 바이폴라 트랜지스터의 에미터 또는 콜렉터 또는 다이오드의 캐소드 또는 애노드와 같은 장치를 통해서 전류를 운반하는 장치의 소자를 의미하고 제어 전극은 MOS 트랜지스터의 게이트 또는 바이폴라 트랜지스터의 베이스와 같은 장치를 통해서 전류를 제어하는 장치의 소자를 의미한다. 이 장치들은 어떤 N-채널 또는 P-채널 장치들로서 본원에 설명되었지만, 당업자는 상보형 장치들이 또한 본 발명에 따라서 가능하다는 것을 인지할 것이다. 본원에 사용된 바와 같은 단어 동안, ~면서, 때는 작용이 기동 작용 즉시로 발생하는 것을 의미하지만, 약간 작은 지연일 수 있지만 기동 작용에 의해 기동되는 반응 간의 전파 지연과 같이 상당한 지연일 수 있다는 것을 의미하는, 정밀 용어들이 아니라는 것을 당업자는 인지할 것이다.

도 1은 스위칭 전원 공급 제어기(25)의 일부의 예시적인 형태를 포함하는 전원 공급 제어 시스템(10)의 일부의 실시예를 개략적으로 도시한 것이다. 제어기(25)는 정상 동작 모드 동안 고정 주파수 PWM 전원 공급 제어기로서 시스템(10)을 동작시키도록 그리고 경 부하(LL) 동작 모드 동안 연속적인 PWM 사이클들을 기동시키기 위하여 더 높은 주파수 클록을 사용하도록 구성된다. 시스템(10)은 도시되지 않은 외부 전원으로부터 전원을 수신하는 시스템(10)은 전원 입자 단자(11) 및 전원 리턴 단자(12) 간에 접속되고 출력(13) 및 단자(12) 간에서 출력 전압을 조절하도록 한다. 출력 전압은 목표값 주위의 원하는 범위의 값들 내의 목표값으로 조절된다. 예를 들어, 목표값은 5볼트(5V)일 수 있고 원하는 범위의 값들은 5볼트 주위에서 ±5%일 수 있다. 제어기(25) 이외에도, 시스템(10)은 일반적으로 제 1 전원 트랜지스터(21)로서 구현되는 제 1 전원 스위치, 제 2 전원 트랜지스터(22)로서 구현되는 제 2 전원 스위치, 에너지 저장 인덕터(14), 전류 감지 트랜지스터(16) 및 에너지 저장 커패시터 또는 필터 커패시터(17)를 포함한다. 출력 전압 값을 나타내는 피드백(FB) 신호를 형성하는 피드백 네트워크는 저항기들(18 및 19) 간의 공통 노드에 형성된다. 저항기들(18 및 19)은 출력(13) 및 단자(12) 간에 직렬로 접속된다. 제어기(25)는 FB 입력(35) 상에서 FB 신호를 수신한다. 인덕터(14)를 통해서 부하(23)로 흐르는 전류(15)는 저항기(16) 양단의 전류 감지 신호(VS)를 형성한다. 전류(15)의 값을 검출하기 위하여, 제어기(25)의 제 1 전류 감지 입력(34)은 저항기(16)의 한 단자에 접속되고 제어기(25)의 제 2 전류 감지 입력(35)은 저항기(16)의 제 2 단자에 접속된다. 저항기들(21 및 22)이 제어기(25) 외부에 있는 것으로서 도시되지만, 일부 실시예들에서 트랜지스터들(21 및 22)은 제어기(25) 내부에 있을 수 있다. 당업자는 FB 신호 및 전류 감지 신호가 당업자에게 잘 알려진 임의의 다양한 기술들에 의해 도출될 수 있다.

제어기(25)는 일반적으로 전압 입력(26) 및 전압 리턴(27) 간의 제어기(25) 외부의 전압원으로부터 입력 전압을 수신한다. 리턴(27)은 전형적으로 단자(12)에 접속되고 입력(26)은 전형적으로 단자(11)에 접속된다. 제어기(25)는 제 1 PWM 구동 신호를 형성하여 출력(30) 상에 트랜지스터(21)를 제어하고 제 2 PWM 구동 신호를 형성하여 출력(31) 상에 트랜지스터(22)를 제어한다. 제어기(25)는 또한 일반적으로 고정된 주파수 클록(42), 클록 분할기(43), 램프 발생기 또는 램프(44), PWM 비교기(46), PWM 래치(47), 기준 전압 발생기 또는 기준(54), 클럭 멀티플렉서 또는 클럭 Mux(48), 기준 멀티플렉서 또는 기준 Mux(59), 비교기(55), 에러 증폭기(56), 모드 제어 회로(67), 제로 교차 검출 회로(78), 및 최소 오프-시간 발생기(86)를 포함한다. 램프(44), 비교기(46), 래치(47)는 제어기(25)의 PWM 제어 블록(45)의 일부이다. 기준(54)은 제어기(25)의 각종 소자들에 의해 사용되는 기준 전압들(Ref1, Ref2, Ref3, 및 Ref4)를 발생시킨다. 분할기(43)는 클록(42)에 의해 발생되는 고주파수 클록(CH)를 저주파수 클록(CL)로 분할한다. Mux(48)는 디지털 멀티플렉서이고 인버터(49)와 트랜지스터들(50 및 51)를 포함할 수 있다. Mux(59)는 일반적으로 아날로그 멀티플렉서이고 인버터(62)와 트랜지스터들(63 및 64)를 포함할 수 있다. 에러 증폭기(56)는 일반적으로 제어기(25)용 안정 주파수 응답을 제공하는 것을 지원하는 임피던스들(57 및 58)을 포함한다. 대부분의 경우들에, 제어기(25)는 또한 출력 (41) 상에 내부 동작 전압을 발생시키도록 사용되는 내부 조절기(40)를 포함한다. 내부 동작 전압은 일반적으로 클록(42), 기준(54), 램프(44), 비교기들(46 및 55), 에러 증폭기(56), PWM 래치(47)와 KX은 제어기들(25)의 소자들 뿐만 아니라 제어기(25)의 다른 소자들을 동작시키는데 사용된다. 모드 제어 회로(67)는 제어기(25)를 스위치하여 정상 모드 또는 경 부하(LL) 모드 중 어느 하나로 동작시키도록 사용된다. 회로(67)로부터 로우는 제어기(25)가 정상 모드로 동작하도록 하고 회로(67)로부터 하이는 제어기(25)가 경 부하(LL) 모드로 동작하도록 한다. 도시된 모드 제어 회로(67)의 예시적인 실시예는 비교기(69), 트랜지스터(70), 오프셋(68), 전류원들(72 및 73), 커패시터(74), 및 비교기(76)를 포함한다. 제로 교차 검출 회로(zero crossing detection circuit)(78)는 트랜지스터(22)를 통해서 인덕터(14)로부터의 방전 전류가 거의 제로보다 크지 않은 값에 도달할 때를 결정하도록 사용된다. 도 1에 도시된 회로(78)의 예시적인 실시예에 대해서, 회로(78)는 트랜지스터(78) 양단의 전압을 모니터하여 트랜지스터(22)를 통해서 인턱터(14)로부터 방전 전류의 대략적인 제로 교차를 검출한다. 이 예시적인 실시예에 대해서, 회로(78)는 트랜지스터(22) 양단에 접속된 비교기(79)를 포함하고 제어기(25)의 입력(32)을 통해서 트랜지스터(22)의 드레인에 접속되는 비반전 입력 및 제어기(25)의 입력(33)을 통해서 트랜지스터(22)의 소스에 접속되는 반전 입력을 갖는다. 회로(78)는 또한 래치(81), NAND 게이트(82), 및 AND 게이트(83)를 포함한다.

도 2는 시스템(10)의 신호들의 일부를 도시한 플롯들을 갖는 그래프이다. 플롯(94)은 정상 모드동안 인덕터(14)를 통해서 한가지 가능한 전류(15) 파형을 도시하고 플롯(95)은 경 부하(LL) 모드 동안 인덕터(14)를 통해서 한 가지 가능한 전류(15) 파형을 도시한다. 횡좌표는 시간을 표시하고 종좌표는 도시된 신호의 증가하는 신호값을 표시한다. 문자 "T"는 PWM 사이클의 온-시간 또는 활성 시간과 오프 시간 또는 비활성 시간을 포함하는 플롯들(94 및 95)을 위한 PWM 사이클의 기간과 트랜지스터(21)의 대응하는 상태를 나타낸다. 심볼(Tnc)은 트랜지스터(22)를 통한 방전 전류가 음인 기간의 비활성 부분 동안의 시간을 나타내고 심볼(Tzc)은 트랜지스터(22)가 디스에이블되고 방전 전류가 트랜지스터(22)를 통해서 흐르지 않는 기 간의 비활성 부분 동안의 시간을 표시한다. 이 설명은 도 1 및 도 2와 관련한다.

제어기(25)는 회로(67)의 출력에 의해 제어되는 2개의 동작 모드들을 갖는다. 정상 모드에서, 제어기(25)는 고정된 주파수(PWM) 제어기로서 동작한다. 이 모드에서, 인덕터(14)에 의해 부하(23)로 공급되는 전류(15)는 저항기(16) 양단의 정의 VS 신호를 형성한다. 정의 VS 신호는 비교기(69)의 출력을 강제로 낮게한다. 비교기(69)로부터의 로우는 트랜지스터(70)를 디스에이블하고 전류원(73)이 커패시터(74)를 방전시키도록 함으로써 비교기(76)의 출력을 낮게한다. 비교기(76)로부터의 로우는 Mux(48)가 램프(44)와 PWM 래치(47)을 동작시키는 시스템 클록(CK)로서 분할기(43)의 출력으로부터 저 주파수 클록(CL)을 선택하도록 한다. 이 모드에서, CL의 주파수는 PWM 사이클 시간과 기간을 설정한다. 비교기(76)로부터의 로우는 트랜지스터(51)를 디스에이블하고 인버터(49)를 통해서 트랜지스ㅌ(50)가 CH 대신에 CL을 선택하도록 한다. 비교기(76)로부터의 로우는 Mux(59)가 비교기(46)로의 증폭(56)의 출력을 선택하도록 한다. 증폭기(56)의 출력이 선택되는데, 그 이유는 비교기(76)로부터의 로우가 또한 트랜지스터(64)를 디스에이블하도록 하고 인버터(62)를 통해서 트랜지스터(63)를 인에이블시키기 때문이다. 비교기(76)로부터의 로우는 또한 게이트(82)의 출력을 하이로 하고 래치(81)가 트랜지스터(22)의 동작에 영향을 미치는 것을 방지한다. 따라서, 트랜지스터(22)는 PWM 래치(47)에 의해 제어된다. 정상 모드(CL)와 대응하는 CK에서, 램프(44)로부터의 램프 신호를 기동시키도록 하이로 진행하고 또한 래치(47)를 설정한다. 래치(47)의 Q 출력으로부터의 하이는 트랜지스터를 인에이블하고 래치(47)의 Q 바 출력으로부터 로우는 트랜 지스터(22)를 디스에이블함으로써, 단자(11)로부터의 전류를 수신하도록 인덕터(14)를 결합시킨다. 이는 플롯(94)에서 시간(T0)에서 도시된다. FB 신호의 값이 증폭기(56)의 출력이 램프(44)의 출력을 교차하도록 할 때, 비교기(46)의 출력은 래치(47)를 리셋시키도록 높게 된다. Q 출력으로부터의 로우는 트랜지스터(21)을 디스에이블시키고 Q 바 출력으로부터의 하이는 트랜지스터(22)가 플롯(94)에서 시간(T1)에 도시된 바와 같이 인덕터(14) 방전을 시작시키도록 한다. 래치(81)는 비교기(76)의 출력이 낮기 때문에 영향을 미치지 않는다. 결국, 비교기(79)가 트랜지스터(22)를 통한 방전 전류가 제로에 도달한다라고 검출하는 경우 또는 심지어 방향을 반전하는 경우 조차도, 트랜지스터(22)는 인에이블 된채로 유지된다. 이는 플롯(94)에서 시간(T2) 후에 도시된다. 결국, 정상 동작 모드에서, 저 주파수 클록(CL)은 PWM 사이클을 시작하도록 램프(47)를 설정하고 또한 램프(44)로부터 램프 신호의 발생을 기동시킴으로써 PWM 사이클의 기간(T)을 설정한다.

전류(15)가 제어기(25)의 동작 동안 감소되면, 후술되는 바와같이 LL 모드에서 제어기(24)를 동작시키는 이점이 있을 수 있다. 회로(67)는 모드 변화시키는 모드 제어 신호를 제공한다. 제어기(25)가 LL 모드로 변화될 때, Mux(48)는 시스템 클록(CK)으로서 사용될 고주파수 클록(CH)을 선택하고 Mux(59)는 에러 증폭기(56) 대신에 PWM 비교기(46)에 대한 고정된 기준(Ref3)를 선택한다. 에러 증폭기 출력 대신에 고정된 기준값을 이용하면 제어기(25)가 PWM 사이클에 대한 고정된 온-시간 또는 고정된 작동 시간을 형성하는 것을 용이하게 하여, 트랜지스터(21)에 대한 고정된 온-시간을 용이하게 한다. 다음 시스템 클록 사이클을 기동시키기 위하여 고 주파수 클록(CH)을 이용하면 저 주파수 클록(CL)이 다음 시스템 클록 사이클을 기동시키도록 사용되면 연속적인 시스템 클록 사이클들 간의 지연량과 비교하여 연속적인 시스템 클록 사이클들 간의 지연량을 감소시킨다. 이는 또한 출력 전압의 리플 량을 감소시킨다. 클록 제어 게이트(91) 및 최소 오프-시간 발생기(86)는 동기화 시스템 클록(CK)를 지원하여 고 주파수 클록(CH)으로부터 발생되도록 한다.

게다가 LL 모드에서, 출력 전압의 값이 원하는 범위의 값들 내에 있다면, 제어기(25)는 또 다른 PWM 사이클을 발생시키지 않는다. 비교기(55)는 출력 전압이 FB를 하한을 표시하는 기준 신호 (Ref1)과 비교함으로써 원하는 범위의 값의 하한보다 큰지를 검출한다. 비교기(55)의 출력이 작다면, 게이트(91)는 PWM 사이클 발생을 금지하도록 낮게된다. FB가 Ref1보다 작다면, 비교기(55)의 출력은 높게 되고 게이트(91)는 다음 CH 신호가 PWM 사이클을 통해서 전파되도록 하고 이 PWM 사이클을 기동시키도록 인에이블된다.

모드 제어 회로(67)는 LL 모드로 제어기(25)를 스위치하는 지점을 결정하기 위하여 평균 전류값을 사용한다. 평균값은 커패시터(74) 상에 저장되는 전압으로 표시된다. 전류값(15)이 감소됨에 따라서, 저항기(16) 양단의 감지 신호(VS)의 값 또한 감소된다. 전류(15) 값이 감소되고 VS의 값이 오프셋(68)의 값보다 작게 되도록 제로에 충분히 근접하게 되면, 비교기(69)의 출력은 높게되고 트랜지스터(7)를 인에이블 한다. VS의 값을 VS의 LL값이라 칭한다. 오프셋(68)은 제로로 진행하는 내내 감소되지 않는다. 트랜지스터(70)를 인에이블하면 전류원(72)이 커패시터(74)를 충전하기 시작한다. VS가 충분한 시간 기간 동안 LL 값에 또는 그 보다 아래에 있다면, 소스(72)는 커패시터(74)를 기준 전압(Ref4) 보다 큰 전압으로 충전시키고 비교기(76)의 출력은 높게되어 제어기(25)의 동작 전압을 LL 동작 모드로 변화시킨다. 소스(72 및 73)에 의해 제공되는 전류와 Ref(4)의 값 간의 비는 통상적으로 시간량(VS)이 LL 값으로 유지되는지를 결정하여 비교기(76)가 하이가 되도록 한다. 예를 들어, 소스(72)가 소스(73)보다 4배크고 ReF가 크다면, VS는 PWM 사이클(클록 CL의 기간의 1/4)의 기간의 대략 1/4의 LL 값으로 유지될 수 있다. 알 수 있는 바와 같이, 트랜지스터(70)가 사이클의 작은 부분에 대해서만 인에이블되면, 커패시터(74) 상의 전압은 증가될 수 있지만 Ref4보다 작게 유지될 수 있고 비교기(76)의 출력은 낮게 유지될 수 있다. 어떤 경우에, 커패시터(74) 상의 전압은 Ref4보다 작은 값으로 감소되기 전 PWM 사이클의 결합을 취할 수 있다.

동작시, 비교기(76)로부터의 하이는 LL 모드에서 동작하도록 제어기(25)를 변화시키도록 사용된다. Mux(48)는 트랜지스터(51)를 인에이블하는 비교기(76)로부터 하이를 수신하고 인버터(49)를 통해서 트랜지스터(50)를 인에이블함으로써, 시스템 클록(CK)으로부터 CL을 선택하지 않는다. 제어기(25)가 비활성 부분에 있거나 PWM 사이클의 오프-시간 부분에 있다면, 래치(47)로부터의 Q 바 출력은 하이가 된다. 이 하이는 저항기(88)를 통해서 충전된 커패시터(87)와 다이어(89)를 역바이어스 시킴으로써, 하이를 게이트(91)의 한 입력에 전파한다. CH의 다음 정의 에지는 램프 신호를 발생시키고 래치(47)를 설정하여 또 다른 PWM 사이클을 발생시킨다. 래치(47)의 Q 출력으로부터 하이는 트랜지스터(21)가 전류(15)를 플롯(95)의 시간(T0)에서 도시된 바와 같이 인덕터(14) 및 부하(23)로 공급하도록 한다. 전 류(15)는 비교기(79)가 트랜지스터(70)를 디스에이블 하도록 할 수 있다. 전류(15)가 짧은 지속기간을 가지면, 커패시터(74) 상의 전압은 비교기(76)의 출력을 하이로 유지킬 정도로 충분히 높게되고 제어기(25)를 LL 모드로 유지시킬 정도로 충분히 높게된다. 래치(47)의 Q 바 출력으로부터 로우는 트랜지스터가 디스에이블되도록 한다. 로우 Q 바 출력은 또한 다이오드(89)를 순방향 바이어스시키고 즉각적으로 커패시터(87)를 방전시키고 게이트(91)를 통해서 다음 하이 (CH)가 전파되는 것을 차단하는 발생기(86)에 의해 수신된다. 이는 PWM 사이클의 온-시간 또는 활성 시간이 램프(44)와 Ref3에 의해 제어되는 고정된 지속기간을 갖도록 보장하는 것을 지원한다. 비교기(76)로부터의 하이는 Mux(59)가 Ref3을 선택하도록 하여 인버터(62)를 통해서 트랜지스터(63)을 디스에이블 및 트랜지스터(64)를 인에이블함으로써 에러 증폭기(56)의 출력을 대체한다. 램프(44)의 출력이 Ref3의 값을 교차할 때, 비교기(46)의 출력은 하이로 되어 래치(47)를 리셋하고 PWM 사이클의 오프-타임 또는 비활성 부분을 시작한다. 래치(47)를 리셋하면 트랜지스터(21)를 디스에이블하고 트랜지스터(22)를 인에이블하여 플롯(95)의 시간(T1)에서 도시된 바와 같이 인덕터(14)를 방전하기 시작한다. 래치(47)의 Q 바 출력으로부터 하이는 다이오드(89)를 역바이어스시켜 커패시터(87)가 하이가 게이트(91)에 영향을 미치기 전 트랜지스터(88)를 통해서 충전되도록 하여야 한다. 이는 게이트(91)가 CH를 차단시켜 트랜지스터(22)가 커패시터(87)를 충전시키는데 걸리는 시간만큼 설정된 최소 시간 량동안 인에이블될 때까지 또 다른 PWM 사이클을 기동시키는 것을 방지하도록 한다. 회로(78)의 게이트가 비교기(76)로부터 하이에 의해 인에이블되기 때문에,트 랜지스터(22)를 통한 방전 전류의 제로 교차는 트랜지스터(22)의 온-타임을 제어한다. 트랜지스터92)가 대략 제로보다 크지 않도록 트랜지스터(22)를 통해서 방전 전류에 대해 충분하게 인덕터(14)를 방전할 때, 트랜지스터(22) 양단의 전압은 반전되고 비교기(79)의 출력은 래치(81)를 리셋하도록 하이로 된다. 하이 Q 바 출력은 게이트들(82 및 83)의 출력을 낮게하여 플롯(95)의 시간(T2)에서 도시된 바와 같이 트랜지스터(22)를 디스에이블시킨다. 래치(81)는 다음 PWM 사이클들이 래치(81)를 설정하는 래치(47)를 설정할 때까지 리셋을 유지한다. 제어기(25)는 유사한 동작 순서를 따른 또 다른 PWM 사이클을 발생시키도록 CH 신호의 다음 상승 에지까지 대기한다.

출력 전압의 값이 LL 모드 동안 증가되면, 예를 들어, 부하(23)가 적은 전류조차도 필요로 하기 때문에, FB 신호의 값은 또한 증가될 수 있다. FB가 Ref1의 값보다 크게되면, 비교기(55)의 출력은 로우가 되고 제어기(25)가 출력 전압의 값이 감소될 때까지 또 다른 PWM 사이클을 발생시키는 것을 방지한다.

부하(23)에 걸리는 전류의 값이 증가되면, 저항기(16) 양단의 VS 신호는 Ref4보다 작은 값으로 커패시터(74)를 방전시키기 위하여 소스(73)에 충분한 시간 동안 LL 값보다 크게 유지될 수 있다. 이는 하나의 PWM 사이클에서 발생될 수 있거나 커패시터(74)를 충분히 방전시키도록 여러 PWM 사이클을 취할 수 있다. 커패시터(74)가 Ref4보다 작거나 같은 값으로 방전될 때, 비교기(76)의 출력은 또 다시 로우가 되고 제어기(25)를 정상 동작 모드로 다시 스위치시킨다.

당업자는 Ref1-Ref4의 값들이 중요할 수 있다는 것을 인지할 것이다. 저항기 들(18 및 19)과 더불어 Ref2의 값은 출력 전압의 값을 설정한다. Ref1의 값은 출력 전압의 바람직한 동작 범위의 낮은 값을 설정하도록 Ref2에 근접하거나 이보다 다소 낮은 것이 바람직하다. Ref3의 값은 정상 동작 모드 동안 증폭기(56)의 출력의 예측된 평균값에 근접하게 설정되는 것이 바람직하다. Ref4는 일반적으로 리턴(27) 및 조절기(40)의 출력(41) 상의 전압의 값간의 대략 1/2인 값으로 설정된다.

일 실시예에서, CH는 대략 400(400)KHz의 주파수를 갖고 대략 100(100)KHz의 주파수를 가지며, 소스(72)는 소스 값(73)의 대략 4배이며, Ref4는 대략 2.5볼트이고 전류(15)는 정상 동작 모드에서 1과 10(1-10) 암페어 사이에 있다. 대략 0.5 암페어의 전류(15)로 경 부하 동작 모드에 대해서, 경 부하 동작 모드에서 PWM 사이클의 주파수는 대략 50(KHz)이었다.

제어기(25)에 대한 기능성 제공을 지원하기 위하여, 조절기(40)는 입력(26) 및 리턴(27) 간에 접속된다. 클록(42)의 출력은 게이트(91)의 제 1 입력과 분할기(43)의 입력에 접속된다. 분할기(43)의 출력은 트랜지스터(50)의 드레인에 접속된다. 트랜지스터(50)의 소스는 트랜지스터(51)의 드레인, 램프(44)의 입력, 및 래치(47)의 설정 입력에 공통으로 접속된다. 램프(44)의 출력은 비교기(46)의 비반전 입력에 접속된다. 트랜지스터(50)의 게이트는 트랜지스터(51)의 게이트, 게이트(82)의 제 1 입력, 비교기(76)의 출력, 트랜지스터(64)의 게이트, 및 인버터(62)의 입력에 공통 접속되는 입력을 갖는 인버터(49)의 출력에 접속된다. 트랜지스터(64)의 소스는 게이트(91)의 출력에 접속된다. 게이트(91)의 제 2 입력은 비교기(55)의 출력에 접속된다. 비교기(55)의 반전 입력은 임피던스(57)를 통해서 증폭 기(56)의 반전 입력과 입력(36)에 접속된다. 비교기(55)의 비반전 입력은 기준(54)으로부터 Ref1을 수신하도록 접속된다. 증폭기(56)의 비반전 입력은 기준(54)으로부터 Ref2를 수신하도록 접속된다. 증포기(56)의 출력은 임피던스(58)를 통해서 증폭기(56)의 반전 입력과 트랜지스터(63)의 드레인에 공통으로 접속된다. 트랜지스터(63)의 소스는 트랜지스터(64)의 드레인에 접속되고 비교기(46)의 반전 입력에 접속된다. 트랜지스터(63)의 게이트는 인버터(62)의 출력에 접속된다. 트랜지스터(64)의 소스는 기준(54)으로부터 Ref3를 수신하도록 접속된다. 비교기(76)의 반전 입력은 기준(54)으로부터 Ref4를 수신하도록 접속된다. 비교기(76)의 비반전 입력은 커패시터(74)의 제 1 단자, 소스(72)의 출력과 소스(73)의 입력에 공통으로 접속된다. 소스(73)의 출력은 비교기(74)의 제 2 단자 및 리턴(27)에 접속된다. 소스(72)의 입력은 트랜지스터(70)의 소스에 접속된다. 트랜지스터(70)의 드레인은 조절기(40)의 출력에 접속된다. 트랜지스터(70)의 게이트는 비교기(69)의 출력에 접속된다. 비교기(69)의 반전 입력은 입력(34)에 접속된다. 비교기(69)의 비반전 입력은 입력(35)에 접속되는 부의 단자를 갖는 오프셋(68)의 정의 단자에 접속된다. 비교기(46)의 출력은 래치(47)의 리셋 입력에 접속된다. 래치(47)의 Q 출력은 출력(30)에 그리고 래치(81)의 설정 입력에 접속된다. 래치(47)의 Q바 출력은 게이트(83)의 제 1 입력, 저항기(88)의 제 1 단자, 및 다이오드(89)의 캐소드에 공통으로 접속된다. 저항기(88)의 제 2 단자는 게이트(91)의 제 3 입력, 다이오드(89)의 애노드 및 커패시터(87)의 제 1 단자에 공통으로 접속된다. 커패시터(87)의 제 2 단자는 리턴(27)에 접속된다. 래치(81)의 Q 바 출력은 게이트(82)의 제 2 입력에 접속된다. 게이트(82)의 출력은 출력(31)에 접속되는 출력을 갖는 게이트(83)의 제 2 입력 입력에 접속된다. 래치(81)의 리셋 입력은 비교기(79)의 출력에 접속된다. 비교기(79)의 반전 입력은 입력(33)에 접속되고 비교기(79)의 비반전 입력은 입력(32)에 접속된다.

도 3은 반도체 다이(99) 상에 형성되는 집적 회로(98) 또는 반도체 장치의 실시예의 일부의 확대도LS 평면도를 개요적으로 도시한 것이다. 제어기(25)는 다이(99)상에 형성된다. 다이(99)는 또한 도면의 간결성을 위하여 도 3에 도시되지 않은 다른 회로들을 포함할 수 있다. 제어기(25) 및 장치 또는 집적 회로(98)는 당업자에게 공지된 반도체 제조 기술에 의해 다이(99)상에 형성된다.

상기한 바를 고려하여, 신규한 장치 및 방법이 개시되었다는 것이 명백하다. 특히, 정상 동작 모드 동안 PWM 사이클들을 기동시키기 위하여 제 1 주파수의 제 1 클록을 사용하고 또 다른 동작 모드 동안 PWM 사이클을 기동시키기 위하여 더 높은 주파수의 제 2 클록을 사용하기 위하여 을 사용하기 위한 전원 공급 제어기가 형성된다. 더 높은 주파수 클록은 출력 전압의 변화들에 응답하여 필요로 되는 시간 량을 감소시킨다. 또한, 동일한 클록 발생기로부터 도출되는 2개의 클록을 사용하면 PWM 사이클의 시작을 클록에 용이하게 동기화 시킴으로써, 다수 채널 PWM 시스템에서 전원 공급 제어기를 용이하게 사용하게 한다.

본 발명의 요지가 특정 바람직한 실시예와 관련하여 설명되었지만, 각종 수정 및 변경을 행할 수 있다는 것을 반도체 분야의 당업자에게는 명백하다. 게다가, 단어 "접속된"은 명세서를 간결하게 하기 위하여 전반에 사용되었지만, 단어 "연결 된"과 동일한 의미를 갖는다. 따라서, "접속된"은 직접 접속 또는 간접 접속 중 하나를 포함하는 것으로서 해석되어야 한다.

전자기 간섭량을 감소시키고 개선된 효율을 갖는 경 부하 조건들 하에서 동작하는 전원 공급 제어기를 제공할 수 있다.

Claims

전원 공급 제어기에 있어서,

원하는 전압 범위 내에서 출력 전압을 조절하기 위해 PWM(pulse width modulated) 구동 신호를 형성하도록 구성되는 PWM 제어 블록; 및

상기 전원 공급 제어기의 정상 동작 모드 동안 제 1 PWM 구동 신호의 활성부를 기동시키기 위해 제 1 주파수를 갖는 제 1 클록을 선택하고 상기 전원 공급 제어기의 제 2 동작 모드 동안 제 2 PWM 구동 신호의 활성부를 기동시키기 위해 상기 제 1 주파수보다 큰 제 2 주파수를 갖는 제 2 클록을 선택하도록 구성되는 제 1 회로로서, 상기 제 2 주파수는 상기 제 1 주파수를 형성하도록 분할되는, 상기 제 1 회로를 포함하는, 전원 공급 제어기.
제 1 항에 있어서,

상기 PWM 제어 블록은 PWM 래치, PWM 비교기, 및 램프 발생기를 포함하고, 상기 제 2 클록은 상기 PWM 래치를 설정하고 램프 신호를 기동시켜 상기 제 2 PWM 구동 신호의 활성부를 기동시키는, 전원 공급 제어기.
전원 공급 제어기를 형성하는 방법에 있어서,

상기 전원 공급 제어기의 정상 동작 모드 동안 제 1 PWM 사이클을 기동시키기 위해 제 1 주파수를 갖는 제 1 클록을 사용하도록 상기 전원 공급 제어기를 구성하는 단계;

상기 전원 공급 제어기의 제 2 동작 모드 동안 제 2 PWM 사이클을 기동시키기 위해 상기 제 1 주파수보다 큰 제 2 주파수를 갖는 제 2 클록을 사용하도록 상기 전원 공급 제어기를 구성하는 단계; 및

상기 제 2 클록에 의해 기동되는 램프 신호와 고정된 기준 신호의 비교에 응답하여 상기 제 2 PWM 사이클의 비활성부를 기동시키도록 상기 전원 공급 제어기를 구성하는 단계를 포함하는, 전원 공급 제어기 형성 방법.
제 3 항에 있어서,

상기 제 1 주파수보다 큰 상기 제 2 주파수를 갖는 상기 제 2 클록을 사용하도록 상기 전원 공급 제어기를 구성하는 단계는 상기 제 2 PWM 사이클의 활성부 동안 상기 제 2 PWM 사이클을 기동시키는 것을 금지하도록 상기 전원 공급 제어기를 구성하는 단계를 포함하고, 상기 제 2 PWM 사이클의 활성부 동안 상기 제 2 PWM 사이클을 기동시키는 것을 금지하도록 상기 전원 공급 제어기를 구성하는 단계는 상기 제 2 PWM 사이클의 상기 활성부 동안 상기 제 2 클록이 PWM 래치를 설정하는 것을 금지하고 상기 램프 신호를 기동시키는 것을 금지하도록 상기 전원 공급 제어기를 구성하는 단계를 포함하는, 전원 공급 제어기 형성 방법.
제 3 항에 있어서,

상기 전원 공급 제어기 외부에 있는 출력 전압을 조절하고 상기 출력 전압의 최소값보다 큰 값을 갖는 상기 출력 전압에 응답하여 상기 제 2 PWM 사이클을 기동시키는 것을 금지하는 상기 전원 공급 제어기를 구성하는 단계를 더 포함하는, 전원 공급 제어기 형성 방법.