JPH07319565A - 電流モードデジタルｐｗｍコントロール回路 - Google Patents
電流モードデジタルｐｗｍコントロール回路Info
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- JPH07319565A JPH07319565A JP7135885A JP13588595A JPH07319565A JP H07319565 A JPH07319565 A JP H07319565A JP 7135885 A JP7135885 A JP 7135885A JP 13588595 A JP13588595 A JP 13588595A JP H07319565 A JPH07319565 A JP H07319565A
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M3/1563—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators without using an external clock
Abstract
(57)【要約】
【目的】 従来法による電流モードコントロールは、エ
ラー増幅器、単一のコンパレータあるいは補償ネットワ
ークにより行なわれるが、特殊なシグナルが必要になっ
たり回路が複雑になる欠点がある。本発明は完全なデジ
タルモードでかつエラー増幅器の使用を必要とすること
なくかつ回路を過度に複雑にすることなく電流モードコ
ントロールを行なうＰＷＭコントロール回路を提供す
る。 【構成】 センス抵抗ＲSENSE 用の第１及び第２のコン
パレータＣＯＭＰ１及びＣＯＭＰ２、及び予備設定され
た時間だけパワースイッチＭ１を使用禁止にする、双方
向安定論理回路ＦＦＤ１の第３の入力に供給される論理
シグナルを発生でき、前記第２のコンパレータの出力に
より駆動される双方向安定論理回路ＦＦＤ２を含んで成
る回路。
ラー増幅器、単一のコンパレータあるいは補償ネットワ
ークにより行なわれるが、特殊なシグナルが必要になっ
たり回路が複雑になる欠点がある。本発明は完全なデジ
タルモードでかつエラー増幅器の使用を必要とすること
なくかつ回路を過度に複雑にすることなく電流モードコ
ントロールを行なうＰＷＭコントロール回路を提供す
る。 【構成】 センス抵抗ＲSENSE 用の第１及び第２のコン
パレータＣＯＭＰ１及びＣＯＭＰ２、及び予備設定され
た時間だけパワースイッチＭ１を使用禁止にする、双方
向安定論理回路ＦＦＤ１の第３の入力に供給される論理
シグナルを発生でき、前記第２のコンパレータの出力に
より駆動される双方向安定論理回路ＦＦＤ２を含んで成
る回路。
Description
【０００１】
【産業上の利用分野】本発明は、そのスイッチング周波
数を回路の動作条件に関して、予測及び／又は予備設定
できる出力段の電流モードデジタルＰＷＭコントロール
回路に関する。
数を回路の動作条件に関して、予測及び／又は予備設定
できる出力段の電流モードデジタルＰＷＭコントロール
回路に関する。
【０００２】
【従来技術及びその問題点】ＰＷＭ（Pulse Width Modu
lation、パルス幅変調）モードでコントロールされる出
力段は、非常に多くの電子システムで、特に電子モー
タ、ディスプレイ、種々のアクチュエータ、ＤＣ−ＤＣ
コンバータ及びバッテリチャージャ用の駆動システムで
広く使用されている。前記コントロール回路は、一般に
パワートランジスタにより構成されるパワースイッチ
（ハイサイドドライバ又はローサイドドライバ）を駆動
し、前記パワートランジスタは電界効果トランジスタ例
えばＭＯＳＦＥＴでも良く、集積回路に対する外部負荷
回路をサプライレールへ好適に接続する。一般に出力パ
ワートランジスタは双方向安定論理回路（例えばフリッ
プフロップ）により駆動される。ＭＯＳＦＥＴタイプの
トランジスタの場合、例えば所謂ブートストラップ技術
のような特殊な技術を、トランジスタのゲートを「上昇
した」電圧（ドレーン電圧より高いサプライ電圧より高
い）で駆動することにより、パワースイッチの電気的効
率を最適にするために使用する。
lation、パルス幅変調）モードでコントロールされる出
力段は、非常に多くの電子システムで、特に電子モー
タ、ディスプレイ、種々のアクチュエータ、ＤＣ−ＤＣ
コンバータ及びバッテリチャージャ用の駆動システムで
広く使用されている。前記コントロール回路は、一般に
パワートランジスタにより構成されるパワースイッチ
（ハイサイドドライバ又はローサイドドライバ）を駆動
し、前記パワートランジスタは電界効果トランジスタ例
えばＭＯＳＦＥＴでも良く、集積回路に対する外部負荷
回路をサプライレールへ好適に接続する。一般に出力パ
ワートランジスタは双方向安定論理回路（例えばフリッ
プフロップ）により駆動される。ＭＯＳＦＥＴタイプの
トランジスタの場合、例えば所謂ブートストラップ技術
のような特殊な技術を、トランジスタのゲートを「上昇
した」電圧（ドレーン電圧より高いサプライ電圧より高
い）で駆動することにより、パワースイッチの電気的効
率を最適にするために使用する。
【０００３】通常ＰＷＭコントロール回路は、出力段を
通って流れる電流のコントロールを行なう（電流モード
コントロール）。前記コントロール回路は必要に応じ
て、例えば外部負荷に印加される電圧を制限するため
に、出力電圧のコントロールを行なうこともある。２個
のコントロールシグナル（電圧モード及び電流モード）
を論理的に結合してパワートランジスタのスイッチング
を行ないあるいは行なえないようにすることができる。
パワースイッチ（例えばＤタイプのフリップフロップ）
を駆動する双方向安定回路のクロック入力に、例えば周
波数デバイダ回路（１／Ｎ）を使用することにより安定
周波数（ｆ0 ）の一般システムのクロックから誘導され
る一定の周波数（ｆPWM ）を有するＰＷＭクロックシグ
ナルを供給できる。パワースイッチのターンオンコント
ロール（ｆPWM 周波数におけるスイッチングの使用可能
／使用禁止）は実際には駆動フリップフロップの「リセ
ット」入力に供給される論理シグナルにより行なわれ
る。このようなコントロールシグナルは、同数の論理コ
ントロールシグナル例えば論理ＮＯＲゲートにより駆動
される複数の入力を有する論理回路により生成する。
通って流れる電流のコントロールを行なう（電流モード
コントロール）。前記コントロール回路は必要に応じ
て、例えば外部負荷に印加される電圧を制限するため
に、出力電圧のコントロールを行なうこともある。２個
のコントロールシグナル（電圧モード及び電流モード）
を論理的に結合してパワートランジスタのスイッチング
を行ないあるいは行なえないようにすることができる。
パワースイッチ（例えばＤタイプのフリップフロップ）
を駆動する双方向安定回路のクロック入力に、例えば周
波数デバイダ回路（１／Ｎ）を使用することにより安定
周波数（ｆ0 ）の一般システムのクロックから誘導され
る一定の周波数（ｆPWM ）を有するＰＷＭクロックシグ
ナルを供給できる。パワースイッチのターンオンコント
ロール（ｆPWM 周波数におけるスイッチングの使用可能
／使用禁止）は実際には駆動フリップフロップの「リセ
ット」入力に供給される論理シグナルにより行なわれ
る。このようなコントロールシグナルは、同数の論理コ
ントロールシグナル例えば論理ＮＯＲゲートにより駆動
される複数の入力を有する論理回路により生成する。
【０００４】古典的なアプローチによると、ａ）センス
抵抗を横切る電圧降下を読み取ることのできるエラー増
幅器、ｂ）論理レベルシグナルを生成できるコンパレー
タ及びｃ）フィードバックループ用の補償ネットワーク
を使用することにより、電流モードコントロールが行な
われる。勿論コンパレータにより発生する論理シグナル
は、双方向安定駆動回路のリセットノードをコントロー
ルする論理回路の入力に供給しても良い。この古典的な
アプローチは補償ネットワーク及び特殊な形状（三角形
状）のコントロールシグナルを必要とし、かつ回路が複
雑性になり煩雑である。
抵抗を横切る電圧降下を読み取ることのできるエラー増
幅器、ｂ）論理レベルシグナルを生成できるコンパレー
タ及びｃ）フィードバックループ用の補償ネットワーク
を使用することにより、電流モードコントロールが行な
われる。勿論コンパレータにより発生する論理シグナル
は、双方向安定駆動回路のリセットノードをコントロー
ルする論理回路の入力に供給しても良い。この古典的な
アプローチは補償ネットワーク及び特殊な形状（三角形
状）のコントロールシグナルを必要とし、かつ回路が複
雑性になり煩雑である。
【０００５】
【発明の目的】本発明の主目的は、完全なデジタルモー
ドでかつエラー増幅器の使用を必要とすることなく電流
モードコントロールを行なうＰＷＭコントロール回路を
提供することである。
ドでかつエラー増幅器の使用を必要とすることなく電流
モードコントロールを行なうＰＷＭコントロール回路を
提供することである。
【０００６】
【発明の構成】この目的は、本質的に異なったスレッシ
ョルドを有する２個の別個のコンパレータを使用し、各
コンパレータがパワースイッチ（出力段）を通って流れ
る電流の表示であるセンス抵抗の電圧を読み取るように
接続されていることを特徴とする本発明のコントロール
回路により十分に達成される。（出力段を流れる電流の
レベルに対して）一定のスレッショルドを有する第１の
コンパレータは、出力トランジスタの双方向安定駆動回
路のマルチ入力コントロール論理回路の第１の入力に直
接接続された出力を有し、これにより本明細書で更に述
べるように、定常状態で本質的に開ループシステムであ
るコントロールシステムが形成される。
ョルドを有する２個の別個のコンパレータを使用し、各
コンパレータがパワースイッチ（出力段）を通って流れ
る電流の表示であるセンス抵抗の電圧を読み取るように
接続されていることを特徴とする本発明のコントロール
回路により十分に達成される。（出力段を流れる電流の
レベルに対して）一定のスレッショルドを有する第１の
コンパレータは、出力トランジスタの双方向安定駆動回
路のマルチ入力コントロール論理回路の第１の入力に直
接接続された出力を有し、これにより本明細書で更に述
べるように、定常状態で本質的に開ループシステムであ
るコントロールシステムが形成される。
【０００７】第１のコンパレータのスレッショルドより
高い（出力段を流れる電流のレベルに対して）スレッシ
ョルドを有する第２のコンパレータは、出力パワートラ
ンジスタの駆動双方向安定回路のコントロール論理回路
の第２の入力に接続された出力を有している。第２のコ
ンパレータの出力は、前記第２の電流スレッショルドに
追いついた後の予備設定された時間だけ出力トランジス
タのターンオン使用禁止論理シグナルを発生できる論理
回路も駆動する。更にこのｎ番目のコントロール論理シ
グナルは、出力トランジスタの駆動双方向安定回路のコ
ントロール論理回路のｎ番目の入力に供給される。前記
マルチ入力コントロール論理回路は、論理ＮＯＲゲート
又は等価の論理回路により構成されることができる。
高い（出力段を流れる電流のレベルに対して）スレッシ
ョルドを有する第２のコンパレータは、出力パワートラ
ンジスタの駆動双方向安定回路のコントロール論理回路
の第２の入力に接続された出力を有している。第２のコ
ンパレータの出力は、前記第２の電流スレッショルドに
追いついた後の予備設定された時間だけ出力トランジス
タのターンオン使用禁止論理シグナルを発生できる論理
回路も駆動する。更にこのｎ番目のコントロール論理シ
グナルは、出力トランジスタの駆動双方向安定回路のコ
ントロール論理回路のｎ番目の入力に供給される。前記
マルチ入力コントロール論理回路は、論理ＮＯＲゲート
又は等価の論理回路により構成されることができる。
【０００８】本発明の電流モードコントロール回路は、
長く続く比較的低い出力電圧、低過ぎて出力パワートラ
ンジスタのオフフェーズ間の電流循環を通しての活性エ
ネルギの十分速くかつ実質的に完全な放電を許容する
（低い循環電圧のため過度に遅い放電プロセスである）
前記低い出力電圧の存在下で、電流の「コントロールで
きない」僅かずつの上昇を生じさせるような動作条件の
発生を取り扱うことができる。第２のコンパレータの介
入後に予備設定された電流レベルの第２のスレッショル
ドに達すると、出力トランジスタは予備設定された時間
だけオフ条件に強制的に維持され、これは蓄積されたエ
ネルギの放電に十分である。該予備設定された使用禁止
インターバルの終了の後に、回路は出力パワートランジ
スタを再度ターンオンすることによりスイッチングを
「再度試みる」。
長く続く比較的低い出力電圧、低過ぎて出力パワートラ
ンジスタのオフフェーズ間の電流循環を通しての活性エ
ネルギの十分速くかつ実質的に完全な放電を許容する
（低い循環電圧のため過度に遅い放電プロセスである）
前記低い出力電圧の存在下で、電流の「コントロールで
きない」僅かずつの上昇を生じさせるような動作条件の
発生を取り扱うことができる。第２のコンパレータの介
入後に予備設定された電流レベルの第２のスレッショル
ドに達すると、出力トランジスタは予備設定された時間
だけオフ条件に強制的に維持され、これは蓄積されたエ
ネルギの放電に十分である。該予備設定された使用禁止
インターバルの終了の後に、回路は出力パワートランジ
スタを再度ターンオンすることによりスイッチングを
「再度試みる」。
【０００９】完全なデジタル電流モードコントロールが
出力電流のレベルを読出すためのヒステリシスコンパレ
ータを使用することにより機能的に行なえるという事実
にかかわらず、このような解決法は、電流がコンパレー
タのヒステリシス範囲内にある場合のタイムインターバ
ル内ではスイッチング周波数のコントロールを任意に行
なえない。これはオーディオバンド又は他の興味あるバ
ンド内にある周波数で回路をスイッチさせ、従ってこれ
はコンパレータのヒステリシスバンド内のスイッチング
周波数の未決定に起因するオーディオシステムの乱れ又
は他のタイプのシステムでの同様な問題を生じさせる。
出力電流のレベルを読出すためのヒステリシスコンパレ
ータを使用することにより機能的に行なえるという事実
にかかわらず、このような解決法は、電流がコンパレー
タのヒステリシス範囲内にある場合のタイムインターバ
ル内ではスイッチング周波数のコントロールを任意に行
なえない。これはオーディオバンド又は他の興味あるバ
ンド内にある周波数で回路をスイッチさせ、従ってこれ
はコンパレータのヒステリシスバンド内のスイッチング
周波数の未決定に起因するオーディオシステムの乱れ又
は他のタイプのシステムでの同様な問題を生じさせる。
【００１０】本発明の異なった特徴及び利点が、本発明
の重要な態様を例示する添付図面を参照しながら引き続
いて行なう説明により更に明らかになるであろう。図１
は本発明に従って形成された回路の基本的なブロックダ
イアグラムである。図２はＭＯＳＦＥＴを出力パワース
イッチとして使用する本発明の回路を示すダイアグラム
である。図３は本発明の回路の動作を示すダイアグラム
である。図４は本発明の回路の典型的なシグナルを示
す。
の重要な態様を例示する添付図面を参照しながら引き続
いて行なう説明により更に明らかになるであろう。図１
は本発明に従って形成された回路の基本的なブロックダ
イアグラムである。図２はＭＯＳＦＥＴを出力パワース
イッチとして使用する本発明の回路を示すダイアグラム
である。図３は本発明の回路の動作を示すダイアグラム
である。図４は本発明の回路の典型的なシグナルを示
す。
【００１１】図１を参照すると、図示された出力段は所
謂ハイサイドドライバタイプである。勿論本発明のコン
トロール回路はローサイドドライバとして形成された出
力段についても有用である。外部負荷回路は典型的に
は、図示の通り負荷に出力電圧ＶO を生成できるＬＣ回
路、及び出力パワートランジスタＭ１のオフフェーズの
間（つまりパワースイッチが開いているインターバルの
間）インダクタンスＬに蓄えられたエネルギの放電電流
を循環させるためのダイオードＤを含んでなっている。
必要な電流モードコントロールを行なうためには、回路
は考慮している例ではパワートランジスタＭ１（パワー
スイッチ）と直列に機能的に接続されたセンス抵抗Ｒ
sense を含んで成っている。
謂ハイサイドドライバタイプである。勿論本発明のコン
トロール回路はローサイドドライバとして形成された出
力段についても有用である。外部負荷回路は典型的に
は、図示の通り負荷に出力電圧ＶO を生成できるＬＣ回
路、及び出力パワートランジスタＭ１のオフフェーズの
間（つまりパワースイッチが開いているインターバルの
間）インダクタンスＬに蓄えられたエネルギの放電電流
を循環させるためのダイオードＤを含んでなっている。
必要な電流モードコントロールを行なうためには、回路
は考慮している例ではパワートランジスタＭ１（パワー
スイッチ）と直列に機能的に接続されたセンス抵抗Ｒ
sense を含んで成っている。
【００１２】パワートランジスタ（スイッチ）Ｍ１の共
通デジタル駆動技術によると、パワートランジスタのコ
ントロールターミナルは、サプライノードＶＤＤに接続
された入力Ｄ、及び一定の周波数ｆPWM を有するＰＷＭ
クロックシグナルが印加されるクロック入力ＣＫを有す
る例えばＤタイプフリップフロップＦＦＤ１である双方
向安定回路により駆動される。ＰＷＭクロックシグナル
は、適切な周波数ディバイダ（１／Ｎ）を使用すること
により、比較的高い周波数ｆ0 を有する一般的なシステ
ムのクロックから誘導される。出力パワートランジスタ
Ｍ１のターンオンコントロールは、双方向安定回路（Ｆ
ＦＤ１）のリセット入力Ｒに供給される論理シグナルに
より行なわれる。論理コントロールシグナルはマルチ入
力論理回路例えば論理ゲートＮＯＲ１の出力に生成す
る。
通デジタル駆動技術によると、パワートランジスタのコ
ントロールターミナルは、サプライノードＶＤＤに接続
された入力Ｄ、及び一定の周波数ｆPWM を有するＰＷＭ
クロックシグナルが印加されるクロック入力ＣＫを有す
る例えばＤタイプフリップフロップＦＦＤ１である双方
向安定回路により駆動される。ＰＷＭクロックシグナル
は、適切な周波数ディバイダ（１／Ｎ）を使用すること
により、比較的高い周波数ｆ0 を有する一般的なシステ
ムのクロックから誘導される。出力パワートランジスタ
Ｍ１のターンオンコントロールは、双方向安定回路（Ｆ
ＦＤ１）のリセット入力Ｒに供給される論理シグナルに
より行なわれる。論理コントロールシグナルはマルチ入
力論理回路例えば論理ゲートＮＯＲ１の出力に生成す
る。
【００１３】出力パワートランジスタＭ１が電界効果ト
ランジスタ例えばＭＯＳＦＥＴであるとすると、好適な
ブートストラップ又はブースト回路を使用して上昇した
電圧（典型的にはトランジスタのドレーン電圧より高
い）で（駆動フリップフロップＦＦＤ１のＱ出力を通し
て）出力パワートランジスタのゲートを駆動する。図２
のダイアグラムは出力パワー段Ｍ１としてＭＯＳＦＥＴ
の使用を示し、該段Ｍ１には、ブートストラップキャパ
シタＣboost 、チャージダイオードＤＢ及び双方向安定
回路ＦＦＤ１のＱ出力により駆動される駆動段Ｂにより
形成されるブートストラップ回路が装着されている。
ランジスタ例えばＭＯＳＦＥＴであるとすると、好適な
ブートストラップ又はブースト回路を使用して上昇した
電圧（典型的にはトランジスタのドレーン電圧より高
い）で（駆動フリップフロップＦＦＤ１のＱ出力を通し
て）出力パワートランジスタのゲートを駆動する。図２
のダイアグラムは出力パワー段Ｍ１としてＭＯＳＦＥＴ
の使用を示し、該段Ｍ１には、ブートストラップキャパ
シタＣboost 、チャージダイオードＤＢ及び双方向安定
回路ＦＦＤ１のＱ出力により駆動される駆動段Ｂにより
形成されるブートストラップ回路が装着されている。
【００１４】「過電圧」コントロールは、その出力電圧
ＶO が予備設定されたスレッショルドＶREF より高くな
るとその出力状態を変化させられるコンパレータＣＯＭ
Ｐ３を使用することにより従来通りに行なえる。コンパ
レータＣＯＭＰ３の出力は論理回路ＮＯＲ１の第１の入
力に直接接続できる。本発明によると完全なデジタル電
流モードコントロールが、図３のダイアグラムを参照し
ながら下記に述べるように実施される。
ＶO が予備設定されたスレッショルドＶREF より高くな
るとその出力状態を変化させられるコンパレータＣＯＭ
Ｐ３を使用することにより従来通りに行なえる。コンパ
レータＣＯＭＰ３の出力は論理回路ＮＯＲ１の第１の入
力に直接接続できる。本発明によると完全なデジタル電
流モードコントロールが、図３のダイアグラムを参照し
ながら下記に述べるように実施される。
【００１５】出力電流レベルは第１のコンパレータＣＯ
ＭＰ１によりセンス抵抗ＲSENSE の電圧降下
（ＶSENSE ）の形態で読出され、前記コンパレータの出
力は電圧ＶSENSE が第１の予備設定スレッショルドＶ
REF1より高くなったときに状態を変化させる。実際には
図２のダイアグラムを参照することにより、コンパレー
タＣＯＭＰ１は第１の電流スレッショルドＩ１を確立す
る。コンパレータＣＯＭＰ１の出力は論理回路ＮＯＲ１
の第２の入力に直接接続されている。
ＭＰ１によりセンス抵抗ＲSENSE の電圧降下
（ＶSENSE ）の形態で読出され、前記コンパレータの出
力は電圧ＶSENSE が第１の予備設定スレッショルドＶ
REF1より高くなったときに状態を変化させる。実際には
図２のダイアグラムを参照することにより、コンパレー
タＣＯＭＰ１は第１の電流スレッショルドＩ１を確立す
る。コンパレータＣＯＭＰ１の出力は論理回路ＮＯＲ１
の第２の入力に直接接続されている。
【００１６】その出力状態を変化させる際のコンパレー
タの不可避的な遅れのため、コンパレータＣＯＭＰ１に
より実行されるような電流の「開ループ」コントロール
は、ある種の負荷条件下ではコントロールできない徐々
に増加する出力電流のレベルを決定する。これは、出力
トランジスタＭ１のオフフェーズ間のつまりインダクタ
ンスＬの放電電流の再循環フェーズ間のインダクタＬに
蓄えられたエネルギの不十分な放電のために起こる。よ
り正確には、図３のダイアグラムを参照すると、コンパ
レータＣＯＭＰ１の出力状態を変化させる遅れ（Ｔ
delay ）の間に出力段を通って不可避的に流れ続ける電
流（つまり電荷）の「量」（ΔＩ+ ）は、ダイオードＤ
を通って再循環する電流（つまり電荷）の「量」（ΔＩ
- ）と等しくなるべきであり、これによりパワートラン
ジスタＭ１の引き続くオフ「フェーズ」間にインダクタ
ンスＬに蓄えられたエネルギを完全に放電する。つまり
ΔＩ+ ＝Δ- である。
タの不可避的な遅れのため、コンパレータＣＯＭＰ１に
より実行されるような電流の「開ループ」コントロール
は、ある種の負荷条件下ではコントロールできない徐々
に増加する出力電流のレベルを決定する。これは、出力
トランジスタＭ１のオフフェーズ間のつまりインダクタ
ンスＬの放電電流の再循環フェーズ間のインダクタＬに
蓄えられたエネルギの不十分な放電のために起こる。よ
り正確には、図３のダイアグラムを参照すると、コンパ
レータＣＯＭＰ１の出力状態を変化させる遅れ（Ｔ
delay ）の間に出力段を通って不可避的に流れ続ける電
流（つまり電荷）の「量」（ΔＩ+ ）は、ダイオードＤ
を通って再循環する電流（つまり電荷）の「量」（ΔＩ
- ）と等しくなるべきであり、これによりパワートラン
ジスタＭ１の引き続くオフ「フェーズ」間にインダクタ
ンスＬに蓄えられたエネルギを完全に放電する。つまり
ΔＩ+ ＝Δ- である。
【００１７】インダクタンスＬ上の電圧はＶ＝Ｌδｉ／
δｔつまりＶ＝ＬΔＩ／ΔＴで、ΔＩ＝ΔＶΔＴ／Ｌで
あり、従って ΔＩ+ ＝（ＶＤＤ−Ｖsat −ＶO ）Ｔｏｎ／Ｌ＝（ＶO
＋Ｖdiode ）Ｔｏｆｆ／Ｌ＝ΔＩ- ここでＶsat は出力段のパワーＭＯＳＦＥＴＭ１上の電
圧降下を表示し、Ｖdiode は再循環ダイオードＤ上の電
圧降下を表示する。再度等式を簡略化すると、 （ＶＤＤ−Ｖsat −ＶO ）Ｔｏｎ／Ｔｏｆｆ＝ＶO ＋Ｖ
diode
δｔつまりＶ＝ＬΔＩ／ΔＴで、ΔＩ＝ΔＶΔＴ／Ｌで
あり、従って ΔＩ+ ＝（ＶＤＤ−Ｖsat −ＶO ）Ｔｏｎ／Ｌ＝（ＶO
＋Ｖdiode ）Ｔｏｆｆ／Ｌ＝ΔＩ- ここでＶsat は出力段のパワーＭＯＳＦＥＴＭ１上の電
圧降下を表示し、Ｖdiode は再循環ダイオードＤ上の電
圧降下を表示する。再度等式を簡略化すると、 （ＶＤＤ−Ｖsat −ＶO ）Ｔｏｎ／Ｔｏｆｆ＝ＶO ＋Ｖ
diode
【００１８】従ってコンパレータのスイッチング遅れ間
に蓄えられるエネルギは、続いて起こるパワートランジ
スタのオフフェーズ（Ｔｏｆｆ）の間に放電される。正
確な動作を確保するためにＶＤＤ−Ｖsat −ＶO ＝ＶＬ
及びＶO ＋Ｖdiode＝Ｖｒｉｃと仮定すると、次の関係
が常に成立する。 Ｔdelay ×ＶL ＜ Ｔｏｆｆ × Ｖｒｉｃ 図３のダイアグラムは実際に上記技術的問題を示してい
る。図３のダイアグラムの第１の部分は出力電流による
定常状態への典型的な上昇を示している（例えば回路が
初めてスイッチオンした場合）。図示した上昇サイクル
はパワートランジスタのゲートの過駆動用のブートスト
ラップ回路の使用に関するもので、従って電流レベルの
初期上昇の間は出力パワートランジスタの短絡−オフピ
リオドが起きなければならない。
に蓄えられるエネルギは、続いて起こるパワートランジ
スタのオフフェーズ（Ｔｏｆｆ）の間に放電される。正
確な動作を確保するためにＶＤＤ−Ｖsat −ＶO ＝ＶＬ
及びＶO ＋Ｖdiode＝Ｖｒｉｃと仮定すると、次の関係
が常に成立する。 Ｔdelay ×ＶL ＜ Ｔｏｆｆ × Ｖｒｉｃ 図３のダイアグラムは実際に上記技術的問題を示してい
る。図３のダイアグラムの第１の部分は出力電流による
定常状態への典型的な上昇を示している（例えば回路が
初めてスイッチオンした場合）。図示した上昇サイクル
はパワートランジスタのゲートの過駆動用のブートスト
ラップ回路の使用に関するもので、従って電流レベルの
初期上昇の間は出力パワートランジスタの短絡−オフピ
リオドが起きなければならない。
【００１９】電流ダイアグラムの下には、ＰＷＭクロッ
ク周波数（ｆPWM ）の一連のインパルスの発生が示され
ている。出力電流のレベルが第１のスレッショルドＩ１
より高くなると、コンパレータＣＯＭＰ１が一定の固有
の遅れＴdelay 内で状態を変化させる。このような不可
避のトランジション遅れの間、ある電流が出力段を通っ
て流れ続け（ΔＩ+ ）、従ってインダクタンスＬを充電
し続ける。次いでインダクタンスＬに蓄えられたエネル
ギは出力パワートランジスタが再度ターンオンするま
で、再循環ダイオードＤを通して放電する。
ク周波数（ｆPWM ）の一連のインパルスの発生が示され
ている。出力電流のレベルが第１のスレッショルドＩ１
より高くなると、コンパレータＣＯＭＰ１が一定の固有
の遅れＴdelay 内で状態を変化させる。このような不可
避のトランジション遅れの間、ある電流が出力段を通っ
て流れ続け（ΔＩ+ ）、従ってインダクタンスＬを充電
し続ける。次いでインダクタンスＬに蓄えられたエネル
ギは出力パワートランジスタが再度ターンオンするま
で、再循環ダイオードＤを通して放電する。
【００２０】上述の通り、出力電圧ＶO が比較的低く維
持されると、ターンオフ遅れピリオド間のインダクタン
スＬに蓄えられたエネルギの放電のスロープは過度に小
さくなり、蓄えられたエネルギの不完全な放電を生じさ
せる。他方、出力トランジスタＭ１と直列の（つまりト
ランジスタＭ１のドレーンと直列の）センス抵抗Ｒ
SENSE の接続は、出力トランジスタＭ１がターンオフす
るとＲSENSE の電圧降下ＶSENSE が零になり、コンパレ
ータＣＯＭＰ１の状態の新しい変化を生じさせ、出力電
流により達する実際のレベルにもかかわらず、出力トラ
ンジスタＭ１のターンオンを再度指令する。
持されると、ターンオフ遅れピリオド間のインダクタン
スＬに蓄えられたエネルギの放電のスロープは過度に小
さくなり、蓄えられたエネルギの不完全な放電を生じさ
せる。他方、出力トランジスタＭ１と直列の（つまりト
ランジスタＭ１のドレーンと直列の）センス抵抗Ｒ
SENSE の接続は、出力トランジスタＭ１がターンオフす
るとＲSENSE の電圧降下ＶSENSE が零になり、コンパレ
ータＣＯＭＰ１の状態の新しい変化を生じさせ、出力電
流により達する実際のレベルにもかかわらず、出力トラ
ンジスタＭ１のターンオンを再度指令する。
【００２１】従って出力トランジスタＭ１のターンオフ
に従ってＶSENSE 情報を無にした後に、クロックシグナ
ルＰＷＭのスイッチング周波数ｆPWM での多数のターン
オンの試みが続いて起こる。周波数ｆPWM におけるこれ
らのターンオン「インパルス」の各々は、コンパレータ
ＣＯＭＰ１のスイッチング遅れに等しい寿命を有する。
出力電圧ＶO が比較的低いレベルに留まると、出力トラ
ンジスタＭ１の短時間の導電の連続がコンパレータＣＯ
ＭＰ１により確立されるスレッショルドＩ１より上の電
流レベルの遅いドリフトを生じさせ、インダクタＬに蓄
えられたエネルギパルスの完全な放電を阻害する。
に従ってＶSENSE 情報を無にした後に、クロックシグナ
ルＰＷＭのスイッチング周波数ｆPWM での多数のターン
オンの試みが続いて起こる。周波数ｆPWM におけるこれ
らのターンオン「インパルス」の各々は、コンパレータ
ＣＯＭＰ１のスイッチング遅れに等しい寿命を有する。
出力電圧ＶO が比較的低いレベルに留まると、出力トラ
ンジスタＭ１の短時間の導電の連続がコンパレータＣＯ
ＭＰ１により確立されるスレッショルドＩ１より上の電
流レベルの遅いドリフトを生じさせ、インダクタＬに蓄
えられたエネルギパルスの完全な放電を阻害する。
【００２２】本発明の基本的な態様によると、第１のコ
ンパレータＣＯＭＰ１により実行される開ループ電流モ
ードコントロールに固有のこの欠点は、第１のコンパレ
ータＣＯＭＰ１のスレッショルドＶREF1より高いＶREF2
により確立されるトリガリングスレッショルドを有する
第２のコンパレータＣＯＭＰ２を使用することにより除
去される。この第２の電流スレッショルドＩ２は図３の
ダイアグラム中に出力電流レベルに関連して示されてい
る。第２のコンパレータＣＯＭＰ２の出力は論理回路Ｎ
ＯＲ１の第３の入力に直接接続されている。
ンパレータＣＯＭＰ１により実行される開ループ電流モ
ードコントロールに固有のこの欠点は、第１のコンパレ
ータＣＯＭＰ１のスレッショルドＶREF1より高いＶREF2
により確立されるトリガリングスレッショルドを有する
第２のコンパレータＣＯＭＰ２を使用することにより除
去される。この第２の電流スレッショルドＩ２は図３の
ダイアグラム中に出力電流レベルに関連して示されてい
る。第２のコンパレータＣＯＭＰ２の出力は論理回路Ｎ
ＯＲ１の第３の入力に直接接続されている。
【００２３】第２のコンパレータＣＯＭＰ２の同じ出力
ノードは、論理回路ＮＯＲ１の第４の入力に供給される
第４の論理コントロールシグナルを発生できる回路もコ
ントロールし、これにより出力パワートランジスタのタ
ーンオンの使用禁止ピリオド（強制Ｔｏｆｆ）を固定す
る。図３のダイアグラムを参照すると、第２のコンパレ
ータＣＯＭＰ２の出力により駆動されるこのような回路
の効果は、出力段を通って流れる電流のレベルが上記メ
カニズムにより第２のスレッショルドＩ２を越えて上昇
するときは常に、パワートランジスタＭ１は予備設定さ
れた時間だけオフ条件に強制的に維持される（強制Ｔｏ
ｆｆ）。この強制されたカットオフピリオドの間、それ
自身インダクタンスＬ内に蓄えられた過剰のエネルギは
放電する。パワートランジスタのオフフェーズ間の不十
分な放電が電流レベルを第１のスレッショルドＩ１未満
に減少させるため、強制されたオフピリオドＴｏｆｆの
寿命はインダクタンスＬ中に蓄えられたエネルギが放電
するように十分長く設定される。
ノードは、論理回路ＮＯＲ１の第４の入力に供給される
第４の論理コントロールシグナルを発生できる回路もコ
ントロールし、これにより出力パワートランジスタのタ
ーンオンの使用禁止ピリオド（強制Ｔｏｆｆ）を固定す
る。図３のダイアグラムを参照すると、第２のコンパレ
ータＣＯＭＰ２の出力により駆動されるこのような回路
の効果は、出力段を通って流れる電流のレベルが上記メ
カニズムにより第２のスレッショルドＩ２を越えて上昇
するときは常に、パワートランジスタＭ１は予備設定さ
れた時間だけオフ条件に強制的に維持される（強制Ｔｏ
ｆｆ）。この強制されたカットオフピリオドの間、それ
自身インダクタンスＬ内に蓄えられた過剰のエネルギは
放電する。パワートランジスタのオフフェーズ間の不十
分な放電が電流レベルを第１のスレッショルドＩ１未満
に減少させるため、強制されたオフピリオドＴｏｆｆの
寿命はインダクタンスＬ中に蓄えられたエネルギが放電
するように十分長く設定される。
【００２４】図１のダイアグラムを再度参照すると、出
力トランジスタＭ１のターンオンの強制使用禁止の前記
第４のコントロール論理シグナルを発生する回路は、第
２の双方向安定回路例えばＤタイプのフリップフロップ
ＦＦＤ２を使用しかつそのＤ入力をサプライレールＶＤ
ＤにそのＱ出力を論理回路ＮＯＲ１の第４の入力に接続
することにより実現される。双方向安定回路ＦＦＤ２は
過駆動コンパレータＣＯＭＰ２の状態変化により、例え
ばコンパレータＣＯＭＰ２の出力をＦＦＤ２フリップフ
ロップのクロック入力ＣＫに接続することにより、セッ
トされる。
力トランジスタＭ１のターンオンの強制使用禁止の前記
第４のコントロール論理シグナルを発生する回路は、第
２の双方向安定回路例えばＤタイプのフリップフロップ
ＦＦＤ２を使用しかつそのＤ入力をサプライレールＶＤ
ＤにそのＱ出力を論理回路ＮＯＲ１の第４の入力に接続
することにより実現される。双方向安定回路ＦＦＤ２は
過駆動コンパレータＣＯＭＰ２の状態変化により、例え
ばコンパレータＣＯＭＰ２の出力をＦＦＤ２フリップフ
ロップのクロック入力ＣＫに接続することにより、セッ
トされる。
【００２５】従ってフリップフロップがセット条件に維
持されている時間の間、論理回路ＮＯＲ１の第４の入力
に接続された出力ＱはパワートランジスタＭ１が駆動フ
リップフロップＦＦＤ１によりターンオンされることを
防止する。ＦＦＤ２フリップフロップのリセットは、Ｆ
ＦＤ２フリップフロップのセット条件により活性化され
るデバイダ回路（１／Ｍ）により設定される予備設定時
間の後に自動的に行なわれ、ＦＦＤ２のリセットは予備
設定された数のクロックサイクルの後に起こる。図示の
例では、ＦＦＤ２のリセットは積Ｎ×Ｍにより与えられ
る多数のクロックサイクルの後に起こる。
持されている時間の間、論理回路ＮＯＲ１の第４の入力
に接続された出力ＱはパワートランジスタＭ１が駆動フ
リップフロップＦＦＤ１によりターンオンされることを
防止する。ＦＦＤ２フリップフロップのリセットは、Ｆ
ＦＤ２フリップフロップのセット条件により活性化され
るデバイダ回路（１／Ｍ）により設定される予備設定時
間の後に自動的に行なわれ、ＦＦＤ２のリセットは予備
設定された数のクロックサイクルの後に起こる。図示の
例では、ＦＦＤ２のリセットは積Ｎ×Ｍにより与えられ
る多数のクロックサイクルの後に起こる。
【００２６】図示の例のように、システムのクロック周
波数デバイダ回路（１／Ｎ）がＰＷＭクロック周波数ｆ
PWM を発生させるために使用される場合は、ＦＦＤ２フ
リップフロップのセットの瞬間に第１のデバイダ回路
（１／Ｎ）をリセットすることが重要である。これは、
第１のデバイダ回路（１／Ｎ）をリセットするために十
分な寿命のパルスを発生できるエッジ検出回路の使用に
より得られる。Ｎ×Ｍに等しいクロックサイクルの予備
設定数の後、第２のデバイダ回路（１／Ｎ）がＦＦＤ２
フリップフロップ用のリセットシグナルを発生し、該フ
リップフロップの出力Ｑは再度零にスイッチし、これに
より出力パワートランジスタＭ１のターンオンを再度可
能にし、デバイダ回路１／Ｍを使用不能にする（回路の
動作に最早必要でない）。
波数デバイダ回路（１／Ｎ）がＰＷＭクロック周波数ｆ
PWM を発生させるために使用される場合は、ＦＦＤ２フ
リップフロップのセットの瞬間に第１のデバイダ回路
（１／Ｎ）をリセットすることが重要である。これは、
第１のデバイダ回路（１／Ｎ）をリセットするために十
分な寿命のパルスを発生できるエッジ検出回路の使用に
より得られる。Ｎ×Ｍに等しいクロックサイクルの予備
設定数の後、第２のデバイダ回路（１／Ｎ）がＦＦＤ２
フリップフロップ用のリセットシグナルを発生し、該フ
リップフロップの出力Ｑは再度零にスイッチし、これに
より出力パワートランジスタＭ１のターンオンを再度可
能にし、デバイダ回路１／Ｍを使用不能にする（回路の
動作に最早必要でない）。
【００２７】明らかなように、第２のコンパレータＣＯ
ＭＰ２及び、次いでこれにより駆動されかつパワートラ
ンジスタＭ１を強制的に使用禁止にする時間を決定でき
る回路は、出力電圧ＶO が比較的低く維持される場合例
えば回路のスタートアップのときにのみ介入する。実際
にスタートアップ時はＣＯＭＰ２による多数の介入が続
いて起こる。通常の定常状態では、出力電圧ＶO は、コ
ンパレータＣＯＭＰ１のターンオフ遅れの間に蓄えられ
るエネルギの完全な放電を確保する程度に十分高い、イ
ンダクタンスＬの放電電流の再循環電圧を決定するよう
なレベルを取る。従って予備設定された時間だけ出力パ
ワートランジスタの強制使用禁止（強制Ｔｏｆｆ）を決
定する第１のスレッショルドＩ１及びコンパレータＣＯ
ＭＰ２及び回路により確立される値を越えるレベルは不
活性のまま維持される。電流モードコントロールは、電
流のレベルの上昇が第２の電流スレッショルドＩ２を越
える条件が再度起こるまで、開ループ条件のコンパレー
タＣＯＭＰ１のみにより行なわれ続ける。図４に示した
駆動シグナルの形態に示したように、パワートランジス
タのｆPWM スイッチング周波数での「ターンオン」の頻
発は正確に予知できる典型的な順序で起こる。それぞれ
は強制オフピリオドにより分離される。本コントロール
回路は容易に設計され、ターンオンの頻発が望まない周
波数で起こることを防止する。
ＭＰ２及び、次いでこれにより駆動されかつパワートラ
ンジスタＭ１を強制的に使用禁止にする時間を決定でき
る回路は、出力電圧ＶO が比較的低く維持される場合例
えば回路のスタートアップのときにのみ介入する。実際
にスタートアップ時はＣＯＭＰ２による多数の介入が続
いて起こる。通常の定常状態では、出力電圧ＶO は、コ
ンパレータＣＯＭＰ１のターンオフ遅れの間に蓄えられ
るエネルギの完全な放電を確保する程度に十分高い、イ
ンダクタンスＬの放電電流の再循環電圧を決定するよう
なレベルを取る。従って予備設定された時間だけ出力パ
ワートランジスタの強制使用禁止（強制Ｔｏｆｆ）を決
定する第１のスレッショルドＩ１及びコンパレータＣＯ
ＭＰ２及び回路により確立される値を越えるレベルは不
活性のまま維持される。電流モードコントロールは、電
流のレベルの上昇が第２の電流スレッショルドＩ２を越
える条件が再度起こるまで、開ループ条件のコンパレー
タＣＯＭＰ１のみにより行なわれ続ける。図４に示した
駆動シグナルの形態に示したように、パワートランジス
タのｆPWM スイッチング周波数での「ターンオン」の頻
発は正確に予知できる典型的な順序で起こる。それぞれ
は強制オフピリオドにより分離される。本コントロール
回路は容易に設計され、ターンオンの頻発が望まない周
波数で起こることを防止する。
【図１】本発明に従って形成された回路の基本的なブロ
ックダイアグラム。
ックダイアグラム。
【図２】ＭＯＳＦＥＴを出力パワースイッチとして使用
する本発明の回路を示すダイアグラム。
する本発明の回路を示すダイアグラム。
【図３】本発明の回路の動作を示すダイアグラム。
【図４】本発明の回路の典型的なシグナルを示すダイア
グラム。
グラム。
ＦＦＤ１、ＦＦＤ２・・・双方向安定回路 ＣＯＭＰ
１、ＣＯＭＰ２、ＣＯＭＰ３・・・コンパレータ Ｒ
SENSE ・・・センス抵抗 ＮＯＲ１・・・マルチ入力論
理回路 １／Ｎ、１／Ｍ・・・周波数デバイダ回路
１、ＣＯＭＰ２、ＣＯＭＰ３・・・コンパレータ Ｒ
SENSE ・・・センス抵抗 ＮＯＲ１・・・マルチ入力論
理回路 １／Ｎ、１／Ｍ・・・周波数デバイダ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジュセッペ・スクロッキ イタリア国 ベサナ・イン・ブリアンツァ 20045ヴィア・ガリバルディ １ (72)発明者 パオロ・コルディーニ イタリア国 パヴィア 27100 ヴィア・ カンパリ48 (72)発明者 ドメニコ・ロッシ イタリア国 チラベーニャ 27024 ヴィ ア・ローマ 159
Claims (9)
- 【請求項１】 出力段のパワースイッチと直列接続され
た電流のセンス抵抗、及びＰＷＭクロックシグナルを受
け取るために適したクロック入力及びマルチ入力論理回
路の出力により駆動されるリセット入力を有する双方向
安定駆動回路を含んで成る出力段用のデジタル電流モー
ドＰＷＭコントロール回路において、 あるスレッショルドと前記論理回路の第１の入力に接続
された出力を有する前記センス抵抗の電圧の少なくとも
１個の第１のコンパレータ、 該第１のコンパレータのスレッショルドより高いスレッ
ショルドと前記論理回路の第２の入力に接続された出力
を有する前記センス抵抗の電圧の少なくとも１個の第２
のコンパレータ、 予備設定された時間だけ前記パワースイッチを使用禁止
にする、前記論理回路の第３の入力に供給される論理シ
グナルを発生でき、前記第２のコンパレータの出力によ
り駆動される手段を含んで成ることを特徴とする回路。 - 【請求項２】 前記手段が、その双方向安定回路の出力
で発生する前記使用禁止論理シグナルにより活性化され
るタイムカウンタにより駆動される少なくとも１個のリ
セット入力を有する双方向安定論理回路を含んで成る請
求項１に記載のコントロール回路。 - 【請求項３】 前記双方向安定回路が、サプライノード
に接続された（Ｄ）入力、前記論理回路の前記第３の入
力に接続された（Ｑ）出力、前記第２のコンパレータの
出力に接続された（ＣＫ）入力及び前記タイムカウンタ
回路により駆動するリセット（Ｒ）入力を有するＤタイ
プフリップフロップである請求項２に記載のコントロー
ル回路。 - 【請求項４】 前記タイムカウンタ回路が、前記（Ｑ）
出力のトランジションの瞬間からの予備設定された数の
クロックサイクルの後に、前記フリップフロップの
（Ｑ）出力に存在するシグナルにより使用可能にされか
つ該フリップフロップのリセットシグナルを発生できる
クロック周波数デバイダ回路を含んで成る請求項３に記
載のコントロール回路。 - 【請求項５】 前記駆動双方向安定回路の前記クロック
入力に供給されるＰＷＭクロック周波数（ｆPWM ）シグ
ナルを発生する第１のクロック周波数（ｆ0 ）デバイダ
回路（１／Ｎ）を含んで成り、 前記ＰＷＭクロックシグナルが、予備設定数のサイクル
の後に前記フリップフロップのリセットシグナルを発生
できる前記フリップフロップの前記（Ｑ）出力のトラン
ジションにより活性化される第２の周波数デバイダ回路
（１／Ｍ）の入力に印加される請求項４に記載のコント
ロール回路。 - 【請求項６】 前記周波数デバイダ回路（１／Ｎ）のリ
セット入力へ供給されるリセットシグナルを発生でき、
かつ前記フリップフロップの前記（Ｑ）周波数の低論理
状態から高論理状態へのトランジションのエッジ検出器
を更に含んで成る請求項５に記載のコントロール回路。 - 【請求項７】 前記駆動双方向安定回路がＤタイプフリ
ップフロップである請求項１に記載のコントロール回
路。 - 【請求項８】 前記マルチ入力論理回路がＮＯＲゲート
である請求項１に記載のコントロール回路。 - 【請求項９】 前記論理回路の第４の入力へ印加できる
過電圧制限論理シグナルを発生する出力電圧をコントロ
ールするコンパレータを更に含んで成る請求項１に記載
のコントロール回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830217.9 | 1994-05-06 | ||
| EP94830217A EP0681362B1 (en) | 1994-05-06 | 1994-05-06 | Digital current mode PWM control |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07319565A true JPH07319565A (ja) | 1995-12-08 |
Family
ID=8218439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7135885A Pending JPH07319565A (ja) | 1994-05-06 | 1995-05-08 | 電流モードデジタルｐｗｍコントロール回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5629610A (ja) |
| EP (1) | EP0681362B1 (ja) |
| JP (1) | JPH07319565A (ja) |
| DE (1) | DE69414236T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009545284A (ja) * | 2006-07-21 | 2009-12-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | バイナリコントローラ及びバイナリコントローラをそなえたパワーサプライ |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745352A (en) * | 1994-10-27 | 1998-04-28 | Sgs-Thomson Microelectronics S.R.L. | DC-to-DC converter functioning in a pulse-skipping mode with low power consumption and PWM inhibit |
| TW308754B (ja) * | 1994-12-28 | 1997-06-21 | Yamaha Motor Co Ltd | |
| KR100387895B1 (ko) * | 1995-02-28 | 2003-12-18 | 가부시키가이샤디비이 | 직류-직류변환기 |
| JP3462007B2 (ja) * | 1996-06-10 | 2003-11-05 | 三菱電機株式会社 | 直流モータの回転角および負荷トルク検出方法、直流モータ制御装置および電動式パワーステアリング装置 |
| US5889387A (en) * | 1996-12-13 | 1999-03-30 | Intel Corporation | Battery charging unit |
| US5912552A (en) | 1997-02-12 | 1999-06-15 | Kabushiki Kaisha Toyoda Jidoshokki Seisakusho | DC to DC converter with high efficiency for light loads |
| US5912551A (en) * | 1997-04-21 | 1999-06-15 | Texas Instruments Incorporated | Start up circuit for a boost mode controller |
| WO1999021269A1 (de) * | 1997-10-17 | 1999-04-29 | Continental Teves Ag & Co. Ohg | Verfahren und schaltungsanordnung zur verringerung von spannungseinbrüchen auf den batteriezuleitungen |
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