KR101338868B1 - 반도체 장치 - Google Patents
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Abstract
본 발명은, 증폭회로내의 기생저항을 저감하고, 반도체 장치에 형성된 광전변환소자의 광감도의 저감을 억제한다. 또한, 광전변환소자의 출력전류를 증폭하는 증폭회로를 안정하게 동작시키는 것을 과제로 한다. 반도체 장치는, 광전변환소자와, 적어도 2개의 박막 트랜지스터를 가지는 커런트 미러 회로와, 상기 박막 트랜지스터의 각각에 전기적으로 접속된 고전위 전원과, 상기 박막 트랜지스터의 각각에 전기적으로 접속된 저전위 전원을 가진다. 참조용의 박막 트랜지스터가 n형의 박막 트랜지스터의 경우에는, 상기 참조용의 박막 트랜지스터를 상기 저전위 전원과 가까운 곳에 배치한다. 참조용의 박막 트랜지스터가 p형의 박막 트랜지스터의 경우에는 상기 참조용의 박막 트랜지스터를 상기 고전위 전원과 가까운 곳에 배치한다.
커런트 미러, 광전변환장치, 기생저항, 참조용 TFT, 출력 측 TFT
Description
본 발명은, 광전변환장치 및 광전변환장치를 가지는 반도체 장치에 관한 것으로, 특히, 박막 반도체 소자로 구성된 광전변환장치 및 그 제작방법에 관한 것이다. 또한, 광전변환장치를 사용한 전자기기에 관한 것이다.
일반적으로 전자파를 검지하기 위하여 사용되는 광전변환장치는 다수 알려져 있고, 예를 들면, 자외선으로부터 적외선을 검출하는 것은 총괄하여 광센서라고 한다. 그 중에서도 파장 400nm 내지 700nm의 가시광선 영역의 빛을 검출하는 것은 특히 가시광 센서라고 하며, 인간 생활 환경에 따라, 조명도 조정이나, 온(ON)/오프(OFF) 제어 등이 필요한 기기류에 많이 사용된다.
특히, 표시장치에서는 표시장치의 주위의 명도를 검출하고, 그 표시휘도를 조정된다. 왜냐하면, 주위의 명도를 검출하고, 적절한 표시휘도를 얻는 것으로써, 불필요한 전력을 줄일 수 있기 때문이다. 예를 들면, 휴대전화나 퍼스널 컴퓨터에 그런 휘도 조정용의 광 센서가 사용된다.
또한, 주위의 명도뿐만 아니라, 표시장치, 특히 액정표시장치의 백 라이트의 휘도를 광 센서에 의하여 검출하고, 표시화면의 휘도를 조절할 일도 행해진다.
이러한 광 센서에 있어서는, 검출부분에 포토 다이오드를 사용하여, 포토 다이오드의 출력전류를 증폭회로로 증폭하는 것이 행해진다. 이러한 증폭회로로서는, 예를 들면, 커런트 미러 회로가 사용된다(예를 들면, 특허문헌 1 참조). 증폭회로는 박막 트랜지스터(Thin Film Transistor(TFT))로 된다.
[특허문헌 1] 특허 제3444093호
종래의 증폭회로는 보정회로를 포함한 다단 구성이 많고, 큰 전원전압이 필요했다. 근년, 전원전압을 안정하게 공급하는 것이 에너지 절약, 고성능화 등의 다방면으로부터 전기회로를 구성하는 데에 필요하게 된다.
그러나, 상기와 같은 TFT에 의하여 구성되는 증폭회로, 예를 들면, 커런트 미러 회로는, TFT를 구성하는 도전층이나 그것에 접속되는 배선의 배선저항이나 콘택트 저항 등에 의한 기생저항이 발생할 문제가 있었다.
특히, 커런트 미러에 있어서는, 참조용의 TFT에 기생저항이 발생하면, 감지하는 광 강도의 범위가 감소한다고 하는 우려가 있는 것을 이하에 설명한다.
도 3은, 종래의 포토 다이오드와 증폭회로를 포함하는 반도체 장치의 회로도이다. 도 3의 반도체 장치는, 전원(1001), 포토 다이오드(1003), 참조용의 TFT(1004) 및 출력 측의 TFT(1005)를 포함하는 커런트 미러 회로(1011)를 가진다. 또한, 참조용의 TFT(1004)에는 기생저항(1006)이 발생한다.
기생저항(1006)의 저항값을 R로 한다. 기생저항(1006)이 발생하지 않을 때 의 TFT(1004, 1005)의 게이트 전극에 가해지는 전압 Vgate를 V1로 한다. 또한, 기생저항(1006)이 발생했을 때의 TFT(1004, 1005)의 게이트 전극에 가해지는 전압 Vgate를 V2로 한다.
도 4에 나타내는 바와 같이, 기생저항(1006)이 발생함으로써, 출력전류(광전류)가 포화할 때의 Vgate의 상한이 ΔV=R ×I만큼 작게 되고, V1로부터 V2로 된다. 즉, Vgate의 상한이 감소하는 것은, 광 전류 I의 상한이 감소하는 것과 관련된다. 또한, 감지할 수 있는 빛의 강도가 감소한다.
광전류 I는, V1의 경우는 I1에서 포화하지만, V2의 경우는, I2에서 포화하고, 그 이상 흐를 수 없다. 도 5에 나타내는 바와 같이, 광전류 I는 광강도 E와 비례하기 때문에, 광전류가 I2에서 포화하면, 감지할 수 있는 최대 광 감도 E는 L2까지로 되고, 광전변환장치의 감도가 저하한다.
상기 문제를 감안하여, 본 발명에서는, 커런트 미러 회로의 참조용의 TFT에 발생하는 기생저항을 억제하고, 게이트 전극에 인가되는 전압이 저하하는 것을 방지하고, 광전변환장치의 감도의 저하를 억제하는 것을 과제로 한다.
본 발명은, 광전변환소자를 가지고, 참조용의 박막 트랜지스터와 출력 측의 박막 트랜지스터를 가지는 커런트 미러 회로를 가지고, 상기 커런트 미러 회로는 상기 광전변환소자의 출력을 증폭하여, 고전위 전극과 저전위 전극을 가지는 전원 을 가지고, 상기 참조용의 박막 트랜지스터 및 상기 출력 측의 박막 트랜지스터는 n형의 박막 트랜지스터이며, 상기 참조용의 박막 트랜지스터의 소스 및 드레인 전극의 한쪽은 상기 광전변환소자를 통하여 상기 고전위 전극과 전기적으로 접속되고, 상기 출력 측의 박막 트랜지스터의 소스 및 드레인 전극의 한쪽은 상기 고전위 전극과 전기적으로 접속되고, 상기 참조용의 박막 트랜지스터의 소스 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고, 상기 출력 측의 박막 트랜지스터의 소스 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고, 상기 참조용의 박막 트랜지스터는, 상기 출력 측의 박막 트랜지스터보다 상기 저전위 전극과 가까운 곳에 배치된다. 상기 참조용의 박막 트랜지스터와 상기 저전위전극을 전기적으로 접속하는 배선의 길이는, 상기 출력 측의 박막 트랜지스터와 상기 저전위 전극을 전기적으로 접속하는 배선의 길이보다 짧다. 상기 참조용의 박막 트랜지스터와 상기 저전위 전극과의 사이의 전류경로의 길이는, 상기 출력 측의 박막 트랜지스터와 상기 저전위 전극의 사이의 전류경로의 길이보다 짧다. 이것에 따라, 상기 참조용의 박막 트랜지스터의 게이트 전극에 가해지는 전압의 저하를 억제하는 것을 특징으로 하는 반도체 장치에 관한 것이다. 또한, 본 발명은, 광전변환소자를 가지고, 참조용의 박막 트랜지스터와 출력 측의 박막 트랜지스터를 가지는 커런트 미러 회로를 가지고, 상기 커런트 미러 회로는 상기 광전변환소자의 출력을 증폭하여, 고전위 전극과 저전위 전극을 가지는 전원을 가지고, 상기 참조용의 박막 트랜지스터 및 상기 출력 측의 박막 트랜지스터는 p형의 박막 트랜지스터이며, 상기 참조용의 박막 트랜지스터의 소스 및 드레인 전극의 한쪽은 상기 고 전위 전극과 전기적으로 접속되고, 상기 출력 측의 박막 트랜지스터의 소스 및 드레인 전극의 한쪽은 상기 고전위 전극과 전기적으로 접속되고, 상기 참조용의 박막 트랜지스터의 소스 및 드레인 전극의 다른 쪽은 상기 광전변환소자를 통하여 상기 저전위 전극과 전기적으로 접속되고, 상기 출력 측의 박막 트랜지스터의 소스 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고, 상기 참조용의 박막 트랜지스터의 소스 및 드레인 전극의 다른 쪽은 상기 광전변환소자를 통하여 상기 저전위 전극과 전기적으로 접속되고, 상기 출력 측의 박막 트랜지스터의 소스 및 드레인 전극의 다른 쪽은 상기 출력 측의 박막 트랜지스터보다 상기 고전위 전극과 가까운 곳에 배치된다. 상기 참조용의 박막 트랜지스터와 상기 고전위 전극을 전기적으로 접속하는 배선의 길이는, 상기 출력 측의 박막 트랜지스터와 상기 고전위 전극을 전기적으로 접속하는 배선의 길이보다 짧다. 상기 참조용의 박막 트랜지스터와 상기 고전위 측 전극의 사이의 전류경로의 길이는, 상기 출력 측의 박막 트랜지스터의 게이트 전극에 가해지는 전압의 저하를 억제하는 것을 특징으로 하는 반도체 장치에 관한 것이다.
또한, 본 발명은, 광전변환소자를 가지고, 참조용의 박막 트랜지스터와 복수의 출력 측의 박막 트랜지스터를 가지는 커런트 미러 회로를 가지고, 상기 커런트 미러 회로는 상기 광전변환소자의 출력을 증폭하여, 고전위 전극과 저전위전극을 가지는 전원을 가지고, 상기 참조용의 박막 트랜지스터 및 상기 복수의 출력 측의 박막 트랜지스터는 n형의 박막 트랜지스터이며, 상기 참조용의 박막 트랜지스터의 소스 및 드레인 전극의 한쪽은 상기 광전변환소자를 통하여 상기 고전위 전극과 전 기적으로 접속되고, 상기 복수의 출력 측의 박막 트랜지스터의 소스 및 드레인 전극의 한쪽은 상기 고전위 전극과 전기적으로 접속되고, 상기 참조용의 박막 트랜지스터의 소스 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고, 상기 복수의 출력 측의 박막 트랜지스터의 소스 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고, 상기 참조용의 박막 트랜지스터는, 상기 복수의 출력 측의 박막 트랜지스터의 각각보다 상기 저전위 전극과 가까운 곳에 배치된다. 상기 참조용의 박막 트랜지스터와 상기 저전위 전극을 전기적으로 접속하는 배선의 길이는, 상기 복수의 출력 측의 박막 트랜지스터와 상기 저전위 전극을 전기적으로 접속하는 배선의 길이보다 짧다. 상기 참조용의 박막 트랜지스터와 상기 저전위 전극의 사이의 전류경로의 길이는, 상기 복수의 출력 측의 박막 트랜지스터와 상기 저전위 전극의 사이의 전류경로의 길이보다 짧다. 광전변환소자를 가지고, 참조용의 박막 트랜지스터와 복수의 출력 측의 박막 트랜지스터를 가지는 커런트 미러회로를 가지고, 상기 커런트 미러 회로는 상기 광전변환소자의 출력을 증폭하여, 고전위 전극과 저전위 전극을 갖는 전원을 가지고, 상기 참조용의 박막 트랜지스터 및 상기 복수의 출력 측의 박막 트랜지스터는 p형의 박막 트랜지스터이며, 상기 참조용의 박막 트랜지스터의 소스 및 드레인 전극의 한쪽은, 상기 고전위 전극과 전기적으로 접속되고, 상기 복수의 출력 측의 박막 트랜지스터의 소스 및 드레인 전극의 한쪽은 상기 고전위 전극과 전기적으로 접속되고, 상기 참조용의 박막 트랜지스터의 소스 및 드레인 전극의 다른 쪽은 상기 광전변환소자를 통하여 상기 저전위 전극과 전기적으로 접속되고, 상기 복수의 출력 측의 박막 트랜지스터의 소스 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되어, 상기 참조용의 박막 트랜지스터는 상기 복수의 출력 측 박막 트랜지스터의 각각보다 상기 고전위 전극과 가까운 곳에 배치된다. 상기 참조용의 박막 트랜지스터와 전기 고전위 전극을 전기적으로 접속하는 배선의 길이는, 상기 복수의 출력 측의 박막 트랜지스터와 상기 고전위 전극을 전기적으로 접속하는 배선의 길이보다 짧다. 상기 참조용의 박막 트랜지스터와 상기 고전위 전극과의 사이의 전류경로의 길이는, 상기 복수의 출력 측의 박막 트랜지스터의 각각과 상기 고전위 전극과의 사이의 전류경로의 길이보다 짧다.
또한, 본 명세서에서는, 참조용의 박막 트랜지스터는, 디자인 룰이 허락하는 한, 저전위 전원에 가까운 곳에 배치된다.
또한, 본 명세서에 있어서, 반도체 장치는, 반도체 층을 가지는 장치를 의미하고, 반도체 층을 가지는 소자를 포함하는 장치 전체도 반도체 장치라고 부른다.
본 발명에 의하여, 광감도의 저감이 억제된 광전변환장치를 얻을 수 있다. 또한, 기생저항의 발생이 억제되기 때문에, 회로동작이 안정하고, 신뢰성이 높은 제품을 얻을 수 있다.
(실시형태 1)
본 실시형태를, 도 1 내지 도 14c를 사용하여 이하에 설명한다.
단, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 실시형태를 설명하기 위한 모든 도면에 있어서, 동일부분 또는 같은 기능을 가지는 부분에는 동일부호를 붙이고, 그 반복 설명은 생략한다.
도 1에 나타내는 바와 같이, 본 실시형태의 반도체 장치는, 트랜지스터(104, 105)로 구성되는 커런트 미러 회로(111), 전원(바이어스; 101)을 가진다. 본 실시형태에서는 트랜지스터(104, 105)로서, 박막 트랜지스터(Thin Film Transistor(TFT))를 사용하여, 또한, TFT(104, 105)는 n채널형 TFT로 형성된다.
n채널형 TFT에 의하여 구성된 커런트 미러 회로는, 참조용의 TFT(104)와 출력 측의 TFT(105)에 의하여 구성된다(도 1 참조). 참조용의 TFT(104)와 출력 측의 TFT(105)의 게이트부에, 동전압이 가해짐으로써, 참조용의 TFT(104)에 흐른 전류를 기준으로서, 출력 측의 TFT(105)에 흐르는 전류를 제어한다.
도 2에 블록도를 나타낸다. 도 2의 반도체 장치는, 포토 다이오드(103), 참조용이 TFT(104) 및 출력 측의 TFT(105)를 가지는 커런트 미러 회로(111), 고전압 전위(VDD) 접속용 전극(고전위 전극)(141), 저전압 전위(VSS) 접속용 전극(저전위 전극)(142), 포토 다이오드(103) 및 TFT(104, 105)를 전기적으로 접속하는 배선(144), TFT(104, 105) 및 전극(141)을 전기적으로 접속하는 배선(145), TFT(104, 105) 및 전극(142)을 전기적으로 접속하는 배선(146)(배선(146a, 146b, 146c, 146d) 등)을 가진다. 또한, 도 2에 있어서, 배선(146)은 4개(배선(146a, 146b, 146c, 146d))밖에 나타내지 않지만, 필요에 따라 본 수는 결정하면 좋다. 또한, 출력 측의 TFT(105)는, 복수의 TFT에 의하여 형성되고, 그 수에 따라, 출력전류(광전류)가 증폭된다.
또한, 도 26에 나타내는 바와 같이, 참조용의 TFT(104)는, 출력 측의 TFT(105)와 별도로 형성되어도 좋다. 그 경우는, 배선(146)과 다른 배선(147)을 통하여 전극(142)에 전기적으로 접속하면 좋다.
참조용의 TFT(104)는, 전극(142)으로부터 가까운 곳에 배치되고, 배선저항 등에 의하여 게이트 전극에 가하는 전압 Vgate가 떨어지지 않도록 하다.
참조용의 TFT(104)는, 출력 측의 TFT(105)보다 전극에 가까운 곳에 배치한다. 참조용의 TFT(104)와 전극(142)을 전기적으로 접속하는 배선의 길이는, 출력 측의 TFT(105)와 전극(142)을 전기적으로 접속하는 배선의 길이보다 짧다. 참조용 TFT(104)와 전극(142)의 사이의 전류경로의 길이는, 출력 측의 TFT(105)와 전극(142)의 사이의 전류경로의 길이보다 짧다. 따라서, 게이트 전극에 가하는 전압 Vgate의 저감을 억제할 수 있다.
참조용 TFT(104)에 기생저항이 발생하면, TFT(104)의 게이트 전극에 걸리는 전압 Vgate가, 게이트-소스간 전압 Vgs로부터 기생저항의 저항값 R × 출력전류(광전류) I(=ΔV)만큼 떨어진다.
도 4는, TFT(104)의 게이트 전극에 가하는 전압 Vgate와 출력전류(광전류) I의 관계를 나타내는 도면이며, 가로축은 전압 Vgate(리니어 스케일), 세로축은 광전류 I(로그 스케일)이다. 또한, 도 5는 조명도 E와 출력전류(광전류) I의 관계를 나타내고, 가로축은 조명도 E(로그 스케일), 세로축은 광전류 I(로그 스케일)이다.
도 4에 나타내는 바와 같이, 기생저항이 발생하면, Vgate가 V1(기생저항이 최소의 경우의 Vgate)로부터 V2(V1-ΔV: 기생저항이 발생했을 때의 Vgate)가 된다. 광전류 I는, V1의 경우에는 I1에서 포화하지만, V2의 경우에는 I2에서 포화하고, 그 이상 흐를 수 없다. 도 5에 나타내는 바와 같이, 광전류 I는 광강도 E와 비례하기 때문에, 광전류 I가 I2에서 포화하면, 감지할 수 있는 최대 광강도 E는 L2까지로 되어, 광전변환장치의 감도가 저하한다.
다만, 실제로는, 배선저항 등의 기생저항을 0으로 하는 것은 어렵기 때문에, V1은 기생저항이 발생하지 않을 때의 Vgate와 반드시 일치하지 않는 것도 있다.
그렇지만, 본 발명에서는, 참조용의 TFT(104)는 저전위전압 Vss용 접속전극(142)에 가까운 곳에 배치되기 때문에, TFT(104)와 전극(142)의 사이의 배선저항은 극소로 할 수 있고, 기생저항의 발생을 최소한으로 방지할 수 있다. 따라서, 광전변환장치의 감도의 저하를 억제할 수 있다.
또한, 배선 저항을 저하시키기 위하여, TFT(104)와 전극(142)을 전기적으로 접속하는 배선의 폭을 확대하거나, 배선을 형성하는 도전막의 막 두께를 증가시키면 좋다.
그런데, 일반적으로 신호처리를 하기 쉽다고 말해지는, 출력신호형식을 전압으로서 추출하는 방법으로서는, 부하저항 RL에 의하여 전류를 전압으로 변환하는 방법이 있다. 구체적으로는, 도 6에 나타내는 바와 같이, 포토 다이오드(103)와 커런트 미러 회로(111)를 포함하는 회로(123), 전원(101), 출력단자(124), 부하저항 RL을 가지는 회로에 있어서, 부하저항 RL을 사용하여 출력전류를 전압으로 변환하여, 출력단자(124)에 있어서, 전압으로서 외부에 출력신호를 추출할 수 있다. 도 1의 커런트 미러 회로(111)를 포함하는 회로(123)를 도 6의 회로에 내장한 회로에 대해서 이하에 설명한다.
도 1에서는, 커런트 미러 회로(111)를 구성하는 TFT 104의 게이트 전극은, 커런트 미러 회로(111)를 구성하는 또 하나의 TFT 105의 게이트 전극에 전기적으로 접속되고, 또한, TFT 104의 드레인 전극(「드레인 단자」라고도 한다)에 전기적으로 접속된다.
TFT 104의 드레인 단자는, 포토 다이오드(103)를 통하여 TFT 105의 드레인 단자에 전기적으로 접속된다.
TFT 104의 소스 전극(「소스 단자」라고도 한다)은, TFT 105의 소스 단자에 전기적으로 접속된다.
본 실시형태에서는, 커런트 미러 회로(111)를 포함하는 회로(123)의 출력단자(124)는 부하저항 RL을 통하여 전원(101)의 저전위측에 전기적으로 접속된다.
도 1에서는, 커런트 미러 회로(111)를 구성하는 TFT(105)의 게이트 전극은, TFT(104)의 드레인 단자에 전기적으로 접속된다.
또한, TFT(104, 105)의 게이트 전극은 서로 접속되기 때문에, 공통의 전위가 인가된다.
도 1에서는, 2개의 TFT에 의한, 커런트 미러 회로의 예를 도시한다. 이때, 104와 105가 동일의 특성을 가질 경우, 참조 전류와 출력 전류의 비율은, 1 : 1의 관계가 된다.
출력값을 n배로 하기 위한 회로구성을 도 7 및 도 8에 나타낸다. 도 7의 회로구성은, 도 1의 TFT(105)를 n개로 한 것에 상당한다. 도 7에 나타내는 바와 같이, n채널형 TFT 104와 n채널형 TFT 105의 비율을 1 : n으로 함으로써, 출력값을 n배로 할 수 있다. 이것은, TFT의 채널폭 W를 증가시켜, TFT에 흘릴 수 있는 전류의 허용량을 n배로 하는 것과 같은 원리이다.
예를 들면, 출력값을 100배로 설계할 경우, n채널 TFT 104를 1개, n채널형 TFT 105를 100개 병렬접속함으로써, 목표로 한 전류를 얻을 수 있다.
도 7의 회로(118i)(회로 118a, 118b 등)의 자세한 회로구성을 도 8에 나타낸다.
도 8의 회로구성은, 도 1 및 도 7의 회로구성에 의거하여, 같은 소자는 같은 부호로 나타낸다. 즉, TFT(105i)의 게이트 전극은, 단자(119i)에 전기적으로 접속되고, 또한, 드레인 단자는 단자(120i)에 전기적으로 접속된다. 또한, TFT(105i)의 소스 단자는, 단자(121i)에 전기적으로 접속된다.
또한, 도 7의 회로(118a, 118b 등)를 설명하기 위하여, 그 중의 하나인 회 로(118i)를 도 8에 나타낸다. 회로(118i)는 도 1의 회로구성에 의거하기 때문에, 도 8의 부호에 있어서, 「i」가 붙는 부호는, 도 1의 「i」가 붙지 않는 부호와 동일한 것이다. 즉, 예를 들면, 도 1의 TFT 105와 도 8의 TFT 105i는 동일한 것이다.
따라서, 도 7에 있어서는, n채널형 TFT(105)는, n개의 n채널형 TFT(105a, 105b, 105i) 등으로 구성된다. 따라서, TFT(104)에 흐르는 전류가 n배로 증폭되어 출력된다.
또한, 도 7 및 도 8에 있어서, 도 1과 같은 것을 나타내는 경우는, 같은 부호로 나타낸다.
또한, 도 1은 커런트 미러 회로(111)를 n채널형 TFT를 사용한 등가회로로서 도시한 것이지만, 이 n채널형 TFT 대신에, p채널형 TFT를 사용하여도 좋다.
증폭회로를 p채널형 TFT로 형성할 경우는, 도 9에 나타내는 등가회로가 된다. 도 9에 나타내는 바와 같이, 커런트 미러 회로(203)는 p채널형 TFT(201, 202)를 가진다. p채널형 TFT(201)는, p채널형 TFT(202)보다 고전위 전극(141)과 가까운 곳에 배치된다. p채널형 TFT(201)와 전극(141)의 전기적 접속 배선의 길이는, p채널형 TFT(202)와 전극(141)의 전기적 접속 배선의 길이보다 짧다. p채널형 TFT(201)와 전극(141)의 사이의 전류경로의 길이는, p채널형 TFT(202)와 전극(141)의 사이의 전류경로의 길이보다 짧다. 또한, 도 1과 도 9에서 동일의 것에는 동일 부호를 붙인다. 또한, 출력신호형식을 전압으로서 추출하기 위해서는, 도 6의 회로 123 대신에 회로 204를 사용한 구성으로 하면 좋다.
도 1의 TFT(104, 105)를 포함하는 커런트 미러 회로(111) 및 포토 다이오드(103)를 포함하는 회로(123)의 단면도를 도 10에 나타낸다.
도 10에 있어서, 210은 기판, 212는 하지절연막, 213은 게이트 절연막이다.
또한, 접속전극(285), 단자전극(281), TFT(104)의 소스 전극 또는 드레인 전극(282), 및 TFT(105)의 소스 전극 또는 드레인 전극(283)은, 고융점 금속막과 저저항금속막(알루미늄 합금 또는 순 알루미늄 등)과의 적층구조로 된다. 여기서는, 접속전극(285), 단자전극(281), 소스 전극 또는 드레인 전극(282, 283)은, 티탄막(Ti막)과 알루미늄 막(Al막)과 Ti막을 순차로 적층한 3층구조로 한다.
또한, 고융점 금속막과 저저항 금속막의 적층구조 대신에, 단층의 도전막에 의하여 형성할 수 있다. 이러한 단층의 도전막으로서, 티탄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt) 중으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물 재료로 되는 단층막, 또한, 이들의 질화물, 예를 들면, 질화티탄, 질화텅스텐, 질화탄탈, 질화몰리브덴으로 이루어진 단층막을 사용할 수 있다.
또한, 도 10에 있어서는, n채널형 TFT(104, 105)는 하나의 채널형성영역을 포함하는 구조(본 명세서에서는, 「싱글 게이트 구조」라고 한다)의 톱 게이트형 TFT의 예를 나타내지만, 채널형성영역이 복수 있는 구조로 하여, 온 전류값의 편차를 저감시켜도 좋다.
또한, 오프 전류값을 저감하기 위해서, n채널형 TFT(104, 105)에 저농도 드 레인(Lightly Doped Drain(LDD))영역을 형성하여도 좋다. LDD영역은, 채널형성영역과, 고농도로 불순물 원소를 첨가하여 형성하는 소스 영역 또는 드레인영역의 사이에 저농도로 불순물 원소를 첨가한 영역을 의미하고, LDD영역을 형성하면, 드레인 영역 근방의 전계를 완화하여 핫 캐리어 주입에 의한 TFT의 열화를 방지하는 효과가 있다.
또한, 핫 캐리어에 의한 온 전류값의 저하를 방지하기 위해서, n채널형 TFT(104, 105)를, 게이트 절연막을 통하여 LDD영역을 게이트 전극과 겹쳐 배치된 구조(본 명세서에서는「GOLD(Gate-drain Overlapped LDD)구조」라고 부른다)로 하여도 좋다.
GOLD구조를 사용한 경우, LDD영역을 게이트 전극과 겹치지 않고 형성한 경우보다도, 더욱 드레인 영역 근방의 전계를 완화하여 핫 캐리어 주입에 의한 TFT의 열화를 방지하는 효과가 있다. 이러한 GOLD구조로 하는 것으로써, 드레인 영역 근방의 전계강도가 완화되고 핫 캐리어 주입을 방지하고, TFT 열화의 방지에 유효하다.
또한, 커런트 미러 회로(111)를 형성하는 TFT(104, 105)는, 톱 게이트형 TFT뿐만 아니라, 보텀 게이트형 TFT, 예를 들면, 역 스태거형 TFT이라도 좋다.
또한, 배선(215)은 TFT(104)의 드레인 배선(드레인 전극이라고도 부른다) 또는 소스 배선(소스 전극이라고도 부른다)과 전기적으로 접속한다. 또한, 216, 217은 절연막, 285는 접속전극이다. 또한, 절연막(217)은, CVD법에 의하여 형성되는 산화규소막을 사용하는 것이 바람직하다. 절연막(217)을 CVD법으로 형성하는 산화 규소막으로 하면 고착강도가 향상한다.
또한, 단자전극 250은, 배선(215)과 동일 공정으로 형성되고, 단자전극 281은 접속전극(285)과 동일 공정으로 형성된다.
또한, 단자전극(221)은, 땜납(264)으로 기판(260)의 전극(261)에 실장된다. 또한, 단자전극 222는 단자전극 221과 동일 공정으로 형성되고, 땜납(263)으로 기판(260)의 전극(262)에 실장된다.
이하에, 도 10에 나타내는 포토 다이오드(103), 및 TFT(104, 105)를 가지는 커런트 미러 회로(111)를 포함하는 반도체 장치를 제작하는 공정에 대해서, 도 10 내지 도 13b를 사용하여 설명한다.
우선, 기판(제 1 기판(210)) 위에 소자를 형성한다. 여기서는, 기판(210)으로서, 유리기판 중의 하나인 AN100을 사용한다.
다음, 플라즈마 CVD법으로 하지절연막(212)으로 된 질소를 포함하는 산화규소막(막 두께 100nm)을 형성하고, 또한, 대기에 노출하지 않고, 반도체 막, 예를 들면 수소를 포함하는 비정질 규소막(막 두께 54nm)을 적층하여 형성한다. 또한, 하지 절연막(212)은 산화규소막, 질화규소막, 질소를 포함하는 산화규소막을 사용하여 적층하여도 좋다. 예를 들면, 하지 절연막(212)으로서, 산소를 포함하는 질화규소막을 50nm, 또한 질소를 포함하는 산화규소막을 100nm 적층한 막을 형성하여도 좋다. 또한, 질소를 포함하는 산화규소막이나 산소를 포함하는 질화규소막은, 유리 기판으로부터의 알칼리 금속 등의 불순물 확산을 방지하는 블록킹 층으로서 기능한다.
다음, 상기 비정질 규소막을 고상성장법, 레이저 결정화법, 촉매금속을 사용한 결정화법에 의하여 결정화시켜, 결정구조를 가지는 반도체 막(결정성 반도체 막), 예를 들면 다결정 규소막을 형성한다. 여기서는, 촉매원소를 사용한 결정화 방법을 사용하여 다결정 규소막을 얻는다. 중량환산으로, 10ppm의 니켈을 포함하는 용액을 스피너를 사용하여 비정질 규소막 표면에 첨가한다. 또한, 스피너로 첨가하는 방법 대신에, 스퍼터링법으로 니켈원소를 전면으로 산포하는 방법을 사용하여도 좋다. 다음, 가열처리를 하여, 결정화시켜 결정구조를 가지는 반도체 막(여기서는 다결정 규소막)을 형성한다. 여기서는, 열처리(500℃에 1시간)한 후, 결정화를 위한 열처리(550℃에 4시간)를 하여 다결정 규소막을 얻는다.
다음, 다결정 규소막의 표면의 산화막을 희 플루오르화 수소산 등으로 제거한다. 그 후, 결정화율을 높이고, 결정 입자내에 잔존하는 결함을 보수하기 위한 레이저 빔의 조사를 행한다.
또한, 비정질 규소막을 레이저 결정화 방법으로 결정화하고, 결정성 반도체 막을 얻는 경우, 또는, 결정구조를 가지는 반도체 막을 얻은 후, 결정 입자내에 잔존한 결함을 보수하기 위해서 레이저 조사를 행하는 경우에는, 이하에 설명하는 레이저 조사방법으로 행하면 좋다.
레이저 조사는, 연속발진형의 레이저 빔(CW 레이저 빔)이나 펄스 발진형의 레이저 빔(펄스 레이저 빔)을 사용하여 행할 수 있다. 여기서 사용할 수 있는 레이저 빔은, Ar 레이저, Kr 레이저, 및 엑시머 레이저 등의 기체 레이저, 단결정의 YAG, YVO4, 폴스테라이트(Mg2SiO4), YAlO3, 또는 GdVO4 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3 또는 GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta 중의 한 종류 또는 복수 종류가 첨가되어 있는 것을 매질로 하는 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저, 및 금 증기 레이저 중의 한 종류 또는 복수 종류로부터 발진되는 것을 사용할 수 있다. 이러한 레이저 빔의 기본파의 제 2 내지 제 4 고조파의 레이저 빔을 조사하는 것으로써, 큰 입경을 가지는 결정을 얻을 수 있다. 예를 들면, Nd:YVO4 레이저(기본파: 1064nm)의 제 2 고조파(532nm) 또는 제 3 고조파(355nm)를 사용할 수 있다. 이 경우 레이저의 에너지 밀도는 약 0.01 내지 100 MW/cm2정도(바람직하게는 0.1 내지 10 MW/cm2) 필요하다. 그리고, 주사속도를 약 10 내지 2000 cm/sec 정도로서, 조사한다.
또한, 단결정의 YAG, YVO4, 폴스테라이트(Mg2SiO4), YAlO3, 또는 GdVO4 또한, 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3 또는 GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta 중의 한 종류 또는 복수 종류가 첨가되어 있는 것을 매질로 하는 레이저, Ar 레이저, Kr 레이저, 또는 Ti:사파이어 레이저는, 연속발진할 수 있고, Q 스위치 동작이나 모드 동기 등을 하는 것으로써, 10 MHz 이상의 발진 주파수로 펄스 발진시킬 수도 있다. 10 MHz 이상의 발진 주파수로 레이저 빔을 발진시키면, 반도체 막이 레이저 빔에 의해서 용융된 후 고화될 때까지 다음 펄스가 반도 체 막에 조사된다. 따라서, 발진 주파수가 낮은 펄스 레이저를 사용하는 경우와 달리, 반도체 막 중에 있어서, 고액계면을 연속적으로 이동시킬 수 있으므로, 주사방향을 향하여 연속적으로 성장한 결정 입자를 얻을 수 있다.
매질로서 세라믹(다결정)을 사용하면, 단시간 및 저비용으로 자유로운 형상으로 매질을 형성할 수 있다. 단결정을 사용하는 경우, 보통, 직경이 수 mm이고 길이가 수십 mm인 원주형상의 매질이 사용되지만, 세라믹을 사용하는 경우는, 크기가 보다 큰 매질을 형성할 수 있다.
발광에 직접적으로 기여하는 Nd 및 Yb 등의 도펀트의 농도는 단결정중이나 다결정중이어도 크게 변화시킬 수 없기 때문에, 농도를 증가시킴으로써 레이저 출력의 향상은 어느 정도까지 제한된다. 그러나, 세라믹의 경우, 단결정과 비교하여 매질의 크기를 현저히 증가시킬 수 있기 때문에, 크게 출력이 향상된다.
더욱이, 세라믹의 경우에, 평행 육면체 형상 또는 직방체 형상의 매질을 용이하게 형성할 수 있다. 이러한 형상의 매질을 사용하고, 발진광을 매질 내에서 지그재그로 진행시키면, 발진 광로는 더 길어질 수 있다. 따라서, 증폭이 크게 되어서, 큰 출력으로 발진시킬 수 있다. 또한, 이러한 형상의 매질로부터 사출되는 레이저 빔은 사출시의 단면형상이 사각형상이기 때문에, 원형 형상의 빔과 비교하면, 선형 빔으로 성형하는데 유리하다. 이와 같이 사출된 레이저 빔은, 광학계를 사용함으로써, 짧은 측 변의 길이가 1 mm 이하 및 긴 측 변의 길이가 수 mm 내지 수 m인 선형 빔을 용이하게 얻을 수 있다. 또한, 여기 광을 매질에 균일하게 조사함으로써, 선형상 빔은 긴 측 방향으로 에너지 분포가 균일하다.
이 선형상 빔을 반도체 막에 조사함으로써, 반도체 막의 전면을 보다 균일하게 어닐링을 하는 것이 가능하게 된다. 균일한 어닐링이 선형 빔의 양 단부까지 요구되는 경우는, 슬릿을 사용하여, 에너지 감쇠부를 차광하는 등의 기술이 요구된다.
또한, 레이저 조사를 대기중, 또는, 산소분위기 중에서 행하는 경우는, 레이저 빔의 조사에 의하여 표면에 산화막이 형성된다.
다음, 상기 레이저 빔의 조사에 의하여 형성된 산화막에 가하여, 오존 수로 표면을 120초 처리하고, 합계 1nm 내지 5nm의 산화막으로 된 배리어 층을 형성한다. 이 배리어 층은, 결정화시키기 위하여 첨가한 촉매원소, 예를 들면, 니켈(Ni)을 막중에서 제거하기 위하여 형성한다. 여기서 오존 수를 사용하여 배리어 층을 형성하지만, 산소 분위기하의 자외선의 조사로 결정구조를 가지는 반도체 막의 표면을 산화하는 방법이나 산소 플라즈마 처리에 의하여 결정구조를 가지는 반도체 막의 표면을 산화하는 방법이나 플라즈마 CVD법이나 스퍼터링법이나 증착법 등으로 1nm 내지 10nm 정도의 산화막을 퇴적하고 배리어층을 형성하여도 좋다. 또한, 배리어층을 형성하기 전에 레이저 빔의 조사에 의하여 형성된 산화막을 제거하여도 좋다.
다음, 배리어 층 위에 스퍼터링법으로, 게터링 사이트가 되는 아르곤 원소를포함하는 비정질 규소막을 10 내지 400nm, 여기서는, 막 두께 100nm로 성막한다. 여기에서는, 아르곤 원소를 함유하는 비정질 규소막은, 실리콘 타겟을 사용하여 아르곤을 함유하는 분위기 하에서 형성한다. 플라즈마 CVD법에 의하여 아르곤 원소 를 포함하는 비정질 규소막을 형성하는 경우, 성막조건은, 모노실란과 아르곤의 유량비(SiH4:Ar)를 1:99로 하고, 성막압력을 6.665Pa로 하고, RF 파워 밀도를0.087W/cm2로 하고, 성막온도를 350℃로 한다.
그후, 650℃에 가열된 노에서 3분동안 열처리를 하여, 촉매원소를 제거(게터링)한다. 따라서, 결정구조를 가지는 반도체 막 중의 촉매원소 농도가 저감된다. 노 대신에, 램프 아닐링 장치를 사용하여도 좋다.
다음, 배리어 층을 에칭 스토퍼로서, 게터링 사이트인 아르곤 원소를 포함하는 비정질 규소막을 선택적으로 제거한 후, 배리어 층을 희 플루오르화 수소산에 의하여 선택적으로 제거한다. 또한, 게터링할 때, 니켈은 산소농도가 높은 영역으로 이동하기 쉬운 경향이 있으므로, 산화막으로 된 배리어층을 게터링한 후에 제거하는 것이 바람직하다.
또한, 촉매원소를 사용하여 반도체 막의 결정화를 행하지 않는 경우에는, 상술한 배리어층의 형성, 게터링 사이트의 형성, 게터링을 위한 열처리, 게터링 사이트의 제거, 배리어 층의 제거 등의 공정은 불필요하다.
다음, 얻어진 결정구조를 가지는 반도체 막(예를 들면, 결정성 규소막)의 표면에, 오존 수로 얇은 산화막을 형성한 후, 제 1 포토 마스크를 사용하여 레지스트로 된 마스크를 형성하고, 소망의 형상으로 에칭처리하고, 섬형상으로 분리된 반도체 막(본 명세서에서는, 「섬형상 반도체 영역」이라고 한다; 231, 232)을 형성한다(도 11a 참조). 섬형상 반도체 영역을 형성한 후, 레지스트로 된 마스크를 제거 한다.
다음, 필요한 경우 TFT의 임계값 전압을 제어하기 위하여 미량의 불순물 원소(붕소 또는 인)를 도핑한다. 여기서, 디보란(B2H6)을 질량분리하지 않고 플라즈마 여기한 이온 도핑 방법을 사용한다.
다음, 플루오르화 수소산을 함유하는 에천트로 상기 산화막을 제거하고, 이와 동시에 상기 섬형상 반도체 영역(231, 232)의 표면을 세정한 후, 게이트 절연막(213)으로 되는 규소를 주성분으로 하는 절연막을 형성한다. 여기서는, 플라즈마 CVD법에 의하여 115nm의 두께로 질소를 함유하는 산화규소막(조성비율 Si = 32%, O = 59%, N = 7%, H = 2%)으로 형성한다.
다음, 게이트 절연막(213) 위에 금속막을 형성한 후, 게이트 전극(234, 235), 배선(214, 215), 단자 전극(250)을 형성한다(도 11b 참조).
또한, 게이트 전극(234, 235), 배선(214, 215), 단자전극(250)으로서, 티탄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디뮴(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu) 중으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물 재료로 되는 단층막, 또는, 이들의 질화물, 예를 들면, 질화티탄, 질화텡스텐, 질화탄탈, 질화몰리브덴으로 이루어진 단층막을 사용할 수 있다.
또한, 상기 단층막 대신에 적층막을 사용하여도 좋다. 예를 들면, 게이트 전극(234, 235), 배선(214, 215), 단자 전극(250)으로서, 질화탄탈 및 텅스텐(W)을 각각 30nm, 370nm 적층한 막을 사용하여도 좋다.
다음, 섬형상 반도체 영역(231, 232)에 일 도전형을 부여하는 불순물의 도입을 행하고, TFT(105)의 소스 영역 또는 드레인 영역(237), 및 TFT(104)의 소스 영역 또는 드레인 영역(238)의 형성을 행한다. 본 실시형태에서는, n채널형 TFT를 형성하기 때문에, n형의 불순물, 예를 들면, 인(P), 비소(As)를 섬형상 반도체 영역(231, 232)에 도입한다(도 11c 참조).
다음, CVD법에 의해서, 산화규소막을 포함하는 제 1 층간 절연막(도시하지 않다)을 50nm 형성한 후, 각각의 섬형상 반도체 영역에 첨가된 불순물 원소를 활성화처리하는 공정을 행한다. 이 활성화 공정은, 램프 광원을 사용한 Rapid Thermal Annealing법(RTA법), 또는, YAG 레이저 또는 엑시머 레이저를 이면에서 조사하는 방법, 또는, 노를 사용한 열처리, 또는, 이들의 방법 중 어느 하나와 조합한 방법에 의하여 행한다.
다음, 수소와 산소를 포함하는 질화규소막을 포함하는 제 2 층간 절연막(216)을, 예를 들면, 10nm 두께로 형성한다.
다음, 제 2 층간 절연막(216) 위에 절연물 재료로 된 제 3 층간 절연막(217)을 형성한다(도 12a 참조). 제 3 층간 절연막(217)은 CVD법으로 얻을 수 있는 절연막을 사용할 수 있다. 본 실시형태에 있어서는, 밀착성을 향상시키기 위해, 제 3 층간 절연막(217)으로서, 900nm의 막 두께로 형성한 질소를 포함하는 산화규소막을 형성한다.
다음, 열처리(300℃ 내지 550℃에서 1시간 내지 12시간의 열 처리, 예를 들면, 질소 분위기 중에서 410℃에서 1시간)를 행하고, 섬형상 반도체 막을 수소화한다. 이 공정은 제 2 층간절연막(216)에 포함되는 수소에 의해서 섬형상 반도체 막의 댕글링 본드를 종결시키기 위하여 행하는 것이다. 게이트 절연막(213)의 존재에 관계 없이 섬형상 반도체 막을 수소화할 수 있다.
또한, 상기 제 3 층간 절연막(217)으로서, 실록산을 사용하는 절연막 및 그 적층 구조를 사용할 수도 있다. 실록산은 실리콘(Si)과 산소(O)의 결합이며 골격구조로 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면, 알킬기 또는 방향족탄화수소)이 사용된다. 치환기로서, 플루오로기를 사용하여도 좋다. 또한, 치환기로서 적어도 수소를 포함하는 유기기와 플루오로기를 사용하여도 좋다.
제 3 층간 절연막(217)으로서 실록산을 사용하는 절연막, 및 그들의 적층 구조를 사용한 경우는, 제 2 층간 절연막(216)을 형성한 후, 섬형상 반도체 막을 수소화 하기 위한 열처리를 행하고, 그 후, 제 3 층간 절연막(217)을 형성할 수도 있다.
다음, 레지스트로 된 마스크를 형성하고, 제 1 층간 절연막, 제 2 층간 절연막(216) 및 제 3 층간 절연막(217) 또는 게이트 절연막(213)을 선택적으로 에칭하고 콘택트 홀을 형성한다. 그리고, 레지스트로 된 마스크를 제거한다.
또한, 제 3 층간 절연막(217)은 필요에 따라 형성하면 좋고, 제 3 층간 절연막(217)을 형성하지 않는 경우는, 제 2 층간 절연막(216)을 형성한 후에, 제 1 층 간 절연막, 제 2 층간 절연막(216) 및 게이트 절연막(213)을 선택적으로 에칭하고 콘택트 홀을 형성한다.
다음, 스퍼터링법으로 금속 적층막을 형성한 후에, 레지스트로 된 마스크를 형성하고, 선택적으로 금속막을 에칭하고, 배선(284), 접속전극(285), 단자전극(281), TFT 104의 소스 전극 또는 드레인 전극 282, TFT 105의 소스 전극 또는 드레인 전극 283을 형성한다(도 12b 참조).
도 12b에서는, 배선(284), 접속전극(285), 단자전극(281), TFT 104의 소스 전극 또는 드레인 전극 282, 및 TFT 105의 소스 전극 또는 드레인 전극 283을, 단층의 도전막으로 형성한다.
이러한 단층으로서, 내열성 및 도전율의 점에서 티탄막(Ti막)이 바람직하다. 또한, 티탄막 대신에 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디움(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt) 중에서 선택된 원소, 또한, 상기 원소를 주성분으로 함유하는 합금 재료 또는 화합물 재료로 된 단층 막, 또는 그들의 질화물, 예를 들면, 질화티탄, 질화텅스텐, 질화탄탈 또는 질화몰리브덴으로 된 단층 막을 사용할 수 있다. 배선(284), 접속 전극(285), 단자 전극(281) 및 TFT 104의 소스 전극 또는 드레인 전극282, 및 TFT 105의 소스 전극 또는 드레인 전극 283을 단층막으로 하는 것으로써, 제작공정에 있어서, 성막회수를 감소시킬 수 있다.
또한, 배선(219), 접속전극(220), 단자전극(251), TFT 104의 소스 전극 또는 드레인 전극 241, 및 TFT 105의 소스 전극 및 드레인 전극 242에 보호 전극을 형성 한 경우에 대해서, 도 12c에 나타낸다.
우선, 배선(219), 접속전극(220), 단자전극(251), TFT 104의 소스 전극 또는 드레인 전극 241, 및 TFT(105)의 소스 전극 또는 드레인 전극 242의 각각의 하층 도전막은, 고융점 금속막과 저저항 금속막(알루미늄 합금 또는 순 알루미늄 등)과의 적층구조로 된다. 여기서는, 배선(219), 접속전극(220), 단자전극(251), 소스 전극 또는 드레인 전극(241, 242)의 하층 도전막은, 티탄막(Ti막)과 알루미늄막(Al막)과 Ti막을 순서대로 적층한 3층 구조로 한다.
또한, 배선(219), 접속전극(220), 단자전극(251), TFT 104의 소스 전극 또는 드레인 전극 241, 및 TFT 105의 소스 전극 또는 드레인 전극 242를 덮도록, 각각 보호전극(218,245, 248, 246, 247)이 형성된다.
후에 형성되는 광전변환층(103)을 에칭할 때, 배선(219)은, 덮고 있는 보호전극(218)에 의해서 보호된다. 보호전극(218)의 재료는, 광전변환층(103)을 에칭하는 가스(또는, 에천트)에 대해서 광전변환층(103)보다 에칭속도가 작은 도전재료가 바람직하다. 또한, 보호전극(218)의 재료는, 광전변환층(103)과 반응하는 합금으로 되지 않은 도전재료가 바람직하다. 또한, 그 이외의 보호전극(245, 248, 246, 247)도 보호전극(218)과 같은 재료 및 제작공정에 의해서 형성된다.
예를 들면, 후에 형성되는 광전변환층(대표적으로는, 비정질 규소)과 반응하여 합금으로 되기 어려운 도전성의 금속막(티탄(Ti), 몰리브덴(Mo) 등)을 성막한 후, 레지스트로 된 마스크를 형성하고, 선택적으로 도전성의 금속막을 에칭하고 배선(219)을 덮는 보호전극(218)을 형성한다. 여기서는, 스퍼터링법으로 얻을 수 있 는 막 두께 200nm의 Ti막을 사용한다. 또한, 마찬가지로, 접속전극(220), 단자전극(251), TFT 104의 소스 전극 또는 드레인 전극(241), TFT 105의 소스 전극 또는 드레인 전극 242도 도전성의 금속막으로 덮이고, 각각 보호전극(245, 248, 246, 247)이 형성된다. 따라서, 도전성의 금속막은, 이들의 전극에 있어서의 2층째의 Al막이 노출된 측면도 덮고, 도전성의 금속막은 광전변환층에의 알루미늄 원자의 확산도 방지할 수 있다.
다음, 제 3 층간 절연막(217) 위에, p형 반도체층(103p), i형 반도체층(103i) 및 n형 반도체층(103n)을 포함하는 광전변환층(103)을 형성한다.
p형 반도체 층(103p)은, 13족의 불순물 원소, 예를 들면, 붕소(B)를 포함한 비정질 규소막을 플라즈마 CVD법으로 성막하여 형성하면 좋다.
도 13a에서는, 배선(284)은 광전변환층(103)의 가장 아래에 있는 층, 본 실시형태에서는, p형 반도체 층(103p)과 접한다.
또한, 보호전극을 형성하는 경우는, 배선(219) 및 보호전극(218)은 광전변환층(103)의 가장 아래에 있는 층, 본 실시형태에서는, p형 반도체층(103p)과 접하게 된다.
p형 반도체층(103p)을 형성하면, 또한, i형 반도체층(103i) 및 n형 반도체층(103n)을 순차로 형성한다. 따라서, p형 반도체층(103p), i형 반도체층(103i) 및 n형 반도체층(103n)을 가지는 광전변환층(103)이 형성된다.
i형 반도체층(103i)으로서는, 예를 들면, 플라즈마 CVD법으로 비정질 규소막을 형성하면 좋다. 또한, n형 반도체층(103n)으로서는, 15족의 불순물 원소, 예를 들면, 인(P)을 포함하는 비정질 규소막을 형성하여도 좋고, 비정질 규소막을 형성한 후, 15족의 불순물 원소를 도입하여도 좋다.
또한, p형 반도체 층(103p), i형 반도체 층(103i), n형 반도체 층(103n)으로서, 비정질 반도체막뿐만 아니라, 세미 비정질 반도체막을 사용해도 좋다.
다음, 전면에 절연물 재료(예를 들면, 규소를 포함하는 무기 절연막)로 되는 밀봉층(224)을 두께(1㎛ 내지 30㎛)로 형성하고, 도 13a의 상태를 얻을 수 있다. 여기서는, 절연물 재료막으로서, CVD법에 의하여, 막 두께 1㎛의 질소를 포함하는 산화규소막을 형성한다. CVD법에 의한 절연막을 사용함으로써, 밀착성의 향상을 도모한다.
다음, 밀봉층(224)을 에칭하고 개구부를 형성한 후, 스퍼터링법에 의하여 단자전극(221, 222)을 형성한다. 단자전극(221, 222)은, 티탄막(Ti막; 100nm), 니켈막(Ni막; 300nm), 금막(Au막; 50nm)의 적층막으로 한다. 따라서, 얻을 수 있는 단자전극(221, 222)의 고착강도는 5N를 넘어서, 단자전극으로서 충분한 고착강도를 가진다.
상기한 바와 같은 공정에 의하여 땜납접속할 수 있는 단자전극(221, 222)이 형성되어, 도 13b에 도시한 구조를 얻을 수 있다.
다음, 개개로 절단하여 복수의 광 센서 칩을 분리한다. 하나의 대면적 기판(예를 들면, 600cm × 720cm)으로부터 대량의 광 센서 칩(2mm × 1.5mm)을 제조할 수 있다.
분리한 하나의 광 센서 칩(2mm × 1.5mm)의 단면도를 도 14a에 나타내고, 그 하면도를 도 14b, 그 상면도를 도 14c에 나타낸다. 도 14a 내지 도 14c에 있어서, 도 10과 동일한 부분에는 동일한 부호를 사용한다. 또한, 도 14a에 있어서, 기판(210), 소자 형성영역(291)과, 단자전극(221, 222)을 포함하는 총 막 두께는, 0.8 ± 0.05mm이다.
또한, 광 센서 칩의 총 막 두께를 얇게 하기 위하여, 기판(210)을 CMP 처리 등으로 연마하여 얇게 한 후, 다이서(dicer)에 의하여 개개로 절단하여 복수의 광 센서 칩을 얻어도 좋다.
도 14b에 있어서, 단자전극(221, 222)의 하나의 전극 사이즈는, 0.6mm × 1.1mm이고, 전극간격은 0.4mm이다. 또한, 도 14c에 있어서, 수광부(292)의 면적은 1.57mm2이다. 또한, 증폭 회로부(293)는 대략 100개의 TFT가 구비된다.
마지막으로, 얻어진 광 센서 칩을 기판(260)의 실장면에 실장한다. 또한, 단자전극(221)과 전극(261), 및 단자전극(222)과 전극(262)의 접속에는, 각각 땜납(264, 263)을 사용하고, 미리 기판(260)의 전극(261, 262) 위에 스크린 인쇄법 등에 의하여 땜납 페이스트를 형성하고, 그 후, 땜납과 단자전극을 직접 접속된 상태로 만든 다음에 땜납 리플로우(reflow) 처리를 하여 실장한다. 상기 땜납 리플로우 처리는, 예를 들면, 불활성 가스 분위기 중에서, 255℃ 내지 265℃ 정도의 온도로 약 10초 실시한다. 또한, 땜납 이외에, 금속(금, 은 등)으로 형성되는 범프, 또는, 도전성 수지로 형성되는 범프 등을 사용할 수 있다. 또한, 환경 문제를 고려하여 납 프리(free) 땜납을 사용하여 실장하여도 좋다(도 10 참조).
이상과 같이 하여, 광전변환층(103)을 포함하는 광전변환장치, 커런트 미러 회로(111)를 가지는 반도체 장치를 얻을 수 있다.
본 실시형태에 의하여, 광감도의 저감이 억제된 광전변환장치를 가지는 반도체장치를 얻을 수 있다.
또한, 본 실시형태는, 필요에 따라, 다른 실시형태와 조합하여도 좋다.
(실시형태 2)
본 실시형태에서는, 증폭회로를 p채널형 TFT로 형성하는 예를, 도 9 및 도 15를 사용하여 설명한다. 또한, 실시형태 1과 같은 것은 동일한 부호로 나타내고, 각각 실시형태에 기재된 제작공정에 의거하여 제작하면 좋다.
증폭회로, 예를 들면, 커런트 미러 회로(203)를 p채널형 TFT(201, 202)로 형성하는 경우에는, 실시형태 1의 섬형상 반도체 영역에 일 도전형을 부여하는 불순물을, p형의 불순물, 예를 들면, 붕소(B)로 바꾸면 좋다.
커런트 미러 회로(203)를 p채널형 TFT(201, 202)로 제작한 경우의 본 실시형태의 광 센서의 등가회로도를 도 9에, 단면도를 도 15에 나타낸다.
도 9 및 도 15에 있어서, 단자전극(221)은 광전변환층(103)의 n형 반도체 층(103n) 및 p채널형 TFT(201)에 전기적으로 접속되고, 단자전극(222)은 p채널형 TFT(202)에 전기적으로 접속된다. p채널형 TFT(201)는, 광전변환층(103)의 애노드측의 전극과 전기적으로 접속된다. 광전변환층(103)은, p채널형 TFT(201)와 전기적으로 접속하는 제 2 전극(애노드 측의 전극) 위에 n형 반도체층(103n), i형 반도체층(103i), p형 반도체층(103p)을 순차로 적층한 후, 제 1 전극(캐소드 측의 전 극)을 형성하면 좋다.
또한, 적층순서를 반대로 한 광전변환층으로 하여도 좋고, 제 1 전극(캐소드 측의 전극) 위에 p형 반도체층, i형 반도체층, n형 반도체층을 순차로 적층한 후, p채널형 TFT(201)와 전기적으로 접속하는 제 2 전극(애노드 측의 전극)을 형성하여도 좋다.
도 15에 나타내는 바와 같이, p채널형 TFT(201, 202)의 섬형상 반도체 영역에는, p형의 불순물, 예를 들면, 붕소(B)가 도입되고, p채널형 TFT 201에는 소스 영역 또는 드레인 영역 271, p채널형 TFT 202에는 소스 영역 또는 드레인 영역 272가 형성된다.
배선(284), 접속전극(285), 단자전극(281), 및 TFT 201의 소스 전극 또는 드레인 전극 283, 및 TFT 202의 소스 전극 또는 드레인 전극 282는, 실시형태 1의 기재에 따라, 단층의 도전막을 사용하여 각각의 배선이나 전극이 형성된다.
또한, 도 12c와 같이, 배선(284), 접속전극(285), 단자전극(281), 및 TFT 201의 소스 전극 또는 드레인 전극(283), 및 TFT(202)의 소스 전극 또는 드레인 전극(282) 대신에, 배선(219) 및 그 보호전극 218, 접속전극(220) 및 그 보호전극 245, 단자전극(251) 및 그 보호전극 248, TFT 201의 소스 전극 또는 드레인 전극 242 및 그 보호전극 247, 및 TFT 202의 소스 전극 또는 드레인 전극 241 및 그 보호전극 246을 형성하여도 좋다. 각각의 제작방법에 대해서는, 실시형태 1에 의거하는 것이다.
본 실시형태에 의하여, 광감도의 저감이 억제된 광전변환장치를 가지는 반도 체 장치를 얻을 수 있다.
또한, 본 실시형태는, 필요에 따라, 다른 실시형태와 조합하여도 좋다.
(실시형태 3)
본 실시형태에서는, 보텀 게이트형 TFT를 사용하여 형성한 증폭회로, 광 센서 및 그 제작방법의 예를, 도 16a 내지 도 18을 사용하여 설명한다. 또한, 실시형태 1 내지 실시형태 2와 동일한 부분은 동일한 부호로 나타낸다.
우선, 기판(210) 위에, 하지 절연막(212) 및 금속막(311)을 형성한다(도 16a 참조). 이 금속막(311)으로서, 본 실시형태에서는, 예를 들면 질화 탄탈(TaN) 및 텅스텐(W)을 각각 30nm, 370nm 적층한 막을 사용한다.
또한, 금속막(311)으로서, 상기 이외에도, 티탄(Ti), 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 네오디움(Nd), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 알루미늄(Al), 금(Au), 은(Ag) 및 구리(Cu) 중에서 선택된 원소, 또는, 상기 원소를 주성분으로 함유하는 합금재료 또는 화합물 재료로 된 단층 막, 또는 이들의 질화물, 예를 들면, 질화티탄, 질화텅스텐, 질화탄탈 또는 질화몰리브덴으로 된 단층 막을 사용할 수 있다.
또한, 하지 절연막(212)을 기판(210) 위에 형성하지 않고, 금속막(311)을 직접 기판(210)에 형성하여도 좋다.
다음, 금속막(311)을 사용하여, 게이트 전극(312, 313), 배선(214, 215), 단자전극(250)을 형성한다(도 16b 참조).
다음, 게이트 전극(312, 313), 배선(214, 215), 단자전극(250)을 덮는 게이 트 절연막(314)을 형성한다. 본 실시형태에서는, 규소를 주성분으로 하는 절연막, 예를 들면, 플라즈마 CVD법에 의하여 115nm의 두께로 질소를 포함하는 산화규소막(조성비율 Si = 32%, O = 59%, N = 7%, H = 2%)을 사용하여 게이트 절연막(314)을 형성한다.
다음, 게이트 절연막(314) 위에 섬형상 반도체 영역(315, 316)을 형성한다. 섬형상 반도체 영역(315, 316)은, 실시형태 1에서 설명한 섬형상 반도체 영역(231, 232)과 같은 재료 및 제작공정으로 형성하면 좋다(도 16c 참조).
섬형상 반도체 영역(315, 316)을 형성하면, 뒤에 TFT 301의 소스 영역 또는 드레인 영역 321, 및 TFT 302의 소스 영역 또는 드레인 영역 322으로 되는 영역 이외를 덮어, 마스크(318)를 형성하고, 일 도전형을 부여하는 불순물을 도입한다(도 16d 참조). 일도전형의 불순물로서는, n채널형 TFT를 형성할 때는, n형 불순물로서, 인(P), 비소(As)를 사용하고, p채널형 TFT를 형성할 때는, p형 불순물로서 붕소(B)를 사용하면 좋다. 본 실시형태에서는, n형 불순물인, 인(P)을 섬형상 반도체 영역(315, 316)에 도입하고, TFT 301의 소스 영역 또는 드레인 영역 321 및 소스 영역 및 드레인 영역의 사이에 채널형성영역, 및 TFT 302의 소스 영역 또는 드레인 영역322, 및 소스 영역 및 드레인 영역의 사이에 채널형성영역을 형성한다.
다음, 마스크(318)를 제거하고, 도시하지 않은 제 1 층간 절연막, 제 2 층간 절연막(216) 및 제 3 층간 절연막(217)을 형성한다(도 16e 참조). 제 1 층간 절연막, 제 2 층간 절연막(216), 및 제 3 층간 절연막(217)의 재료 및 제작공정은, 실시형태 1의 기재에 의거하면 좋다.
다음, 제 1 층간 절연막, 제 2 층간 절연막(216) 및 제 3 층간 절연막(217)에 콘택트 홀을 형성하고, 단층의 금속막을 성막하고, 또 선택적으로 금속막을 에칭하여, 배선(284), 접속전극(285), 단자전극(281), 및 TFT 301의 소스 전극 또는 드레인 전극 341, 및 TFT 302의 소스 전극 또는 드레인 전극 342가 형성된다(도 17a 참조).
또한, 배선(284), 접속전극(285), 단자전극(281), 및 TFT 301의 소스 전극 또는 드레인 전극 341, 및 TFT 302의 소스 전극 또는 드레인 전극 342를 단층의 도전막에 대신하여, 적층막에 의하여 형성하여도 좋다. 적층막에 의하여 이들을 형성한 예를 도 17b에 나타낸다.
도 17b에서는, 배선(284), 접속전극(285), 단자전극(281), 및 TFT 301의 소스 전극 또는 드레인 전극 341, 및 TFT 302의 소스 전극 또는 드레인 전극 342 대신에, 배선(219) 및 그 보호전극 218, 접속전극(220) 및 그 보호전극 245, 단자전극(251) 및 그 보호전극 248, TFT 301의 소스 전극 또는 드레인 전극 331 및 그 보호전극 336 및 TFT 302의 소스 전극 또는 드레인 전극 332 및 그 보호전극 337을 형성한다.
이상의 공정으로, 보텀 게이트형 TFT(301, 302)를 제작할 수 있다. 보텀 게이트형 TFT(301, 302)에 의하여, 커런트 미러 회로(303)를 형성할 수 있다.
다음, 제 3 층간절연막(217) 위에, p형 반도체층(103p), i형 반도체층(103i), 및 n형 반도체층(103n)을 포함하는 광전변환층(103)을 형성한다(도 17c 참조). 광전변환층(103)의 재료 및 제작공정 등은, 실시형태 1 내지 실시형태 2를 참조하면 좋다.
다음, 밀봉층(224), 단자전극(221, 222)을 형성한다(도 17d 참조). 단자전극 221은 n형 반도체층(100n)에 접속되고, 단자전극 222는 단자전극 221과 동일의 공정으로 형성된다.
또한, 전극(261, 262)을 가지는 기판(260)을, 땜납(263, 264)으로 실장한다. 또한, 기판(260) 위의 전극(261)은, 땜납(264)으로 단자전극(221)에 실장된다. 또한, 기판(260)의 전극(262)은, 땜납(263)으로 단자전극(222)에 실장된다(도 18 참조).
또한, 도 17b의 구성의 반도체 장치를 사용해도, 상기 제작공정에 따르면 도 18에 나타내는 반도체 장치와 같은 반도체 장치를 제작할 수 있다.
본 실시형태에 의하여, 광감도의 저감이 억제된 광전변환장치를 가지는 반도체 장치를 얻을 수 있다.
또한, 본 실시형태는, 필요에 따라, 다른 실시형태와 조합하여도 좋다.
(실시형태 4)
본 실시형태에서는, 전원으로서 사용되는 배터리에 대해서 도 27 내지 도 33을 사용하여 이하에 설명한다.
본 명세서에 있어서, 배터리와, 안테나와, 안테나가 수신한 전자파에 의해서 생기는 기전력을 배터리에 충전하는 회로와, 상기 기전력을 충전하는 매체를 구비한 배터리를 RF배터리 또는 무선전지라고도 부른다.
또한, 본 명세서에 있어서, 배터리는, 2차전지 또는 축전지라고도 불리고, 외부전원으로부터 얻은 전기적인 에너지를 화학적 에너지로 변화시켜 비축하여, 필요에 따라, 다시 전력으로서 추출하는 장치를 의미한다. 또한, 콘덴서는, 절연한 2개의 도체가 형성되어, 2개의 도체의 한쪽이 정(正), 다른 쪽이 부(負)의 전하를 띠는 것으로써, 그 전기간의 인력에 의하여 전하가 비축되는 장치를 의미한다.
또한, 본 명세서에 있어서 배터리는, 충전함으로써, 연속사용시간을 회복할 수 있는 것이다. 또한, 배터리로서는, 그 용도에 의하여 다르지만, 박막인 시트형상이나, 직경이 작은 통형상으로 형성된 전지를 사용하는 것이 바람직하고, 예를 들면, 리튬전지, 바람직하게는, 겔(gel)상의 전해질을 사용하는 리튬폴리머 전지나, 리튬이온 전지 등을 사용함으로써, 소형화가 가능하다. 물론, 충전할 수 있는 전지라면, 모두 좋고, 니켈수소전지, 니켈카드뮴전지, 유기라디컬전지, 납축전지, 공기2차전지, 니켈아연전지, 은아연전지 등의 충전방전할 수 있는 전지라도 좋고, 또한, 대용량의 콘덴서 등을 사용하여도 좋다.
본 실시형태의 배터리로서 사용할 수 있는 대용량의 콘덴서로서는, 전극의 대향면적이 큰 것이 바람직하다. 활성탄, 풀러렌, 카본나노튜브 등 비표면적이 큰 전극용 재료를 사용한 전해 2중층 콘덴서를 사용하는 것이 바람직하다. 콘덴서는 전지와 비교하여 구성이 단순하며, 박막화나 적층화도 용이하다. 전기2중층 콘덴서는 축전기능을 가지고, 충방전의 회수가 증가해도 열화가 작고, 급속충전특성에도 뛰어나기 때문에, 바람직하다.
본 실시형태의 배터리는, 예를 들면, 도 1의 전원(101) 등으로서 사용할 수 있다.
도 27에 있어서, RF 배터리(401)는, 배터리(407), 충전회로(413), 충전제어회로(414), 내부 안테나 회로(411), 정류회로(412)를 가진다. RF 배터리(401)의 외부에, 외부 안테나 회로(415)가 형성된다. 내부 안테나 회로(411)는 외부 안테나 회로(415)에 의하여 발생한 무선신호를 수신한다. 내부 안테나 회로(111)에 의하여 수신한 신호는 정류회로(412)에 입력되고, 직류로 변환된다. 충전회로(413)는 정류회로(412)의 전력을 기초로 전류를 발생시키고, 배터리(407)에 충전을 행한다. 충전제어회로(414)는 배터리(407)가 과충전되지 않도록 감시하여, 충전량이 증가한 경우에는, 충전회로(413)를 제어하고, 충전량을 억제한다. 또한, 충전회로(413)는, 예를 들면, 전압제어회로(레귤레이터라고도 한다)와 스위칭 회로에 의하여 구성할 수 있다. 또한, 스위칭 회로를 다이오드로 함으로써, 충전제어회로를 생략하는 구성으로 하여도 좋다. 또한, 전압제어회로는, 전압 및 전류제어회로나 정전류원 회로이어도 좋다.
또한, 내부 안테나 회로(411)와 외부 안테나 회로(415)로서, 예를 들면, 도 28a에 나타내는 바와 같은 안테나(501), 공진용량(502)에 의하여 구성되는 안테나 회로(503)를 사용할 수 있다. 또한, 정류회로(412)는, 내부 안테나 회로(411) 및 외부 안테나 회로(415)가 수신하는 전자파에 의하여 유도되는 교류신호를 직류신호로 변환하는 회로라면 좋다. 예를 들면, 도 28b에 나타내는 바와 같이, 다이오드(504), 다이오드(505), 평활용량(506)에 의하여 구성할 수 있다.
또한, 본 실시형태에 있어서 내부 안테나 회로(411)로 수신하는 무선신호로서, 예를 들면, 125kHz, 13.56MHz, 915MHz, 2.45GHz 등의 주파수대역의 신호를 사 용할 수 있다. 물론, 내부 안테나 회로로 수신되는 신호의 주파수는 이것으로 한정되지 않고, 예를 들면, 서브밀리미터파인 300GHz 내지 3THz, 밀리미터파인 30GHz 내지 300GHz, 마이크로파인 3GHz 내지 30GHz, 극초단파인 300MHz 내지 3GHz, 초단파인 30MHz 내지 300MHz, 단파인 3MHz 내지 30MHz, 중파인 300kHz 내지 3MHz, 장파인 30kHz 내지 300kHz, 및 초장파인 3kHz 내지 30kHz의 모든 주파수를 사용할 수 있다.
또한, 내부 안테나 회로(411)와 외부 안테나 회로(415)의 사이에서 송수신되는 신호는, 반송파를 변조한 신호이다. 반송파의 변조방식은, 아날로그 변조라도, 디지털 변조라도 좋고, 진폭변조, 위상변조, 주파수변조, 및 스펙트럼 확산의 어느 것이라도 좋다. 바람직하게는, 진폭변조, 또는 주파수 변조로 하면 좋다. 또한, 무선 신호로서 휴대전화의 중계국의 전파대역(800MHz 내지 900MHz 대역, 1.5GHz, 1.9 내지 2.1GHz 대역 등), 휴대전화로부터 발진되는 전파, 전파시계의 전파(40kHz 등), 가정용의 교류전원의 노이즈(60Hz 등), 다른 리더/라이터 등으로부터 외부로부터 무작위로 수신되는 신호 등을 이용할 수도 있다. 또한, 내부 안테나 회로(411)로서, 각각 길이나 형상이 다른 안테나를 사용한 복수의 안테나 회로를 설치함으로써, 배터리(407)를 충전하기 위하여 여러가지 무선신호를 이용할 수 있다.
또한, 내부 안테나 회로(411) 및 외부 안테나 회로(415)에 형성되는 안테나는, 이들의 무선신호를 수신하기 쉬운 길이나 형상으로 형성한다. 또한, 이들의 전파를 복수 수신하는 경우에는, 길이나 형상이 다른 안테나를 포함하는 복수의 안테나 회로를 형성하는 것이 바람직하다.
또한, 내부 안테나 회로(411) 또는 외부 안테나 회로(415)에 형성되는 안테나의 형상에 대해서도 특히 한정되지 않는다. 즉, 내부 안테나 회로(411) 또는 외부 안테나 회로(415)에 적용하는 신호의 전송방식은, 전자결합방식, 전자유도방식 또는 마이크로파 방식 등을 사용할 수 있다. 전송방식은, 실시자가 적절히 사용용도를 고려하여 선택하면 좋고, 전송방식에 따라 최적의 길이나 형상의 안테나를 설치하면 좋다.
예를 들면, 전송방식으로서, 전자결합방식 또는 잔자유도방식(예를 들면, 13.56MHz 대역)을 적용하는 경우에는, 전계밀도의 변화에 의한 전자유도를 이용하기 위하여, 안테나로서 기능하는 도전막을 원형상(예를 들면, 루프 안테나), 나선형상(예를 들면, 스파이럴 안테나, 헬리컬 안테나)으로 형성한다.
또한, 전송방식으로서 마이크로파 방식(예를 들면, UHF 대역(860MHz 내지 960MHz 대역), 2.45GHz 대역 등)을 적용하는 경우에는, 신호의 전송에 사용하는 전자파의 파장을 고려하여 안테나로서 기능하는 도전막의 길이나 형상을 적절히 설정하면 좋고, 안테나로서 기능하는 도전막을 예를 들면, 선형상(예를 들면, 다이폴 안테나), 평탄한 형상(예를 들면, 패치 안테나) 등으로 형성할 수 있다. 또한, 안테나로서 기능하는 도전막의 형상은, 선형상으로 한정되지 않고, 전자파의 파장을 고려하고 곡선형상이나 지그재그 형상 또는 이들을 조합한 형상으로 설치하여도 좋다.
여기서, 내부 안테나 회로(411) 또는 외부 안테나 회로(415)에 형성하는 안테나의 형상의 일례를 도 29a 내지 도 29e에 나타낸다. 예를 들면, 도 29a에 나타 내는 바와 같이, 여러가지 회로 등이 형성된 회로소자(522)의 주변에 일면의 안테나(523)를 배치한 구조를 선택하여도 좋다. 다만, 회로소자(522)는, 무선교신이 가능한 반도체 장치의 각 소자로부터, 내부 안테나 회로(411) 또는 외부 안테나 회로(415)를 제거한 것을 의미한다.
또한, 도 29b에 나타내는 바와 같이, 여러가지 회로 등이 형성된 회로소자(522)가 좁은 안테나(523)로 둘러싸도록 배치한 구조를 선택하여도 좋다. 또한, 도 29c에 나타내는 바와 같이, 여러가지 회로 등이 형성된 회로소자(522)를 배치하여, 고주파수의 전자파를 수신하기 위한 안테나(523)의 형상을 선택하여도 좋다. 또한, 도 29d에 나타내는 바와 같이, 여러가지 회로 등이 형성된 회로소자(522)를 배치하여, 180도 무지향성(모든 방향으로부터 마찬가지로 수신할 수 있다)인 안테나(523)로의 형상을 선택하여도 좋다. 또한, 도 29e에 나타내는 바와 같이, 여러가지 회로 등이 형성된 회로소자(522)에 대해서 봉형으로 길게 연장시킨 안테나(523)의 형상을 선택하여도 좋다. 내부 안테나 회로(411) 또는 외부 안테나 회로(415)를 이들의 형상의 안테나를 조합하여 사용할 수 있다.
또한, 도 29a 내지 도 29e에 있어서, 여러가지 회로 등이 형성된 회로소자(522)와 안테나(523)의 접속에 대해서는, 특히 한정되지 않는다. 예를 들면, 안테나(523)와 회로 등이 형성된 회로소자(522)를 와이어 본딩(wire bonding) 접속이나 뱀프 접속을 사용하여 접속한다. 또는, 회로소자(522)의 일부를 전극으로 하여 안테나(523)에 부착한다고 하는 방법을 선택하여도 좋다. 이 방식에서는, ACF(Anisotropic Conductive Film; 이방성 도전성 필름)를 사용하여 회로소자(522) 를 안테나(523)에 부착할 수 있다. 또한, 안테나(523)에 필요한 길이는 수신에 사용하는 주파수에 따라, 적절한 길이가 다르다. 예를 들면, 주파수가 2.45GHz의 경우, 반파장 다이폴 안테나를 형성하면 파장의 1/2(약 60mm), 모노폴 안테나를 형성하면, 파장의 1/4(약 30mm)의 길이로 하면 좋다.
또한, 내부 안테나 회로(411)는, 복수의 주파수대역의 전자파를 수신할 수 있는 멀티밴드안테나 구조라도 좋다. 예를 들면, 도 30에 나타내는 바와 같이, 내부 안테나 회로가 복수의 안테나 회로에 의하여 형성되어도 좋다. 도 30에 나타내는 구조에 있어서, 기판(1701) 위에, 제 1 안테나 회로(1705a), 제 2 안테나 회로(1705b), 제 3 안테나 회로(1705c)와 제어회로를 가지는 회로소자(1702), 배터리(1703)를 가진다. 또한, 제 1 안테나 회로(1705a), 제 2 안테나 회로(1705b), 제 3 안테나 회로(1705c), 회로소자(1702)에 형성된 제어회로는 전기적으로 접속된다. 또한, 1706은 배터리를 충전하기 위한 전자파를 송신하기 위한 송신기이며, 표시부 등에 형성된다.
제 1 안테나 회로(1705a), 제 2 안테나 회로(1705b), 제 3 안테나 회로(1705c)에 의하여 수신된 전자파는, 회로소자(1702)에 형성된 제어회로에 있어서의 정류회로를 통하여 배터리(1703)에 입력되고, 배터리(1703)가 충전된다.
여기서는, 송신기(1706)로부터 송신된 전자파를 제 1 안테나 회로(1705a)로 수신하고, 외부의 무선신호(1707)를 제 2 안테나 회로(1705b), 제 3 안테나 회로(1705c)로 수신하는 예를 나타낸다. 또한, 제 1 안테나 회로(1705a), 제 2 안테나 회로(1705b), 제 3 안테나 회로(1705c)의 접속관계에 대해서는 특히 한정되지 않고, 예를 들면, 모든 안테나가 전기적으로 접속되어도 좋고, 각각 전기적으로 접속하지 않고 독립하여 형성되어도 좋다.
또한, 배터리(1703)의 충전에 사용되는 제 1 안테나 회로(1705a), 제 2 안테나 회로(1705b), 제 3 안테나 회로(1705c)의 안테나의 길이나 형상은 도 30에 나타낸 구조로 한정되지 않는다. 여기서는, 제 2 안테나 회로(1705b), 제 3 안테나 회로(1705c)의 안테나로서, 길이가 다른 선형상의 안테나(다이폴 안테나)를 형성한 예를 나타내지만, 예를 들면, 다이폴 안테나와 코일형상의 안테나를 조합하여 사용하여도 좋고, 다이폴 안테나와 패치 안테나를 조합하여 사용하여도 좋다. 이와 같이, 배터리(1703)의 충전에 사용되는 안테나로서, 길이나 형상이 다른 것을 복수 형성함으로써, 여러가지 무선신호를 수신할 수 있기 때문에, 충전효율을 향상시킬 수 있다. 특히, 패치 안테나와 다이폴 안테나 등의 형상이 다른 안테나를 조합하여 형성함으로써(예를 들면, 패치 안테나의 주위에 폴딩(folding) 다이폴 안테나를 형성한다), 한정된 스페이스를 유효하게 활용할 수 있다. 본 실시형태에서 나타내는 안테나는, 3개의 안테나 회로(1705a, 1705b, 1705c)를 형성한 예를 나타내지만, 이것으로 한정되지 않고, 1개의 안테나 회로 또는 3개 이상의 안테나 회로를 형성한 구성으로 하여도 좋다.
또한, 예를 들면, 제 1 안테나 회로(1705a)와 송신기(1706)간에서 송수신되는 신호로서, 125kHz, 13.56MHz, 915MHz, 2.45GHz 등의 주파수대역의 신호를 사용할 수 있고, 각각 ISO규격 등이 설정된다. 물론, 제 1 안테나 회로(1705a)와 송신기(1706)간에 송수신되는 신호의 주파수는 이것으로 한정되지 않고, 예를 들면, 서 브밀리미터파인 300GHz 내지 3THz, 밀리미터파인 30GHz 내지 300GHz, 마이크로파인 3GHz 내지 30GHz, 극초단파인 300MHz 내지 3GHz, 초단파인 30MHz 내지 300MHz, 단파인 3MHz 내지 30MHz, 중파인 300kHz 내지 3MHz, 장파인 30kHz 내지 300kHz, 및 초장파인 3kHz 내지 30kHz의 모든 주파수를 사용할 수 있다. 또한, 제 1 안테나 회로(1705a)와 송신기(1706)간에 송수신되는 신호는, 반송파를 변조한 신호이다. 반송파의 변조방식은, 아날로그 변조라도 디지털 변조라도 좋고, 진폭변조, 위상변조, 주파수변조, 및 스펙트럼 확산 중 어느 것이어도 좋다. 바람직하게는, 진폭변조, 또는 주파수 변조로 하면 좋다.
또한, 제 2 안테나 회로(1705b), 제 3 안테나 회로(1705c)의 안테나로 수신하는 외부의 무선신호(1707)로서, 예를 들면, 휴대전화의 중계국의 전파대역(800MHz 내지 900MHz대역, 1.5GHz, 1.9 내지 2.1GHz대역 등), 휴대전화로부터 발진되는 전파, 전파시계의 전파(40kHz 등), 가정용의 교류전원의 노이즈(60Hz 등), 다른 리더/라이터 등으로부터 무작위로 생기는 전파 등을 이용할 수 있다. 외부의 무선신호를 수신하고, 배터리의 충전을 무선으로 함으로써, 배터리를 충전하기 위한 충전기 등을 별도로 필요하지 않기 때문에, 보다 저비용으로 안테나를 제작할 수 있다. 또한, 도 30에 나타내는 바와 같이, 각각 길이나 형상이 다른 안테나를 사용한 복수의 안테나 회로를 형성함으로써, 배터리(1703)의 충전용으로서 여러가지 무선신호를 이용할 수 있다. 또한, 제 2 안테나 회로(1705b), 제 3 안테나 회로(1705c)에 형성되는 안테나의 형상은, 이들의 무선신호를 수신하기 쉬운 길이나 형상으로 형성하면 좋다. 또한, 도 30에서는, 제 1 안테나 회로(1705a)는 송신 기(1706)로부터의 전자파를 수신하는 형태로 하지만, 이것으로 한정되지 않고, 모든 안테나 회로로 외부의 무선신호를 수신하여 배터리를 충전하는 형태로 하여도 좋다.
또한, 도 30에서는, 동일의 기판(1701) 위에 복수의 안테나 회로(1705a, 1705b, 1705c), 회로소자(1702) 및 배터리(1703)를 형성한 예를 나타내지만, 도 30에 나타내는 구조로 한정되지 않고, 각각을 다른 기판 위에 형성하여도 좋다.
다음, 도 27에 나타내는 배터리(407)로서 박막형상의 배터리의 구성예에 대해서 설명한다. 본 실시형태에서는, 리튬이온전지를 사용한 경우의 배터리의 구성예를 도 31에 나타낸다.
도 31은 박막형상의 배터리의 단면모식도이다. 우선, 기판(7101) 위에 전극으로 되는 집전체 박막(7102)을 성막한다. 집전체 박막(7102)은 부극활물질층(負極活物質層)과 밀착성이 좋고, 저항이 작은 것이 요구되고, 알루미늄, 구리, 니켈, 바나듐 등을 사용할 수 있다. 다음, 집전체 박막(7102) 위에 부극활물질층(7103)을 성막한다. 일반적으로는, 산화바나듐(V2O5) 등이 사용된다. 다음 부극활물질층(7103) 위에 고체 전해질층(7104)을 성막한다. 일반적으로는, 인산리튬(Li3PO4) 등이 사용된다. 다음, 고체전해질층(7104) 위에 정극활물질층(7105)을 성막한다. 일반적으로는, 망간산리튬(LiMn2O4) 등이 사용된다. 코발트산리튬(LiCoO2)이나 니켈산리튬(LiNiO2)을 사용하여도 좋다. 다음, 정극활물질층(7105) 위에 전극으로 되는 집전체 박막(7106)을 성막한다. 집전체 박막(7106)은 정극활물질층(7105)과 밀 착성이 좋고, 저항이 작은 것이 요구되고, 알루미늄, 구리, 니켈, 바나듐 등을 사용할 수 있다. 또한, 리튬이온전지는, 니켈카드뮴전지, 납전지 등과 비교하여, 메모리 효과가 없고, 전류량을 크게 취할 수 있다.
또한, 상기 집전체 박막(7102), 부극활물질층(7103), 고체전해질층(7104), 정극활물질층(7105), 집전체박막(7106)의 박막층은, 스퍼터링 기술을 사용하여 형성하여도 좋고, 증착기술을 사용해도 좋다. 또한, 집전체 박막(7102), 부극활물질층(7103), 고체전해질층(7104), 정극활물질층(7105), 집전체 박막(7106)의 각각의 두께는, 0.1㎛ 내지 3㎛가 바람직하다.
다음에, 이하에 충전시, 방전시의 동작을 설명한다. 충전시에는, 정극 활물질 층(7105)으로부터 리튬이 이온이 되어 이탈한다. 그 리튬 이온은 고체 전해질 층(7104)을 통하여 부극 활물질 층(7103)에 흡수된다. 이 때, 정극 활물질 층(7105)으로부터 외부로 전자가 방출된다.
또한, 방전 시에는, 부극 활물질 층(7103)으로부터 리튬이 이온이 되어 이탈한다. 그 리튬 이온은 고체 전해질 층(7104)을 통하여 정극 활물질 층(7105)에 흡수된다. 이 때, 부극 활물질 층(7103)으로부터 외부에 전자가 방출된다. 이렇게 하여, 박막 2차 전지는 동작한다.
또한, 재차 집전체 박막(7102), 부극 활물질 층(7103), 고체 전해질 층(7104), 정극 활물질 층(7105), 집전체 박막(7106)의 박막층을 적층하여 형성함으로써, 보다 큰 전력의 충방전이 가능하게 되기 때문에 바람직하다.
본 실시형태의 배터리는 두께 10㎛이하 정도의 박막형상이며, 충방전할 수 있는 배터리이기 때문에, 본 실시형태의 배터리를 사용함으로써, 소형이고, 경량의 반도체 장치를 제작할 수 있다.
배터리로서 충전할 수 있는 전지를 사용하는 경우, 일반적으로는, 충방전의 제어가 필요하다. 즉, 충전을 할 때에 과충전이 되지 않도록, 충전상황을 모니터링하면서 충전할 필요가 있다. 본 실시형태에 있어서, 충전제어를 하기 위한 회로에 대해서 설명한다. 도 32에, 도 27에 나타낸 충전회로(413), 충전제어회로(414), 배터리(407)의 블록도를 나타낸다.
도 32에 나타내는 예에서는, 충전회로(413)는 정전류원회로(425), 스위칭 회로(426)로 구성되고, 충전제어회로(414), 배터리(407)와 전기적으로 접속된다. 또한, 도 32에 나타내는 충전회로는 일례이며, 이러한 구성으로 한정되지 않고, 다른 구성이어도 좋다. 본 실시형태는 정전류에 의하여, 배터리(407)에 충전하지만, 정전류만의 충전이 아니라, 도중에 정전압충전으로 바꾸어도 좋다. 정전류를 사용하지 않는 다른 방식이라도 좋다. 또한, 이하의 회로를 구성하는 트랜지스터는 박막 트랜지스터이라도 좋고, 단결정기판 위의 트랜지스터나 유기 트랜지스터이라도 좋다.
도 33은 도 32의 회로를 더 자세히 나타내는 도면이다. 이하에, 동작을 설명한다. 정전류원 회로(425), 스위칭 회로(426), 충전제어회로(414)는 고전위전원선(976), 저전위 전원선(977)을 전원선으로서 사용한다. 도 33에서는, 저전위 전원선(977)을 GND선으로서 사용하지만, GND선으로 한정되지 않고, 다른 전위이라도 좋다.
정전류원 회로(425)는 트랜지스터(952 내지 961), 저항(951, 962)에 의하여 구성된다. 고전위전원선(976)으로부터 저항(951)을 통하여 트랜지스터(952, 953)에 전류가 흐르고, 트랜지스터(952, 953)가 온(ON)이 된다.
트랜지스터(954 내지 958)는, 귀환형의 차동앰프를 구성하고, 트랜지스터(952)의 게이트 전위는 트랜지스터(956)의 게이트 전위와 대략 같게 된다. 트랜지스터(961)의 드레인 전류는 트랜지스터(957)의 게이트 전위와 저전위 전원선(977)의 차전위를 저항(962)의 저항값으로 나눈 값으로 된다. 그 전류를 트랜지스터(959, 960)에 의하여 구성되는 커런트 미러 회로로 입력하고, 커런트 미러 회로의 출력전류를 스위칭 회로(426)에 공급한다. 정전류원회로(425)는 본 구성으로 한정되지 않고 다른 구성을 사용하여도 좋다.
스위칭 회로(426)는 트랜스미션 게이트(965), 인버터(963, 964)로 구성되고, 인버터(964)의 입력신호에 따라, 정전류원 회로(425)의 전류를 배터리(407)에 공급하는지 아닌지를 제어한다. 스위칭회로는 이 구성으로 한정되지 않고, 다른 구성을 사용하여도 좋다.
충전제어회로(414)는 트랜지스터(966 내지 974), 저항(975)으로 구성된다. 고전위전원선(976)으로부터 저항(975)을 통하여 트랜지스터(973, 974)에 전류가 흐르고, 트랜지스터(973, 974)가 온(ON)이 된다. 트랜지스터(968 내지 972)는 차동형 콤퍼레이터를 구성한다. 트랜지스터(970)의 게이트 전위가 트랜지스터(971)의 게이트 전위보다 낮은 경우, 트랜지스터(968)의 드레인 전위는 대략 고전위 전원선(976)의 전위와 대략 같게 되고, 트랜지스터(970)의 게이트 전위가 트랜지스 터(971)의 게이트 전위보다 높은 경우, 트랜지스터(968)의 드레인 전위는 트랜지스터(970)의 소스전위와 대략 같게 된다.
트랜지스터(968)의 드레인 전위가 고전위 전원선(976)과 대략 같은 경우, 트랜지스터(967, 966)로 구성되는 버퍼를 통하여, 충전 제어회로(414)는 로(low)를 출력한다. 트랜지스터(968)의 드레인 전위가 트랜지스터(970)의 소스전위와 대략 같은 경우, 트랜지스터(967, 966)로 구성되는 버퍼를 통하여, 충전 제어회로(414)는 하이(high)를 출력한다.
충전제어회로(414)의 출력이 로의 경우, 배터리(407)에는 스위칭 회로(426)를 통하여 전류가 공급된다. 또한, 충전제어회로(414)의 출력이 하이(high)의 경우에는, 스위칭 회로(426)가 오프(OFF)하여, 배터리(407)에 전류는 공급되지 않는다. 트랜지스터(970)의 게이트는 배터리(407)에 전기적으로 접속되기 때문에, 배터리(407)가 충전되고, 그 전위가 충전제어회로(414)의 콤퍼레이터의 임계값을 넘으면, 충전이 정지한다. 본 실시형태에서는 콤퍼레이터의 임계값을 트랜지스터(973)의 게이트 전위로 설정하지만, 이 값에 한정되지 않고, 다른 전위이라도 좋다. 일반적으로는, 설정전위는 용도와 배터리의 성능에 따라 적절히 결정되는 것이다. 또한, 배터리에의 충전회로의 구성은, 이 구성으로 한정되지 않는다.
(실시형태 5)
본 실시형태에서는, 본 발명에 의하여 얻어지는 광전변환장치를 여러가지 전자 기기에 실장한 예에 대해서 설명된다. 본 발명이 적용되는 전자기기로서는 컴퓨터, 디스플레이, 휴대전화기, 텔레비전 등을 들 수 있다. 그들 전자기기의 구체 적인 예를 도 19 내지 도 23b에 나타낸다.
도 19는 휴대전화기이며, 본체(A)(701), 본체(B)(702), 케이스(703), 조작 키(704), 음성 입력부(705), 음성 출력부(706), 회로 기판(707), 표시패널(A)(708), 표시패널(B)(709), 경첩(710), 투광성 재료부(711) 및 광전변환소자(712)를 포함한다. 본 발명은 상기 광전변환소자(712)에 적용할 수 있다.
광전변환소자(712)는 투광성 재료부(711)를 투과한 빛을 검지하고 검지한 외부광의 조도에 따라 표시패널(A)(708) 및 표시패널(B)(709)의 휘도를 제어하거나, 광전변환소자(712)에 의하여 얻어진 조도에 따라서 조작 키(704)의 조명를 제어한다. 따라서, 휴대전화의 소비전류는 억제할 수 있다.
도 20a 및 도 20b에 휴대전화기의 다른 예를 나타낸다. 도 20a 및 도 20b에 있어서, 721은 본체, 722는 케이스, 723은 디스플레이 패널, 724는 조작키, 725는 음성 출력부, 726은 음성 입력부, 727 및 728은 광전변환소자이다.
도 20a에 나타내는 휴대전화기에 있어서는, 본체(721)에 형성된 광전변환소자(727)에 의하여 외부 광을 검지함으로써, 표시패널(723) 및 조작 키(724)의 휘도를 제어할 수 있다.
또한, 도 20b에 나타낸 휴대전화기에 있어서는, 도 20a의 구성에 더하여 본체(721)의 내부에 광전변환소자(728)를 형성한다. 광전변환소자(728)에 의하여 표시패널(723)에 형성된 백 라이트의 휘도를 검출할 수도 있다.
도 21a는 컴퓨터이며, 본체(731), 하우징(732), 표시부(733), 키보드(734), 외부 접속포트(735) 및 포인팅 디바이스(736) 등을 포함한다.
도 21b는 표시장치이며, 텔레비전 수상기 등이 이에 대응한다. 본 표시장치는, 케이스(741), 지지대(742) 및 표시부(743) 등으로 구성된다.
도 21a의 컴퓨터에 설치되는 표시부(733) 및 도 21b에 나타내는 표시장치의 표시부(743)로서, 액정 패널을 사용하는 경우의 자세한 구성을 도 22에 나타낸다.
도 22에 나타내는 액정 패널(762)은 하우징(761)에 내장되며, 기판(751a, 751b), 이들 기판(751a, 751b) 사이에 끼워진 액정층(752), 편광 필터(755a, 755b), 및 백 라이트(753) 등을 포함한다. 또한, 하우징(761)에는, 광전변환소자를 가지는 광전변환소자 형성영역(754)이 형성된다.
본 발명을 사용하여 제작된 광전변환소자 형성영역(754)은 백 라이트(753)로부터의 광량을 감지하고, 그 정보가 피드백되어 액정 패널(762)의 휘도가 조절된다.
도 23a 및 도 23b는 각각 본 발명의 광 센서를 카메라, 예를 들면, 디지털 카메라에 내장한 예를 나타내는 도면이다. 도 23a는 디지털 카메라의 전면 방향으로부터 본 사시도이고, 도 23b는 디지털 카메라의 배면 방향으로부터 본 사시도이다. 도 23a에서 디지털 카메라에는, 릴리스 버튼(801), 메인 스위치(802), 뷰파인더(803), 플래쉬(flash)(804), 렌즈(805), 경동(806) 및 하우징(807)이 구비된다.
또한, 도 23b에 있어서, 뷰파인더 접안창(811), 모니터(812) 및 조작 버튼(813)이 구비된다.
릴리스 버튼(801)이 절반 위치로 눌려지는 경우, 포커싱 메커니즘과 노출 메커니즘이 작동하며, 최하부까지 눌려지는 경우 셔터가 개방한다.
메인 스위치(802)는 눌려지거나 회전에 따라 디지털 카메라의 전원을 온(ON) 또는 오프(OFF)로 스위칭한다.
뷰파인더(803)는 디지털 카메라의 전면 렌즈(805)의 상부에 배치되며, 도 23b에 나타내는 뷰파인더 접안창(811)으로부터 촬영하는 범위나 초점 위치를 확인하기 위한 장치이다.
상기 플래쉬(804)는 디지털 카메라의 전면의 상부에 배치되어 있고, 피사체 휘도가 낮은 경우, 릴리스 버튼이 눌려지고, 셔터의 개방과 동시에 보조광을 조사한다.
렌즈(805)는 디지털 카메라의 전면에 배치되어 있다. 렌즈는 포커싱 렌즈, 줌 렌즈 등으로 구성되며, 도시하지 않는 셔터와 조리개와 함께 촬영광학계를 구성한다. 또한, 상기 렌즈의 뒤에는 CCD(Charge Coupled Device) 등의 촬상소자가 설치되어 있다.
경동(806)은 포커싱 렌즈 및 줌 렌즈 등의 초점을 조절하기 위해 렌즈 위치를 이동하는 것이며, 촬영시에는 경동이 미끄러져 나옴으로써 렌즈(805)를 앞으로 이동시킨다. 또한, 휴대시에는 렌즈(805)를 뒤쪽으로 이동시키고 콤팩트하게 한다. 또한, 본 실시형태에 있어서는, 경동을 미끄러져 나옴으로써 피사체를 주밍(zooming) 촬영하는 구조이지만, 이 구조로 한정되지 않고, 하우징(807) 내부의 촬영광학계의 구성에 의하여, 경동이 미끄러져 나오도록 하지 않아도 주밍에 의하여 촬영할 수 있는 디지털 카메라이어도 좋다.
뷰파인더 접안창(811)은, 디지털 카메라의 배면 상부에 배치되어 있고, 촬영 범위 또는 초점을 확인할 때, 접안하기 위해서 설치된 창이다.
조작 버튼(813)은, 디지털 카메라의 배면에 설치된 각종 기능 버튼이며, 셋업 버튼, 메뉴 버튼, 디스플레이 버튼, 기능 버튼, 선택 버튼 등에 의하여 구성된다.
본 발명의 광 센서를 도 23a 및 도 23b에 나타내는 카메라에 내장하면, 광 센서가 광의 유무 및 강도를 감지할 수 있고, 이에 따라 카메라의 노출조정 등을 할 수 있다.
또한, 본 발명의 광 센서는 다른 전자기기, 예를 들면, 프로젝션 텔레비전 및 네비게이션 시스템 등에 응용할 수 있다. 즉, 빛을 검출할 필요가 있는 것이면, 어떤 것에도 사용할 수 있다.
또한, 본 실시형태는, 필요에 따라, 다른 실시형태와 조합하여도 좋다.
[실시예 1]
본 실시예에서는, 도 1의 TFT(104)의 소스 전극 또는 드레인 전극을 형성하는 도전막의 막 두께를 변화시킬 때의 조명도 E와 광전류 I의 관계를 도 24 및 도 25에 나타낸다.
도 24는, 조명도 E(가로축)와 게이트 전극에 가하는 전압 Vgate(세로축)의 관계를 나타내는 그래프이며, 소스 전극 또는 드레인 전극의 막 두께를 시트저항이 0.052Ω/□(ohm/square), 0.52Ω/□, 5.2Ω/□, 52Ω/□, 520Ω/□(저항비: 0.01, 0.1, 1, 10, 100)로 되도록 형성한 것의 비교를 나타낸다.
도 25는 조명도 E(가로축)와 배율(세로축)의 관계를 나타내는 그래프이며, 배율은 도 24의 광전류 I의 미분값이다.
또한, 도 24 및 도 25에 있어서, ◇는 저항비 0.01(시트저항: 0.052Ω/□), □는 저항비 0.1(시트저항: 0.52Ω/□), △는 저항비 1(시트저항: 5.2Ω/□), ○는 저항비 10(시트저항: 52Ω/□), ■는 저항비 100(시트저항: 520Ω/□)을 나타낸다.
도 24 및 도 25에 나타내는 바와 같이, 소스 전극 또는 드레인 전극의 저항값이 낮은, 0.052Ω/□, 0.52Ω/□, 5.2Ω/□(저항비:0.01, 0.1, 1)에 있어서는, 광전류 I는 조명도 E가 높게 되어도 저감하는 비율이 작다. 그렇지만, 한편, 소스 전극 또는 드레인 전극의 저항값이 높은 52Ω/□, 520Ω/□ (저항비: 10, 100)에 있어서는, 조명도 E가 크게 되면, 크게 저감하는 것을 알 수 있다.
이상에 의하여, 커런트 미러 회로의 참조용의 TFT(104)에 기생저항이 발생하면, 출력되는 광전류가 감소해 버린 것을 알 수 있다. 따라서, 감지하는 광강도의 범위가 감소하기 때문에, 본 발명의 구성은 기생저항의 발생을 억제하고, 광감도의 감소를 방지할 수 있기 때문에, 유용하다.
본 발명에 의하여, 광감도의 저하를 억제할 수 있는 반도체 장치나 광전변환장치를 제작할 수 있다. 또한, 본 발명의 반도체 장치나 광전변환장치를 조합함으로써, 회로동작의 안전성이나 신뢰성이 높은 전기기기를 얻을 수 있다.
도 1은 본 발명의 반도체 장치의 회로도.
도 2는 본 발명의 반도체 장치의 블록도.
도 3은 반도체 장치의 회로도.
도 4는 게이트 전극에 가해지는 전압 Vgate와 광전류 I의 관계를 나타내는 도면.
도 5는 조명도 E와 광전류 I의 관계를 나타내는 도면.
도 6은 본 발명의 반도체 장치의 회로도.
도 7은 본 발명의 반도체 장치의 회로도.
도 8은 본 발명의 반도체 장치의 회로도.
도 9는 본 발명의 반도체 장치의 회로도.
도 10은 본 발명의 반도체 장치의 단면도.
도 11a 내지 도 11c는 본 발명의 반도체 장치의 제작공정을 나타내는 단면도.
도 12a 내지 도 12c는 본 발명의 반도체 장치의 제작공정을 나타내는 단면도.
도 13a 내지 도 13b는 본 발명의 반도체 장치의 제작공정을 나타내는 단면도.
도 14a 내지 도 14c는 본 발명의 반도체 장치의 상면도.
도 15는 본 발명의 반도체 장치의 단면도.
도 16a 내지 도 16e는 본 발명의 반도체 장치의 제작공정을 나타내는 단면도.
도 17a 내지 도 17d는 본 발명의 반도체 장치의 제작공정을 나타내는 단면도.
도 18은 본 발명의 반도체 장치의 제작공정을 나타내는 단면도.
도 19는 본 발명의 반도체 장치를 실장한 장치를 나타내는 도면.
도 20a 내지 도 20b는 본 발명의 반도체 장치를 실장한 장치를 나타내는 도면.
도 21a 내지 도 21b는 본 발명의 반도체 장치를 실장한 장치를 나타내는 도면.
도 22는 본 발명의 반도체 장치를 실장한 장치를 나타내는 도면.
도 23a 내지 도 23b는 본 발명의 반도체 장치를 실장한 장치를 나타내는 도면.
도 24는 소스 전극 또는 드레인 전극을 형성하는 도전막의 막 두께를 변화시킬 때의 조명도 E와 광전류 I의 관계를 나타내는 도면.
도 25는 소스 전극 또는 드레인 전극을 형성하는 도전막의 막 두께를 변화시킬 때의 조명도 E와 배율의 관계를 나타내는 도면.
도 26은 본 발명의 반도체 장치의 블록도.
도 27은 본 발명의 배터리를 나타내는 블록도.
도 28a 내지 도 28b는 본 발명의 배터리에 포함되는 회로도.
도 29a 내지 도 29e는 본 발명의 배터리에 포함되는 회로의 상면도.
도 30은 본 발명의 배터리에 포함되는 회로를 나타내는 도면.
도 31은 본 발명의 배터리의 단면도.
도 32는 본 발명의 배터리에 포함되는 회로를 나타내는 블록도.
도 33은 본 발명의 배터리에 포함되는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
101: 전원 103: 광전변환층
104: TFT 105: TFT
123: 회로
Claims (24)
- 반도체 장치에 있어서,광전변환소자와;참조용의 박막 트랜지스터와 출력 측의 박막 트랜지스터를 가지고, 상기 광전변환소자의 출력을 증폭하는 커런트 미러회로와;고전위 전극과 저전위 전극을 가지는 전원을 포함하고,상기 참조용의 박막 트랜지스터 및 상기 출력 측의 박막 트랜지스터는 n형의 박막 트랜지스터이며,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은 상기 광전변환소자를 통하여 상기 고전위 전극과 전기적으로 접속되고,상기 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은 상기 고전위 전극과 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고,상기 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고,상기 참조용의 박막 트랜지스터는, 상기 출력 측의 박막 트랜지스터보다 상기 저전위 전극과 가까운 곳에 배치된, 반도체 장치.
- 제 1 항에 있어서,상기 참조용의 박막 트랜지스터의 게이트 전압의 저하를 억제하는, 반도체 장치.
- 제 1 항에 있어서,상기 출력 측의 박막 트랜지스터의 게이트 전극은, 상기 참조용의 박막 트랜지스터의 게이트 전극, 및 상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽에 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은, 상기 광전변환소자를 통하여 상기 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽에 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽은, 상기 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽에 전기적으로 접속되는, 반도체 장치.
- 반도체 장치에 있어서,광전변환소자와;참조용의 박막 트랜지스터와 출력 측의 박막 트랜지스터를 가지고, 상기 광전변환소자의 출력을 증폭하는 커런트 미러회로와;고전위 전극과 저전위 전극을 가지는 전원을 포함하고,상기 참조용의 박막 트랜지스터 및 상기 출력 측의 박막 트랜지스터는 n형의 박막 트랜지스터이며,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은 상기 광전변환소자를 통하여 상기 고전위 전극과 전기적으로 접속되고,상기 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은 상기 고전위 전극과 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고,상기 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고,상기 참조용의 박막 트랜지스터와 상기 저전위 전극의 사이의 전류경로는, 상기 출력 측의 박막 트랜지스터와 상기 저전위 전극의 사이의 전류경로보다 짧은, 반도체 장치.
- 제 4 항에 있어서,상기 참조용의 박막 트랜지스터의 게이트 전압의 저하를 억제하는, 반도체 장치.
- 제 4 항에 있어서,상기 출력 측의 박막 트랜지스터의 게이트 전극은, 상기 참조용의 박막 트랜지스터의 게이트 전극, 및 상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽에 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은, 상기 광전변환소자를 통하여 상기 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽에 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽은, 상기 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽에 전기적으로 접속되는, 반도체 장치.
- 반도체 장치에 있어서,광전변환소자와;참조용의 박막 트랜지스터와 복수의 출력 측의 박막 트랜지스터를 가지고, 상기 광전변환소자의 출력을 증폭하는 커런트 미러회로와;고전위 전극과 저전위 전극을 가지는 전원을 포함하고,상기 참조용의 박막 트랜지스터 및 상기 복수의 출력 측의 박막 트랜지스터는 n형의 박막 트랜지스터이며,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은 상기 광전변환소자를 통하여 상기 고전위 전극과 전기적으로 접속되고,상기 복수의 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은 상기 고전위 전극과 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고,상기 복수의 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고,상기 참조용의 박막 트랜지스터는, 상기 복수의 출력 측의 박막 트랜지스터의 각각보다 상기 저전위 전극과 가까운 곳에 배치된, 반도체 장치.
- 제 7 항에 있어서,상기 참조용의 박막 트랜지스터의 게이트 전압의 저하를 억제하는, 반도체 장치.
- 제 7 항에 있어서,상기 복수의 출력 측의 박막 트랜지스터의 게이트 전극은, 상기 참조용의 박막 트랜지스터의 게이트 전극, 및 상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽에 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽은, 상기 광전변환소자를 통하여 상기 복수의 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽에 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽은, 상기 복수의 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽에 전기적으로 접속되는, 반도체 장치.
- 반도체 장치에 있어서,광전변환소자와;참조용의 박막 트랜지스터와 복수의 출력 측의 박막 트랜지스터를 가지고, 상기 광전변환소자의 출력을 증폭하는 커런트 미러회로와;고전위 전극과 저전위 전극을 가지는 전원을 포함하고,상기 참조용의 박막 트랜지스터 및 상기 복수의 출력 측의 박막 트랜지스터는 n형의 박막 트랜지스터이며,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은 상기 광전변환소자를 통하여 상기 고전위 전극과 전기적으로 접속되고,상기 복수의 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은 상기 고전위 전극과 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고,상기 복수의 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고,상기 참조용의 박막 트랜지스터와 상기 저전위 전극의 사이의 전류경로는, 상기 복수의 출력 측의 박막 트랜지스터의 각각과 상기 저전위 전극의 사이의 전류경로보다 짧은, 반도체 장치.
- 제 10 항에 있어서,상기 참조용의 박막 트랜지스터의 게이트 전압의 저하를 억제하는, 반도체 장치.
- 제 10 항에 있어서,상기 복수의 출력 측의 박막 트랜지스터의 게이트 전극은, 상기 참조용의 박막 트랜지스터의 게이트 전극, 및 상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽에 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽은, 상기 광전변환소자를 통하여 상기 복수의 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽에 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽은, 상기 복수의 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽에 전기적으로 접속되는, 반도체 장치.
- 반도체 장치에 있어서,광전변환소자와;참조용의 박막 트랜지스터와 출력 측의 박막 트랜지스터를 가지고, 상기 광전변환소자의 출력을 증폭하는 커런트 미러회로와;고전위 전극과 저전위 전극을 가지는 전원을 포함하고,상기 참조용의 박막 트랜지스터 및 상기 출력 측의 박막 트랜지스터는 p형의 박막 트랜지스터이며,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은 상기 고전위 전극과 전기적으로 접속되고,상기 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은 상기 고전위 전극과 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽은 상기 광전변환소자를 통하여 상기 저전위 전극과 전기적으로 접속되고,상기 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고,상기 참조용의 박막 트랜지스터는, 상기 출력 측의 박막 트랜지스터보다 상기 고전위 전극과 가까운 곳에 배치된, 반도체 장치.
- 제 13 항에 있어서,상기 참조용의 박막 트랜지스터의 게이트 전압의 저하를 억제하는, 반도체 장치.
- 제 13 항에 있어서,상기 출력 측의 박막 트랜지스터의 게이트 전극은, 상기 참조용의 박막 트랜지스터의 게이트 전극, 및 상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽에 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽은, 상기 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽에 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽은, 상기 광전변환소자를 통하여 상기 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽에 전기적으로 접속되는, 반도체 장치.
- 반도체 장치에 있어서,광전변환소자와;참조용의 박막 트랜지스터와 출력 측의 박막 트랜지스터를 가지고, 상기 광전변환소자의 출력을 증폭하는 커런트 미러회로와;고전위 전극과 저전위 전극을 가지는 전원을 포함하고,상기 참조용의 박막 트랜지스터 및 상기 출력 측의 박막 트랜지스터는 p형의 박막 트랜지스터이며,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은 상기 고전위 전극과 전기적으로 접속되고,상기 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은 상기 고전위 전극과 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽은 상기 광전변환소자를 통하여 상기 저전위 전극과 전기적으로 접속되고,상기 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고,상기 참조용의 박막 트랜지스터와 상기 고전위 전극의 사이의 전류경로는, 상기 출력 측의 박막 트랜지스터와 상기 고전위 전극의 사이의 전류경로보다 짧은, 반도체 장치.
- 제 16 항에 있어서,상기 참조용의 박막 트랜지스터의 게이트 전압의 저하를 억제하는, 반도체 장치.
- 제 16 항에 있어서,상기 출력 측의 박막 트랜지스터의 게이트 전극은, 상기 참조용의 박막 트랜지스터의 게이트 전극, 및 상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽에 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽은, 상기 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽에 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽은, 상기 광전변환소자를 통하여 상기 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽에 전기적으로 접속되는, 반도체 장치.
- 반도체 장치에 있어서,광전변환소자와;참조용의 박막 트랜지스터와 복수의 출력 측의 박막 트랜지스터를 가지고, 상기 광전변환소자의 출력을 증폭하는 커런트 미러회로와;고전위 전극과 저전위 전극을 가지는 전원을 포함하고,상기 참조용의 박막 트랜지스터 및 상기 복수의 출력 측의 박막 트랜지스터는 p형의 박막 트랜지스터이며,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은 상기 고전위 전극과 전기적으로 접속되고,상기 복수의 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은 상기 고전위 전극과 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽은 상기 광전변환소자를 통하여 상기 저전위 전극과 전기적으로 접속되고,상기 복수의 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고,상기 참조용의 박막 트랜지스터는, 상기 복수의 출력 측의 박막 트랜지스터의 각각보다 상기 고전위 전극과 가까운 곳에 배치된, 반도체 장치.
- 제 19 항에 있어서,상기 참조용의 박막 트랜지스터의 게이트 전압의 저하를 억제하는, 반도체 장치.
- 제 19 항에 있어서,상기 복수의 출력 측의 박막 트랜지스터의 게이트 전극은, 상기 참조용의 박막 트랜지스터의 게이트 전극, 및 상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽에 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽은, 상기 복수의 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽에 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽은, 상기 광전변환소자를 통하여 상기 복수의 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽에 전기적으로 접속되는, 반도체 장치.
- 반도체 장치에 있어서,광전변환소자와;참조용의 박막 트랜지스터와 복수의 출력 측의 박막 트랜지스터를 가지고, 상기 광전변환소자의 출력을 증폭하는 커런트 미러회로와;고전위 전극과 저전위 전극을 가지는 전원을 포함하고,상기 참조용의 박막 트랜지스터 및 상기 복수의 출력 측의 박막 트랜지스터는 n형의 박막 트랜지스터이며,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은 상기 고전위 전극과 전기적으로 접속되고,상기 복수의 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은 상기 고전위 전극과 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽은 상기 광전변환소자를 통하여 상기 저전위 전극과 전기적으로 접속되고,상기 복수의 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽은 상기 저전위 전극과 전기적으로 접속되고,상기 참조용의 박막 트랜지스터와 상기 고전위 전극의 사이의 전류경로는, 상기 복수의 출력 측의 박막 트랜지스터의 각각과 상기 고전위 전극의 사이의 전류경로보다 짧은, 반도체 장치.
- 제 22 항에 있어서,상기 참조용의 박막 트랜지스터의 게이트 전압의 저하를 억제하는, 반도체 장치.
- 제 22 항에 있어서,상기 복수의 출력 측의 박막 트랜지스터의 게이트 전극은, 상기 참조용의 박막 트랜지스터의 게이트 전극, 및 상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽에 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽은, 상기 복수의 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 한쪽에 전기적으로 접속되고,상기 참조용의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽은, 상기 광전변환소자를 통하여 상기 복수의 출력 측의 박막 트랜지스터의 소스 전극 및 드레인 전극의 상기 다른 쪽에 전기적으로 접속되는, 반도체 장치.
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