KR101324169B1 - Array substrate for display device and method for fabricating the same - Google Patents

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Abstract

본 발명은 표시장치용 어레이기판 및 그 제조방법에 관한 것으로, 그 구성은 기판상에 형성된 게이트전극을 구비한 게이트배선; 상기 게이트전극을 포함한 기판 전체에 형성된 게이트절연막; 상기 게이트전극의 상부에 상기 게이트절연막을 사이에 두고 적층된 액티브층과 채널영역만큼 이격된 배리어금속층; 상기 배리어금속층의 상부에 형성된 데이터배선과 이에 연결된 소스전극 및 드레인전극; 상기 소스/드레인전극 및 데이터배선의 상부에 형성되고, 상기 드레인전극 일부분 및 배리어금속층 일부분과 함께 액티브층 일부분을 노출시키는 콘택홀을 구비한 보호막; 및 상기 보호막의 상부에 형성되고, 상기 드레인전극과 그 아래의 배리어금속층 및 액티브층과 접촉하는 화소전극;을 포함하여 구성되는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an array substrate for a display device and a method of manufacturing the same; A gate insulating film formed on the entire substrate including the gate electrode; A barrier metal layer spaced apart from the active layer stacked over the gate electrode with the gate insulating layer interposed therebetween by a channel region; A data line formed on the barrier metal layer, a source electrode and a drain electrode connected thereto; A passivation layer formed on the source / drain electrode and the data line and having a contact hole exposing a portion of the active layer together with a portion of the drain electrode and a portion of the barrier metal layer; And a pixel electrode formed on the passivation layer and in contact with the drain electrode, the barrier metal layer below the active layer, and the active layer.

배리어금속층, 화소전극, 액티브층, 몰리브덴합금, 하프톤마스크 Barrier metal layer, pixel electrode, active layer, molybdenum alloy, halftone mask

Description

표시장치용 어레이기판 및 그 제조방법{ARRAY SUBSTRATE FOR DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}ARRAY SUBSTRATE FOR DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 표시장치용 어레이기판에 관한 것으로서, 보다 상세하게는 금속배선 (예를 들어, 드레인전극, 패드부, GIP(gate in panel) 또는 정전기방지회로부 포함)을 배리어금속을 통해 화소전극과 접촉되도록 함으로써 금속배선과 화소전극 간 접촉저항을 최소화할 수 있는 표시장치용 어레이기판 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an array substrate for a display device, and more particularly, a metal wiring (including a drain electrode, a pad portion, a gate in panel (GIP) or an antistatic circuit portion) to contact a pixel electrode through a barrier metal. The present invention relates to an array substrate for a display device and a method of manufacturing the same, which can minimize contact resistance between metal wirings and pixel electrodes.

일반적으로, 금속배선은 소자에 신호를 중개하는 역할을 한다. 상기 신호를 중개하는 금속배선은 값이 싸고 저 저항값을 가지며, 내식성이 강한 금속일수록 제품의 신뢰성과 가격 경쟁력을 높이는데 기여할 수 있다.In general, metallization serves to mediate signals to devices. The metal wiring for mediating the signal has a low resistance value and a low resistance value, and a metal having a high corrosion resistance may contribute to increasing the reliability and price competitiveness of the product.

액정표시장치의 제1기판인 어레이기판은, 만들고자 하는 각 소자에 어떤 물질을 사용하는가 혹은 어떤 사향에 맞추어 설계하는가에 따라 제품의 품질이 결정되는 경우가 많다.In an array substrate, which is a first substrate of a liquid crystal display device, the quality of a product is often determined by what kind of material is used for each element to be made or designed according to a certain kind of orientation.

예를 들어, 소형 액정장치의 경우는 과거에 별로 문제시되지 않았지만, 18인치 이상의 대면적, 고 해상도의 액정표시장치의 경우에는 게이트배선 및 데이터배 선에 사용되는 재질의 고유 저항값이 화질의 우수성을 결정하는 중요한 요소가 된다.For example, in the case of a small liquid crystal device, it has not been a problem in the past, but in the case of a large-resolution liquid crystal display device of 18 inches or larger, the intrinsic resistance of the material used for the gate wiring and the data wiring is superior in image quality. This is an important factor in determining this.

따라서, 대면적/고해상도의 액정표시장치의 경우에는 게이트배선 및 데이터배선의 재질로 알루미늄 또는 알루미늄 합금과 같은 저항이 낮은 금속으로 사용하는 것이 바람직하다.Therefore, in the case of a large area / high resolution liquid crystal display device, it is preferable to use a low resistance metal such as aluminum or an aluminum alloy as a material for gate wiring and data wiring.

상기 순수 알루미늄은 화학적으로 내식성이 약하고, 후속의 고온 공정에서 게이트배선 및 게이트전극의 표면에서 힐락(H)이 발생하게 되며, 상기 힐락(H)은 게이트배선 및 게이트전극의 상부에 덮여 있는 게이트절연막의 이상 성장을 유도할 수 있고, 액티브층과 상기 게이트전극간의 절연파괴로 인한 단락이 발생할 수 있기 때문에, 스위칭소자로서의 역할을 하지 못하게 된다.The pure aluminum has low chemical resistance to corrosion, and in the subsequent high temperature process, heel lock (H) is generated on the surface of the gate wiring and the gate electrode, and the heel lock (H) is covered with the gate insulating film on the gate wiring and the gate electrode. This can lead to abnormal growth of, and short circuit due to breakdown between the active layer and the gate electrode can occur, and thus cannot serve as a switching element.

따라서, 알루미늄배선의 경우는 합금의 형태로 쓰이거나 적층 구조가 적용되기도 한다. 그러나, 적층으로 게이트 배선을 형성할 경우 공정이 추가되는 단점이 있다.Therefore, in the case of aluminum wiring, it may be used in the form of an alloy or a laminated structure may be applied. However, there is a disadvantage in that a process is added when the gate wirings are formed by lamination.

근래에는, 이러한 문제를 해결하기 위해 단순한 공정으로 배선 형성이 가능하며, 저항이 낮고 값이 싼 금속인 구리(Cu)의 사용이 제안되는 추세이다.In recent years, in order to solve this problem, wiring can be formed by a simple process, and the use of copper (Cu), which is a metal having low resistance and low cost, has been suggested.

이러한 구리를 이용하는 종래기술에 따른 표시장치용 어레이기판에 대해 도 1 및 2를 참조하여 설명하면 다음과 같다.An array substrate for a display device according to the related art using such copper will be described with reference to FIGS. 1 and 2 as follows.

도 1은 종래기술에 따른 표시장치용 어레이기판의 개략적인 단면도이다. 1 is a schematic cross-sectional view of an array substrate for a display device according to the prior art.

도 2는 종래기술에 따른 표시장치용 어레이기판의 개략적인 단면도로서, 드레인전극과 화소전극간 접촉 표면에 형성되는 구리산화막을 도시한 것이다.FIG. 2 is a schematic cross-sectional view of an array substrate for a display device according to the prior art, illustrating a copper oxide film formed on a contact surface between a drain electrode and a pixel electrode.

도 1을 참조하면, 종래기술에 따른 표시장치용 어레이기판은 투명한 기판(11)상에 일방향으로 연장되어 형성되는 게이트배선(미도시)과, 상기 게이트배선 (미도시)과 게이트절연막(15)을 사이에 두고 수직하게 교차하여 화소영역(미도시)을 정의하는 데이터배선(미도시)으로 형성된다.Referring to FIG. 1, a display substrate array substrate according to the related art includes a gate wiring (not shown) formed in one direction on a transparent substrate 11, the gate wiring (not shown), and a gate insulating layer 15. Are formed as data wirings (not shown) that vertically intersect with each other to define a pixel area (not shown).

여기서, 도면에는 도시하지 않았지만, 상기 게이트배선(미도시)과 데이터배선(미도시)의 교차영역에 스위칭소자인 박막트랜지스터(미도시)가 구성된다. 상기 박막트랜지스터는 상기 게이트배선으로부터 연장된 게이트전극(13)과, 상기 데이터배선으로부터 연장된 소스전극(21), 및 상기 소스전극(21)으로부터 일정간격만큼 이격된 드레인전극(23)과 채널을 형성하는 액티브층(17)으로 구성된다. 이때, 상기 소스전극(21)과 드레인전극(23)은 저항이 낮고 값이 싼 금속인 구리(Cu)를 사용한다. 이때, 상기 액티브층(17)은 상기 게이트전극(13)상부에 게이트절연막(15)상에 형성되며, 순수 비정질 실리콘층으로 구성된다. Although not shown in the drawing, a thin film transistor (not shown) which is a switching element is formed at an intersection area of the gate wiring (not shown) and the data wiring (not shown). The thin film transistor includes a gate electrode 13 extending from the gate wiring, a source electrode 21 extending from the data wiring, and a drain electrode 23 and a channel spaced apart from the source electrode 21 by a predetermined interval. It consists of the active layer 17 to form. In this case, the source electrode 21 and the drain electrode 23 use copper (Cu), which is a metal having low resistance and low cost. In this case, the active layer 17 is formed on the gate insulating layer 15 on the gate electrode 13 and is formed of a pure amorphous silicon layer.

그리고, 상기 소스전극(21) 및 드레인전극(23)과, 액티브층(17)사이에는 배리어금속층으로 몰리브덴티타늄(MoTi)층(19)이 형성된다. 이때, 상기 몰리브덴티타늄층(19)은 상기 소스/드레인전극(21, 23)을 구성하는 구리(Cu)와 액티브층(17)이 직접 접촉하여 상호 반응하는 것을 방지하는 역할을 한다.A molybdenum titanium (MoTi) layer 19 is formed as a barrier metal layer between the source electrode 21, the drain electrode 23, and the active layer 17. In this case, the molybdenum titanium layer 19 serves to prevent the copper (Cu) constituting the source / drain electrodes 21 and 23 and the active layer 17 from directly contacting each other.

상기 기판(11)의 상부에는 상기 박막트랜지스터와 상기 게이트배선 및 데이터배선을 보호하는 보호막(25)이 형성된다.A passivation layer 25 is formed on the substrate 11 to protect the thin film transistor, the gate wiring, and the data wiring.

또한, 상기 화소영역의 보호막(25)상부에는, 상기 보호막(25)을 식각하여 형성된 콘택홀(27)을 통해 상기 드레인전극(23)과 전기적으로 접촉하는 화소전극(29) 이 형성된다. 이때, 상기 화소전극(29)으로는 투명금속재질인 ITO (또는 IZO)를 사용한다. In addition, a pixel electrode 29 in electrical contact with the drain electrode 23 is formed on the passivation layer 25 of the pixel region through a contact hole 27 formed by etching the passivation layer 25. In this case, the pixel electrode 29 uses ITO (or IZO), which is a transparent metal material.

한편, 상기 화소전극은 게이트패드부 및 데이터 패드부와 GIP(gate in panel), 또는 정전기방지회로부 (ESD; electrostatic discharge circuit)의 금속배선과도 접촉되는데, 패드부의 금속배선의 경우에, 도면에는 도시하지 않았지만, 구리로 이루어진 금속배선과 접촉하는 화소전극 간에는 구리산화막(Cu2O)이 생성되어 화소전극과 금속배선 사이에 접촉 특성을 저하시키게 된다.On the other hand, the pixel electrode is also in contact with the gate pad part and the data pad part and the GIP (gate in panel), or the metal wiring of the electrostatic discharge circuit (ESD), in the case of the metal wiring of the pad portion, Although not shown, a copper oxide film Cu 2 O is formed between the pixel electrodes in contact with the metal wiring made of copper, thereby deteriorating the contact characteristics between the pixel electrode and the metal wiring.

이상에서와 같이, 상기 종래기술에 따른 표시장치용 어레이기판에 의하면 다음과 같은 문제점이 있다.As described above, the display substrate array substrate according to the related art has the following problems.

종래기술에 따른 표시장치용 어레이기판에 의하면, 상기 보호막에 콘택홀을 형성한후 화소전극 형성시에, 상기 화소전극과 접촉하는 드레인전극 표면에 H2O 가스 영향으로 인하여, 도 2에서와 같이, 구리산화막(Cu2O)이 생성되어 화소전극과 드레인전극 사이에 접촉 특성을 저하시키게 된다. 즉, 화소전극에 전달되는 신호는 소스/드레인 데이터배선을 통해 화소전극에 전달된다. According to the array substrate for a display device according to the related art, after forming a contact hole in the passivation layer and forming a pixel electrode, due to the influence of H 2 O gas on the surface of the drain electrode in contact with the pixel electrode, as shown in FIG. 2. The copper oxide film Cu 2 O is formed to degrade the contact characteristics between the pixel electrode and the drain electrode. That is, the signal transmitted to the pixel electrode is transferred to the pixel electrode through the source / drain data wiring.

또한, 패드부의 구리금속층과 접촉하는 화소전극 간에는 구리산화막(Cu2O)이 생성되어 화소전극과 금속배선 사이에 접촉 특성을 저하시키게 된다. In addition, a copper oxide film Cu 2 O is formed between the pixel electrodes in contact with the copper metal layer of the pad part to degrade the contact characteristics between the pixel electrode and the metal wiring.

동일한 전압이 게이트배선에 인가되는 상황하에서는 채널의 저항과 화소전극과 드레인전극이 접촉부분의 저항에 의해 화소전극에 입력되는 전류가 결정된다. 따라서, 구리배선과 화소전극간의 접촉 저항은 낮지만 공정상 조건에 의해 구리배선의 표면이 산화되어 접촉저항이 높아지게 된다.In the situation where the same voltage is applied to the gate wiring, the current input to the pixel electrode is determined by the resistance of the channel and the resistance of the contact portion between the pixel electrode and the drain electrode. Therefore, although the contact resistance between the copper wiring and the pixel electrode is low, the surface of the copper wiring is oxidized due to the process conditions, thereby increasing the contact resistance.

이로 인해, 구리배선인 드레인전극과 화소전극간의 접촉 저항으로 높아지므로 인하여 낮은 Vgs 전압이 인가될때 박막트랜지스터 차징(charging) 특성이 알루미늄과 같은 다른 금속을 적용한 경우보다 좋지 않게 된다.As a result, the contact resistance between the drain electrode and the pixel electrode, which is a copper wiring, becomes high, and thus, when a low Vgs voltage is applied, the thin film transistor charging characteristic is not as good as that of other metals such as aluminum.

따라서, 종래기술에 따른 표시장치용 어레이기판은 구리배선인 드레인전극과 화소전극인 ITO간, 또는 패드부, GIP(gate in panel) 또는 정전기방지회로부의 금속배선과 화소전극 간 접촉 저항이 증가하므로 인해 신호 지연(delay)를 유발시키게 된다.Therefore, the display substrate according to the related art increases the contact resistance between the drain electrode, which is a copper wiring, and the ITO, which is a pixel electrode, or between the metal wiring and the pixel electrode of a pad portion, a gate in panel (GIP), or an antistatic circuit portion. This causes a signal delay.

이에 본 발명은 상기 종래기술에 따른 제반 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 금속배선 (예를들어, 드레인전극, 패드부, GIP 또는 정전기방지회로부 포함)을 배리어금속층을 통해 화소전극과 접촉되도록 하여 금속배선과 화소전극 간 접촉저항을 줄임으로써 박막트랜지스터의 전기적 특성을 향상시킬 수 있는 표시장치용 어레이기판 및 그 제조방법을 제공함에 있다. Accordingly, the present invention has been made to solve the above problems according to the prior art, the object of the present invention is to provide a metal wiring (for example, including a drain electrode, pad portion, GIP or anti-static circuit portion) pixel through the barrier metal layer The present invention provides an array substrate for a display device and a method of manufacturing the same, which may improve electrical characteristics of a thin film transistor by reducing contact resistance between a metal wiring and a pixel electrode by being in contact with an electrode.

상기 목적을 달성하기 위한 본 발명에 따른 표시장치용 어레이기판은, 기판상에 형성된 게이트전극을 구비한 게이트배선; 상기 게이트전극을 포함한 기판 전체에 형성된 게이트절연막; 상기 게이트전극의 상부에 상기 게이트절연막을 사이에 두고 적층된 액티브층과 채널영역만큼 이격된 배리어금속층; 상기 배리어금속층의 상부에 형성된 데이터배선과 이에 연결된 소스전극 및 드레인전극; 상기 소스/드레인전극 및 데이터배선의 상부에 형성되고, 상기 드레인전극 일부분 및 배리어금속층 일부분과 함께 액티브층 일부분을 노출시키는 콘택홀을 구비한 보호막; 및 상기 보호막의 상부에 형성되고, 상기 드레인전극과 그 아래의 배리어금속층 및 액티브층과 접촉하는 화소전극;을 포함하여 구성되는 것을 특징으로 한다.According to an aspect of the present invention, an array substrate for a display device includes: a gate wiring having a gate electrode formed on the substrate; A gate insulating film formed on the entire substrate including the gate electrode; A barrier metal layer spaced apart from the active layer stacked over the gate electrode with the gate insulating layer interposed therebetween by a channel region; A data line formed on the barrier metal layer, a source electrode and a drain electrode connected thereto; A passivation layer formed on the source / drain electrode and the data line and having a contact hole exposing a portion of the active layer together with a portion of the drain electrode and a portion of the barrier metal layer; And a pixel electrode formed on the passivation layer and in contact with the drain electrode, the barrier metal layer below the active layer, and the active layer.

상기 목적을 달성하기 위한 본 발명에 따른 표시장치용 어레이기판은, 기판상에 적층된 배리어금속층과 금속배선; 상기 금속배선과 배리어금속층을 포함한 기판 전체에 형성된 절연막; 상기 절연막 상부에 형성되고, 상기 금속배선과 배리어금속층 일부분을 노출시키는 콘택홀을 구비한 보호막; 및 상기 보호막 상부에 형성되고, 상기 콘택홀을 통해 상기 노출된 금속배선과 배리어금속층 부분과 접촉하는 도전층패턴;을 포함하여 구성되는 것을 특징으로 한다.According to an aspect of the present invention, an array substrate for a display device includes: a barrier metal layer and a metal wiring stacked on a substrate; An insulating film formed over the entire substrate including the metal wiring and the barrier metal layer; A passivation layer formed over the insulating layer and having a contact hole exposing the metal wiring and a portion of the barrier metal layer; And a conductive layer pattern formed on the passivation layer and in contact with the exposed metal wiring and the barrier metal layer part through the contact hole.

상기 목적을 달성하기 위한 본 발명에 따른 표시장치용 어레이기판은, 기판상에 게이트전극을 구비한 게이트배선을 형성하는 단계; 상기 게이트전극을 포함한 기판 전체에 게이트절연막을 형성하는 단계; 상기 게이트전극의 상부에 상기 게이트절연막을 사이에 두고 적층된 액티브층과 채널영역만큼 이격된 배리어금속층을 형성하는 단계; 상기 배리어금속층의 상부에 데이터배선과 이에 연결된 소스전극 및 드레인전극을 형성하는 단계; 상기 소스/드레인전극 및 데이터배선의 상부에 보호막을 형성하는 단계; 상기 보호막을 패터닝하여 상기 드레인전극 일부분 및 배리어금속층 일부분과 함께 액티브층 일부분을 노출시키는 콘택홀을 형성하는 단계; 및 상기 보호막의 상부에 상기 노출된 드레인전극과 그 아래의 배리어금속층 및 액 티브층과 접촉하는 화소전극을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided an array substrate for a display device, the method including: forming a gate wiring having a gate electrode on a substrate; Forming a gate insulating film on the entire substrate including the gate electrode; Forming a barrier metal layer spaced apart from the active layer and the channel region stacked on the gate electrode with the gate insulating layer interposed therebetween; Forming a data line and a source electrode and a drain electrode connected to the data line on the barrier metal layer; Forming a passivation layer on the source / drain electrodes and the data wirings; Patterning the passivation layer to form a contact hole exposing a portion of the active layer together with a portion of the drain electrode and a portion of the barrier metal layer; And forming a pixel electrode in contact with the exposed drain electrode, a barrier metal layer, and an active layer below the passivation layer.

상기 목적을 달성하기 위한 본 발명에 따른 표시장치용 어레이기판은, 기판상에 배리어금속층과 금속배선을 적층하는 단계; 상기 금속배선과 배리어금속층을 포함한 기판 전체에 절연막을 형성하는 단계; 상기 절연막 상부에 상기 금속배선과 배리어금속층 일부분을 노출시키는 콘택홀을 구비한 보호막을 형성하는 단계; 및An array substrate for a display device according to the present invention for achieving the above object comprises the steps of: laminating a barrier metal layer and a metal wiring on a substrate; Forming an insulating film on the entire substrate including the metal wiring and the barrier metal layer; Forming a passivation layer on the insulating layer, the passivation layer including a contact hole exposing the metal wiring and a portion of the barrier metal layer; And

상기 보호막 상부에 상기 콘택홀을 통해 상기 노출된 금속배선과 배리어금속층 부분과 접촉하는 도전층패턴을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 한다.And forming a conductive layer pattern on the passivation layer, the conductive layer pattern contacting the exposed metal wiring and the barrier metal layer part through the contact hole.

상기한 바와 같이, 본 발명에 따른 표시장치용 어레이기판 및 그 제조방법에 의하면 다음과 같은 효과가 있다.As described above, the array substrate for a display device and the manufacturing method thereof according to the present invention have the following effects.

본 발명에 따른 표시장치용 어레이기판은 구리배선인 드레인전극과 화소 전극, 또는 패드부와 GIP 또는 정전기방지회로부의 금속배선과 화소전극 간 접촉 저항을 낮추기 위해 구리의 배리어금속층인 몰리브덴티타늄(MoTi)과 화소전극을 직접 접촉하도록 하므로써 구리배선인 드레인전극과 화소전극 간, 또는 패드부와 GIP 또는 정전기방지회로부의 금속배선과 화소전극 간의 접촉 저항을 낮출 수 있다.The array substrate for a display device according to the present invention is molybdenum titanium (MoTi), which is a barrier metal layer of copper in order to reduce contact resistance between a drain electrode and a pixel electrode, which are copper wirings, or a metal wiring and a pixel electrode, of a pad part and a GIP or antistatic circuit part. By directly contacting the pixel electrode, the contact resistance between the drain electrode, which is a copper wiring, and the pixel electrode, or between the pad portion and the metal wiring and the pixel electrode of the GIP or antistatic circuit part can be reduced.

그리고, 박막트랜지스터(TFT) 특성이 개선되어 낮은 전압에서 콘택 저항 감소로 인해 전류가 증가하게 된다.In addition, the thin film transistor (TFT) characteristics are improved to increase the current due to the decrease in contact resistance at low voltage.

따라서, 본 발명은 배리어금속층과 화소전극의 오믹 접촉(Ohmic Contact) 특 성을 이용하여, 낮은 Vds 전압에서의 박막트랜지스터 차징(charging) 특성 개선에 효과가 있으며, 선형 이동도(linear mobility) 향상에도 도움이 되어 응답시간이 적용되는 모델의 제품 특성에 큰 영향을 미칠 수 있다.Therefore, the present invention is effective in improving thin film transistor charging characteristics at low Vds voltage by using ohmic contact characteristics of the barrier metal layer and the pixel electrode, and also improves linear mobility. This can have a significant impact on the product characteristics of the model to which the response time is applied.

이하, 본 발명의 바람직한 실시예에 따른 표시장치용 어레이기판 및 그 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an array substrate for a display device and a method of manufacturing the same according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 표시장치용 어레이기판의 개략적인 단면도이다.3 is a schematic cross-sectional view of an array substrate for a display device according to the present invention.

도 3을 참조하면, 본 발명에 따른 표시장치용 어레이기판은 투명한 기판 (101)상에 일방향으로 연장되어 형성되는 게이트배선(미도시)과, 상기 게이트배선 (미도시)과 게이트절연막(105)을 사이에 두고 수직하게 교차하여 화소영역(미도시)을 정의하는 데이터배선(미도시)으로 형성된다. 여기서는 게이트배선에 대해서 설명하지만, 상기 게이트배선 형성시에 구동회로부의 게이트 및 데이터 패드부와 GIP(gate in panel) 및 정전기방지회로부(ESD; electrostatic discharge circuit)에서도 금속배선이 형성된다. Referring to FIG. 3, an array substrate for a display device according to an exemplary embodiment of the present invention may include a gate wiring (not shown) formed in one direction on a transparent substrate 101, the gate wiring (not shown), and a gate insulating layer 105. Are formed as data wirings (not shown) that vertically intersect with each other to define a pixel area (not shown). Although the gate wiring is described here, the metal wiring is also formed in the gate and data pad portions of the driving circuit portion, the gate in panel (GIP), and the electrostatic discharge circuit (ESD) when the gate wiring is formed.

여기서, 도면에는 도시하지 않았지만, 상기 게이트배선(미도시)과 데이터배선 (미도시)의 교차영역에 스위칭소자인 박막트랜지스터(미도시)가 구성된다. 상기 박막트랜지스터는 상기 게이트배선으로부터 연장된 게이트전극(103)과, 상기 데이터배선으로부터 연장된 소스전극(111a), 및 상기 소스전극(111a)으로부터 일정간격만큼 이격된 드레인전극(111b)과 채널을 형성하는 액티브층(107)으로 구성된다. 이때, 상기 게이트배선(미도시), 소스전극(111a)과 드레인전극(111b)은 저항이 낮 고 값이 싼 금속인 구리(Cu)를 주로 사용한다. Although not shown in the drawings, a thin film transistor (not shown) that is a switching element is formed at an intersection area of the gate wiring (not shown) and the data wiring (not shown). The thin film transistor includes a gate electrode 103 extending from the gate wiring, a source electrode 111a extending from the data wiring, and a drain electrode 111b and a channel spaced apart from the source electrode 111a by a predetermined interval. It consists of the active layer 107 formed. In this case, the gate wiring (not shown), the source electrode 111a and the drain electrode 111b mainly use copper (Cu), which is a metal having low resistance and low cost.

또한, 상기 액티브층(107)은 상기 게이트전극(103)상부에 게이트절연막(105)상에 형성되며, 순수 비정질 실리콘층으로 구성된다. In addition, the active layer 107 is formed on the gate insulating film 105 on the gate electrode 103, and consists of a pure amorphous silicon layer.

그리고, 상기 소스전극(111a) 및 드레인전극(111b)과, 액티브층(107)사이에는 몰리브덴합금으로 구성된 배리어금속층(109)이 형성된다. 이때, 상기 배리어금속층 (109)은 상기 소스/드레인전극(111a, 111b)을 구성하는 구리(Cu)와 반도체층 (107)이 직접 접촉하여 상호 반응하는 것을 방지하는 역할을 한다. 또한, 상기 몰리브덴합금(MoTi)으로 구성된 배리어금속층(109)은 상기 게이트배선(미도시)과, 도면에는 도시하지 않았지만, 구동회로부의 패드부와, GIP(gate in panel) 또는 정전기방지회로부(ESD)에 형성되는 구리(Cu) 재질로 구성된 금속배선 하부에 형성될 수도 있다.A barrier metal layer 109 made of molybdenum alloy is formed between the source electrode 111a and the drain electrode 111b and the active layer 107. In this case, the barrier metal layer 109 prevents the copper (Cu) constituting the source / drain electrodes 111a and 111b from directly contacting each other by the semiconductor layer 107. In addition, the barrier metal layer 109 made of molybdenum alloy (MoTi) may include the gate wiring (not shown), a pad portion of a driving circuit portion, a gate in panel (GIP) or an antistatic circuit portion (ESD), although not shown in the drawing. It may be formed under the metal wiring made of a copper (Cu) material formed on the).

상기 배리어금속층(109)을 구성하는 몰리브덴합금으로는 티타늄(Ti), 탄탈륨 (Ta), 크롬(Cr), 니켈(Ni), 인듐(In), 알루미늄(Al)의 금속군중 선택된 하나일 수 있다. The molybdenum alloy constituting the barrier metal layer 109 may be one selected from the group of metals of titanium (Ti), tantalum (Ta), chromium (Cr), nickel (Ni), indium (In), and aluminum (Al). .

여기서는 몰리브덴(Mo)합금으로 티타늄(Ti)을 사용한 경우에 대해 설명하기로 한다. Here, the case of using titanium (Ti) as the molybdenum (Mo) alloy will be described.

상기 기판(101)의 상부에는 상기 박막트랜지스터와 상기 게이트배선 및 데이터배선을 보호하는 보호막(115)이 형성된다.A passivation layer 115 is formed on the substrate 101 to protect the thin film transistor, the gate wiring, and the data wiring.

또한, 상기 화소영역의 보호막(115)상부에는, 상기 보호막(115)과 드레인전극 (111b) 일부를 식각하여 형성된 콘택홀(미도시; 도 4m의 121 참조)을 통해 상기 드 레인전극(111b)과 함께 상기 배리어금속층(109)과 전기적으로 접촉하는 화소전극 (123a)이 형성된다. 이때, 상기 화소전극(123a)으로는 투명금속재질인 ITO (또는 IZO) 또는 몰리브덴 티타늄(MoTi)합금을 사용할 수 있다. 상기 화소전극(123a)과 접촉하는 드레인전극(111b)의 표면에는 구리산화막(125)이 형성되지만, 드레인전극 (111b)과 접촉하는 배리어금속층(109)간에는 구리산화막(125)이 형성되지 않게 된다. In addition, the drain electrode 111b is disposed on the passivation layer 115 of the pixel region through a contact hole (not shown; see 121 in FIG. 4M) formed by etching the passivation layer 115 and a part of the drain electrode 111b. The pixel electrode 123a is formed in electrical contact with the barrier metal layer 109. In this case, the pixel electrode 123a may be a transparent metal material of ITO (or IZO) or molybdenum titanium (MoTi) alloy. A copper oxide film 125 is formed on the surface of the drain electrode 111b in contact with the pixel electrode 123a, but the copper oxide film 125 is not formed between the barrier metal layer 109 in contact with the drain electrode 111b. .

따라서, 본 발명은 상기 화소전극(123a)과 MoTi으로 구성된 배리어금속층 (109)간에 구리산화막(125)이 형성되지 않게 되므로써, 낮은 전압에서의 높은 저항 성분을 낮출 수 있게 된다. Accordingly, in the present invention, since the copper oxide film 125 is not formed between the pixel electrode 123a and the barrier metal layer 109 composed of MoTi, the high resistance component at low voltage can be reduced.

또한, 본 발명은 배리어금속층(109)과 화소전극(123a)의 오믹콘택 특성을 이용하여, 낮은 Vds 전압에서의 박막트랜지스터 차징(charging) 특성 개선에 효과가 있으며, 선형 이동도(linear mobility) 향상에도 도움이 되므로 모델의 제품 특성에 큰 영향을 미칠 수 있다.In addition, the present invention is effective in improving thin film transistor charging characteristics at low Vds voltage by using ohmic contact characteristics of the barrier metal layer 109 and the pixel electrode 123a, and improves linear mobility. This can also have a big impact on the product characteristics of the model.

한편, 본 발명의 바람직한 실시예에 따른 표시장치용 어레이기판 제조방법에 대해 도 4a 내지 도 4o를 참조하여 설명하면 다음과 같다.Meanwhile, a method of manufacturing an array substrate for a display device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 4A to 4O.

도 4a 내지 도 4o는 본 발명에 따른 표시장치용 어레이기판 제조방법을 설명하기 위한 어레이기판의 제조공정 단면도이다.4A to 4O are cross-sectional views illustrating a process of manufacturing an array substrate for explaining a method of manufacturing an array substrate for a display device according to the present invention.

도 4a에 도시된 바와 같이, 투명한 기판(101)상에 알루미늄(Al), 알루미늄합금(AlNd), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo)합금, 구리(Cu) 등이 포함된 도전성 금속그룹중 선택된 하나를 증착하고 패터닝하여, 일방향으로 구성된 다수의 게이트 배선(미도시)과, 상기 게이트배선에서 돌출 형성된 다수개의 게이트전극(103)을 형성한다. 여기서는, 상기 게이트배선에 대해서 설명하지만, 상기 게이트배선 형성시에 구동회로부의 패드부와 GIP 또는 정전기방지회로부에서도 금속배선이 형성될 수 있다. 이때, 상기 게이트배선, 패드부와 GIP 또는 정전기방지회로부의 금속배선(미도시) 하부에 몰리브덴(Mo) 합금으로 티타늄(Ti)을 사용한 배리어금속층이 형성될 수도 있다.As shown in FIG. 4A, aluminum (Al), aluminum alloy (AlNd), chromium (Cr), tungsten (W), molybdenum (Mo) alloy, copper (Cu), and the like are included on the transparent substrate 101. A selected one of the conductive metal groups is deposited and patterned to form a plurality of gate lines (not shown) configured in one direction and a plurality of gate electrodes 103 protruding from the gate lines. Here, the gate wiring will be described. However, the metal wiring can be formed in the pad portion of the driving circuit portion and the GIP or antistatic circuit portion when the gate wiring is formed. In this case, a barrier metal layer using titanium (Ti) as a molybdenum (Mo) alloy may be formed under the metal wiring (not shown) of the gate wiring, the pad portion and the GIP or the antistatic circuit portion.

그다음, 상기 게이트배선 등이 형성된 기판(101)의 전면에 실리콘산화막 (SiO2), 실리콘질화막(SiNx)이 구성된 무기절연 물질그룹과 경우에 따라서는 벤조사이클로부텐(Benzocyclobutene)과, 아크릴(Acryl)계 수지(resin)로 구성된 유기절연 물질그룹중에서 선택된 하나를 증착 또는 도포하여, 게이트절연막(105)을 형성한다.Next, an inorganic insulating material group including silicon oxide film (SiO 2 ) and silicon nitride film (SiN x ) formed on the entire surface of the substrate 101 on which the gate wiring is formed, and in some cases, benzocyclobutene and acryl. A gate insulating film 105 is formed by depositing or applying one selected from the group of organic insulating materials consisting of a resin-based resin.

이어서, 상기 게이트절연막(105) 상에 채널영역으로 사용하는 비정질 실리콘 (a-Si:H)으로 구성된 액티브층(107)을 형성한다. Subsequently, an active layer 107 made of amorphous silicon (a-Si: H) used as a channel region is formed on the gate insulating film 105.

그다음, 도면에는 도시하지 않았지만, 상기 액티브층(107) 상에 제1감광막을 도포하고, 노광마스크를 이용한 포토리쏘그라피 기술을 통해 노광 및 식각공정을 진행하여 액티브영역을 정의하는 제1 감광막패턴(미도시)을 형성한다. Next, although not shown in the drawing, a first photoresist film is coated on the active layer 107, and a first photoresist film pattern defining an active region by performing an exposure and etching process through a photolithography technique using an exposure mask ( Not shown).

이어서, 도 4b에 도시된 바와 같이, 상기 제1 감광막패턴을 마스크로 상기 액티브층(107)을 선택적으로 패터닝하고, 잔류하는 상기 제1 감광막패턴을 제거한다.Subsequently, as illustrated in FIG. 4B, the active layer 107 is selectively patterned using the first photoresist pattern, and the remaining first photoresist pattern is removed.

그다음, 도 4c에 도시된 바와 같이, 상기 패터닝된 액티브층(107)을 포함한 기판(101)의 전면에 몰리브덴합금을 스퍼티링방법으로 증착하여 배리어금속층 (109)을 형성한다. 이때, 상기 배리어금속층(109)은 후속 공정에서 형성하는 상기 소스/드레인전극을 구성하는 구리(Cu)와 액티브층(107)이 직접 접촉하여 상호 반응하는 것을 방지하는 역할을 한다. 상기 몰리브덴(Mo) 합금으로는 티타늄(Ti), 탄탈륨 (Ta), 크롬 (Cr), 니켈(Ni), 인듐(In), 알루미늄(Al)의 금속군중에서 하나를 선택하여 사용한다. 여기서는, 본 발명에서의 몰리브덴(Mo) 합금으로 티타늄(Ti)을 사용한 경우에 대해 설명하기로 한다.Next, as shown in FIG. 4C, a molybdenum alloy is deposited on the entire surface of the substrate 101 including the patterned active layer 107 by sputtering to form a barrier metal layer 109. In this case, the barrier metal layer 109 serves to prevent the copper (Cu) and the active layer 107 constituting the source / drain electrode formed in a subsequent process from directly contacting each other. As the molybdenum (Mo) alloy, one selected from the group of metals of titanium (Ti), tantalum (Ta), chromium (Cr), nickel (Ni), indium (In), and aluminum (Al) is used. Here, the case where titanium (Ti) is used as the molybdenum (Mo) alloy in the present invention will be described.

이어서, 상기 배리어금속층(109) 상에 구리(Cu)를 스퍼터링방법으로 증착하여 구리금속층(111)을 형성하고, 이어 상기 구리금속층(111) 상에 제2 감광막(113)을 도포한다. Subsequently, copper (Cu) is deposited on the barrier metal layer 109 by a sputtering method to form a copper metal layer 111, and then a second photosensitive film 113 is coated on the copper metal layer 111.

그다음, 도 4d에 도시된 바와 같이, 회절마스크(미도시)를 이용한 포토리쏘그라피 공정기술을 통해 상기 제2 감광막(113)을 노광 및 식각하여 제2 감광막패턴 (113a)을 형성한다. 이때, 상기 회절마스크로는 하프톤마스크(Half-tone mask)를 사용하는데, 이 하프톤마스크이외에 슬릿마스크(slit mask)를 사용할 수도 있다.Next, as illustrated in FIG. 4D, the second photoresist layer 113 is exposed and etched through a photolithography process technique using a diffraction mask (not shown) to form a second photoresist layer pattern 113a. In this case, a half-tone mask is used as the diffraction mask, and a slit mask may be used in addition to the halftone mask.

또한, 상기 제2 감광막패턴(113a)은 광차단영역과 하프톤영역으로 구성되는데, 상기 하프톤영역에 해당하는 패턴 부분의 두께는 상기 광차단영역에 해당하는 패턴 부분에 비해 얇게 형성된다. 그 이유는, 도면에는 도시하지 않았지만, 상기 하프톤마스크(미도시) 상에는 상기 광차단영역에 대응되는 위치에 크롬막패턴이 형성되어 있고, 상기 하프톤영역에 해당하는 위치에는 반투과막패턴이 형성되어 있기 때문이다. 또한, 상기 제2 감광막패턴(113a)의 하프톤영역은 채널영역에 대응되며, 상기 감광막패턴(113a)의 광차단영역은 소스/드레인영역에 대응된다.In addition, the second photoresist layer pattern 113a includes a light blocking region and a halftone region, and a thickness of a pattern portion corresponding to the halftone region is thinner than a pattern portion corresponding to the light blocking region. Although not shown in the drawing, a chrome film pattern is formed on the halftone mask (not shown) at a position corresponding to the light blocking region, and a semi-transmissive film pattern is formed at a position corresponding to the halftone region. Because it is formed. The halftone region of the second photoresist pattern 113a corresponds to a channel region, and the light blocking region of the photoresist pattern 113a corresponds to a source / drain region.

이어서, 도 4e에 도시된 바와 같이, 상기 제2 감광막패턴(113a)을 마스크로 상기 구리금속층(111)을 선택적으로 식각한다. 이때, 상기 구리금속층(111) 식각시에 상기 배리어금속층(109)도 함께 식각된다. Subsequently, as shown in FIG. 4E, the copper metal layer 111 is selectively etched using the second photoresist pattern 113a as a mask. In this case, the barrier metal layer 109 is also etched together when the copper metal layer 111 is etched.

그다음, 도 4f에 도시된 바와 같이, 에싱(ashing) 공정을 통해 상기 제2 감광막패턴(113a)을 선택적으로 식각하여 채널영역과 대응되는 위치에 해당하는 상기 구리금속층(111) 상면을 노출시킨다. Next, as illustrated in FIG. 4F, an upper surface of the copper metal layer 111 corresponding to a position corresponding to the channel region is exposed by selectively etching the second photoresist pattern 113a through an ashing process.

이어서, 도 4g에 도시된 바와 같이, 상기 에싱처리된 제2 감광막패턴(113a)을 마스크로 상기 노출된 구리금속층(111)을 선택적으로 식각하여 상기 게이트배선(미도시)과 수직하게 교차하여 화소영역을 정의하는 데이터배선(미도시)과, 상기 데이터배선에서 상기 게이트전극(103)의 일측 상부로 돌출형성된 소스전극(111a)과 상기 소스전극(111a)과 소정간격만큼 이격된 드레인전극(111b)을 형성한다. 이때, 상기 구리금속층(111) 식각시에 상기 배리어금속층(109)도 함께 식각되므로써 액티브층(107)의 채널영역이 외부로 드러나게 된다. Subsequently, as illustrated in FIG. 4G, the exposed copper metal layer 111 is selectively etched using the ashed second photoresist pattern 113a as a mask to vertically cross the gate line (not shown). A data line (not shown) defining an area, a source electrode 111a protruding from one side of the gate electrode 103 in the data line, and a drain electrode 111b spaced apart from the source electrode 111a by a predetermined interval. ). At this time, when the copper metal layer 111 is etched, the barrier metal layer 109 is also etched together so that the channel region of the active layer 107 is exposed to the outside.

그다음, 도 4h에 도시된 바와 같이, 상기 제2 감광막패턴(113a)을 제거한후 상기 데이터배선 및 소스/ 드레인전극 (111a, 111b)등이 형성된 기판(101) 전면에 유기 절연물질그룹과, 경우에 따라서는 무기 절연물질 그룹중 하나를 증착하여 보호막(115)을 형성하고 이어 제3 감광막(117)을 도포한다. 이때, 상기 보호막 (115) 형성물질로는, 전술한 실리콘산화막 (SiO2), 실리콘질화막(SiNx)이 구성된 무기절연 물질그룹과 경우에 따라서는 벤조사이클로부텐(Benzocyclobutene)과, 아크릴 (Acryl)계 수지(resin)로 구성된 유기절연 물질그룹중에서 선택된 하나를 증착 또는 도포하여 사용한다.Next, as shown in FIG. 4H, after the second photoresist layer pattern 113a is removed, an organic insulating material group is formed on the entire surface of the substrate 101 on which the data line and the source / drain electrodes 111a and 111b are formed. In some embodiments, one of a group of inorganic insulating materials is deposited to form a protective film 115, and then a third photosensitive film 117 is coated. In this case, the protective film 115 may be formed of an inorganic insulating material group including the above-described silicon oxide film (SiO 2 ) and silicon nitride film (SiN x ), and in some cases, benzocyclobutene and acryl. One selected from the group of organic insulating materials consisting of resins is deposited or applied.

이어서, 도 4i에 도시된 바와 같이, 하프톤마스크(130)를 이용한 포토리쏘그라피 공정기술을 통해 상기 제3 감광막(117)을 노광 및 식각하여 제3 감광막패턴 (117a)을 형성한다. 이때, 상기 하프톤마스크(Half-tone mask)이외에 슬릿마스크 (slit mask)를 사용할 수도 있다.Subsequently, as illustrated in FIG. 4I, the third photoresist layer 117 is exposed and etched through a photolithography process technique using the halftone mask 130 to form a third photoresist layer pattern 117a. In this case, a slit mask may be used in addition to the half-tone mask.

또한, 상기 제3 감광막패턴(117a)은 광차단영역과 하프톤영역으로 구성되는데, 상기 하프톤영역에 해당하는 패턴 부분의 두께는 상기 광차단영역에 해당하는 패턴 부분에 비해 얇게 형성된다. 그 이유는, 상기 하프톤마스크(130) 상에는 상기 하프톤영역에 해당하는 위치에는 반투과막패턴(130a)이 형성되어 있고, 상기 광차단영역에 대응되는 위치에 크롬막패턴(130b)이 형성되어 있기 때문이다. 또한, 상기 제3 감광막패턴(117a)의 하프톤영역은 드레인 콘택홀 형성영역에 대응하고, 상기 제3 감광막패턴(117a)의 하프톤영역 사이에는 완전히 개구되어 상기 보호막(115)의 일부가 외부로 드러나게 된다. In addition, the third photoresist layer pattern 117a includes a light blocking region and a halftone region, and the thickness of the pattern portion corresponding to the halftone region is thinner than the pattern portion corresponding to the light blocking region. The reason is that the semi-transmissive film pattern 130a is formed at the position corresponding to the halftone region on the halftone mask 130, and the chrome film pattern 130b is formed at the position corresponding to the light blocking region. Because it is. In addition, the halftone region of the third photoresist pattern 117a corresponds to the drain contact hole formation region, and is completely opened between the halftone regions of the third photoresist pattern 117a so that a part of the passivation layer 115 is external. Will be revealed.

그다음, 도 4j 및 4k에 도시된 바와 같이, 제3 감광막패턴(117a)을 마스크로 상기 보호막(115)을 선택적으로 식각하고, 이어 다시 보호막(115) 아래의 드레인전극 (111b)의 일부를 선택적으로 식각하여 제1콘택홀(119)을 형성한다. 이때, 상기 보호막(115)은 건식 식각공정에 의해 진행하고, 상기 드레인전극(111b)은 습식 식각공정에 의해 진행한다. 이때, 상기 제1콘택홀(119) 형성시에 상기 드레인전극 (111b)아래의 배리어금속층(109) 일부가 외부로 드러나게 된다. 4J and 4K, the protective layer 115 is selectively etched using the third photoresist pattern 117a as a mask, and then a part of the drain electrode 111b under the protective layer 115 is selectively selected. Etching to form a first contact hole 119. In this case, the passivation layer 115 proceeds by a dry etching process, and the drain electrode 111b proceeds by a wet etching process. In this case, when the first contact hole 119 is formed, a part of the barrier metal layer 109 under the drain electrode 111b is exposed to the outside.

특히, 도면에서는 도시하지 않았지만, 상기 제1콘택홀(119) 형성시에 드레인전극(111b) 식각과 함께 배리어금속층(109)일부도 식각되어 그 측면이 외부로 드러나게 형성한다. 이는 상기 드레인전극 (111b) 식각시에 배리어금속층(109)을 구성하는 몰리브덴 티타늄합금(MoTi)은 상기 드레인전극(111b)의 식각속도보다 느려, 배리어금속층 (109) 측면이 수직하게 완전히 식각되지 않고 일부 남은 형태로 식각된다. In particular, although not shown in the drawing, a portion of the barrier metal layer 109 is etched along with the drain electrode 111b during the formation of the first contact hole 119 so that the side surface thereof is exposed to the outside. This is because the molybdenum titanium alloy (MoTi) constituting the barrier metal layer 109 at the time of etching the drain electrode 111b is slower than the etching rate of the drain electrode 111b, so that the side of the barrier metal layer 109 is not completely etched vertically. Some remaining forms are etched.

이어서, 도 4l에 도시된 바와 같이, 애싱(ashing)공정을 진행하여 상기 제3 감광막패턴(117a)의 하프톤영역에 해당하는 부분이 제거되는 지점까지 상기 제3 감광막패턴(117a)을 식각한다.Subsequently, as shown in FIG. 4L, an ashing process is performed to etch the third photoresist pattern 117a to a point where a portion corresponding to the halftone region of the third photoresist pattern 117a is removed. .

그다음, 도 4m에 도시된 바와 같이, 애싱처리된 제3 감광막패턴(113a)을 마스크로 상기 보호막(115)을 선택적으로 식각하여 상기 드레인전극(111b) 상면을 노출시키는 제2콘택홀(121)을 형성한다. 이때, 상기 제2콘택홀(121)은 상기 제1 콘택홀 (119)을 포함하며, 상기 제1 콘택홀(119)보다 큰 직경을 가지고 있다.Next, as shown in FIG. 4M, the protective layer 115 is selectively etched using the ashed third photoresist pattern 113a as a mask to expose the upper surface of the drain electrode 111b to expose the second contact hole 121. To form. In this case, the second contact hole 121 includes the first contact hole 119 and has a diameter larger than that of the first contact hole 119.

이어서, 도 4n에 도시된 바와 같이, 상기 제1 콘택홀(119)을 포함한 제2콘택홀(121) 및 보호막(115)상에 ITO 계열의 투명 물질 또는 몰리브덴합금 물질을 스퍼터링방법으로 증착하여 도전층(123)을 형성한다. 이때, 상기 ITO 계열의 투명 물질로는 ITO, AZO, ZnO, IZO 또는 기타 다른 투명 금속물질 중에서 하나를 선택하여 사용하거나, 몰리브덴합금 물질로는 몰리브덴 티타늄(MoTi)을 사용한다.Subsequently, as illustrated in FIG. 4N, an ITO-based transparent material or molybdenum alloy material is deposited on the second contact hole 121 and the protective film 115 including the first contact hole 119 by sputtering. Form layer 123. In this case, the ITO-based transparent material may be selected from one of ITO, AZO, ZnO, IZO or other transparent metal materials, or molybdenum titanium (MoTi) is used as the molybdenum alloy material.

그다음, 도면에는 도시하지 않았지만, 상기 도전층(123)상에 제4 감광막(미도 시)을 도포한후 노광마스크(미도시)을 이용한 포토리쏘그라피 공정기술을 통해 노광 및 식각하여 제4 감광막패턴(미도시)을 형성한다.Subsequently, although not shown in the drawings, a fourth photoresist film (not shown) is coated on the conductive layer 123 and then exposed and etched through a photolithography process technique using an exposure mask (not shown) to form a fourth photoresist pattern. (Not shown) is formed.

이어서, 도 4o에 도시된 바와 같이, 상기 제4 감광막패턴(미도시)을 마스크로 상기 도전층(123)을 선택적으로 식각하여 상기 제1, 2 콘택홀(119, 121)을 통해 상기 배리어금속층(109) 및 드레인전극(111b)에 전기적으로 접속하는 화소전극 (123a)을 형성하고 잔류하는 제4 감광막패턴(미도시)을 제거하므로써 표시장치용 어레이기판 제조를 완료하게 된다. 이때, 상기 화소전극(123a)과 접촉하는 드레인전극(111b)의 계면에는 구리산화막(125)이 생성된다. 반면에, 상기 화소전극 (123a)과 접촉하는 상기 배리어금속층(109)의 계면에는 상기 구리산화막(125)이 생성되지 않게 된다. Subsequently, as shown in FIG. 4O, the conductive layer 123 is selectively etched using the fourth photoresist pattern (not shown) as a mask to form the barrier metal layer through the first and second contact holes 119 and 121. 109 and the pixel electrode 123a electrically connected to the drain electrode 111b are formed and the remaining fourth photoresist pattern (not shown) is removed to complete the manufacture of the array substrate for display device. In this case, a copper oxide film 125 is formed at an interface of the drain electrode 111b in contact with the pixel electrode 123a. On the other hand, the copper oxide film 125 is not generated at the interface of the barrier metal layer 109 in contact with the pixel electrode 123a.

따라서, 배리어금속층(109)을 구성하는 몰리브덴합금, 즉 몰리브덴티타늄 (MoTi)은 화소전극(123a)과 서로 접촉된 구조를 이루게 된다.Accordingly, the molybdenum alloy, that is, molybdenum titanium (MoTi) constituting the barrier metal layer 109 is in contact with the pixel electrode 123a.

한편, 게이트배선과 함께, 패드부와 GIP(gate in panel) 및 정전기보호회로부의 금속배선 하부에 형성되는 몰리브덴합금(MoTi)으로 구성되는 배리어금속층이 형성되는 경우에 이 금속배선과 화소전극 간 접촉 구조에 대해 도 5를 참조하여 설명하면 다음과 같다. On the other hand, in the case where a barrier metal layer made of molybdenum alloy (MoTi) formed under the metal part of the pad part, the gate in panel (GIP) and the electrostatic protection circuit part together with the gate wiring is formed, the contact between the metal wiring and the pixel electrode is formed. The structure will be described with reference to FIG. 5 as follows.

도 5는 본 발명에 따른 금속배선 하부에 배리어금속층이 형성된 경우에 금속배선과 화소전극 간의 접촉 구조를 개략적으로 도시한 단면도이다.5 is a cross-sectional view schematically illustrating a contact structure between a metal wiring and a pixel electrode when a barrier metal layer is formed below the metal wiring according to the present invention.

본 발명에 따른 표시장치용 어레이기판은, 도 5에 도시된 바와 같이, 투명한 기판(201)상에 형성된 배리어금속층패턴(203a)과, 게이트 및 데이터 패드부와 GIP 또는 정전기방지회로부의 금속배선(205a) 및; 상기 배리어금속층패턴(203a)과 금속배선(205a)을 포함한 기판(201) 상에 형성된 게이트절연막(207)과 보호막(215)과; 상기 보호막(215) 상에 형성되고, 상기 금속배선(205a)과 배리어금속층패턴(203a) 일부분을 노출시키는 콘택홀(217)과; 상기 보호막(215) 상에 형성되고, 상기 노출된 금속배선 (205a)과 배리어금속층패턴(203a) 부분과 접촉되는 화소전극(223a)을 포함하여 구성된다.As shown in FIG. 5, the array substrate for a display device according to the present invention includes a barrier metal layer pattern 203a formed on a transparent substrate 201, a metal wiring of a gate and data pad part and a GIP or an antistatic circuit part. 205a) and; A gate insulating film 207 and a protective film 215 formed on the substrate 201 including the barrier metal layer pattern 203a and the metal wiring 205a; A contact hole 217 formed on the passivation layer 215 and exposing a portion of the metal wiring 205a and the barrier metal layer pattern 203a; The pixel electrode 223a is formed on the passivation layer 215 and is in contact with the exposed metal wiring 205a and the barrier metal layer pattern 203a.

여기서, 상기 배리어금속층패턴(203a) 물질로는 몰리브덴(Mo)합금 중 몰리브덴 티타늄(MoTi)을 사용하며, 상기 패드부와 GIP 또는 정전기방지회로부의 금속배선(205a)으로는 알루미늄(Al), 알루미늄합금(AlNd), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo)합금, 구리(Cu) 등이 포함된 도전성 금속그룹 중 선택된 하나가 사용된다. 또한, 여기서는 구동회로부의 패드부와 GIP 또는 정전기방지회로부의 금속배선에 대해 형성하고 있지만, 상기 금속배선 형성시에 전술한 바와 같이 게이트배선도 동시에 형성된다. Here, the material of the barrier metal layer pattern 203a uses molybdenum titanium (MoTi) of molybdenum (Mo) alloy, and aluminum (Al) and aluminum as the metal wiring 205a of the pad part and the GIP or the antistatic circuit part. One selected from the group of conductive metals containing alloys (AlNd), chromium (Cr), tungsten (W), molybdenum (Mo) alloys, copper (Cu) and the like is used. In this case, although the pad portion and the GIP or antistatic circuit portion are formed on the metal wirings, the gate wirings are simultaneously formed as described above when the metal wirings are formed.

또한, 상기 화소전극(223a) 형성물질로는 ITO, AZO, ZnO, IZO 또는 기타 다른 투명 금속물질이나, 몰리브덴 합금 중 몰리브덴 티타늄(MoTi)을 사용할 수도 있다.In addition, the pixel electrode 223a may be formed of ITO, AZO, ZnO, IZO, or other transparent metal material, or molybdenum titanium (MoTi) of molybdenum alloy.

특히, 상기 구리(Cu)로 구성된 금속배선(205a) 형성시에, 그 하부의 배리어금속층패턴(203a)을 구성하는 몰리브덴 티타늄합금(MoTi)이 상기 금속배선 (205a)의 구리(Cu)의 식각속도보다 느려, 배리어금속층패턴(203a) 측면이 수직하게 완전히 식각되지 않고 일부 남은 형태로 형성된다.Particularly, when the metal wiring 205a made of copper (Cu) is formed, the molybdenum titanium alloy (MoTi) constituting the barrier metal layer pattern 203a underneath is etched from the copper (Cu) of the metal wiring 205a. Slower than the speed, the sidewall of the barrier metal layer pattern 203a is not fully etched vertically, but rather is partially formed.

따라서, 도 5에서와 같이, 상기 콘택홀(217)이 기존에 비해 일부가 측면쪽으 로 이동되어 형성되기 때문에 화소전극(223a)이 금속배선(205a) 및 배리어금속층패턴(203a)과 동시에 접촉하게 된다. 이때, 상기 배리어금속층패턴(203a)인 몰리브덴티타늄(MoTi)과 화소전극(223a)이 직접 접촉하기 때문에 패드부와 GIP 또는 정전기방지회로부의 금속배선(205a)과 화소전극(223a) 간의 접촉 저항은 감소하게 된다.Therefore, as shown in FIG. 5, since the contact hole 217 is partially moved to the side, the pixel electrode 223a is in contact with the metal wiring 205a and the barrier metal layer pattern 203a at the same time. do. At this time, since the molybdenum titanium (MoTi), which is the barrier metal layer pattern 203a, and the pixel electrode 223a are in direct contact with each other, the contact resistance between the pad portion, the GIP, or the antistatic circuit part metal wiring 205a and the pixel electrode 223a may be reduced. Will decrease.

또한, 상기 화소전극(223a)은 콘택홀(217)을 포함한 보호막(215) 상부까지 연장되게 형성될 수도 있다.In addition, the pixel electrode 223a may be formed to extend to an upper portion of the passivation layer 215 including the contact hole 217.

한편, 상기와 같이 구성되는 본 발명에 따른 패드부와 GIP(gate in panel) 또는 정전기보호회로부의 금속배선 하부에 몰리브덴합금(MoTi)으로 구성되는 배리어금속층이 형성된 경우에 금속배선과 화소전극 간 접촉 구조 형성방법에 대해 도 6a 내지 도 6f를 참조하여 설명하면 다음과 같다. On the other hand, in the case where a barrier metal layer made of molybdenum alloy (MoTi) is formed under the metal part of the pad part and the gate in panel (GIP) or the electrostatic protection circuit part according to the present invention configured as described above, the contact between the metal wire and the pixel electrode. The structure forming method will be described below with reference to FIGS. 6A to 6F.

도 6a 내지 도 6f는 본 발명에 따른 금속배선 하부에 배리어금속층이 형성된 경우에 금속배선과 화소전극간 접촉 구조를 형성하는 방법을 설명하기 위한 공정 단면도이다.6A through 6F are cross-sectional views illustrating a method of forming a contact structure between a metal wiring and a pixel electrode when a barrier metal layer is formed below the metal wiring according to the present invention.

도 6a에 도시된 바와 같이, 투명한 기판(201)상에 배리어금속층(203)과 금속층(205)을 순차적으로 형성한다. 이때, 배리어금속층(203)은 티타늄(Ti), 탄탈륨 (Ta), 크롬 (Cr), 니켈(Ni), 인듐(In), 알루미늄(Al)의 금속군중에서 하나를 선택하여 사용한 몰리브덴 합금으로 형성한다. 또한, 상기 금속층(205)은 알루미늄 (Al), 알루미늄합금(AlNd), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo)합금, 구리(Cu) 등이 포함된 도전성 금속그룹 중 선택된 하나를 사용한다.As shown in FIG. 6A, the barrier metal layer 203 and the metal layer 205 are sequentially formed on the transparent substrate 201. In this case, the barrier metal layer 203 is formed of a molybdenum alloy used by selecting one of a metal group of titanium (Ti), tantalum (Ta), chromium (Cr), nickel (Ni), indium (In), and aluminum (Al). do. In addition, the metal layer 205 may be selected from a conductive metal group including aluminum (Al), aluminum alloy (AlNd), chromium (Cr), tungsten (W), molybdenum (Mo) alloy, copper (Cu), and the like. use.

그다음, 도 6b에 도시된 바와 같이, 상기 금속층(205)과 배리어금속층(203)을 식각하여 배리어금속층패턴(203a)과 금속배선(205a)을 형성한다. 이때, 상기 구리(Cu)로 구성된 금속배선(205a) 형성시에, 상기 그 하부의 배리어금속층(203a)을 구성하는 몰리브덴 티타늄합금(MoTi)이 상기 금속배선(205a)의 구리(Cu)의 식각속도보다 느려, 배리어금속층패턴(203a) 측면이 수직하게 완전히 식각되지 않고 일부 남은 형태로 형성된다. 또한, 상기 금속배선(205a)은 게이트 및 데이터 패드부와 GIP(gate in panel) 또는 정전기방지회로부의 금속배선 등으로 사용된다.Next, as shown in FIG. 6B, the metal layer 205 and the barrier metal layer 203 are etched to form the barrier metal layer pattern 203a and the metal wiring 205a. At this time, when forming the metal wiring 205a made of copper (Cu), the molybdenum titanium alloy (MoTi) constituting the lower barrier metal layer 203a is etched of the copper (Cu) of the metal wiring 205a. Slower than the speed, the sidewall of the barrier metal layer pattern 203a is not fully etched vertically, but rather is partially formed. In addition, the metal wire 205a is used as a metal wire for a gate and data pad part and a gate in panel (GIP) or an antistatic circuit part.

이어서, 도 6c에 도시된 바와 같이, 상기 금속배선(205a)과 배리어금속층패턴 (203a)을 포함한 기판(201) 상에 절연막(207)과 보호막(215)을 차례로 증착한다.6C, an insulating film 207 and a protective film 215 are sequentially deposited on the substrate 201 including the metal wiring 205a and the barrier metal layer pattern 203a.

그다음, 도 6d에 도시된 바와 같이, 상기 보호막(215)과 절연막(207) 일부를 식각하여 상기 금속배선(205a)과 배리어금속층패턴(203a) 일부 및 기판 (201) 일부를 노출시키는 콘택홀(217)을 형성한다.Next, as shown in FIG. 6D, a portion of the protective layer 215 and the insulating layer 207 are etched to expose a portion of the metal wiring 205a, the barrier metal layer pattern 203a, and a portion of the substrate 201. 217).

이어서, 도 6e에 도시된 바와 같이, 상기 콘택홀(217)을 포함한 보호막(217) 상부에 도전층(223)을 증착한다. 이때, 상기 도전층(223)은 상기 금속배선(205a)과 배리어금속층패턴(203a)과 접촉된다. 또한, 상기 도전층(223) 재질로는, ITO, AZO, ZnO, IZO 또는 기타 다른 투명 금속물질 중에서 하나를 선택하여 사용하거나, 몰리브덴 티타늄(MoTi)과 같은 몰리브덴합금 물질을 사용한다.Subsequently, as illustrated in FIG. 6E, the conductive layer 223 is deposited on the passivation layer 217 including the contact hole 217. In this case, the conductive layer 223 is in contact with the metal wiring 205a and the barrier metal layer pattern 203a. In addition, the conductive layer 223 material may be selected from one of ITO, AZO, ZnO, IZO, and other transparent metal materials, or may use a molybdenum alloy material such as molybdenum titanium (MoTi).

그다음, 도 6f에 도시된 바와 같이, 상기 도전층(223)을 선택적으로 패터닝하여 도전층패턴(223a)을 형성한다. 이때, 상기 도전층(223a)은 상기 금속배선(205a)과 배리어금속층패턴(203a)과 동시에 접촉된다. 또한, 상기 도전층(223a)은 콘택홀 (217)을 포함한 보호막(215)상부까지 연장되어 형성될 수 있다. 이때, 상기 도전층 패턴(223a)은 화소전극으로도 사용된다.Next, as illustrated in FIG. 6F, the conductive layer 223 is selectively patterned to form a conductive layer pattern 223a. In this case, the conductive layer 223a is in contact with the metal wiring 205a and the barrier metal layer pattern 203a at the same time. In addition, the conductive layer 223a may extend to an upper portion of the passivation layer 215 including the contact hole 217. In this case, the conductive layer pattern 223a is also used as a pixel electrode.

따라서, 본 발명에 따른 표시장치용 어레이기판은 패드부, GIP 또는 정전기방지회로부의 금속배선(205a)과 도전층패턴(223a) 간 접촉 저항을 낮추기 위해 구리의 배리어금속층(203)인 몰리브덴티타늄(MoTi)과 도전층패턴(223a)을 직접 접촉하도록 하므로써 패드부와 정전기방지회로부의 금속배선과 도전층패턴 간의 접촉 저항을 낮출 수 있다.Accordingly, the array substrate for a display device according to the present invention includes molybdenum titanium, which is a barrier metal layer 203 of copper, for reducing contact resistance between the metal wiring 205a and the conductive layer pattern 223a of the pad portion, the GIP, or the antistatic circuit portion. By making the MoTi) and the conductive layer pattern 223a directly contact, the contact resistance between the metal wiring and the conductive layer pattern of the pad part and the antistatic circuit part can be lowered.

그리고, 박막트랜지스터(TFT) 특성이 개선되어 낮은 전압에서 콘택 저항 감소로 인해 전류가 증가하게 된다.In addition, the thin film transistor (TFT) characteristics are improved to increase the current due to the decrease in contact resistance at low voltage.

한편, 전술한 바와 같이, 본 발명의 배리어금속층과 화소전극 간 접촉 구조는 패드부, GIP(gate in panel) 또는 정전기방지회로부의 금속배선에도 적용 가능하다.On the other hand, as described above, the contact structure between the barrier metal layer and the pixel electrode of the present invention can be applied to the metal wiring of the pad portion, the gate in panel (GIP) or the antistatic circuit portion.

상기한 바와 같이, 본 발명에 따른 표시장치용 어레이기판 및 그 제조방법에 의하면 다음과 같은 효과가 있다.As described above, the array substrate for a display device and the manufacturing method thereof according to the present invention have the following effects.

본 발명에 따른 표시장치용 어레이기판은 구리배선인 드레인전극과 화소전극, 또는 패드부와 GIP 또는 정전기방지회로부의 금속배선과 화소전극 간 접촉 저항을 낮추기 위해 배리어금속층인 몰리브덴티타늄(MoTi)과 화소전극을 직접 접촉하도록 하므로써 구리배선인 드레인전극과 화소전극 간 접촉저항, 또는 패드부와 GIP 또는 정전기방지회로부의 금속배선과 화소전극 간의 접촉 저항을 낮출 수 있다.The array substrate for a display device according to the present invention includes a molybdenum titanium (MoTi) and a pixel as a barrier metal layer to reduce contact resistance between a drain electrode and a pixel electrode, which are copper wiring, or a metal wiring, and a pixel electrode, of a pad and a GIP or an antistatic circuit. By contacting the electrodes directly, the contact resistance between the drain electrode and the pixel electrode, which is a copper wiring, or the contact resistance between the metal wiring and the pixel electrode of the pad portion and the GIP or antistatic circuit portion can be lowered.

그리고, 본 발명은 박막트랜지스터(TFT) 특성이 개선되어 낮은 전압에서 콘 택 저항 감소로 인해 전류가 증가하게 된다.In addition, in the present invention, the thin film transistor (TFT) characteristics are improved to increase the current due to the decrease in contact resistance at low voltage.

따라서, 본 발명은 배리어금속층과 화소전극의 오믹 접촉(Ohmic Contact) 특성을 이용하여, 낮은 Vds 전압에서의 박막트랜지스터 차징(charging) 특성 개선에 효과가 있으며, 선형 이동도(linear mobility) 향상에도 도움이 되어 응답시간이 적용되는 모델의 제품 특성에 큰 영향을 미칠 수 있다.Therefore, the present invention is effective in improving thin film transistor charging characteristics at low Vds voltage by using ohmic contact characteristics of the barrier metal layer and the pixel electrode, and also helps to improve linear mobility. This can have a big impact on the product characteristics of the model to which the response time is applied.

한편, 상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.On the other hand, while described above with reference to a preferred embodiment of the present invention, those skilled in the art various modifications and changes of the present invention without departing from the spirit and scope of the invention described in the claims below It will be appreciated that it can be changed.

도 1은 종래기술에 따른 표시장치용 어레이기판의 개략적인 단면도이다. 1 is a schematic cross-sectional view of an array substrate for a display device according to the prior art.

도 2는 종래기술에 따른 표시장치용 어레이기판의 개략적인 단면도로서, 드레인전극과 화소전극간 접촉 표면에 형성되는 구리산화막을 도시한 것이다.FIG. 2 is a schematic cross-sectional view of an array substrate for a display device according to the prior art, illustrating a copper oxide film formed on a contact surface between a drain electrode and a pixel electrode.

도 3은 본 발명에 따른 표시장치용 어레이기판의 개략적인 단면도이다.3 is a schematic cross-sectional view of an array substrate for a display device according to the present invention.

도 4a 내지 도 4o는 본 발명에 따른 표시장치용 어레이기판 제조방법을 설명하기 위한 어레이기판의 제조공정 단면도이다.4A to 4O are cross-sectional views illustrating a process of manufacturing an array substrate for explaining a method of manufacturing an array substrate for a display device according to the present invention.

도 5는 본 발명에 따른 금속배선 하부에 배리어금속층이 형성된 경우에 금속배선과 화소전극 간의 접촉 구조를 개략적으로 도시한 단면도이다.5 is a cross-sectional view schematically illustrating a contact structure between a metal wiring and a pixel electrode when a barrier metal layer is formed below the metal wiring according to the present invention.

도 6a 내지 도 6f는 본 발명에 따른 금속배선 하부에 배리어금속층이 형성된 경우에 금속배선과 화소전극간 접촉 구조를 형성하는 방법을 설명하기 위한 공정 단면도이다.6A through 6F are cross-sectional views illustrating a method of forming a contact structure between a metal wiring and a pixel electrode when a barrier metal layer is formed below the metal wiring according to the present invention.

*** 도면의 주요부분에 대한 부호 설명 ****** Explanation of symbols on main parts of drawing ***

101 : 기판 103 : 게이트전극101 substrate 103 gate electrode

105 : 게이트절연막 107 : 액티브층105: gate insulating film 107: active layer

109 : 배리어금속층 111 : 구리금속층109: barrier metal layer 111: copper metal layer

111a : 소스전극 111b : 드레인전극111a: source electrode 111b: drain electrode

113a : 제2감광막패턴 115 : 보호막113a: second photosensitive film pattern 115: protective film

117a : 제3감광막패턴 119 : 제1 콘택홀117a: third photoresist pattern 119: first contact hole

121 : 제2콘택홀 123a : 도전층패턴(화소전극)121: second contact hole 123a: conductive layer pattern (pixel electrode)

Claims (30)

기판상에 형성된 게이트전극을 구비한 게이트배선;A gate wiring having a gate electrode formed on the substrate; 상기 게이트전극을 포함한 기판 전체에 형성된 게이트절연막;A gate insulating film formed on the entire substrate including the gate electrode; 상기 게이트전극의 상부에 상기 게이트절연막을 사이에 두고 적층된 액티브층과 채널영역만큼 이격되고 몰리브덴(Mo) 합금으로 이루어진 배리어금속층;A barrier metal layer formed of a molybdenum (Mo) alloy spaced apart from the active layer and the channel region stacked on the gate electrode with the gate insulating layer interposed therebetween; 상기 배리어금속층의 상부에 형성된 데이터배선과 이에 연결된 소스전극 및 드레인전극;A data line formed on the barrier metal layer, a source electrode and a drain electrode connected thereto; 상기 소스전극과 드레인전극 및 상기 데이터배선의 상부에 형성되고, 상기 드레인전극 일부분 및 상기 배리어금속층의 일부분과 함께 상기 액티브층 일부분을 노출시키는 콘택홀을 구비한 보호막; 및A passivation layer formed on the source electrode, the drain electrode, and the data line and having a contact hole exposing a portion of the active layer together with a portion of the drain electrode and a portion of the barrier metal layer; And 상기 보호막의 상부에 형성되고, 상기 콘택홀을 통해 상기 드레인전극과 그 아래의 상기 배리어금속층의 측면 및 상기 액티브층의 상면과 동시에 접촉하는 화소전극;을 포함하여 구성되며, And a pixel electrode formed on the passivation layer, the pixel electrode contacting the drain electrode, the side surface of the barrier metal layer below the upper surface of the active layer, and the upper surface of the active layer through the contact hole. 상기 드레인전극과 접촉하는 상기 화소전극간 계면에만 구리산화막(Cu2O)이 형성되고, 상기 배리어금속층과 접촉하는 상기 화소전극간 계면에는 상기 구리산화막 (Cu2O)이 형성되지 않음으로써 상기 화소전극과 상기 배리어금속층이 오믹접촉되며; The pixel (Cu 2 O) only copper oxide interface between the electrodes in contact with the drain electrode is formed, in the interface between the pixel electrode in contact with the barrier metal layer is not formed in the copper oxide (Cu 2 O) as the pixel An electrode is in ohmic contact with the barrier metal layer; 상기 배리어금속층의 측면은 수직한 단면 형태로 아닌 일부 남은 형태로 형성된 것을 특징으로 하는 표시장치용 어레이기판.And the side surface of the barrier metal layer is formed in a remaining shape instead of a vertical cross-sectional shape. 제1항에 있어서, 상기 배리어금속층은 티타늄(Ti), 탄탈륨 (Ta), 크롬 (Cr), 니켈(Ni), 인듐(In), 알루미늄(Al)의 금속군중에서 하나를 선택하여 사용한 몰리브덴(Mo) 합금으로 형성된 것을 특징으로 하는 표시장치용 어레이기판.The method of claim 1, wherein the barrier metal layer is formed of molybdenum (Ti), tantalum (Ta), chromium (Cr), nickel (Ni), indium (In), aluminum (Al) and one selected from the group of metals. Mo) An array substrate for a display device formed of an alloy. 제1항에 있어서, 상기 화소전극은 ITO, AZO, ZnO 또는, IZO 와 같은 ITO 계열의 투명물질 또는 몰리브덴 티타늄(MoTi) 합금으로 형성된 것을 특징으로 하는 표시장치용 어레이기판.The array substrate of claim 1, wherein the pixel electrode is formed of an ITO-based transparent material such as ITO, AZO, ZnO, or IZO, or a molybdenum titanium (MoTi) alloy. 삭제delete 제1항에 있어서, 상기 게이트배선, 데이터배선 및 소스전극/드레인전극은 구리를 포함하는 것을 특징으로 하는 표시장치용 어레이기판.The array substrate of claim 1, wherein the gate wiring, the data wiring, and the source electrode and the drain electrode comprise copper. 삭제delete 기판상에 적층된 몰리브덴(Mo) 합금으로 이루어진 배리어금속층과 금속배선;A barrier metal layer and a metal wiring made of molybdenum (Mo) alloy stacked on a substrate; 상기 금속배선과 배리어금속층을 포함한 기판 전체에 형성된 절연막;An insulating film formed over the entire substrate including the metal wiring and the barrier metal layer; 상기 절연막 상부에 형성되고, 상기 금속배선과 배리어금속층 일부분을 노출시키는 콘택홀을 구비한 보호막; 및A passivation layer formed over the insulating layer and having a contact hole exposing the metal wiring and a portion of the barrier metal layer; And 상기 보호막 상부에 형성되고, 상기 콘택홀을 통해 상기 노출된 금속배선 및 배리어금속층의 측면과 접촉하는 도전층패턴;을 포함하여 구성되며, And a conductive layer pattern formed on the passivation layer and contacting side surfaces of the exposed metal wiring and the barrier metal layer through the contact hole. 상기 금속배선과 접촉하는 상기 도전층패턴간 계면에만 구리산화막(Cu2O)이 형성되고, 상기 배리어금속층과 접촉하는 상기 도전층패턴간 계면에는 상기 구리산화막 (Cu2O)이 형성되지 않음으로써 상기 도전층패턴과 상기 배리어금속층이 오믹접촉되며; The conductive layer surface only on copper oxide (Cu 2 O) between the pattern in contact with the metal wiring is formed, as is not the copper oxide (Cu 2 O) formed in the interface between the conductive layer pattern contacting the barrier metal layer The conductive layer pattern and the barrier metal layer are in ohmic contact; 상기 배리어금속층의 측면은 수직한 단면 형태로 아닌 일부 남은 형태로 형성된 것을 특징으로 하는 표시장치용 어레이기판.And the side surface of the barrier metal layer is formed in a remaining shape instead of a vertical cross-sectional shape. 제7항에 있어서, 상기 배리어금속층은 티타늄(Ti), 탄탈륨 (Ta), 크롬 (Cr), 니켈(Ni), 인듐(In), 알루미늄(Al)의 금속군 중에서 하나를 선택하여 사용한 몰리브덴(Mo) 합금으로 형성된 것을 특징으로 하는 표시장치용 어레이기판.The method of claim 7, wherein the barrier metal layer is formed of molybdenum (Ti), tantalum (Ta), chromium (Cr), nickel (Ni), indium (In), or aluminum (Al). Mo) An array substrate for a display device formed of an alloy. 제7항에 있어서, 상기 도전층패턴은 ITO, AZO, ZnO 또는, IZO 와 같은 ITO 계열의 투명물질 또는 몰리브덴 티타늄(MoTi) 합금으로 형성된 것을 특징으로 하는 표시장치용 어레이기판.The array substrate of claim 7, wherein the conductive layer pattern is formed of an ITO-based transparent material such as ITO, AZO, ZnO, or IZO or a molybdenum titanium (MoTi) alloy. 삭제delete 제7항에 있어서, 상기 금속배선은 게이트 패드부, 데이터 패드부, 정전기방지회로부(ESD)의 배선부 또는 회로의 배선부인 것을 특징으로 하는 표시장치용 어레이기판.8. The array substrate of claim 7, wherein the metal wiring is a gate pad portion, a data pad portion, a wiring portion of an ESD circuit, or a wiring portion of a circuit. 제7항에 있어서, 상기 금속배선은 구리를 포함하는 것을 특징으로 하는 표시장치용 어레이기판.The array substrate of claim 7, wherein the metal wiring comprises copper. 삭제delete 기판상에 게이트전극을 구비한 게이트배선을 형성하는 단계;Forming a gate wiring having a gate electrode on the substrate; 상기 게이트전극을 포함한 기판 전체에 게이트절연막을 형성하는 단계;Forming a gate insulating film on the entire substrate including the gate electrode; 상기 게이트전극의 상부에 상기 게이트절연막을 사이에 두고 적층된 액티브층과 채널영역만큼 이격되고 몰리브덴(Mo) 합금으로 이루어진 배리어금속층을 형성하는 단계;Forming a barrier metal layer formed of molybdenum (Mo) alloy spaced apart from the active layer and the channel region stacked on the gate electrode with the gate insulating layer interposed therebetween; 상기 배리어금속층의 상부에 데이터배선과 이에 연결된 소스전극 및 드레인전극을 형성하는 단계;Forming a data line and a source electrode and a drain electrode connected to the data line on the barrier metal layer; 상기 소스/드레인전극 및 데이터배선의 상부에 보호막을 형성하는 단계;Forming a passivation layer on the source / drain electrodes and the data wirings; 상기 보호막을 패터닝하여 상기 드레인전극 일부분 및 배리어금속층 일부분과 함께 상기 액티브층 일부분을 노출시키는 콘택홀을 형성하는 단계; 및Patterning the passivation layer to form a contact hole exposing a portion of the active layer together with a portion of the drain electrode and a portion of the barrier metal layer; And 상기 보호막의 상부에 상기 노출된 드레인전극과 그 아래의 배리어금속층의 측면 및 상기 액티브층의 상면과 접촉하는 화소전극을 형성하는 단계;를 포함하여 구성되며, And forming a pixel electrode on an upper portion of the passivation layer, the pixel electrode being in contact with a side surface of the exposed drain electrode, a barrier metal layer below it, and an upper surface of the active layer. 상기 드레인전극과 접촉하는 상기 화소전극간 계면에만 구리산화막(Cu2O)이 형성되고, 상기 배리어금속층과 접촉하는 상기 화소전극간 계면에는 상기 구리산화막 (Cu2O)이 형성되지 않음으로써 상기 화소전극과 상기 배리어금속층이 오믹접촉되며; 상기 배리어금속층의 측면은 수직한 단면 형태로 아닌 일부 남은 형태로 형성된 것을 특징으로 하는 표시장치용 어레이기판 제조방법.The pixel (Cu 2 O) only copper oxide interface between the electrodes in contact with the drain electrode is formed, in the interface between the pixel electrode in contact with the barrier metal layer is not formed in the copper oxide (Cu 2 O) as the pixel An electrode is in ohmic contact with the barrier metal layer; And the side surface of the barrier metal layer is formed in a remaining shape instead of a vertical cross-sectional shape. 제14항에 있어서, 상기 배리어금속층은 티타늄(Ti), 탄탈륨 (Ta), 크롬 (Cr), 니켈(Ni), 인듐(In), 알루미늄(Al)의 금속군중에서 하나를 선택하여 사용한 몰리브덴(Mo) 합금으로 형성하는 것을 특징으로 하는 표시장치용 어레이기판 제조방법.15. The method of claim 14, wherein the barrier metal layer is formed of molybdenum (Ti), tantalum (Ta), chromium (Cr), nickel (Ni), indium (In), or aluminum (Al). A method of manufacturing an array substrate for a display device, characterized in that formed of an alloy. 제14항에 있어서, 상기 화소전극은 ITO, AZO, ZnO 또는, IZO 와 같은 ITO 계열의 투명물질 또는 몰리브덴 티타늄(MoTi) 합금으로 형성하는 것을 특징으로 하는 표시장치용 어레이기판 제조방법.The method of claim 14, wherein the pixel electrode is formed of an ITO-based transparent material such as ITO, AZO, ZnO, or IZO or a molybdenum titanium (MoTi) alloy. 삭제delete 제14항에 있어서, 상기 게이트배선, 데이터배선 및 소스전극/드레인전극은 구리를 사용하여 형성하는 것을 특징으로 하는 표시장치용 어레이기판 제조방법.15. The method of claim 14, wherein the gate wiring, the data wiring, and the source electrode / drain electrode are formed using copper. 삭제delete 제14항에 있어서, 상기 보호막과 드레인전극 일부를 선택적으로 식각하여, 상기 드레인전극 일부와 그 아래의 배리어금속층 일부를 노출시키는 콘택홀을 형성하는 단계는 회절마스크를 이용한 포토리쏘그라피 공정기술을 통해 이루어지는 것을 특징으로 하는 것을 특징으로 하는 표시장치용 어레이기판 제조방법.15. The method of claim 14, wherein the protective layer and the portion of the drain electrode are selectively etched to form a contact hole exposing the portion of the drain electrode and a portion of the barrier metal layer below the photolithography process technique using a diffraction mask. A method of manufacturing an array substrate for a display device, characterized in that it is made. 제20항에 있어서, 상기 회절마스크로는 하프톤마스크 또는 및 슬릿마스크를 사용하는 포함하는 것을 특징으로 하는 표시장치용 어레이기판 제조방법.21. The method of claim 20, wherein the diffraction mask comprises a halftone mask or a slit mask. 제21항에 있어서, 상기 하프톤마스크를 이용하여 콘택홀을 형성하는 단계는;22. The method of claim 21, wherein forming a contact hole using the halftone mask; 상기 소스/드레인전극 및 데이터배선의 상부에 형성된 보호막상에 도포된 감광막을 상기 하프톤마스크를 이용한 노광 및 식각공정을 통해 패터닝하여 상기 드레인전극 일부와 대응되는 지역에 해당하는 감광막부분이 완전 제거되고 하프톤영역에 해당하는 지역의 감광막 일부두께가 제거된 감광막패턴을 형성하는 공정과;The photoresist film coated on the passivation layer formed on the source / drain electrodes and the data wiring is patterned through an exposure and etching process using the halftone mask to completely remove the photoresist part corresponding to the region corresponding to the drain electrode part. Forming a photoresist pattern in which a partial thickness of the photoresist in a region corresponding to the halftone region is removed; 상기 감광막패턴을 마스크로 상기 보호막과 그 아래의 드레인전극 일부 및 그 아래의 제2 배리어금속층을 순차적으로 제거하여 상기 배리어금속층 측면 및 액티브층을 노출시키는 제1 콘택홀을 형성하는 공정과;Forming a first contact hole exposing the sidewall and the active layer of the barrier metal layer by sequentially removing the passivation layer, a portion of the drain electrode under the protective layer, and a second barrier metal layer under the photoresist pattern as a mask; 상기 하프톤영역에 해당하는 지역의 감광막부분이 제거될 때까지 상기 감광막패턴을 애싱처리하는 공정과;Ashing the photoresist pattern until the photoresist portion in the region corresponding to the halftone region is removed; 상기 애싱처리된 감광막패턴을 마스크로 상기 보호막을 식각하여 상기 드레인전극 상면을 노출시키고, 상기 제1 콘택홀을 포함하는 제2 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 하는 표시장치용 어레이기판 제조방법.And etching the passivation layer using the ashed photoresist pattern as a mask to expose an upper surface of the drain electrode and to form a second contact hole including the first contact hole. Manufacturing method. 기판상에 몰리브덴(Mo) 합금으로 이루어진 배리어금속층과 금속배선을 적층하는 단계;Stacking a metal layer and a barrier metal layer made of molybdenum (Mo) alloy on the substrate; 상기 금속배선과 배리어금속층을 포함한 기판 전체에 절연막과 보호막을 형성하는 단계;Forming an insulating film and a protective film on the entire substrate including the metal wiring and the barrier metal layer; 상기 보호막과 절연막을 선택적으로 패터닝하여, 상기 금속배선과 배리어금속층 일부분을 노출시키는 콘택홀을 형성하는 단계; 및Selectively patterning the passivation layer and the insulating layer to form a contact hole exposing the metal wiring and a portion of the barrier metal layer; And 상기 보호막 상부에 상기 콘택홀을 통해 상기 노출된 금속배선과 상기 배리어금속층의 측면과 접촉하는 도전층패턴을 형성하는 단계;를 포함하여 구성되며, And forming a conductive layer pattern on the passivation layer, the conductive layer pattern contacting the exposed metal wiring and the side surface of the barrier metal layer through the contact hole. 상기 금속배선과 접촉하는 상기 도전층패턴간 계면에만 구리산화막(Cu2O)이 형성되고, 상기 배리어금속층과 접촉하는 상기 도전층패턴간 계면에는 상기 구리산화막(Cu2O)이 형성되지 않음으로써 상기 도전층패턴과 상기 배리어금속층이 오믹접촉되며; The conductive layer surface only on copper oxide (Cu 2 O) between the pattern in contact with the metal wiring is formed, as is not the copper oxide (Cu 2 O) formed in the interface between the conductive layer pattern contacting the barrier metal layer The conductive layer pattern and the barrier metal layer are in ohmic contact; 상기 배리어금속층의 측면은 수직한 단면 형태로 아닌 일부 남은 형태로 형성된 것을 특징으로 하는 표시장치용 어레이기판 제조방법.And the side surface of the barrier metal layer is formed in a remaining shape instead of a vertical cross-sectional shape. 제23항에 있어서, 상기 배리어금속층은 티타늄(Ti), 탄탈륨 (Ta), 크롬 (Cr), 니켈(Ni), 인듐(In), 알루미늄(Al)의 금속군 중에서 하나를 선택하여 사용한 몰리브덴(Mo) 합금으로 형성된 것을 특징으로 하는 표시장치용 어레이기판 제조방법.The method of claim 23, wherein the barrier metal layer is formed of molybdenum (Ti), tantalum (Ta), chromium (Cr), nickel (Ni), indium (In), aluminum (Al) and one selected from the group of metals ( Mo) an array substrate manufacturing method for a display device, characterized in that formed of an alloy. 제23항에 있어서, 상기 도전층패턴은 ITO, AZO, ZnO 또는, IZO 와 같은 ITO 계열의 투명물질 또는 몰리브덴 티타늄(MoTi) 합금으로 형성된 것을 특징으로 하는 표시장치용 어레이기판 제조방법.The method of claim 23, wherein the conductive layer pattern is formed of an ITO-based transparent material such as ITO, AZO, ZnO, or IZO, or a molybdenum titanium (MoTi) alloy. 삭제delete 제23항에 있어서, 상기 금속배선은 게이트 패드부, 데이터 패드부, 정전기방지회로부(ESD)의 배선부 또는 회로의 배선부인 것을 특징으로 하는 표시장치용 어레이기판 제조방법.24. The method of claim 23, wherein the metal wiring is a gate pad portion, a data pad portion, a wiring portion of an ESD circuit, or a wiring portion of a circuit. 제23항에 있어서, 상기 금속배선은 구리를 포함하는 것을 특징으로 하는 표시장치용 어레이기판 제조방법.24. The method of claim 23, wherein the metal wiring comprises copper. 삭제delete 삭제delete
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