KR101316343B1 - 기판 처리 방법 및 기판 처리 시스템 - Google Patents

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도쿄엘렉트론가부시키가이샤
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Abstract

1개의 기판에 대해 적어도 2회 리소그래피 처리 및 에칭 처리를 실행하는 멀티 패터닝 기술에 의한 기판 처리 방법이 개시된다. 이 기판 처리 방법은, 리소그래피 처리의 각 공정을 실행하기 위한 처리 유닛이 복수대씩 준비된 기판 처리 시스템을 사용하여 실시된다. 기판에 대해 2회째의 리소그래피 처리가 실행될 때, 2회째의 리소그래피 처리의 1개 또는 복수의 공정을 실행하기 위한 처리 유닛이, 1회째의 리소그래피 처리에서 사용한 것과 동일한 것이 사용되도록, 1회째의 리소그래피 처리의 처리 이력을 기초로 하여 2회째의 리소그래피 처리에 사용해야 할 처리 유닛이 자동적으로 선택된다.
리소그래피, 캐리어 블록, 측정 블록, 에칭 블록, 노광 장치

Description

기판 처리 방법 및 기판 처리 시스템 {SUBSTRATE PROCESSING METHOD AND SUBSTRATE PROCESSING SYSTEM}
본 발명은, 반도체 웨이퍼나 LCD 글래스 기판 등의 기판에 리소그래피 처리를 실시하는 기판 처리 방법 및 기판 처리 시스템에 관한 것이다.
일반적으로, 반도체 디바이스의 제조에서는, 반도체 웨이퍼나 LCD 글래스 기판 등의 기판 상에 ITO(Indium Tin Oxide)의 박막이나 전극 패턴을 형성하기 위해, 포토리소그래피 처리가 이용되고 있다. 포토리소그래피 처리는, 기판에 포토레지스트(이하에 단순히「레지스트」라 함)를 도포하여 레지스트막을 형성하고, 당해 레지스트막을 노광하여 소정의 회로 패턴을 전사하고, 현상 처리함으로써 레지스트막에 원하는 회로 패턴을 형성하는 것이다.
상기한 처리는, 일반적으로, 기판에 레지스트액을 도포하는 레지스트 도포 유닛, 레지스트 도포 처리 후의 기판이나 노광 처리 후의 기판을 가열 처리하는 가열 유닛, 노광 처리 후의 기판에 현상액을 공급하여 현상 처리하는 현상 유닛 등의 다양한 종류의 처리 유닛이 복수대씩 설치된 도포ㆍ현상 처리 시스템에 의해 행해지고 있다.
최근에는 디바이스 패턴의 미세화의 요청이 높아지고 있다. 미세화의 방법 의 하나로서, 리소그래피 처리를 복수회 사용하는 소위 멀티 패터닝 기술이 검토되고 있다. 멀티 패터닝 기술에서는, 복수회의 리소그래피 처리 외에, 레지스트의 형성 미세 가공을 행하는 에칭 처리가 필요해진다.
종래, 리소그래피 처리를 행하는 복수의 처리 장치나 에칭 장치에 기판을 반송하여, 리소그래피 처리나 에칭 처리를 실시하는 장치가 알려져 있고, 이와 같은 장치에는, 리소그래피 처리를 반복하여 행할 수 있도록 구성되어 있는 것이 있다(예를 들어, 일본 특허 출원 공개 평7-66265호 공보의 특허청구범위, 도 1 등을 참조).
일본 특허 출원 공개 평7-66265호 공보의 시스템에서는, 리소그래피 처리를 반복하여 행할 수 있으므로, 기판에 멀티 패턴을 형성하는 것이 가능하다. 그러나, 이와 같은 시스템에서는, 처리량 최우선으로 각 처리 유닛의 처리 스케줄을 결정하고 있으므로, 1회째의 리소그래피 처리에 사용되는 처리 유닛과 2회째에 사용되는 유닛의 관계에 대해서는 관리가 이루어지고 있지 않다. 이로 인해, 1회째의 리소그래피 처리에서의 패터닝과 2회째 이후의 리소그래피 처리에 의한 패터닝에서, 처리 유닛간의 차이에 기인하여 패터닝의 위치 어긋남이 발생하거나 혹은 패터닝 치수에 차가 생겨, 최종적으로 얻어지는 패턴의 정밀도를 충분히 얻을 수 없다는 문제가 있다.
본 발명은, 상기 사정에 비추어 이루어진 것으로, 디바이스의 미세화에 있어서의 패터닝 치수 정밀도의 향상을 도모되도록 한 기판 처리 방법 및 기판 처리 시스템을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은, 각각이 1개의 기판에 대해 적어도 2회 실행되는 리소그래피 처리 및 에칭 처리를 구비한 기판 처리 방법이며, 상기 리소그래피 처리는 기판 상에 소정의 패턴을 갖는 마스크를 형성하기 위한 복수의 공정을 갖고 있고, 또한 상기 에칭 처리는 상기 리소그래피 처리에 의해 형성된 마스크를 사용하여 상기 기판을 에칭하는 것이며, 상기 기판 처리 방법이, 상기 복수의 공정에 각각 할당된 복수의 처리 유닛 그룹을 갖고, 또한 상기 복수의 처리 유닛 그룹의 각각이 동종의 복수의 처리 유닛을 포함하고 있는 기판 처리 시스템을 사용하여 실행되는 것에 있어서, 상기 방법은 또한, 이제부터 기판에 대해 실시하고자 하는 리소그래피 처리가, 그 기판에 대해 실행되는 제1 회째의 리소그래피 처리인지, 2회째 이후의 리소그래피 처리인지를 판별하는 스텝과, 상기 판별 스텝에서 이제부터 상기 기판에 대해 실행하고자 하는 리소그래피 처리가 2회째 이후의 리소그래피 처리라 판별된 경우, 이제부터 상기 기판에 대해 실행하고자 하는 리소그래피 처리에 사용하는 적어도 1개의 처리 유닛이 상기 기판에 대해 직전에 실행된 리소그래피 처리에서 사용된 처리 유닛과 동일해지도록, 상기 복수의 처리 유닛 그룹의 각각으로부터 1개씩 처리 유닛을 선택함으로써 이제부터 실행하고자 하는 리소그래피 처리에 사용하는 처리 유닛을 결정하는 스텝을 구비하고 있는 것을 특징으로 하는 기판 처리 방법을 제공한다.
또한 본 발명은, 이 기판 처리 시스템에 대한 기판의 반입 및 반출이 행해지는 기판 반입ㆍ반출부와, 서로 실질적으로 동일하게 구성된 복수의 레지스트 도포 유닛으로 이루어지는 처리 유닛 그룹과, 서로 실질적으로 동일하게 구성된 복수의 노광 후 가열 유닛으로 이루어지는 처리 유닛 그룹과, 서로 실질적으로 동일하게 구성된 복수의 현상 유닛으로 이루어지는 처리 유닛 그룹을 포함하는 복수의 처리 유닛 그룹이 설치된, 리소그래피 처리의 노광 공정 이외의 복수의 공정을 실행 가능하게 구성된 도포ㆍ현상부와, 노광 장치와 상기 도포ㆍ현상 처리부 사이에서의 피처리 기판의 전달을 위해 설치된 인터페이스부와, 상기 반입ㆍ반출부, 상기 도포ㆍ현상 처리부 및 인터페이스부의 사이에서, 및 도포ㆍ현상 처리부 내에서, 기판을 반송하는 기판 반송 수단과, 적어도 상기 복수의 처리 유닛 및 상기 기판 반송 수단을 제어하는 제어부를 구비하고, 상기 제어부는, 이제부터 기판에 대해 실시하고자 하는 리소그래피 처리가, 그 기판에 대해 실행되는 제1 회째의 리소그래피 처리인지, 2회째 이후의 리소그래피 처리인지를 판별하는 수단과, 상기 판별 수단에서 이제부터 상기 기판에 대해 실행하고자 하는 리소그래피 처리가 2회째 이후의 리소그래피 처리라고 판별된 경우, 이제부터 상기 기판에 대해 실행하고자 하는 리소그래피 처리에 사용하는 적어도 1개의 처리 유닛이 상기 기판에 대해 직전에 실행된 리소그래피 처리에서 사용된 처리 유닛과 동일해지도록, 상기 복수의 처리 유닛 그룹의 각각으로부터 1개씩 처리 유닛을 선택함으로써 이제부터 실행하고자 하는 리소그래피 처리에 사용하는 처리 유닛을 결정하는 수단을 구비하고 있는 것을 특징으로 하는, 도포ㆍ현상 시스템을 제공한다.
바람직하게는, 2회째 이후의 리소그래피 처리를 행하는 경우, 레지스트 도포 유닛, 노광 후 가열 유닛 및 현상 유닛 중 적어도 1종류는, 직전의 리소그래피 처리에 사용한 것과 동일한 것이 사용된다. 보다 바람직하게는, 레지스트 도포 유닛, 노광 후 가열 유닛 및 현상 유닛의 모두에 대해 직전의 리소그래피 처리에 사용한 것과 동일한 것이 사용된다.
또한, 기판 처리 시스템에 복수의 에칭 유닛이 조립되어 있는 경우, 바람직하게는, 2회째 이후의 에칭 처리에서도 직전의 에칭 처리에 사용한 에칭 유닛이 사용된다.
도 1은 본 발명에 의한 기판 처리 시스템의 제1 실시 형태에 관한 레지스트 도포ㆍ현상 시스템의 제1 실시 형태를 나타내는 개략 평면도이다.
도 2는 도 1의 레지스트 도포ㆍ현상 시스템의 개략 사시도이다.
도 3은 도 1의 레지스트 도포ㆍ현상 시스템의 개략 정면도이다.
도 4는 도 1의 레지스트 도포ㆍ현상 시스템의 개략 배면도이다.
도 5는 선 폭 측정 장치를 나타내는 개략적인 측면도이다.
도 6은 본 발명에 관한 기판 처리 방법에 의한 기판의 반송 스케줄을 기초로 하는 처리를 나타내는 흐름도이다.
도 7은 본 발명에 관한 기판 처리 방법에 의한 기판의 리소그래피 처리 및 에칭 처리를 나타내는 흐름도이다.
도 8은 1회째의 패턴 형성을 나타내는 확대 단면도 (a) 및 2회째의 패턴 형성을 나타내는 확대 단면도 (b)이다.
도 9는 본 발명에 의한 기판 처리 시스템의 제2 실시 형태에 관한 레지스트 도포ㆍ현상 처리 시스템의 개략 평면도이다.
도 10은 제2 실시 형태에서의 기판 처리 방법에 의한 기판의 리소그래피 처리 및 에칭 처리를 나타내는 흐름도이다.
다음에, 본 발명의 적합한 실시 형태에 대해 첨부 도면을 참조하여 상세하게 설명한다. 이하에서는, 본 발명에 의한 기판 처리 시스템을 반도체 웨이퍼용 레지스트 도포ㆍ현상 처리 시스템에 적용한 경우에 대해 설명한다.
도 1은 본 발명의 제1 실시 형태에 관한 레지스트 도포ㆍ현상 처리 시스템의 개략 평면도, 도 2는 그것의 개략 사시도, 도 3은 그것의 개략 정면도, 도 4는 그것의 개략 배면도이다.
레지스트 도포ㆍ현상 처리 시스템은, 피처리 기판인 반도체 웨이퍼(W)(이하에 단순히「웨이퍼(W)」라 함)가 예를 들어 25매 밀폐 수용된 캐리어(20)를 이 시스템에 반출입하기 위한 캐리어 블록(반입ㆍ반출부)(S1)과, 복수개 예를 들어 4개의 단위 블록(B1 내지 B4)을 세로로 배열하여 구성된 도포ㆍ현상 처리 블록(도포ㆍ현상 처리부)(S2)(이하에 단순히「처리 블록(S2)」이라 함)과, 인터페이스 블록(인터페이스부)(S3)과, 노광 장치(S4)를 구비하고 있다. 또한, 레지스트 도포ㆍ현상 처리 시스템은, 캐리어 블록(S1)과 처리 블록(S2) 사이에서, 처리 블록(S2)측에 배치되는 에칭 블록(에칭 처리부)(S5)과, 캐리어 블록(S1)측에 배치되는 측정 블록(측정부)(S6)을 구비하고 있다. 또한, 레지스트 도포ㆍ현상 처리 시스템에는, 각 블록(S1 내지 S6) 사이, 블록 내의 처리 유닛과의 사이 및 에칭 블록(S5)의 처리 유닛과의 사이에서, 웨이퍼(W)를 반송하는 반송 수단(반송 시스템)을 구성하는 후술하는 아암(A1, A2, C, D, E)이 구비되어 있다.
캐리어 블록(S1)에는, 복수개(예를 들어 4개)의 캐리어(20)를 적재 가능한 적재대(21)와, 이 적재대(21)의 전방(도 1의 Y축 정방향을 의미함. 이하 동일)의 벽체에 설치된 셔터(22)와, 셔터(22)를 통해 캐리어(20)로부터 웨이퍼(W)를 취출하기 위한 트랜스퍼 아암(C)이 설치되어 있다. 트랜스퍼 아암(C)은 측정 블록(S6)에 설치된 전달 스테이지(TRS3)와의 사이에서 웨이퍼(W)의 전달을 행할 수 있도록, 수평의 X, Y 방향 및 연직의 Z 방향으로 이동 가능하고, 및 연직축 주위로 회전 가능하다.
캐리어 블록(S1)의 셔터(22) 근방에는, 캐리어(20)에 부여된 식별 표시(도시하지 않음)를 판독하는 검지 수단(23)이 설치되어 있다. 다음의 설명에 의해 이해할 수 있는 바와 같이, 식별 표시가 특정되면, 캐리어(20) 내에 수납되어 있는 웨이퍼(W)의 처리 이력[구체적으로는 그 웨이퍼(W)에 실시된 리소그래피 처리 및 에칭 처리의 회수 및 이들의 처리에 사용한 처리 유닛]을 특정할 수 있다.
이 검지 수단(23)은, 제어부(60)에 전기적으로 접속되어 있고, 검지 수단(23)에 의해 검지된 신호가 제어부(60)에 전달된다. 이에 의해, 이제부터 웨이퍼에 실시되는 리소그래피 처리 및 에칭 처리가 몇 회째의 것인지를 판별할 수 있다.
제어부(60)는 컴퓨터에 의해 구성할 수 있다. 컴퓨터는 저장부를 갖고 있고, 거기에는 웨이퍼(W)의 처리에 사용하는 처리 유닛의 선택 또는 결정, 웨이퍼의 반송 스케줄의 선택 또는 결정, 및 반송 스케줄에 따른 처리 유닛 및 반송 수단(A1, A2, C, D, E)의 제어 등을 실행하기 위한 제어 프로그램이 저장되어 있다. 이 프로그램을 컴퓨터 즉 제어부(60)가 실행함으로써, 제어부(60)는 커맨드를 생성하여, 반송 수단(A1, A2, C, D, E) 및 처리 유닛의 작용을 제어한다. 이 프로그램은, 예를 들어 하드 디스크, 콤팩트 디스크, 마그네트 옵티컬 디스크, 메모리 카드 등의 기록 매체에 수납된 상태에서 저장부에 저장되어 있다.
캐리어 블록(S1)의 전방에는, 측정 블록(S6) 및 에칭 블록(S5)을 통해, 하우징(70)으로 주위가 둘러싸인 처리 블록(S2)이 접속되어 있다. 처리 블록(S2)에는, 레지스트액이나 현상액 등의 약액 용기류를 수납하는 제1 단위 블록(CHM)(B1), 현상 공정을 행하기 위한 제2 단위 블록(「DEV층」이라고도 칭함)(B2), 레지스트액 도포 공정 및 세정 공정을 행하기 위한 제3 단위 블록(「COT층」이라고도 칭함)(B3), 레지스트액 도포 공정 및 세정 공정을 행하기 위한 제4 단위 블록(「COT층」이라고도 칭함)(B4)이 밑에서부터 차례로 적층되어 있다. 제3 단위 블록(COT층)(B3)을, 레지스트막 하에 형성되는 반사 방지막의 형성 공정을 행하기 위한 단위 블록(BCT층)으로 해도 좋다. 제4 단위 블록(B4) 상에, 레지스트막 상에 형성되는 반사 방지막의 형성 공정을 행하기 위한 단위 블록을 더 설치해도 좋다.
제1 내지 제4 단위 블록(B1 내지 B4)은, 처리 블록(S2)의 우측에 배치되어 웨이퍼(W)에 대해 다양한 액 처리 공정을 실시하기 위한 복수의 액 처리 유닛과, 처리 블록(S2)의 좌측에 배치되어 액 처리의 전공정 및 후공정으로서의 다양한 가열 처리 공정을 실시하기 위한 복수의 가열 처리 유닛(및 다른 종류의 처리 유닛) 과, 상기한 각종 처리 유닛과의 사이에서 웨이퍼(W)의 전달을 행하기 위한 전용 기판 반송 수단인 메인 아암(A1, A2)을 구비하고 있다.
각 단위 블록(B1 내지 B4)의 유닛 배치 레이아웃은 대략 동일하다. 즉, 각 처리 유닛에서의 웨이퍼(W)의 적재 중심 위치[예를 들어 액 처리 유닛에서의 웨이퍼(W)의 보유 지지 수단인 스핀 척의 중심 위치, 가열 처리 유닛에서의 가열 플레이트나 냉각 플레이트의 중심 위치]는, 각 단위 블록에서 대략 동일하다.
도 1에 도시한 바와 같이, DEV층(B2)의 대략 중앙에는, DEV층(B2)의 길이 방향(도면 중 Y 방향)으로 양 단부가 에칭 블록(S5)과 인터페이스 블록(S3)에 연결되는 웨이퍼(W) 반송 영역(R1)[메인 아암(A1)의 수평 이동 영역]이 설치되어 있다. 또한, 도시하지 않지만, DEV층(B2)과 마찬가지로, COT층(B3, B4)의 대략 중앙에는, COT층(B3, B4)의 길이 방향(도면 중 Y 방향)으로 캐리어 블록(S1)과 인터페이스 블록(S3)에 연결되는 웨이퍼(W) 반송 영역(R2)[메인 아암(A2)의 수평 이동 영역]이 설치되어 있다.
반송 영역[R1(R2)]의 우측(도 1의 X축 마이너스 방향을 의미함. 이하 동일)에는, 액 처리 유닛으로서, 현상 공정을 행하기 위한 3개의 현상 유닛(31a, 31b, 31c)과, 4개의 레지스트 도포 유닛(32a, 32b)과, 2개의 세정 유닛(SCR)이 설치되어 있다(도 1 및 도 3을 참조).
현상 유닛(31a, 31b, 31c) 및 레지스트 도포 유닛(32a, 32b)에는, 웨이퍼(W)의 처리 이력을 특정할 수 있도록[특히, 각 웨이퍼(W)에 대한 과거의 처리에 사용된 유닛을 특정할 수 있도록] 식별 표시가 할당되어 있다.
도 3에 도시한 바와 같이, DEV층(B2)의 현상 유닛(31a, 31b, 31c)에는, 각각 DEV1-1, DEV1-2, DEV1-3의 식별 표시가 할당되어 있다. COT층(B3, B4)의 레지스트 도포 유닛(32a, 32b)에는, 각각 COT2-1, COT2-2, COT3-1, COT3-2의 식별 표시가 할당되어 있다. 제어부(60)에는, 각 웨이퍼(W)에 대한 과거의 처리에 사용된 처리 유닛을 특정할 수 있는 데이터(구체적으로는, 예를 들어 캐리어의 식별 표시와 유닛의 식별 표시를 관련시킨 데이터)가 상기 저장부에 기억되어 있다.
도 1 및 도 4에 도시하는 바와 같이, 반송 영역[R1(R2)]의 좌측에는, 가열 처리 유닛을 다단으로 적층하여 이루어지는 4개의 유닛 선반(U1, U2, U3, U4)이 설치되어 있다. 특히 도 4에 도시하는 바와 같이, DEV층(B2)에 대응하는 위치에는, 현상 유닛(31a 내지 31c)에서 행해지는 현상 공정의 전공정 및 후공정을 행하기 위한 가열 처리 유닛이 3단으로 적층되어 있다. 반송 영역(R1)에 의해, 현상 유닛(31a 내지 31c)과 유닛 선반(U1 내지 U4)이 분리되어 있다. 반송 영역(R1)에 클린 에어를 분출시켜 배기함으로써, 반송 영역(R1) 내의 파티클의 부유를 억제하고 있다.
전술한 현상 공정의 전공정 및 후공정을 행하는 유닛에는, 노광 후의 웨이퍼(W)를 가열하는 노광 후 가열 유닛(포스트 익스포저 베이킹 유닛)(PEB)과, 현상 처리 후의 웨이퍼(W)의 수분을 비산하기 위해 웨이퍼(W)를 가열하는 포스트 베이킹 유닛(POST)이 포함된다. 각 가열 처리 유닛(PEB, POST 등)은 각각의 처리 용기(40) 내에 수용되어 있다. 각 유닛 선반(U1 내지 U4)은, DEV층(B2)에 대응하는 높이 위치에 있는, 적층된 3개의 처리 용기(40)를 포함한다. 처리 용기(40)의 반 송 영역(R1)에 면하는 면에는 웨이퍼 반출입구(41)가 형성되어 있다. 가열 처리 유닛(PEB, POST)은 제어부(60)에 전기적으로 접속되어 있고, 제어부(60)로부터의 제어 신호를 기초로 하여 가열 온도나 가열 시간 등의 가열 조건을 조정할 수 있다.
가열 처리 유닛(PEB, POST)에는, 웨이퍼(W)의 처리 이력을 특정할 수 있도록, 식별 표시가 할당되어 있다. 도 4에 도시하는 바와 같이, 유닛 선반(U1)의 가열 처리 유닛에는 POST1-1, POST1-2, POST1-3의 식별 표시가 할당되고, 유닛 선반(U2)의 가열 처리 유닛에는 POST2-1, POST2-2, POST2-3의 식별 표시가 할당되고, 유닛 선반(U3)의 가열 처리 유닛에는 PEB3-1, PEB3-2, PEB3-3의 식별 표시를 할당되고, 유닛 선반(U4)의 가열 처리 유닛에는 PEB4-1, PEB4-2, PEB4-3의 식별 표시가 할당되어 있다. 제어부(60)에는, 이들 식별 표시와 관련시켜 각 웨이퍼(W)에 대한 과거의 처리에 사용된 가열 처리 유닛을 특정할 수 있는 데이터가 기억되어 있다.
반송 영역(R1)에는 상기 메인 아암(A1)이 설치되어 있다. 메인 아암(A1)은 DEV층(B2) 내에서 웨이퍼(W)가 놓여질 수 있는 모든 장소(유닛, 스테이지), 예를 들어 유닛 선반(U1 내지 U4)의 가열 처리 유닛, 및 현상 유닛(31a 내지 31c) 사이에서 웨이퍼(W)의 전달을 할 수 있도록, 수평의 X, Y 방향 및 연직된 Z 방향으로 이동 가능하고, 연직축 주위로 회전 가능하게 구성되어 있다.
메인 아암(A1 및 A2)은 같은 구성을 가지므로, 메인 아암(A1)의 구성에 대해서만 설명한다. 도 1에 도시한 바와 같이, 메인 아암(A1)은 웨이퍼(W)의 이면 주연 영역을 지지하기 위한 2개의 만곡 아암편(51)을 갖는 아암 본체(50)를 구비하고 있다. 이들 만곡 아암편(51)은 도시하지 않은 기대(基臺)에 대해 서로 독립하여 진퇴 가능하다. 상기 기대는 연직축 주위로 회전 가능하게 구성되는 동시에, Y 방향으로 이동 가능하고, 또한 승강 가능하다. 따라서, 만곡 아암편(51)은 X 방향으로 진퇴 가능하고, Y 방향으로 이동 가능하고, 승강 가능 및 연직축 주위로 회전 가능하고, 유닛 선반(U1 내지 U4)의 각 유닛, 캐리어 블록(S1)측에 배치된 유닛 선반(U5)의 전달 스테이지(TRS1), 액 처리 유닛(COT, DEV, SCR)과의 사이에서 웨이퍼(W)의 전달을 행할 수 있도록 되어 있다. 메인 아암[A1(A2)]은 제어부(60)로부터의 지령을 기초로 하여 도시하지 않은 컨트롤러에 의해 구동이 제어된다. 또한, 가열 유닛의 발생하는 열에 의한 메인 아암[A1(A2)]으로의 축열을 방지하기 위해, 웨이퍼(W)의 수취 순서를 프로그램으로 임의로 제어할 수 있도록 되어 있다.
단위 블록(B3, B4)은 서로 대략 동일한 구성을 갖고 있다. 단위 블록(B3, B4)에는 각각 레지스트액 도포 공정을 행하기 위한 레지스트 도포 유닛(32a, 32b)이 설치되어 있다. 유닛 선반(U1 내지 U4)의 COT층(B3, B4)에 대응하는 높이 위치에는, 레지스트액 도포 후의 웨이퍼(W)를 가열하는 가열 유닛(CLHP)과, 레지스트액과 웨이퍼(W)의 밀착성을 향상시키기 위한 소수화 유닛(ADH)이 설치되어 있다. 반송 영역[메인 아암(A2)의 수평 이동 영역](R2)에 의해, 레지스트 도포 유닛(32a, 32b)과 유닛 선반(U1 내지 U4)의 가열 유닛(CLHP) 및 소수화 유닛(ADH)이 분리되어 있다. COT층(B3, B4)에서는, 메인 아암(A2)에 의해 유닛 선반(U5)의 전달 스테이지(TRS1)와, 레지스트 도포 유닛(32a, 32b)과, 유닛 선반(U1 내지 U4)의 각 처리 유닛에 대해 각각 웨이퍼(W)의 전달이 행해진다. 또한, 소수화 유닛(ADH)은, HMDS 분위기 내에서 가스 처리를 행하는 것이지만, 단위 블록(B3, B4)의 어느 하나에 설치되어 있으면 좋다.
가열 유닛(CLHP)에는, 웨이퍼(W)의 처리 이력을 특정할 수 있도록 식별 표시가 할당되어 있다. 도 4에 도시한 바와 같이, 유닛 선반(U1)의 가열 유닛에는 CLHP1-4, CLHP1-5, CLHP1-6, CLHP1-7의 식별 표시가 할당되고, 유닛 선반(U2)의 가열 유닛에는 CLHP2-4, CLHP2-5, CLHP2-6, CLHP2-7의 식별 표시가 할당되고, 유닛 선반(U3)의 가열 유닛에는 CLHP3-4, CLHP3-5, CLHP3-6, CLHP3-7의 식별 표시가 할당되고, 유닛 선반(U4)의 가열 유닛에는 CLHP4-4, CLHP4-5의 식별 표시가 할당되어 있다. 유닛 선반(U4)의 소수화 유닛에는 ADH4-6, ADH4-7의 식별 표시가 할당되어 있다. 제어부(60)에는, 이들 식별 표시와 관련하여 각 웨이퍼(W)에 대한 과거의 처리에 사용된 가열 유닛을 특정할 수 있는 데이터가 기억되어 있다.
처리 블록(S2)에 인접하여 배치된 에칭 블록(S5)은, 처리 블록(S2)의 하우징(70)에 접속된 하우징(70a)을 구비하고 있다. 하우징(70a) 내에는, 복수대(여기서는 4대)의 에칭 유닛(드라이 에칭 장치)(80)이 적층 배치되어 있다. 하우징(70a) 내에는, 또한 각 에칭 유닛(80)에 대해 웨이퍼(W)를 반입ㆍ반출하는 반송 아암(D)과, 전달 스테이지(TRS2)가 배치되어 있다. 반송 아암(D)은 처리 블록(S2)의 유닛 선반(U5)의 전달 스테이지(TRS1)와의 사이 및 에칭 블록(S5) 내의 전달 스테이지(TRS2)와의 사이에서, 웨이퍼(W)의 전달을 행할 수 있도록, 수평의 X, Y 방향 및 연직 방향으로 이동 가능하고, 또한 회전 가능하다. 본 실시 형태에서는, 에칭 유닛(80)은 진공 분위기 내에서 인가되는 고주파의 주파수 및 전압, 및 프로 세스 가스 압력 등의 에칭 프로세스 조건을 조정함으로써, 에칭률을 제어할 수 있도록 구성되어 있다. 도 4에 도시한 바와 같이, 에칭 유닛(80)에는 ET-1, ET-2, ET-3, ET-4의 식별 표시가 할당되어 있다. 제어부(60)에는, 이들의 식별 표시와 관련하여 각 웨이퍼(W)에 대한 과거의 처리에 사용된 에칭 유닛을 특정할 수 있는 데이터가 기억되어 있다.
에칭 블록(S5)의 하우징(70a)에는 전자파 차단용 실드가 실시되어 있고, 드라이 에칭 처리시에 에칭 유닛(80)으로부터 발생하는 전자파가 외부로 누설되어 악영향을 미치는 일이 없도록 되어 있다. 이 실드로서는, 도전성을 갖는 금속 또는 합성 수지제의 차폐판을 사용할 수 있다. 본 실시 형태에서는 알루미늄 합금제의 차폐판(81)을 사용하여 하우징(70a)을 구성하고 있다.
캐리어 블록(S1)과 에칭 블록(S5) 사이에 배치되는 측정 블록(S6)은, 캐리어 블록(S1)과 에칭 블록(S5)의 하우징(70a)에 접속하는 하우징(70b)을 구비하고 있다. 하우징(70b) 내에는, 처리 결과의 측정 장치로서의 선 폭 측정 장치(90)와, 선 폭 측정 장치(90)에 대해 웨이퍼(W)를 반입ㆍ반출하는 반송 아암(E)과, 전달 스테이지(TRS3)가 배치되어 있다. 반송 아암(E)은 측정 블록(S6) 내의 전달 스테이지(TRS3)와의 사이, 에칭 블록(S5)의 전달 스테이지(TRS2)와의 사이, 및 선 폭 측정 장치(90)와의 사이에서, 웨이퍼(W)의 전달을 행할 수 있도록, 수평의 X, Y 방향 및 연직 방향으로 이동 가능하고, 또한 회전 가능하게 구성되어 있다.
도 5에 도시한 바와 같이, 선 폭 측정 장치(90)는 웨이퍼(W)를 수평으로 적재하는 적재대(91)를 구비하고 있다. 적재대(91)는 X-Y 스테이지로서 구성되어 있 고, 수평 방향의 X 방향과 Y 방향으로 이동 가능하다. 적재대(91)의 상방에는, 적재대(91) 상에 적재된 웨이퍼(W)에 경사 방향으로부터 광을 조사하는 광 조사부(92)와, 광 조사부(92)로부터 조사되어 웨이퍼(W)에서 반사된 광을 검출하는 수광부(93)가 배치되어 있다. 수광부(93)에서 검출한 반사광 정보는 검출부(94)에 출력되고, 검출부(94)는 반사광 정보를 기초로 하여 웨이퍼(W) 상에 형성되어 있는 패턴에서 반사된 반사광의 광 강도 분포를 측정할 수 있다. 선 폭 측정 장치(90)에 의해, 패턴 선 폭의 측정 이외에 웨이퍼(W) 상에 부착하는 불순물이나 파티클 등의 검출도 가능하게 되어 있다.
검출부(94)로부터의 정보는 제어부(60)에 전달되어, 선 폭을 측정하기 위한 정보 처리가 행해진다. 제어부(60)는 산출부(61), 기억부(62) 및 해석부(63)를 갖고 있다. 산출부(61)는 레지스트막의 광학 정수, 패턴 형상 및 구조 등의 기지의 정보를 기초로 하여, 선 폭이 다른 복수의 가상 패턴으로부터 반사되는 반사광의 계산상의 각 광 강도 분포를 산출할 수 있다. 기억부(62)는, 산출부(61)에서 산출되고 있는 각 가상 패턴에 대한 계산상의 각 광 강도 분포를 기억하여 그 라이브러리를 작성할 수 있다.
검출부(94)에서 측정된 웨이퍼(W) 상의 실제 패턴에 대응하는 광 강도 분포는 해석부(63)에 출력된다. 해석부(63)는 검출부(94)로부터 출력된 실제 패턴의 광 강도 분포와 기억부(62)의 라이브러리 내에 기억되어 있는 가상 패턴의 광 강도 분포를 대조하여, 광 강도 분포가 적합한 가상 패턴을 선택하고, 선택된 가상 패턴의 선 폭을 실제의 패턴 선 폭 것으로 추정함으로써, 선 폭을 측정한다.
상기한 바와 같이 하여 측정된 선 폭의 정보는, 노광 장치(S4), 노광 후 가열 유닛(PEB) 및 에칭 유닛(80)으로 전달된다. 노광 장치(S4)는 노광 제어부(도시하지 않음)를 갖고 있고, 이 노광 제어부에 의해 미리 설정되어 있는 다양한 노광 조건 파라미터, 예를 들어 광학계의 웨이퍼(W)에 대한 노광 위치, 노광량 및 노광 초점 등을 기초로 하여 제어된다.
제어부(60)로부터의 제어 신호를 노광 장치(S4), 노광 후 가열 유닛(PEB) 및 에칭 유닛(80)에 전달함으로써, 패턴 선 폭의 측정 정보를 기초로 하여 2회째 이후의 리소그래피 처리의 노광 처리에서의 노광 위치, 노광량 및 노광 초점 등의 노광 조건의 보정, 노광 후 가열 공정에서의 가열 온도나 가열 시간 등의 가열 조건의 보정, 및 에칭 공정에서 인가되는 고주파의 주파수, 전압이나 프로세스 가스 압력 등의 에칭 프로세스 조건의 보정에 의한 에칭률의 보정을 행할 수 있다.
도 1에 도시한 바와 같이, 처리 블록(S2)의 인터페이스 블록(S3)에 인접하는 영역에는, 메인 아암(A1)이 액세스할 수 있는 위치에 유닛 선반(U6)이 설치되어 있다. 유닛 선반(U6)은 DEV층(B2)의 메인 아암(A1)과의 사이에서 웨이퍼(W)의 전달이 가능한 전달 스테이지(TRS4)와, 냉각 기능을 갖는 다른 전달 스테이지(도시하지 않음)를 구비하고 있다. 또한, 처리 블록(S2)의 인터페이스 블록(S3)에 인접하는 영역에는, 도 1 및 도 4에 도시한 바와 같이, 2대의 주연 노광 유닛(WEE)이 배치되어 있다.
처리 블록(S2)의 유닛 선반(U6)의 후방에는, 인터페이스 블록(S3)을 통해 노광 장치(S4)가 접속되어 있다. 인터페이스 블록(S3)은, 처리 블록(S2)의 DEV 층(B2)의 유닛 선반(U6)의 각 유닛 또는 스테이지와 노광 장치(S4) 사이에서 웨이퍼(W)의 전달을 행하기 위한 인터페이스 아암(F)을 구비하고 있다. 인터페이스 아암(F)은 처리 블록(S2)과 노광 장치(S4) 사이에 개재하는 웨이퍼(W) 반송 수단을 이룬다. 인터페이스 아암(F)은 유닛 선반(U6)의 전달 스테이지(TRS4) 등에 대해 웨이퍼(W)의 전달을 행할 수 있도록 수평의 X, Y 방향 및 연직된 Z 방향으로 이동 가능하고, 연직축 주위로 회전 가능하게 구성되어 있다.
다음에, 상기한 도포ㆍ현상 처리 시스템에서 실행되는 웨이퍼(W)의 처리에 대해 도 6 및 도 7에 나타내는 흐름도를 참조하여 설명한다.
우선, 캐리어 블록(S1)의 적재대(21)에, 처리에 제공되는 웨이퍼(W)를 수납한 캐리어(20)가 적재된다(로트 투입 : 스텝 6-1). 이 상태에서, 검지 수단(23)에 의해 캐리어(20)에 부여된 식별 표시가 검지되어 검지 신호가 제어부(60)에 전달된다. 제어부(60)는 식별 표시를 기초로 하여, 이제부터 캐리어(20) 내의 웨이퍼(W)에 대해 실행하고자 하는 처리(리소그래피 처리 및 에칭 처리)가, 당해 웨이퍼(W)에 대해 실행되는 1회째의 처리인지, 2회째 이후의 처리인지를 판별한다(스텝 6-2). 또한, 본 실시 형태에서는, 제어부(60)는 캐리어(20)에 부여된 식별 표시를 사용하여 각 웨이퍼의 처리 이력을 관리하고 있다.
스텝 6-2에서「1회째의 처리(Yes)」라 판별된 경우에는, 1회째의 처리에 사용되는 각 공정용 처리 유닛이 결정되어, 웨이퍼(W)의 반송 스케줄이 작성된다(스텝 6-3). 본 발명의 취지에 비추면,「1회째의 처리」에서는 임의의 처리 유닛을 사용할 수 있으므로, 사용하는 처리 유닛의 선택은, 적당히 혹은 시스템 전체의 처 리량을 고려하여 행할 수 있다. 또한, 미리 준비된 1개의 반송 스케줄, 혹은 미리 준비된 복수의 반송 스케줄로부터 선택된 1개의 반송 스케줄을 사용할 수 있다(이 경우, 사용하는 처리 유닛은 선택된 반송 스케줄에 의해 미리 결정되어 있음).
그리고 결정된 반송 스케줄를 기초로 하여 제어부(60)의 제어 하에서, 캐리어(20) 내의 각 웨이퍼(W)에 대해 1회째의 리소그래피 처리가 실시된다(스텝 6-4). 이하에, 1회째의 리소그래피 처리에 대해, 도 7의 (a)를 참조하여 레지스트 도포 공정 이후의 순서에 대해 설명한다.
웨이퍼(W)는 캐리어(20)로부터 트랜스퍼 아암(C)에 의해 취출되어, 적당한 루트를 따라, 소수화 유닛(ADH)에 반입되고, 거기서 소수화 처리가 실시된 후, 유닛 선반(U5)에 설치된 적당한 보관 장소에 일시적으로 보관된다.
그 후, 웨이퍼(W)는 메인 아암(A2)에 의해 유닛 선반(U5)으로부터 취출되어, 레지스트 도포 유닛(32a, 32b)의 한쪽 예를 들어 COT2-1로 반송되어, 거기서 레지스트 도포 공정이 실행되고, 웨이퍼(W) 상에 레지스트막이 형성된다(스텝 S-1). 계속해서 웨이퍼(W)는, 메인 아암(A2)에 의해 가열 유닛(CLHP)으로 반송되어, 거기서 프리 베이크 공정(PAB)이 실행되고, 이에 의해 용제가 레지스트막으로부터 증발한다(스텝 S-2). 그 후, 웨이퍼(W)는 주연 노광 유닛(WEE)으로 반송되어, 거기서 주변 노광 공정(스텝 S-3) 실행된 후, 계속해서 가열 공정(BAKE)이 실행된다(스텝 S-4). 계속해서, 웨이퍼(W)는 인터페이스 아암(F)에 의해 노광 장치(S4)로 반송되어, 거기서 웨이퍼에 대한 노광 공정이 실행된다(스텝 S-5).
노광 후의 웨이퍼(W)는, 인터페이스 아암(F)에 의해 유닛 선반(U6)의 전달 스테이지(TRS4)에 반송되고, 그곳으로부터 DEV층(B2)의 메인 아암(A1)에 수취된다. 웨이퍼(W)는 DEV층(B2)의 노광 후 가열 유닛(예를 들어, PEB3-1)으로 반송되어, 거기서 노광 후 가열 공정이 실행된다(스텝 S-6). 그 후, 웨이퍼(W)는 메인 아암(A1)에 의해 유닛 선반(U6) 내의 냉각 플레이트(도시하지 않음)로 반송되어, 거기서 웨이퍼(W) 온도가 소정 온도로 조정된다. 계속해서, 웨이퍼(W)는, 메인 아암(A1)에 의해 유닛 선반(U6)으로부터 취출되어 현상 유닛(31a 내지 31c)의 하나 예를 들어 DEV1-1에 반송되어, 거기서 현상 공정[웨이퍼(W)로의 현상액의 도포]이 실행된다(스텝 S-7). 그 후, 웨이퍼(W)는 메인 아암(A1)에 의해 포스트 베이킹 유닛(POST)에 반송되어, 거기서 웨이퍼 상의 수분이 비산된다.
현상 처리 후의 웨이퍼(W)는 유닛 선반(U5) 내의 전달 스테이지(TRS1)로 반송되어, 그곳으로부터 에칭 블록(S5)의 반송 아암(D)에 수취되어 에칭 블록(S5)의 에칭 유닛(80) 예를 들어 ET-4로 반송되어, 거기서 현상 처리 후의 패턴을 마스크로서 사용하는 에칭 공정(에칭 처리)이 웨이퍼(W)에 대해 실행된다(S-8).
에칭 처리 후의 웨이퍼(W)는 반송 아암(D)에 의해 에칭 유닛(80)으로부터 취출되어, 에칭 블록(S5)의 전달 스테이지(TRS2)로 반송되고, 그곳으로부터 측정 블록(S6)의 반송 아암(E)에 수취되어 측정 블록(S6)의 선 폭 측정 장치(90)로 반송되어, 거기서 웨이퍼(W) 상에 형성된 패턴의 선 폭이 측정된다(스텝 S-9). 이 선 폭의 측정 정보는 제어부(60)로 전달되어 제어부(60)에 기억된다.
선 폭의 측정이 행해진 웨이퍼(W)는, 반송 아암(E)에 의해 선 폭 측정 장치(90)로부터 취출된 후, 에칭 블록(S5)의 전달 스테이지(TRS2), 반송 아암(D), 처 리 블록(S2)의 전달 스테이지(TRS1)에 순차 반송된다. 계속해서, 스테이지(TRS1)의 웨이퍼(W)는 처리 블록(S2)의 메인 아암(A2)에 수취되어, 세정 유닛(SCR)에 반송되고, 거기서 웨이퍼(W)를 세정하는 세정 공정이 실행된다(스텝 S-10). 이상에 의해, 일련의 리소그래피 처리 및 에칭 처리가 종료된다. 이에 의해, 웨이퍼(W)의 표면에는, 도 8의 (a)에 도시한 바와 같이 피치 P의 패턴이 형성된다. 피치 P의 값은, 1회의 리소그래피 처리에서 레지스트(PR)가 무너지지 않는 것이 보증되는 임계값 이상이 된다. 도 8에서, 부호 CD는 선 폭, HM은 하드 마스크를 각각 나타내고 있다. 또한, 실제로는, 웨이퍼(W)가 도 8의 (a)의 상태가 된 후, 에칭 블록(S5)에 설치된 도시하지 않은 레지스트 애싱 유닛 또는 레지스트 박리 유닛에 의해 레지스트(PR)는 제거된다.
1회째의 리소그래피 처리 및 에칭 처리가 실시된 웨이퍼(W)는 캐리어 블록(S1)의 적재대(21)에 적재된 빈 캐리어(20) 내에 수납된다.
다시 도 6을 참조한다. 스텝 6-2에서「2회째 이후(No)」라 판별되면(이하에서는 설명의 간략화를 위해「2회째」인 것으로 함), 제어부(60)는 캐리어(20) 내에 수용되어 있는 웨이퍼(W)의 직전의 처리(즉 1회째의 리소그래피 처리 및 에칭 처리)에 적용된 반송 스케줄(즉 반송 이력)을 판독한다. 즉, 제어부(60)는 1회째의 리소그래피 처리의 각 공정 및 에칭 처리에서 사용된 처리 유닛의 식별 표시를 특정한다(스텝 6-5).
계속해서, 제어부(60)는 1회째의 리소그래피 처리 및 에칭 처리에 사용된 처리 유닛의 식별 표시를 기초로 하여, 이제부터 실시하고자 하는 2회째의 리소그래 피 처리의 각 공정 및 에칭 처리에 사용하는 처리 유닛을 결정한다. 레지스트 도포 공정을 실시하기 위한 레지스트 도포 유닛에 대해서는, 4대의 같은 사양의 레지스트 도포 유닛 COT2-1, COT2-2, COT3-1, COT3-1로 이루어지는 레지스트 도포 유닛 그룹 중에서 1대의 레지스트 도포 유닛이 선택된다. 마찬가지로, 리소그래피 처리의 다른 공정(포스트 익스포저 베이킹 공정, 현상 공정 등)에 대해서도 복수대의 같은 사양의 처리 유닛으로 이루어지는 유닛 그룹 중에서 1대의 처리 유닛이 선택된다. 또한, 마찬가지로, 4대의 같은 사양의 에칭 유닛(ET-1, ET-2, ET-3, ET-4)으로 이루어지는 에칭 유닛 그룹 중에서 1대의 에칭 유닛이 선택된다. 그리고, 제어부(60)는, 선택된 처리 유닛을 기초로 하여 반송 스케줄을 작성하고, 이를 기초로 하여 2회째의 리소그래피 처리 및 에칭 처리가 실행된다.
리소그래피 처리 및 에칭 처리의 공정에는, 처리 유닛의 기기 차에 기인하여 발생할 수 있는 약간의 처리 조건의 변동이 처리 결과에 비교적 큰 영향을 미치는 몇 가지의 공정(구체적으로는, 레지스트 도포 공정, 노광 후 가열 공정, 현상 공정 및 에칭 공정이 예시됨)이 포함된다. 멀티 패터닝에서 이와 같은 공정을 실행하는 처리 유닛에 대해서는, 2회째의 처리(패터닝)에 사용하는 처리 유닛을, 1회째의 처리(패터닝)에 사용한 처리 유닛과 동일한 것으로 하는 것이 바람직하다. 본 실시 형태에서는, 레지스트 도포 공정, 노광 후 가열 공정, 현상 공정 및 에칭 공정에 사용하는 처리 유닛에 대해서는, 2회째의 처리에 사용하는 처리 유닛을 1회째의 처리에 사용한 처리 유닛과 동일한 것으로 하고 있다.
제어부(60)는 선택된 처리 유닛을 기초로 하여 2회째의 리소그래피 처리 및 에칭 처리를 위한 반송 스케줄을 작성한다(스텝 6-6). 또한, 레지스트 도포 공정, 노광 후 가열 공정, 현상 공정 및 에칭 공정 이외의 공정을 실시하기 위한 처리 유닛에 대해서는, 보다 효율이 좋은 반송을 실현하는 것, 및 시스템 전체의 처리량을 고려하여 선택할 수 있다.
그리고, 작성된 반송 스케줄을 기초로 하여 2회째의 리소그래피 처리 및 2회째의 에칭 처리가 실행된다(스텝 6-7). 이하에, 2회째의 리소그래피 처리에 대해, 도 7의 (b)를 참조하여 설명한다.
1회째의 리소그래피 처리 및 에칭 처리가 실시된 웨이퍼(W)를 수납하는 캐리어로부터, 웨이퍼(W)가 1회째의 처리와 같은 경로를 따라, 이 웨이퍼(W)에 대한 1회째의 리소그래피 처리에 사용한 레지스트 도포 유닛 COT2-1로 반입되고, 거기서 웨이퍼(W)에 대해 레지스트 도포 공정이 실행되어 레지스트막이 형성된다(스텝 S-11). 1회째의 레지스트 도포 공정에 사용한 레지스트 도포 유닛 COT2-1을 사용하여 2회째의 레지스트 도포 공정을 실행함으로써, 2회째의 레지스트 도포 공정에서 형성되는 레지스트의 막 두께와 1회째의 레지스트 도포 공정에서 형성되는 레지스트의 막 두께의 차를 최소한으로 할 수 있다.
계속해서, 레지스트막이 형성된 웨이퍼(W)에 대해, 1회째의 리소그래피 처리와 마찬가지로, 프리 베이크 공정(PAB)(스텝 S-12), 주변 노광 공정(WEE)(스텝 S-13), 가열 공정(BAKE)(스텝 S-14) 및 노광 공정(EXP)(스텝 S-15)이 순차 실행된다. 계속해서, 1회째의 리소그래피 처리에서 사용한 노광 후 가열 유닛 PEB3-1을 사용하여 웨이퍼(W)에 대해 노광 후 가열 공정이 실행된다(스텝 S-16). 1회째의 포스 트 익스포저 베이크 공정에 사용한 포스트 익스포저 베이크 유닛 PEB3-1을 사용하여 2회째의 포스트 익스포저 베이크 공정을 실행함으로써, 특히 화학 증폭형 레지스트를 사용하는 경우, 1회째 및 2회째의 포스트 익스포저 베이크 공정에서, 산 촉매 반응에 영향을 미치는 처리 시간 및 처리 온도 등의 처리 조건의 차를 최소한으로 할 수 있다.
포스트 익스포저 베이크 공정이 행해진 웨이퍼(W)는, 1회째의 리소그래피 처리에서 사용한 현상 유닛 DEV1-1로 반송되어, 거기서 웨이퍼(W)에 대해 현상 공정이 실행된다(스텝 S-17). 1회째의 현상 공정에서 사용한 현상 유닛 DEV1-1을 사용하여 2회째의 현상 공정을 실행함으로써, 1회째 및 2회째의 현상 공정에서의 현상 시간 및 현상액의 공급량 및 농도의 차를 최소한으로 할 수 있다. 또한, 현상 후, 웨이퍼(W)는 포스트 베이크된다.
현상 후의 웨이퍼(W)는, 1회째의 에칭 처리(에칭 공정)에 사용한 에칭 유닛 ET-4로 반송되어, 거기서 웨이퍼(W)에 대한 에칭 공정이 실행된다(스텝 S-18). 이에 의해, 도 8의 (b)에 도시한 바와 같이, 1회째의 리소그래피 처리 및 에칭 처리에 의해 형성된 피치 P의 패턴에 부가하여 또한 피치 P의 패턴을 웨이퍼(W) 상에 형성하여, 전체적으로 피치 P/2의 패턴을 형성할 수 있다. 또한, 당업자라면 당연히 이해할 수 있겠지만, 도 8의 (b)는 더블 패터닝의 개요를 나타내는 개략적인 도면이며, 실제로는 스텝 S-18 종료 시점에서는, 제1 회째의 패터닝에 의해 형성된 구멍은 레지스트에 의해 매립되어 있다. 1회째의 에칭 처리에 사용한 에칭 유닛 ET-4를 사용하여 2회째의 에칭 처리를 행함으로써, 1회째 및 2회째의 현상 공정에 서의 에칭량의 차를 최소한으로 할 수 있다. 또한, 실제로는, 스텝 S18 후, 에칭 블록(S5)에 설치된 도시하지 않은 레지스트 애싱 유닛 또는 레지스트 박리 유닛에 의해 레지스트(PR)는 제거된다.
1회째의 에칭 처리 후에 선 폭 측정 장치(90)에 의해 측정된 패턴의 선 폭에 관한 측정 정보를, 제어부(60)로부터 노광 장치(S4), 가열 유닛(PEB) 및 에칭 유닛(80)에 전달함으로써, 상기 측정 정보를 기초로 하여 2회째 이후의 리소그래피 처리에서, 노광 공정에서의 노광 위치, 노광량 및 노광 초점 등의 노광 조건의 보정, 노광 후 가열 공정에서의 가열 온도 및 가열 시간 등의 가열 조건의 보정, 에칭 공정에서의 고주파의 주파수, 전압, 프로세스 가스 압력 등의 에칭 조건의 보정을 행할 수 있다. 상기한 모든 보정을 행해도 좋고, 일부만의 보정을 행해도 좋다. 이에 의해, 보다 고정밀도의 멀티 (더블) 패터닝을 행할 수 있다.
2회째의 리소그래피 처리 및 에칭 처리가 행해진 웨이퍼(W)는, 측정 블록(S6)의 선 폭 측정 장치(90)로 반송되어, 패턴 선 폭이 측정되는 동시에 웨이퍼(W) 표면에 부착하는 불순물이나 파티클 등이 측정된다(CDM/MCRO)(스텝 S-19). 이 측정 정보도 제어부(60)로 전달되고, 이에 의해 웨이퍼(W)에 실제로 형성된 패턴의 형상 및 피치, 및 웨이퍼(W)에 부착하는 불순물이나 파티클의 상태를 확인할 수 있다.
2회째의 리소그래피 처리 및 에칭 처리가 행하여진 웨이퍼(W)는, 트랜스퍼 아암(C)에 의해 캐리어 블록(S1)에 적재되어 있는 빈 캐리어(20) 내에 수납된다. 이상에 의해, 더블 (멀티) 패터닝의 일련의 각 공정이 종료된다.
본 발명은, 리소그래피 처리 및 에칭 처리를 2회씩 행하는 것에 한정되지 않고, 리소그래피 처리 및 에칭 처리를 각 3회 이상 행하는 경우에도 적용할 수 있다. 이 경우, n회째의 처리에 사용하는 처리 유닛은 n-1회째의 처리에 사용한 처리 유닛을 기초로 하여 상기와 마찬가지의 사고 방식으로 결정할 수 있다. 이 경우도, 상기와 같은 효과를 얻을 수 있다.
상기한 제1 실시 형태에서는, 에칭 유닛(80)이 조립된 레지스트 도포ㆍ현상 처리 시스템을 사용하여, 리소그래피 처리 및 에칭 처리를 동일 시스템 내에서 행하였다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 즉, 에칭 처리를 레지스트 도포ㆍ현상 처리 시스템으로부터 분리하여 설치된 에칭 유닛(에칭 장치)에 의해 리소그래피 처리 후의 에칭 처리를 행해도 좋다.
도 9에 도시한 바와 같이, 제2 실시 형태에 관한 레지스트 도포ㆍ현상 처리 시스템은, 제1 실시 형태에 관한 레지스트 도포ㆍ현상 처리 시스템으로부터 에칭 블록(S5)을 제거하여 구성되어 있다. 레지스트 도포ㆍ현상 처리 시스템으로부터 이격된 위치에 에칭 장치가 설치되어 있다. 이 에칭 장치는, 제1 실시 형태에 관한 레지스트 도포ㆍ현상 처리 시스템의, 캐리어 블록(S1) 및 에칭 블록(S5)을 조합한 것과 대개 등가의 구성을 갖는다. 제2 실시 형태에서, 제1 실시 형태와 같은 부분은 동일 부호를 부여하여 설명은 생략한다.
제2 실시 형태에서는, 도시하지 않은 반송기에 의해, 레지스트 도포ㆍ현상 처리 시스템과 에칭 장치 사이에서 도 9 중에 실선의 화살표로 나타낸 바와 같이 웨이퍼(W)가 반송 가능하다. 이 경우, 복수의 웨이퍼(W)를 캐리어(20)에 수용하여 정리하여 반송해도 좋고, 혹은 웨이퍼(W)를 1매씩 반송해도 좋다.
다음에, 제2 실시 형태에서의 기판 처리 방법에 대해, 도 6 및 도 10에 나타내는 흐름도를 참조하여 설명한다.
우선, 캐리어 블록(S1)의 적재대(21)에 처리에 제공되는 웨이퍼(W)를 수납한 캐리어(20)가 적재된다(로트 투입 : 스텝 6-1). 이 상태에서, 검지 수단(23)에 의해 캐리어(20)에 부여된 식별 표시가 검지되어, 검지 신호가 제어부(60)로 전달된다. 제어부(60)는 식별 표시를 기초로 하여, 이제부터 캐리어(20) 내의 웨이퍼(W)에 대해 실행하고자 하는 처리(리소그래피 처리 및 에칭 처리)가, 당해 웨이퍼(W)에 대해 실행되는 1회째의 처리인지, 2회째 이후의 처리인지를 판별한다(스텝 6-2). 「1회째」라 판별된 경우에는, 스텝 6-3으로 진행되어, 1회째의 리소그래피 처리를 위한 반송 스케줄이 작성, 혹은 미리 작성된 반송 스케줄을 기초로 하여 웨이퍼 1회째의 리소그래피 처리가 실시된다(스텝 6-4). 이하에, 1회째의 리소그래피 처리에 대해, 도 1O의 (a)를 참조하여 레지스트 도포 이후의 순서에 대해 설명한다.
소수화 처리된 후에 유닛 선반(U5)에 일시 수납된 웨이퍼(W)는, 메인 아암(A2)에 의해 유닛 선반(U5)으로부터 취출되어, 레지스트 도포 유닛(32a, 32b)의 한쪽 예를 들어 COT2-2로 반송되어, 거기서 레지스트막이 형성된다(스텝 2S-1). 레지스트막이 형성된 웨이퍼(W)는, 메인 아암(A2)에 의해 가열 유닛(CLHP)에 반송되어, 거기서 용제를 레지스트막으로부터 증발시키기 위한 프리 베이크 공정(PAB)이 실시된다(스텝 2S-2). 그 후, 웨이퍼(W)는 주연 노광 유닛(WEE)으로 반송되어, 주변 노광 공정(스텝 2S-3)이 실시된 후, 가열 공정이 실시된다(스텝 2S-4). 계속해서, 웨이퍼(W)는 인터페이스 아암(F)에 의해 노광 장치(S4)로 반송되고, 여기서 노광 처리가 행해진다(스텝 2S-5).
노광 처리 후의 웨이퍼(W)는, 인터페이스 아암(F)에 의해 DEV층(B2)에 웨이퍼(W)를 전달하기 위해 유닛 선반(U6)의 전달 스테이지(TRS4)로 반송된다. 스테이지(TRS4) 상의 웨이퍼(W)는 DEV층(B2)의 메인 아암(A1)에 수취된다. 웨이퍼(W)는 DEV층(B2)에서, 우선, 노광 후 가열 유닛(예를 들어, PEB3-2)에서 포스트 익스포저 베이크(스텝 2S-6)된 후, 메인 아암(A1)에 의해 유닛 선반(U6)의 냉각 플레이트(도시하지 않음)로 반송되어 소정 온도로 조정된다. 계속해서, 웨이퍼(W)는 메인 아암(A1)에 의해 유닛 선반(U6)으로부터 취출되어 현상 유닛(31a 내지 31c)의 하나 예를 들어 DEV1-2로 반송되어 현상액이 도포된다(스텝 2S-7). 그 후, 메인 아암(A1)에 의해 포스트 베이크 유닛(POST)으로 반송되고, 그 후 냉각(쿨링)된다(스텝 2S-8, 스텝 2S-9).
현상 처리 후의 웨이퍼(W)는 캐리어 블록(S1)의 적재대(21)에 적재된 빈 캐리어(20) 내에 수납되어 레지스트 도포ㆍ현상 시스템으로부터 반출된다.
레지스트 도포ㆍ현상 처리 시스템에 의해 1회째의 리소그래피 처리가 실시된 웨이퍼(W)는 에칭 장치에 반송되고, 거기서 현상 처리 후의 패턴을 마스크로 하는 에칭 처리가 실시된다. 그 후, 웨이퍼(W)는, 캐리어(20) 내에 수납되어, 다시 레지스트 도포ㆍ현상 처리 시스템의 캐리어 블록(S1)에 반입된다.
1회째의 리소그래피 처리 및 에칭 처리가 행해진 웨이퍼(W)를 수납하는 캐리 어(20)가 캐리어 블록(S1)의 적재대(21)에 투입되면, 캐리어(20)에 부여된 식별 표시가 검지 수단(23)에 의해 검지된다. 이 경우, 웨이퍼(W)는 이제부터 2회째의 리소그래피 처리를 받게 되지만, 그것이 제어부(60)에 의해 인식된다. 그러면 제어부(60)는 전회(1회째)의 리소그래피 처리에서의 반송 이력(각 공정용의 유닛의 사용 이력)을 확인한다(스텝 6-5). 전회의 반송 이력이 확인되면, 스텝 6-6으로 진행하여, 제어부(60)는 앞서 설명한 제1 실시 형태와 같은 순서로, 2회째의 리소그래피 처리에 사용하는 처리 유닛을 결정하는 동시에, 반송 스케줄을 작성한다(스텝 6-6). 이 반송 스케줄을 기초로 하여 제어부(60)의 제어 하에서, 2회째의 리소그래피 처리가 실시된다(스텝 6-7). 이하에, 2회째의 리소그래피 처리에 대해, 도 10의 (b)를 참조하여 레지스트 도포 이후의 순서 대해 설명한다.
1회째의 리소그래피 처리 및 에칭 처리가 행해진 웨이퍼(W)를 수납하는 캐리어(20)가 투입되면, 1회째의 처리와 마찬가지로, 1회째의 처리에 사용한 레지스트 도포 유닛 COT2-2를 사용하여 웨이퍼(W)에 레지스트 도포 공정이 행해지고, 레지스트막이 형성된다(스텝 2S-10). 이와 같이, 1회째의 처리에 사용한 레지스트 도포 유닛 COT2-2를 사용하여 레지스트 도포를 행함으로써, 2회의 리소그래피 처리에서 형성되는 레지스트 막 두께의 편차를 방지할 수 있다.
레지스트막이 형성된 웨이퍼(W)에 대해, 1회째의 리소그래피 처리와 마찬가지로, 프리 베이크 공정(PAB)(스텝 2S-11)→주변 노광 공정(WEE)(스텝 2S-12)→가열 공정(BAKE)(스텝 2S-13)→노광 공정(EXP)(스텝 2S-14)이 실행된다. 그 후, 웨이퍼(W)에 대해, 1회째의 리소그래피 처리에 사용한 노광 후 가열 유닛 PEB3-2를 사용하여 노광 후 가열 공정이 실행된다(스텝 2S-15). 이와 같이, 1회째의 리소그래피 처리에 사용한 노광 후 가열 유닛 PEB3-2를 사용하여 노광 후 가열 공정을 실행함으로써, 예를 들어 화학 증폭형 레지스트가 사용되고 있는 경우에서는, 산 촉매 반응에 영향을 미치는 처리 시간 및 처리 온도의 1회째와 2회째의 노광 후 가열 공정에서의 차이를 최소한으로 할 수 있다.
노광 후 가열 공정 후, 웨이퍼(W)는 1회째의 처리에 사용한 현상 유닛 DEV1-2에 반송되어, 거기서 웨이퍼(W)에 대해 현상 공정이 실행된다(스텝 2S-16). 이와 같이, 1회째의 리소그래피 처리에 사용한 현상 유닛 DEV1-2를 사용하여 현상 공정을 실행함으로써, 1회째와 2회째의 현상 공정에서의 현상 시간, 현상액의 공급량, 농도 등의 현상 조건을 일정하게 할 수 있다.
현상 처리가 실시된 웨이퍼(W)는, 그 후, 메인 아암(A1)에 의해 포스트 베이크 유닛(POST)에 반송되고, 거기서 가열된 후, 냉각된다(스텝 2S-17, 스텝 2S-18). 그 후, 웨이퍼(W)는 측정 블록(S6)의 선 폭 측정 장치(90)로 반송되어, 패턴의 선 폭이 측정되는 동시에 웨이퍼(W) 표면에 부착하는 불순물이나 파티클 등이 측정된다(CDM/MCRO)(스텝 2S-19). 이 측정 정보는 제어부(60)로 전달되어, 웨이퍼(W)에 형성된 선 폭의 형상이나 피치(P/2), 웨이퍼(W)에 부착하는 불순물이나 파티클 등의 상태를 확인할 수 있다.
상기한 바와 같이 하여 2회째의 리소그래피 처리(처리)가 행해진 웨이퍼(W)는, 트랜스퍼 아암(C)에 의해, 캐리어 블록(S1)에 적재되어 있는 빈 캐리어(20) 내에 수납된다. 이상에 의해 2회째의 리소그래피 처리가 종료된다.
2회째의 리소그래피 처리가 실시된 웨이퍼(W)를 수납한 캐리어(20)는 에칭 장치로 반송되어, 2회째의 리소그래피 처리에 의해 형성된 레지스트 마스크를 사용한 에칭 처리가 실시된다. 이에 의해, 1회의 리소그래피 처리에 의해 형성된 피치 P의 패턴 사이에 패턴을 추가 형성하여, 전체적으로 피치 P/2의 패턴을 형성할 수 있다. 2회째의 에칭 처리에서도, 1회째의 에칭 처리에 사용한 에칭 유닛(예를 들어 ET-4)을 사용함으로써, 1회째와 2회째의 에칭 처리에서의 에칭량을 동일하게 할 수 있다.
2회째의 에칭 처리가 실시된 웨이퍼(W)는 캐리어(20) 내에 수납되어 일련의 처리가 종료된다.
또한, 상기 실시 형태에서는, 웨이퍼(W)에 반사 방지막을 형성하고 있지 않지만, 레지스트막의 하측이나 상측에 반사 방지막을 형성하는 경우에서도, 본 발명에 관한 기판 처리 방법(시스템)을 마찬가지로 사용할 수 있다.

Claims (12)

  1. 각각이 1개의 기판에 대해 적어도 2회 실행되는 리소그래피 처리 및 에칭 처리를 구비한 기판 처리 방법이며, 상기 리소그래피 처리는 기판 상에 소정의 패턴을 갖는 마스크를 형성하기 위한 복수의 공정을 갖고 있고, 또한 상기 에칭 처리는 상기 리소그래피 처리에 의해 형성된 마스크를 사용하여 상기 기판을 에칭하는 것이며, 상기 기판 처리 방법이, 상기 복수의 공정에 각각 할당된 복수의 처리 유닛 그룹을 갖고, 또한 상기 복수의 처리 유닛 그룹의 각각이 동종의 복수의 처리 유닛을 포함하고 있는 기판 처리 시스템을 사용하여 실행되는 것에 있어서,
    상기 방법은 또한,
    기판에 대해 실시하고자 하는 리소그래피 처리가, 상기 기판에 대해 실행되는 제1 회째의 리소그래피 처리인지, 2회째 이후의 리소그래피 처리인지를 판별하는 스텝과,
    상기 판별 스텝에서 상기 기판에 대해 실행하고자 하는 리소그래피 처리가 2회째 이후의 리소그래피 처리라고 판별된 경우, 상기 기판에 대해 실행하고자 하는 리소그래피 처리에 사용하는 적어도 1개의 처리 유닛이 상기 기판에 대해 직전의 회째에 실행된 리소그래피 처리에서 사용된 처리 유닛과 동일해지도록, 상기 복수의 처리 유닛 그룹의 각각으로부터 1개씩 처리 유닛을 선택함으로써 실행하고자 하는 리소그래피 처리에 사용하는 처리 유닛을 결정하는 스텝을 구비하고 있는 것을 특징으로 하는, 기판 처리 방법.
  2. 제1항에 있어서, 상기 기판 처리 시스템은 상기 에칭 공정을 실행하기 위한 복수의 에칭 유닛을 갖고 있고,
    상기 판별 스텝에서, 기판에 대해 실행하고자 하는 에칭 공정이, 상기 기판에 대해 실행되는 제1 회째의 에칭 공정인지, 2회째 이후의 에칭 공정인지도 판별되고,
    상기 판별 스텝에서 상기 기판에 대해 실행하고자 하는 에칭 공정이 2회째 이후의 에칭 공정이라 판별된 경우, 상기 결정 스텝에서, 상기 기판에 대해 실행하고자 하는 에칭 공정에 사용하는 에칭 유닛으로서, 상기 기판에 대해 직전의 회째에 실행된 에칭 공정에서 사용된 에칭 유닛이 선택되는 것을 특징으로 하는, 기판 처리 방법.
  3. 제1항에 있어서, 상기 복수의 공정에는, 레지스트 도포 공정, 노광 후 가열 공정, 현상 공정이 포함되어 있고,
    상기 판별 스텝에서 상기 기판에 대해 실행하고자 하는 리소그래피 처리가 2회째 이후의 리소그래피 처리라고 판별된 경우, 상기 결정 스텝에서, 상기 레지스트 도포 공정을 실행하기 위한 처리 유닛, 노광 후 가열 공정을 실행하기 위한 처리 유닛 및 현상 공정을 실행하기 위한 처리 유닛 중 적어도 1개가, 상기 기판에 대해 직전의 회째에 실행된 리소그래피 처리에서 사용된 처리 유닛과 동일해지도록, 상기 기판에 대해 실행하고자 하는 리소그래피 처리에 사용하는 처리 유닛이 선택되는 것을 특징으로 하는, 기판 처리 방법.
  4. 제3항에 있어서, 상기 판별 스텝에서 상기 기판에 대해 실행하고자 하는 리소그래피 처리가 2회째 이후의 리소그래피 처리라고 판별된 경우, 상기 결정 스텝에서, 상기 레지스트 도포 공정을 실행하기 위한 처리 유닛, 노광 후 가열 공정을 실행하기 위한 처리 유닛 및 현상 공정을 실행하기 위한 처리 유닛이, 상기 기판에 대해 직전의 회째에 실행된 리소그래피 처리에서 사용된 처리 유닛과 동일해지도록, 상기 기판에 대해 실행하고자 하는 리소그래피 처리에 사용하는 처리 유닛이 선택되는 것을 특징으로 하는, 기판 처리 방법.
  5. 제1항에 있어서, 상기 2회째 이후의 리소그래피 처리는, 상기 기판에 대해 직전의 회째에 실행된 리소그래피 처리에 의해 형성된 패턴의 사이에 패턴을 형성하는 것을 특징으로 하는, 기판 처리 방법.
  6. 제2항에 있어서, 상기 복수의 공정에는 레지스트 도포 공정, 노광 후 가열 공정, 현상 공정이 포함되어 있고,
    상기 판별 스텝에서 상기 기판에 대해 실행하고자 하는 리소그래피 처리가 2회째 이후의 리소그래피 처리라고 판별된 경우, 상기 결정 스텝에서, 상기 레지스트 도포 공정을 실행하기 위한 처리 유닛, 노광 후 가열 공정을 실행하기 위한 처리 유닛 및 현상 공정을 실행하기 위한 처리 유닛 중 적어도 1개가, 상기 기판에 대해 직전의 회째에 실행된 리소그래피 처리에서 사용된 처리 유닛과 동일해지도록, 상기 기판에 대해 실행하고자 하는 리소그래피 처리에 사용하는 처리 유닛이 선택되는 것을 특징으로 하는, 기판 처리 방법.
  7. 제6항에 있어서, 상기 판별 스텝에서 상기 기판에 대해 실행하고자 하는 리소그래피 처리가 2회째 이후의 리소그래피 처리라고 판별된 경우, 상기 결정 스텝에서, 상기 레지스트 도포 공정을 실행하기 위한 처리 유닛, 노광 후 가열 공정을 실행하기 위한 처리 유닛 및 현상 공정을 실행하기 위한 처리 유닛이, 상기 기판에 대해 직전의 회째에 실행된 리소그래피 처리에서 사용된 처리 유닛과 동일해지도록, 상기 기판에 대해 실행하고자 하는 리소그래피 처리에 사용하는 처리 유닛이 선택되는 것을 특징으로 하는, 기판 처리 방법.
  8. 제2항에 있어서, 상기 2회째 이후의 리소그래피 처리는, 상기 기판에 대해 직전의 회째에 실행된 리소그래피 처리에 의해 형성된 패턴의 사이에 패턴을 형성하는 것을 특징으로 하는, 기판 처리 방법.
  9. 기판 처리 시스템에 있어서,
    이 기판 처리 시스템에 대한 기판의 반입 및 반출이 행해지는 기판 반입ㆍ반출부와,
    서로 실질적으로 동일하게 구성된 복수의 레지스트 도포 유닛으로 이루어지는 처리 유닛 그룹과, 서로 실질적으로 동일하게 구성된 복수의 노광 후 가열 유닛으로 이루어지는 처리 유닛 그룹과, 서로 실질적으로 동일하게 구성된 복수의 현상 유닛으로 이루어지는 처리 유닛 그룹을 포함하는 복수의 처리 유닛 그룹이 설치된, 리소그래피 처리의 노광 공정 이외의 복수의 공정을 실행 가능하게 구성된 도포ㆍ현상부와,
    노광 장치와 상기 도포ㆍ현상 처리부 사이에서의 피처리 기판의 전달을 위해 설치된 인터페이스부와,
    상기 반입ㆍ반출부, 상기 도포ㆍ현상 처리부 및 인터페이스부 사이에서, 및 도포ㆍ현상 처리부 내에서, 기판을 반송하는 기판 반송 수단과,
    적어도 상기 복수의 처리 유닛 및 상기 기판 반송 수단을 제어하는 제어부를 구비하고,
    상기 제어부는,
    기판에 대해 실시하고자 하는 리소그래피 처리가, 상기 기판에 대해 실행되는 제1 회째의 리소그래피 처리인지, 2회째 이후의 리소그래피 처리인지를 판별하는 수단과,
    상기 판별 수단에서 상기 기판에 대해 실행하고자 하는 리소그래피 처리가 2회째 이후의 리소그래피 처리라고 판별된 경우, 상기 기판에 대해 실행하고자 하는 리소그래피 처리에 사용하는 적어도 1개의 처리 유닛이 상기 기판에 대해 직전의 회째에 실행된 리소그래피 처리에서 사용된 처리 유닛과 동일해지도록, 상기 복수의 처리 유닛 그룹의 각각으로부터 1개씩 처리 유닛을 선택함으로써 실행하고자 하는 리소그래피 처리에 사용하는 처리 유닛을 결정하는 수단을 구비하고 있는 것을 특징으로 하는, 기판 처리 시스템.
  10. 제9항에 있어서, 서로 실질적으로 동일하게 구성된 복수의 에칭 유닛으로 이루어지는 처리 유닛 그룹을 포함하고, 상기 리소그래피 처리에 의해 형성된 패턴을 마스크로서 에칭 공정을 실행하는 에칭 장치를 갖는 에칭 처리부와,
    상기 기판 반송 수단은, 상기 에칭 처리부와의 사이에서도 기판의 반송을 할 수 있도록 구성되고,
    상기 판별 수단은, 기판에 대해 실행하고자 하는 에칭 공정이, 상기 기판에 대해 실행되는 제1 회째의 에칭 공정인지, 2회째 이후의 에칭 공정인지를 판별하는 기능도 갖고 있고,
    상기 결정 수단은, 상기 판별 수단에서 상기 기판에 대해 실행하고자 하는 에칭 공정이 2회째 이후의 에칭 공정이라 판별된 경우, 상기 기판에 대해 실행하고자 하는 에칭 공정에 사용하는 에칭 유닛으로서, 상기 기판에 대해 직전의 회째에 실행된 에칭 공정에서 사용된 에칭 유닛을 선택하도록 구성되어 있는 것을 특징으로 하는, 기판 처리 시스템.
  11. 제9항에 있어서, 상기 결정 수단은, 상기 판별 수단에 의해 상기 기판에 대해 실행하고자 하는 리소그래피 처리가 2회째 이후의 리소그래피 처리라고 판별된 경우, 선택되는 상기 레지스트 도포 유닛, 노광 후 가열 유닛 및 현상 유닛 중 적어도 1개가, 상기 기판에 대해 직전의 회째에 실행된 리소그래피 처리에서 사용된 것과 동일해지도록, 상기 기판에 대해 실행하고자 하는 리소그래피 처리에 사용하는 처리 유닛을 선택하도록 구성되어 있는 것을 특징으로 하는, 기판 처리 시스템.
  12. 제10항에 있어서, 상기 결정 수단은, 상기 판별 수단에 의해 상기 기판에 대해 실행하고자 하는 리소그래피 처리가 2회째 이후의 리소그래피 처리라고 판별된 경우, 선택되는 상기 레지스트 도포 유닛, 노광 후 가열 유닛 및 현상 유닛 중 적어도 1개가, 상기 기판에 대해 직전의 회째에 실행된 리소그래피 처리에서 사용된 것과 동일해지도록, 상기 기판에 대해 실행하고자 하는 리소그래피 처리에 사용하는 처리 유닛을 선택하도록 구성되어 있는 것을 특징으로 하는, 기판 처리 시스템.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7879537B1 (en) * 2007-08-27 2011-02-01 Cadence Design Systems, Inc. Reticle and technique for multiple and single patterning
JP5000627B2 (ja) * 2008-11-27 2012-08-15 東京エレクトロン株式会社 基板処理システム
US8127713B2 (en) * 2008-12-12 2012-03-06 Sokudo Co., Ltd. Multi-channel developer system
TW201039057A (en) * 2009-03-12 2010-11-01 Sumitomo Chemical Co Method for producing resist pattern
JP5449239B2 (ja) * 2010-05-12 2014-03-19 東京エレクトロン株式会社 基板処理装置、基板処理方法及びプログラムを記録した記憶媒体
JP6351948B2 (ja) * 2012-10-12 2018-07-04 ラム・リサーチ・アーゲーＬａｍ Ｒｅｓｅａｒｃｈ Ａｇ 円板状物品の液体処理装置およびかかる装置で用いる加熱システム
US10095114B2 (en) 2014-11-14 2018-10-09 Applied Materials, Inc. Process chamber for field guided exposure and method for implementing the process chamber
US9964863B1 (en) 2016-12-20 2018-05-08 Applied Materials, Inc. Post exposure processing apparatus
CN109581816A (zh) * 2017-09-29 2019-04-05 长鑫存储技术有限公司 一种离线光刻方法及系统
JP6981918B2 (ja) * 2018-05-11 2021-12-17 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法、基板処理装置、およびコンピュータプログラム
US11092889B2 (en) 2018-07-31 2021-08-17 Samsung Sdi Co., Ltd. Semiconductor resist composition, and method of forming patterns using the composition
US11092890B2 (en) 2018-07-31 2021-08-17 Samsung Sdi Co., Ltd. Semiconductor resist composition, and method of forming patterns using the composition
KR102678588B1 (ko) 2018-11-14 2024-06-27 램 리써치 코포레이션 차세대 리소그래피에서 유용한 하드 마스크들을 제조하기 위한 방법들
US11650506B2 (en) 2019-01-18 2023-05-16 Applied Materials Inc. Film structure for electric field guided photoresist patterning process
KR102180468B1 (ko) * 2019-07-08 2020-11-18 세메스 주식회사 반송 로봇의 운행 제어 방법 및 운행 제어 시스템
CN114200776A (zh) 2020-01-15 2022-03-18 朗姆研究公司 用于光刻胶粘附和剂量减少的底层
US11429026B2 (en) 2020-03-20 2022-08-30 Applied Materials, Inc. Lithography process window enhancement for photoresist patterning
US20230045336A1 (en) * 2020-07-07 2023-02-09 Lam Research Corporation Integrated dry processes for patterning radiation photoresist patterning

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010110650A (ko) * 2000-06-06 2001-12-13 히가시 데쓰로 기판처리장치 및 기판처리방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766265A (ja) 1993-08-30 1995-03-10 Hitachi Ltd 製造装置
JP3732388B2 (ja) 2000-06-06 2006-01-05 東京エレクトロン株式会社 処理装置および処理方法
JP3679690B2 (ja) 2000-07-12 2005-08-03 東京エレクトロン株式会社 基板処理装置
SG94851A1 (en) 2000-07-12 2003-03-18 Tokyo Electron Ltd Substrate processing apparatus and substrate processing method
JP3711237B2 (ja) 2000-12-27 2005-11-02 東京エレクトロン株式会社 基板処理装置
US6990380B2 (en) 2000-12-27 2006-01-24 Tokyo Electron Limited Substrate processing apparatus and information storage apparatus and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010110650A (ko) * 2000-06-06 2001-12-13 히가시 데쓰로 기판처리장치 및 기판처리방법
KR100792828B1 (ko) 2000-06-06 2008-01-14 동경 엘렉트론 주식회사 기판처리장치 및 기판처리방법

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