KR101298954B1 - 메모리 디바이스, 반도체 디바이스, 및 그 구동방법 - Google Patents

메모리 디바이스, 반도체 디바이스, 및 그 구동방법 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

저전력 소비로 동작하고, 저장된 데이터의 높은 신뢰성을 갖고, 소형, 경량, 및 저렴한 메모리 디바이스 및 그 구동 방법을 제공한다. 또한, 저전력 소비로 동작하고, 저장된 데이터의 높은 신뢰성을 갖고, 장거리 무선 주파수 통신이 가능하며, 소형, 경량 및 저렴한 반도체 디바이스 및 그 구동 방법을 제공한다. 메모리 디바이스는 적어도 메모리 소자들이 매트릭스로 배치된 메모리 셀 어레이 및 쓰기 회로를 포함한다. 메모리 소자는 제 1 도전층, 제 2 도전층, 및 제 1 도전층과 제 2 도전층 사이에 형성된 유기 화합물층을 갖고, 쓰기 회로는 복수회 인가하기 위한 전압을 발생시키기 위한 전압 발생 회로 및 전압의 출력 시간을 제어하기 위한 타이밍 제어 회로를 갖는다.
반도체 디바이스, 메모리 디바이스, 무선 주파수 통신, 메모리 셀 어레이, 쓰기 회로

Description

메모리 디바이스, 반도체 디바이스, 및 그 구동방법{MEMORY DEVICE, SEMICONDUCTOR DEVICE, AND DRIVING METHOD THEREOF}
본 발명은 복수의 회로가 집적된 메모리 디바이스, 및 그 메모리 디바이스의 구동 방법에 관한 것이다. 또한, 본 발명은 메모리 디바이스를 갖고 데이터의 송수신이 가능한 반도체 디바이스, 및 그 반도체 디바이스의 구동 방법에 관한 것이다.
비휘발성 메모리는 현재 시장이 크게 확대하고 있는 메모리 디바이스 중 하나이다. 전원 공급이 중단된 경우라도 메모리 데이터가 지워지지 않는다는 장점으로 인해, 비휘발성 메모리들에 대한 수요가 높아지고 있다. 그러나, 예를 들어, EPROM, EEPROM, 또는 플래쉬 메모리의 제작 공정이 복잡하고, 그 쓰기 전압(writing voltage)이 높아서 단지 1회의 쓰기 동작만으로는 완전한 쓰기를 수행할 수 없다는 문제점이 있다. 예를 들어, 종래의 EEPROM에서 일정한 쓰기 전압을 일정시간 동안 메모리 셀에 인가해 쓰기를 실시한 후, 쓰여진 내용을 읽어서 데이터가 정확하게 쓰여졌는지를 검사한다. 이때, 만약 쓰기가 완전하지 않은 경우, 다시 쓰기 동작을 실시할 필요가 있다(예를 들어, 특허 문헌 1). 또한, 마스크 롬(ROM)은 데이터 쓰기가 그 제조 공정 동안에만 수행될 수 있고, 추가적 쓰기가 불가능하다는 단점을 가지고 있다.
비휘발성 메모리들 중에서, 메모리 소자의 물질에 불가역적 변화를 줌으로써, 데이터를 저장하는 1회-쓰기가능 메모리(write-once memory)는 전술한 단점들을 개선하는 메모리로서 기대되고 있다.
또한, 비휘발성 메모리가 내장되어, 무선 주파수에 의해 데이터의 송수신이 가능한 반도체 디바이스가 개발되고 있으며, 큰 주목을 받고 있다. 그러한 반도체 디바이스의 예로서 무선 주파수 칩이 있으며, 이는 일부 시장에서 도입되기 시작하고 있다. 특히, 생산품을 관리하기 위한 태그(무선 주파수 태그)에 사용하기 위해, 소형 및 경량이면서도, 높은 사용성과, 높은 데이터 안정성을 제공하며, 비싸지 않은 무선 주파수 칩이 요구되고 있다.
[특허 문헌 1] 일본특허공개번호 평5－314754호
본 발명의 목적은 저전력 소비로 동작하고, 저장된 데이터의 높은 신뢰성을 갖고, 소형, 경량 및 저렴한 메모리 디바이스 및 그 구동 방법을 제공하는 것이다. 또한, 본 발명의 목적은 저전력 소비로 동작하고, 저장된 데이터의 높은 신뢰성을 갖고, 장거리 무선 주파수 통신이 가능하며, 소형, 경량 및 저렴한 반도체 디바이스 및 그 구동 방법을 제공하는 것이다.
전술한 문제를 해결하기 위해서, 본 발명에서는 이하의 수단을 강구한다.
본 발명의 메모리 디바이스의 구동 방법에 따르면, 제 1 도전층, 제 2 도전층, 및 제 1 도전층과 제 2 도전층 사이에 끼인 유기 화합물층을 갖는 메모리 소자에, 전압을 복수회 인가하여, 메모리 소자의 전기적 특성이 변화된다.
또한, 본 발명의 메모리 디바이스의 구동 방법에 따르면 2개의 불순물 영역들을 갖는 반도체막, 게이트 전극, 및 게이트 절연막을 갖는 메모리 소자의 게이트 전극과 2개의 불순물 영역들 중 적어도 하나 사이에, 전압을 복수회 인가하여, 메모리 소자의 전기적 특성을 변화시킨다. 여기서, 본 발명의 메모리 디바이스의 구동 방법에 따르면, 메모리 소자는 반도체막 및 게이트 절연막 중 적어도 하나의 도전성이 변화되는지 여부를 저장한다.
본 발명의 메모리 디바이스의 구동 방법에 따르면, 2개의 불순물 영역들을 갖는 반도체 영역상에, 제 1 도전층 및 절연막에 의해 둘러싸인 제 2 도전층을 갖는 메모리 소자에, 제 1 도전층과 반도체 영역의 2개의 불순물 영역들 중 적어도 하나 사이에 전압을 복수회 인가하여, 메모리 소자의 전기적 특성을 변화시킨다.
본 발명의 메모리 디바이스의 구동 방법에 따르면, 전압을 복수회 인가한다는 것은, 제 1 전압을 인가한 후, 단계적으로 증가된 제 2 전압을 인가하는 것을 의미한다.
본 발명의 메모리 디바이스에 따르면, 메모리 소자들이 매트릭스로 배치된 메모리 셀 어레이 및 쓰기 회로를 포함한다. 메모리 소자는 제 1 도전층, 제 2 도전층, 및 제 1 도전층과 제 2 도전층과에 끼인 유기 화합물층을 가지며, 쓰기 회로는 메모리 소자에 복수회 인가하기 위한 전압을 발생시키기 위한 전압 발생 회로와 전압의 출력을 제어하는 타이밍 제어 회로를 포함한다.
본 발명의 메모리 디바이스에 따르면, 메모리 셀들이 매트릭스로 배치된 메모리 셀 어레이 및 쓰기 회로를 포함한다. 메모리 셀은 트랜지스터 및 메모리 소자를 갖고, 메모리 소자는 제 1 도전층, 제 2 도전층, 및 제 1 도전층과 제 2 도전층 사이에 끼인 유기 화합물층을 갖고, 쓰기 회로는 메모리 소자에 복수회 인가하기 위한 전압을 발생시키기 위한 전압 발생 회로와 전압의 출력을 제어하는 타이밍 제어 회로를 포함한다.
또한, 본 발명의 메모리 디바이스에 포함된 메모리 소자는 유기 화합물층의 도전성이 변화되는지 여부를 저장한다.
또한, 본 발명의 메모리 디바이스에 포함된 메모리 소자는 유기 화합물층의 도전성이 낮은 상태로부터 높은 상태로 불가역적으로 변화하는지 여부를 저장한다.
본 발명의 메모리 디바이스에 따르면, 메모리 소자들이 매트릭스로 배치된 메모리 셀 어레이 및 쓰기 회로를 포함한다. 메모리 소자는 2개의 불순물 영역들을 갖는 반도체막, 게이트 전극, 및 게이트 절연막을 갖고, 쓰기 회로는 메모리 소자에 복수회 인가하기 위한 전압을 발생시키기 위한 전압 발생 회로와 전압의 출력을 제어하는 타이밍 제어 회로를 갖는다.
본 발명의 메모리 디바이스에 따르면, 메모리 셀이 매트릭스로 배치된 메모리 셀 어레이 및 쓰기 회로를 포함한다. 메모리 셀은 트랜지스터 및 메모리 소자를 갖고, 메모리 소자는 2개의 불순물 영역을 갖는 반도체막, 게이트 전극, 및 게이트 절연막을 갖고, 쓰기 회로는 메모리 소자에 복수회 인가하기 위한 전압을 발생시키기 위한 전압 발생 회로와 전압의 출력을 제어하는 타이밍 제어 회로를 갖는다.
본 발명의 메모리 디바이스에 따르면, 메모리 소자는 반도체막과 게이트 절연막 중 적어도 하나의 도전성이 변화하는지 여부를 저장한다.
본 발명의 메모리 디바이스에 따르면, 메모리 소자가 매트릭스로 배치된 메모리 셀 어레이 및 쓰기 회로를 포함한다. 메모리 소자는 2개의 불순물 영역들을 갖는 반도체 영역상에, 제 1 도전층과 절연막에 둘러싸인 제 2 도전층을 갖고, 쓰기 회로는 메모리 소자에 복수회 인가하기 위한 전압을 발생시키기 위한 전압 발생 회로와 전압의 출력을 제어하는 타이밍 제어 회로를 갖는다.
본 발명의 메모리 디바이스에 따르면, 메모리 셀이 매트릭스로 배치된 메모리 셀 어레이 및 쓰기 회로를 포함한다. 메모리 셀은 트랜지스터 및 메모리 소자를 갖고, 메모리 소자는 2개의 불순물 영역들을 갖는 반도체 영역상에, 제 1 도전층과 절연막에 둘러싸인 제 2 도전층을 갖고, 쓰기 회로는 메모리 소자에 복수회 인가하기 위한 전압을 발생시키기 위한 전압 발생 회로와 전압의 출력을 제어하는 타이밍 제어 회로를 갖는다.
또한, 본 발명의 메모리 디바이스에 포함된 전압 발생 회로는, 제 1 전압과 제 1 전압보다 큰 제 2 전압을 생성하는 기능을 갖고, 타이밍 제어 회로는 제 1 전압을 갖는 제 1 펄스와 제 2 전압을 갖는 제 2 펄스를 연속적으로 생성하는 기능을 갖는다.
또한, 본 발명의 메모리 디바이스에 포함된 메모리 셀 어레이 및 쓰기 회로는 유리 기판 또는 가요성 기판상에 제공된다.
또한, 본 발명의 메모리 디바이스에 포함된 쓰기 회로는 박막 트랜지스터를 포함한다.
본 발명의 반도체 디바이스의 구동 방법에 따르면, 비휘발성 메모리 및 안테나 또는 배선을 접속하기 위한 배선을 포함한다. 비휘발성 메모리는 제 1 도전층, 제 2 도전층, 및 제 1 도전층과 제 2 도전층과에 끼인 유기 화합물층으로 구성된 메모리 소자를 갖고, 메모리 소자에 전압을 복수회 인가하여, 메모리 소자의 전기적 특성을 변화시킨다.
본 발명의 반도체 디바이스의 구동 방법에 따르면, 비휘발성 메모리, 안테나 또는 배선을 접속하기 위한 배선을 포함한다. 비휘발성 메모리는 2개의 불순물 영역을 갖는 반도체막, 게이트 전극, 및 게이트 절연막으로 구성되는 메모리 소자를 갖고, 메모리 소자에 전압을 복수회 인가하여, 메모리 소자의 전기적 특성을 변화시킨다.
본 발명의 반도체 디바이스의 구동 방법에 따르면, 메모리 소자는 반도체막과 게이트 절연막 중 적어도 하나의 도전성이 변화하는지 여부를 저장한다.
본 발명의 반도체 디바이스의 구동 방법에 따르면, 비휘발성 메모리, 안테나 또는 배선을 접속하기 위한 배선을 포함한다. 비휘발성 메모리는 2개의 불순물 영역들을 갖는 반도체 영역상에, 제 1 도전층과 절연막에 의해 둘러싸인 제 2 도전층으로 구성되는 메모리 소자를 갖고, 메모리 소자에 전압을 복수회 인가하여, 메모리 소자의 전기적 특성을 변화시킨다.
본 발명의 반도체 디바이스의 구동 방법에 따르면, 전압을 복수회 인가한다는 것은, 제 1 전압을 인가한 후, 단계적으로 증가된 제 2 전압을 인가하는 것을 의미한다.
본 발명의 반도체 디바이스에 따르면, 제어 회로, 비휘발성 메모리, 안테나 또는 배선을 접속하기 위한 배선을 포함한다. 제어 회로는 비휘발성 메모리를 제어하는 기능을 갖고, 비휘발성 메모리는 매트릭스로 배치된 메모리 소자 및 쓰기 회로를 갖고, 메모리 소자는 제 1 도전층, 제 2 도전층, 및 제 1 도전층과 제 2 도전층 사이에 끼인 유기 화합물층을 갖고, 쓰기 회로는 메모리 소자에 복수회 인가하기 위한 위한 전압을 발생시키기 위한 전압 발생 회로와 전압의 출력을 제어하는 타이밍 제어 회로를 포함한다.
본 발명의 반도체 디바이스에 따르면, 제어 회로, 비휘발성 메모리, 및 안테나 또는 배선을 접속하기 위한 배선을 포함한다. 제어 회로는 비휘발성 메모리를 제어하는 기능을 갖고, 비휘발성 메모리는 메모리 셀들이 매트릭스로 배치된 메모리 셀 어레이 및 쓰기 회로를 갖는다. 메모리 셀은 트랜지스터 및 메모리 소자를 갖고, 메모리 소자는 제 1 도전층, 제 2 도전층, 및 제 1 도전층과 제 2 도전층 사이에 끼인 유기 화합물층을 갖고, 쓰기 회로는 메모리 소자에 복수회 인가하기 위한 전압을 발생시키기 위한 전압 발생 회로와 전압의 출력을 제어하는 타이밍 제어 회로를 갖는다.
또한, 본 발명의 반도체 디바이스에 포함된 메모리 소자는 유기 화합물층의 도전성이 변화하는지 여부를 저장한다.
또한, 예를 들어, 본 발명의 반도체 디바이스에 포함된 메모리 소자는, 유기 화합물층의 도전성이 낮은 상태로부터 높은 상태로 불가역적으로 변화되는지 여부를 저장한다.
본 발명의 반도체 디바이스에 따르면, 제어 회로, 비휘발성 메모리, 및 안테나 또는 배선을 접속하기 위한 배선을 포함한다. 제어 회로는 비휘발성 메모리를 제어하는 기능을 갖지며, 비휘발성 메모리는 매트릭스로 배치된 메모리 소자 및 쓰기 회로를 갖는다. 메모리 소자는 2개의 불순물 영역들을 갖는 반도체막, 게이트 전극, 및 게이트 절연막을 갖고, 쓰기 회로는 메모리 소자에 복수회 인가하기 위한 전압을 발생시키기 위한 전압 발생 회로와 전압의 출력을 제어하는 타이밍 제어 회로를 갖는다.
본 발명의 반도체 디바이스에 따르면, 제어 회로, 비휘발성 메모리, 및 안테나 또는 배선을 접속하기 위한 배선을 포함한다. 제어 회로는 비휘발성 메모리를 제어하는 기능을 갖고, 비휘발성 메모리는 메모리 셀들이 매트릭스로 배치된 메모리 셀 어레이 및 쓰기 회로를 갖는다. 메모리 셀은 트랜지스터 및 메모리 소자를 갖고, 메모리 소자는 2개의 불순물 영역들을 갖는 반도체막, 게이트 전극, 및 게이트 절연막을 갖고, 쓰기 회로는 메모리 소자에 복수회 인가하기 위한 전압을 발생시키기 위한 전압 발생 회로와 전압의 출력을 제어하는 타이밍 제어 회로를 갖는다.
본 발명의 반도체 디바이스에 따르면, 메모리 소자는 반도체막 및 게이트 절연막 중 적어도 하나의 도전성이 변화되는지 여부를 저장한다.
본 발명의 반도체 디바이스에 따르면, 제어 회로, 비휘발성 메모리, 및 안테나 또는 배선을 접속하기 위한 배선을 포함한다. 제어 회로는 비휘발성 메모리를 제어하는 기능을 갖고, 비휘발성 메모리는 매트릭스로 배치된 메모리 소자 및 쓰기 회로를 갖는다. 메모리 소자는 2개의 불순물 영역들을 갖는 반도체 영역상에, 제 1 도전층과 절연막에 의해 둘러싸인 제 2 도전층을 갖고, 쓰기 회로는 메모리 소자에 복수회 인가하기 위한 전압을 발생시키기 위한 전압 발생 회로와 전압의 출력을 제어하는 타이밍 제어 회로를 갖는다.
본 발명의 반도체 디바이스에 따르면, 제어 회로, 비휘발성 메모리, 및 안테나 또는 배선을 접속하기 위한 배선을 포함한다. 제어 회로는 비휘발성 메모리를 제어하는 기능을 갖고, 비휘발성 메모리는 메모리 셀들이 매트릭스로 배치된 메모리 셀 어레이 및 쓰기 회로를 갖는다. 메모리 셀은 트랜지스터 및 메모리 소자를 갖고, 메모리 소자는 2개의 불순물 영역들을 갖는 반도체 영역상에, 제 1 도전층과 절연막에 의해 둘러싸인 제 2 도전층을 갖고, 쓰기 회로는 메모리 소자에 복수회 인가하기 위한 전압을 발생시키기 위한 전압 발생 회로와 전압의 출력을 제어하는 타이밍 제어 회로를 갖는다.
또한, 본 발명의 반도체 디바이스에 포함된 전압 발생 회로는 제 1 전압과 제 1 전압보다 큰 제 2 전압을 발생하는 기능을 갖고, 타이밍 제어 회로는 제 1 전압을 갖는 제 1 펄스와 제 2 전압을 갖는 제 2 펄스를 연속적으로 생성하는 기능을 갖는다.
또한, 본 발명의 반도체 디바이스에 포함된 메모리 셀 어레이 및 쓰기 회로는 유리 기판 또는 가요성 기판(flexible substrate)상에 제공된다.
또한, 본 발명의 반도체 디바이스에 포함된 쓰기 회로는 박막 트랜지스터를 포함한다.
본 발명의 메모리 디바이스는 한 형태로서 도전체와 유기 화합물에 의해 구성된 메모리 소자를 갖거나, 다른 형태로서 트랜지스터와 구조가 동일한 메모리 소자를 가짐으로써, 유리와 같은 저렴한 기판상에 저온 공정으로 용이하게 제조할 수 있다. 또한, 본 발명의 메모리 디바이스는 메모리 소자에 전압을 복수회 인가하여 저전력 소비로 쓰기를 실시할 수 있다. 그 결과, 회로 면적이 감소될 수 있다. 또한, 전압을 복수회 인가하는 쓰기는 복수의 메모리 소자의 도전성 변화량을 균일하게 할 수 있다. 따라서, 변동들이 감소될 수 있고 신뢰성이 높은 메모리 디바이스가 제공될 수 있다.
또한, 비접촉 수단으로 통신하는 반도체 디바이스에 전술한 메모리 디바이스를 내장하고, 전압을 복수회 인가하는 쓰기 방법을 적용함으로써, 높은 신뢰성을 갖고, 소형, 경량, 및 저렴한 반도체 디바이스를 제공할 수 있다. 또한, 반도체 디바이스를 저전력 소비로 동작시킴으로써, 리더/라이터(reader/writer)와 반도체 디바이스 간의 무선 주파수 통신 거리가 확대될 수 있다. 또한, 1회의 쓰기 동작으로, 쓰기가 확실히 실시될 수 있다.
도 1은 본 발명의 메모리 디바이스의 메모리 소자의 구조를 설명하는 도면이다.
도 2는 전압 인가 전후의 메모리 소자의 전류-전압 특성을 도시한 것이다.
도 3은 전압 인가 전의 메모리 소자의 단면도이다.
도 4는 전압 인가 후의 메모리 소자의 단면도이다.
도 5는 본 발명의 메모리 디바이스의 구성을 설명하는 도면이다.
도 6A 및 도 6B는 각각 본 발명의 메모리 디바이스의 메모리 셀의 구성을 설명하는 도면이다.
도 7은 본 발명의 메모리 디바이스의 쓰기 회로의 구성을 설명하는 도면이다.
도 8은 쓰기를 설명하는 타이밍 차트이다.
도 9는 쓰기를 설명하는 타이밍 차트이다.
도 10은 본 발명의 반도체 디바이스의 구성예를 설명하는 도면이다.
도 11은 쓰기를 위한 타이밍 차트의 예이다.
도 12는 본 발명의 메모리 디바이스의 읽기 회로를 설명하는 도면이다.
도 13은 메모리 소자 및 저항의 전류-전압 특성들을 나타낸다.
도 14A 내지 도 14C는 본 발명의 메모리 디바이스 또는 반도체 디바이스에 포함된 반도체소자 또는 메모리 소자의 제조예를 도시하고 있다.
도 15A 및 도 15B는 본 발명의 메모리 디바이스 또는 반도체 디바이스에 포함된 반도체소자 또는 메모리 소자 제조예를 도시하고 있다.
도 16A 및 도 16B는 본 발명의 메모리 디바이스 또는 반도체 디바이스에 포함된 반도체소자 또는 메모리 소자 제조예를 도시하고 있다.
도 17A 및 도 17B 각각은 본 발명의 메모리 디바이스의 메모리 셀의 구성을 설명하는 도면들이다.
도 18A 및 도 18B는 전압 인가 전후의 메모리 소자의 단면도이다.
도 19는 4-비트 메모리 셀 어레이를 갖는 메모리 디바이스의 구성을 설명하는 도면이다.
도 20A 내지 도 20C는 쓰기를 설명하는 타이밍 차트들이다.
도 21A는 쓰기를 설명하는 타이밍 차트이다.
도 22는 플래쉬 메모리를 갖는 메모리 디바이스의 구성을 설명하는 도면이다.
도 23은 플래쉬 메모리의 메모리 소자의 구조를 설명하는 도면이다.
도 24A 및 도 24B는 본 발명의 반도체 디바이스 적용 예들을 도시한다.
비록 본 발명이 이하에서 수반하는 도면들을 참조하여 실시 형태들 및 실시예들로 설명되지만, 당업자라면 다양한 변경들 및 수정들이 가능함을 충분히 이해할 수 있다. 따라서, 그러한 변경들 및 수정들이 본 발명의 범위를 벗어나지 않는다면, 그들도 이에 포함되는 것으로 해석되어야 한다. 이하에 설명하는 본 발명의 구성들에서 동일한 구성들은 도면들에서 동일한 참조번호가 부여됨을 주의해야 한다.
[실시 형태 1]
본 실시 형태에서는 유기물을 함유하는 메모리 소자를 포함하는 메모리 디바이스를 설명한다. 도 1은 본 발명의 메모리 디바이스에 포함된 메모리 소자의 구조를 나타낸다. 메모리 소자는 제 1 도전층(101), 제 2 도전층(103), 및 제 1 도전층(101)과 제 2 도전층(103) 사이에 끼인 유기 화합물층(102)으로 구성된다. 제 1 도전층(101) 및 제 2 도전층(103)의 재료(material)들로는 높은 도전성을 가진 원소, 화합물 등이 이용된다. 유기 화합물층(102)의 재료로는 전기적 작용에 의해 도전성이 변화하는 유기 화합물이 이용되며, 본 실시 형태에서는 초기 상태에서 다이오드- 특성을 갖고, 높은 전압이 인가된 후에 높은 도전성을 나타내는 유기 화합물을 이용한다. 전술한 구성을 갖는 메모리 소자는 전압 인가 전후 사이에 그 도전성이 변화하므로, "초기 상태" 및 "도전성 변화 후"의 이진값(binary)이 저장될 수 있다.
도 2에는 전압 인가 전후 메모리 소자의 전류-전압 특성들(이하, "I－V 특성들"이라 함)을 각각 나타낸다. 메모리 소자의 제 1 도전층은 규소를 함유한 인듐주석 산화물(이하, ITSO라고 함)로 형성되며, 그 유기 화합물층은 두께 50nm의 비스[N－(1－나프틸)－N－페닐］벤지딘(이하, NPB라고 함)으로 형성되고, 그 제 2 도전층은 알루미늄(Al)으로 구성되어, 메모리 소자의 크기가 100μm×100μm가 된다. 여기서 메모리 소자의 크기는 제 1 도전층이 메모리로서 기능하는 층(예, 유기 화합물층)과 접하는 있는 면의 크기를 의미한다. 도 2는 초기 상태의 메모리 소자에 0V에서 20V까지의 전압을 서서히 인가했을 때의 I－V 특성들(A)과, 전압을 인가한 후의 메모리 소자 I－V 특성들(B)을 나타낸다. 초기 상태의 메모리 소자의 I－V 특성들(A)에 관해서는, 전류값이 19V 부근에서 갑자기 증가하고, 메모리 소자의 도전성이 변화했음을 발견할 수 있었다. 전압 인가 후의 메모리 소자의 I－V 특성들(B)에 관해서는, 전류값이 초기 상태에 비해 큰 폭으로 증대되었다. 또한, 초기 상태의 해당 메모리 소자에 20V의 펄스 전압을 10msec 동안 인가할 때 도전성 변화가 또한 발견되었다.
다양한 구성을 갖는 메모리 소자들에 대해 수행된 유사한 실험들을 통해, 메모리 소자의 도전성이 변화될 때의 전압은 메모리 소자의 크기, 전압의 인가 방법, 유기 화합물층의 두께, 크기, 재료 등에 의존하는 것을 알았다. 예를 들어, 전술한 구조를 갖는 메모리 소자의 크기가 20μm×20μm였을 때, 도전성은 20V 이하의 전압에서 변화하지 않았다. 또한, 전술한 구조를 갖는 메모리 소자의 유기 화합물층의 두께가 10nm였고, 전압을 0V로부터 서서히 또는 연속적으로 인가되었을 때, 도전성이 10V에서 변화했다. 또한, 펄스 전압이 메모리 소자에 인가되는 경우, 그 도전성이 전술한 경우보다 0~수V의 높은 전압을 0.1msec~100 msec 동안 인가하는 것에 의해 변화되는 것을 알 수 있었다.
전술한 결과로부터, 메모리 소자의 크기가 작아짐에 따라 도전성의 변화에 필요한 전압이 증가되고, 펄스 전압을 인가하는 경우 전압을 서서히 인가하는 경우보다 도전성 변화에 필요한 전압이 증가되며, 유기 화합물층의 막 두께를 얇게 함에 따라 도전성 변화에 필요한 전압이 감소함을 알 수 있었다.
여기서, 전압이 인가되기 전의 메모리 소자의 단면 이미지가 도 3에 도시되어 있고, 전압 인가 후의 메모리 소자의 단면 임미자가 도 4에 도시되어 있다. 단면 이미지들은 투과 전자현미경(TEM)에 의해 촬영된다. 메모리 소자에 관해서, 제 1 도전층(101)은 두께 110nm의 ITO로 형성되고, 유기 화합물층(102)은 두께 35nm의 N, N'-디페닐N,N'-비스(3-메틸페닐)-1,1'-비페닐-4,4'-디아민(이하, TPD라고 함)으로 형성되고, 제 2 도전층(103)은 두께 270nm의 알루미늄으로 형성된다. 도 3에 도시된 전압이 인가되기 전에 유기 화합물층(102)은 균일한 두께를 갖지만, 도 4에 도시된 전압 인가 후에 유기 화합물층(102)은 두께가 불균일하다. 이 방법에서, 전압 인가에 의해 도전성이 변화한 메모리 소자의 유기 화합물층은 막 두께가 15nm이하인 영역을 갖는 것이 확인되었다.
전술한 측정 결과들로부터, 메모리 소자의 도전성이 변화하는 메카니즘은 다음과 같이 생각된다. 우선, 메모리 소자에 전압을 인가할 때 유기 화합물층에 전류가 흘러 열이 발생할 수 있다. 그리고, 유기 화합물의 온도가 유리 전이점까지 상승할 때, 유기 화합물이 고무로 변화하고 유동하여, 막 두께가 불균일하게 된다. 제 1 도전층과 제 2 도전층은 특히 유기 화합물층의 막 두께가 얇아진 부분에서 쇼트될 수 있어, 메모리 소자의 도전성이 증가될 수 있다.
또한, 유기 화합물층에서 발생한 열은 주변 절연층 또는 도전층으로부터 흩어져 사라질 수 있다. 이때, 유기 화합물층의 중심은 방열이 일어나기 어렵기 때문에 온도가 가장 높아진다. 따라서, 큰-사이즈의 메모리 소자에서는 온도가 높아지기 쉽고, 소형 메모리 소자보다 낮은 전압에 의해 도전성이 변화될 수 있다.
전술한 메카니즘을 고려할 때, 메모리 소자의 도전성을 효율적으로 변화시키기 위한 방법이 제공될 수 있다. 그 방법의 하나에 따르면, 메모리 소자에 2 레벨의 전압값들, 즉 제 1 전압과 제 2 전압을 인가한다. 더욱 바람직하게는, 제 1 전압과 제 2 전압을 연속적으로 인가한다. 여기서, 제 1 전압은 유기 화합물의 도전성이 변화하지 않을 정도로 큰 것이 바람직하고, 제 2 전압은 제 1 전압보다 크고 유기 화합물의 온도가 유리 전이점에 이를 정도로 큰 것이 바람직하다. 또한 대안적으로, 메모리 소자에 3 이상의 레벨들의 전압값을 인가할 수 있다. 유기 화합물의 도전성을 변화시키지 않을 정도의 크기로 제 1 전압을 인가하고, 이후 유기 화합물이 유리 전이점에 이를 정도의 크기의 전압을 인가한 후, 유기 화합물로부터의 방열량과 동등한 에너지를 공급하는 전압을 인가한다. 이 경우에도 또한, 전압들을 연속적으로 인가하는 것이 바람직하다.
전술한 바와 같이 전압값이 2 레벨 또는 3 레벨과 같이 복수 레벨의 전압값을 인가함으로써, 메모리 소자에 발생하는 열이 흩어져 사라지게하기 어려울 수 있으므로, 메모리 소자의 도전성은 비록 크기가 작더라도, 낮은 전압을 짧은 시간동안 인가함으로써 변화될 수 있다. 또한, 전술한 바와 같이 전압을 인가함으로써, 쓰기시의 전류 소비를 감소시킬 수 있고, 전류 소비가 최대가 되는 시간을 짧게 함으로써, 쓰기 회로에 포함된 전압 발생 회로 및 메모리 디바이스가 소형화될 수 있다.
또한, 만약 높은 펄스 전압이 메모리 소자에 인가되면, 도전성의 변화량이 변화하고, 메모리 디바이스의 신뢰성이 저하된다. 그러나, 본 발명과 같이 복수 레벨들의 전압값을 인가함으로써, 바람직하게는 연속적 인가함으로써, 메모리 소자의 도전성의 변화량이 안정되고, 메모리 디바이스의 신뢰성이 향상될 수 있다.
또한, 유기 화합물이 메모리 소자의 재료로 이용되기 때문에, 본 발명은 유리 기판 또는 가요성 기판상에 저온 공정으로 제작될 수 있어 저렴한 메모리 디바이스를 제공할 수 있다. 이러한 유리 기판 또는 가요성 기판은 대형일 수 있기 때문에, 메모리 디바이스는 저렴한 비용으로 제조될 수 있다.
[실시 형태 2]
본 실시 형태에서는 본 발명의 메모리 디바이스의 구성 및 그 데이터의 쓰기 방법에 대해 설명한다.
본 발명의 메모리 디바이스의 구성은 도 5에 도시되어 있다. 본 발명의 메모리 디바이스(508)는 열(column) 디코더(501), 행(row) 디코더(502), 읽기 회로(504), 쓰기 회로(505), 셀렉터(selector)(503), 메모리 셀 어레이(506)를 포함한다. 메모리 셀 어레이(506)는 비트라인 Bm(1≤m≤x)과 워드라인 Wn(1≤n≤y) 간의 각각의 교점에 x×y개의 메모리 셀들(507)을 갖는다.
열 디코더(501)는 메모리 셀 어레이의 행을 지정하는 어드레스 신호들을 수신하고, 신호는 지정된 행의 셀렉터(503)에 공급된다. 셀렉터(503)는 열 디코더(501)로부터 신호를 수신하여 지정된 행의 비트라인을 선택한다. 행 디코더(502)는 메모리 셀 어레이의 열을 지정하는 어드레스 신호를 수신하여 지정된 열의 워드라인을 선택한다. 전술한 동작에 따라, 어드레스 신호들에 대응하는 하나의 메모리 셀(507)이 선택된다. 읽기 회로(504)는 선택된 메모리 셀에 저장된 데이터를 읽어들여서, 증폭하여 출력한다. 쓰기 회로(505)는 쓰기에 필요한 전압을 생성하고, 선택된 메모리 셀의 메모리 소자에 전압을 인가하여 데이터 쓰기를 실시한다.
도 6A에 도시된 바와 같이, 메모리 셀은 트랜지스터(601) 및 메모리 소자(602)를 포함한다. 트랜지스터(601)에 관해서는, 게이트 전극이 워드라인에 접속되고, 하나의 고농도 불순물 영역이 비트라인이 접속되며, 다른 하나의 고농도 불순물 영역은 메모리 소자(602)의 제 1 도전층에 접속된다. 메모리 소자(602)의 제 2 도전층은 메모리 셀 어레이내의 전체 메모리 소자의 제 2 도전층들과 전기적으로 접속되고, 메모리 디바이스의 동작시 즉 쓰기 및 읽기 시에, 여기에 일정 전압이 인가된다. 이러한 구조를 갖는 제 2 도전층을 본 명세서에서는 공통 전극(603)이라 부른다.
도 7은 본 발명의 메모리 디바이스의 쓰기 회로(505)의 구성을 나타낸다. 쓰기 회로(505)는 전압 발생 회로(701), 타이밍 제어 회로(702), 스위치(SW0, SW1, SW2), 및 출력 단자(Pw)를 포함한다. 전압 발생 회로(701)는 승압 회로 등을 포함하고, 이는 쓰기에 필요한 전압들(V1, V2)을 생성하며, 그들을 각각 출력들(Pa, Pb)로부터 출력한다. 타이밍 제어 회로(702)는 쓰기 제어 신호(이하, "WE"라고 함), 데이터 신호(이하 "DATA"라고 함), 클록 신호(이후 "CLK"라고 함) 등으로부터 각각 스위치들(SW0, SW1, 및 SW2)을 제어하기 위한 신호들(S0, S1, 및 S2)을 생성한다. 전압 발생 회로의 출력과 메모리 디바이스내에서 기준이 되는 전압원과의 접속이 스위칭된다. 기준이 되는 전압원은 메모리 디바이스내에서의 기준이며, 이는 "그라운드", "고정 전위" 등으로 불릴 수 있으며, 본 명세서에서는 주로 "그라운드"라고 부른다. 또한, Pa 및 전압 발생 회로의 출력이 SW1에 의해 접속되고, Pb 및 전압 발생 회로의 출력이 SW2에 의해 접속됨으로써, 전압 발생 회로의 출력의 Vwrite가 스위칭된다. 여기서, 스위치들(SW0~SW2)은 동시에 접속되지 않는다.
다음으로, 쓰기 동작을 설명한다. 쓰기에 관해서, 메모리 소자의 도전성을 변화시키는 쓰기와 도전성이 변화되지 않는 쓰기가 있다. 본 명세서에서는 메모리 소자의 도전성을 변화시키는 경우를 "1"의 쓰기라 하고, 도전성을 변화시키지 않는 경우를 "0"의 쓰기라 한다.
도 8은 "1"의 쓰기를 설명하는 타이밍 차트를 나타낸다. 타이밍 차트는 외부 입력 신호들(WE 및 DATA), 타이밍 제어 회로(702)의 출력 신호들(S0, S1, 및 S2), 쓰기 회로의 출력전압(Vwrite), 및 선택된 메모리 셀에 인가되는 전압들(Vbit, Vword, 및 Vcom)의 타이밍을 각각 나타낸다. 입력 신호 WE는 그 전압이 낮을 때(이하 "Lo"라 함) 쓰기 비승인(nonrecognition)을 나타내고, 전압이 높을 때(이하, "Hi"라고 함) 쓰기 승인(recognition)을 나타낸다. 입력 신호 DATA는 그것이 Hi일때 "1"을 나타내고, 그것이 Lo일때 "0"을 나타낸다. 출력 신호들(S0, S1, 및 S2)은 그들이 Lo일때 스위치들을 오프, Hi일때 스위치들을 온이 되도록 제어한다. 또한, 인가되는 전압 Vbit는 비트라인에 인가되는 전압을 나타내고, 전압 Vword는 워드라인에 인가되는 전압을 나타내며, 전압 Vcom은 공통 전극에 인가되는 전압을 나타낸다.
쓰기는 다음과 같이 수행된다. 우선, 입력 신호 WE가 Hi가 되면, 행을 지정하기 위한 어드레스 신호를 수신한 열 디코더(501)가 지정된 행의 셀렉터에 신호를 제공하고, 셀렉터(503)는 지정된 행의 비트라인을 쓰기 회로의 출력 Pw에 접속시킨다. 선택되지 않은 그 밖의 비트라인들은 비접속(이하, "플로팅(floating)"이라 함) 상태가 된다. 유사하게, 열을 지정하는 어드레스 신호를 수신한 행 디코더(502)는 지정된 열의 워드라인에 전압 V2를 인가하고, 선택되지 않은 워드라인에 0V의 전압을 인가한다. 전술한 동작의 결과로서, 어드레스 신호들에 대응하는 하나의 메모리 셀(507)이 선택된다. 여기서 공통 전극에 0V가 인가된다.
동시에, 입력 신호 DATA=Hi가 수신되고, 전압 발생 회로(701)는 전압들(V1 및 V2)을 생성하여 출력들(Pa 및 Pb)을 통해 출력한다. 타이밍 제어 회로(702)는 입력 신호들(WE, DATA, 및 CLK) 등으로부터 각각의 스위치들을 제어하기 위한 신호들(S0, S1, 및 S2)을 생성하여 출력들(P0, P1, 및 P2)을 통해 출력한다. 전술한 신호들에 의해 스위치들(SW0, SW1, 및 SW2)이 스위칭되고, 쓰기 회로는 출력(Pw)을 통해 전압들(V1 및 V2)을 연속적으로 출력한다.
선택된 메모리 셀에서, 전술한 동작에 따르면 전압 V2가 워드라인에 인가되고, 2 레벨들의 전압값인 V1, V2가 비트라인에 연속적으로 인가되며, 공통 전극에 0V가 인가된다. 이때, V1＜V2를 만족한다. 그 결과, 트랜지스터의 2개의 고농도 불순물 영역이 전기적으로 접속되고, 비트라인의 전압이 메모리 소자의 제 1 도전층에 인가되며, 메모리 소자의 도전성이 변화되어 "1"이 저장된다.
입력 신호 WE가 Lo가 되면, 모든 워드라인들은 0V가 되고, 모든 비트라인들 및 공통 전극은 플로팅 상태가 된다. 타이밍 제어 회로에서는 신호들(S0, S1, 및 S2)이 각각 Lo를 생성하여 출력들(P0, P1, 및 P2)로부터 출력하여, 쓰기 회로의 출력 Pw가 플로팅 상태가 된다. 쓰기 동작은 전술한 동작에 의해 중단된다. 플로팅 상태는 도 8에서 F라고 표시된다.
예를 들어, 제 1 도전층이 ITO로 형성되고, 유기 화합물층이 두께 50 nm의 NPB로 형성되고, 제 2 도전층이 알루미늄으로 구성되며, 크기가 100μm×100μm 인 실시 형태 1에서 설명된 메모리 소자의 경우, 전압 V1이 인가되고 있는 시간을 t1, 전압 V2가 인가되고 있는 시간을 t2라 하면, 쓰기 동작은 V1=10V, V2=19V, t1=t2=5 msec로 실시될 수 있다.
다음으로, 도 9는 "0"의 쓰기를 설명하는 타이밍 차트를 나타낸다. 타이밍 차트는 도 8과 유사하게, 입력 신호들(WE 및 DATA), 출력 신호들(S0, S1, 및 S2), 출력전압(Vwrite), 인가된 전압(Vbit, Vword, 및 Vcom)의 타이밍을 나타낸다. "0"의 쓰기는 메모리 소자의 도전성을 변화시키지 않는 쓰기이고, 이는 메모리 소자에 전압을 인가하지 않음으로써 달성될 수 있다. 본 실시 형태에서는 비트라인과 공통 전극에 0V를 인가하는 방법을 설명한다.
우선, "1"의 쓰기와 유사하게, 입력 신호 WE가 Hi가 되면, 행을 지정하는 어드레스 신호를 수신한 열 디코더(501)는 지정된 행의 셀렉터에 신호를 제공하고, 셀렉터(503)는 지정된 행의 비트라인을 회로의 출력 Pw에 접속시킨다. 선택되지 않은 그 밖의 비트라인들은 플로팅 상태가 된다. 유사하게, 열을 지정하는 어드레스 신호를 수신한 행 디코더(502)는 지정열의 워드라인에 전압 V2를 인가하고, 선택되지 않은 그 밖의 워드라인들에 0V를 인가한다. 전술한 동작의 결과로서, 어드레스 신호에 대응하는 하나의 메모리 셀(507)이 선택된다. 여기서 공통 전극에는 0V가 인가된다.
동시에 입력 신호 DATA=Lo가 수신되고, 타이밍 제어 회로(702)는 제어 신호 들(S0=Hi, S1=Lo, 및 S2=Lo)을 생성하여, 각각 출력들(P0, P1, 및 P2)을 통해 출력한다. 전술한 신호들에 의해 스위치 SW0는 온, SW1 및 SW2는 오프가 되고, 쓰기 회로는 출력 Pw로부터 0V를 출력한다.
선택된 메모리 셀에서, 전술한 동작에 따르면, V2가 워드라인에 인가되고, 0V가 비트라인 및 공통 전극에 인가된다. 그 결과, 메모리 소자에는 전압이 인가되지 않고, 그 도전성은 변화하지 않기 때문에 "0"이 저장된다.
입력 신호 WE가 Lo가 되면, 모든 워드라인들은 0V가 되고, 모든 비트라인들 및 공통 전극은 플로팅 상태가 된다. 동시에 타이밍 제어 회로에서, 신호들(S0, S1, 및 S2)은 각각 Lo를 생성하고 출력들(P0, P1, 및 P2)로부터 출력하여, 쓰기 회로의 출력이 플로팅 상태가 된다.
본 발명의 구성 및 수단에 따르면, 소형 메모리 소자에서도 낮은 전압을 짧은 전압 인가 시간동안 인가함으로써 그 도전성이 변화될 수 있다. 또한, 쓰기 회로를 포함하는 승압 회로에서, 회로 면적 및 전력 소비는 생성되는 전압이 작아짐에 따라 양자 모두 감소된다. 또한, 본 발명에 따르면, 쓰기시의 전류 소비가 감소될 있고, 최대 전류 소비의 시간을 짧게 할 수가 있으므로, 쓰기 회로가 포함된 전압 발생 회로 및 메모리 디바이스의 소형화가 가능하다. 또한, 만약 메모리 소자에 높은 펄스 전압이 인가되면, 도전성의 변화량이 변화되어 메모리 디바이스의 신뢰성을 저하시킨다. 그러나, 본 발명에 따라 복수 레벨들의 전압을 연속적으로 인가함으로써, 메모리 소자의 도전성의 변화량이 일정하게 되어, 메모리 디바이스의 신뢰성이 향상될 수 있다.
본 실시 형태는 전술한 실시 형태 1과 자유롭게 조합되어 실시할 수가 있음을 주의해야 한다.
[실시 형태 3]
본 실시 형태에서는, 적어도 제어 회로, 비휘발성 메모리, 및 안테나가 포함되고, 무선 주파수로 데이터를 송수신하는 반도체 디바이스에 대해 설명한다.
본 발명의 반도체 디바이스의 구성은 도 10에 도시되어 있다. 반도체 디바이스(1001)는 안테나 및 공진 커패시터를 포함하는 공진 회로(1002), 전력 공급 회로(1003), 클록 발생 회로(1004), 복조 회로(1005), 제어 회로(1006), 비휘발성 메모리(1007), 인코딩 회로(1008), 및 변조 회로(1009)를 포함한다. 반도체 디바이스는 전술한 구성에 한정되지 않으며, 중앙 처리 연산 장치(CPU), 혼잡(congestion) 제어 회로 등을 포함할 수 있다. 또한, 반도체 디바이스(1001)는 안테나를 접속하기 위한 배선만을 가질 수도 있으며, 이 경우 반도체 디바이스가 이용될 때, 별도 제작된 안테나가 배선에 접속된다.
본 발명의 반도체 디바이스(1001)는 리더(reader)/라이터(writer)(1010)에 의해 전송되는 전자기로부터 전력 공급을 받고, 무선 주파수로 리더/라이터(1010)로/로부터 데이터를 송수신한다. 리더/라이터(1010)는 통신라인(1011)을 통해 컴퓨터(1012)에 접속되고, 이것이 컴퓨터(1012)의 제어하에 반도체 디바이스(1001)에 전력 공급을 실시하고, 반도체 디바이스(1001)로/로부터 데이터 송수신을 실시한다.
공진 회로(1002)는 리더/라이터(1010)로부터 전송된 전자기파를 수신하여 유도 전압을 발생시킨다. 이 유도 전압은 반도체 디바이스(1001)의 전력으로서 역할을 하고, 게다가 리더/라이터(1010)로부터 전송된 데이터를 포함하고 있다. 전력 공급 회로(1003)는 공진 회로(1002)에서 발생된 유도 전압을 다이오드로 정류하고, 커패시터로 안정화시켜, 각 회로에 공급한다. 클록 발생 회로(1004)는 공진 회로(1002)에서 발생된 유도 전압을 기초로 하여, 필요한 주파수를 갖는 클록 신호를 생성한다. 복조 회로(1005)는 공진 회로에서 발생된 유도 전압으로부터 데이터를 복조한다. 제어 회로(1006)는 비휘발성 메모리(1007)를 제어한다. 여기서, 메모리 제어 신호의 생성 이외에, 리더/라이터(1010)로부터 데이터를 읽어들이기 위한 데이터 판정 회로(data judging circuit) 등이 포함된다. 비휘발성 메모리(1007)는 반도체 디바이스(1001)의 특성 데이터(specific data)를 유지한다. 여기서 비휘발성 메모리는 실시 형태 2에 설명된 메모리 디바이스가다. 인코딩 회로(1008)는 비휘발성 메모리(1007)에 저장된 데이터를 인코딩 신호로 변환한다. 변조 회로(1009)는 인코딩 신호에 기초하여 캐리어를 변조한다.
본 실시 형태는 반도체 디바이스가 리더/라이터로부터 전력 공급을 받는 경우를 설명하였지만, 본 발명은 이 형태에 한정되지 않는다. 즉, 반도체 디바이스는 내부에 제공된 배터리를 통해 전력 공급을 실시할 수 있으며, 리더/라이터로/로부터 무선 주파수로 데이터를 송/수신할 수 있다.
다음으로, 본 발명의 반도체 디바이스에 포함된 비휘발성 메모리에 대해 설명한다. 실시 형태 2에서 설명된 메모리 디바이스가 비휘발성 메모리로 적용되고, 비휘발성 메모리는 도 5에 도시된 구성을 갖는다. 도 6A 및 도 6B는 비휘발성 메모리의 메모리 셀의 구성들을 나타낸다. 도 6A에 도시된 메모리 셀은 실시 형태 2에 설명된 메모리 디바이스의 메모리 셀이다. 도 6B에 도시된 메모리 셀은 메모리 소자(602) 및 정류 소자(604)를 포함한다. 메모리 셀은 비트라인을 형성하는 층과 워드라인을 구성하는 층 사이에, 유기 화합물층과 정류 기능을 갖는 층을 적층함으로써 제작할 수 있다. 또한, 메모리 셀은 도전층들 사이에 유기 화합물의 층이 제공된 메모리 소자에 의해, 전압 인가 전후로 다른 다이오드 특성을 나타내는 유기 화합물을 사용하여 제조될 수도 있다. 본 발명의 반도체 디바이스에 포함된 비휘발성 메모리는 도 6A 또는 도 6B 중 어느 하나의 구성을 가질 수 있다. 메모리 소자(602)는 초기 상태로 다이오드-특성들을 가지고, 전압이 인가되면 도전성이 불가역적으로 높아지게 된다. 본 발명의 메모리 소자에 따르면, 복수 레벨들의 전압을 연속적으로 인가함으로써 "1"의 쓰기가 실시된다.
실시 형태 2에 설명된 메모리 디바이스에 포함된 쓰기 회로가 비휘발성 메모리에 적용된다(도 7). 따라서, 실시 형태 2에서 설명된 메모리 디바이스에 의해 수행되는 쓰기 동작은 6A에 도시된 메모리 셀에 "1" 및 "0"의 쓰기 동작에 적용된다(도 8 및 도 9).
소형 메모리 소자의 경우에서도, 메모리 소자에 복수 레벨들의 전압을 연속적으로 인가함으로써, 그 도전성은 낮은 전압을 짧은 전압 인가 시간동안 인가하여 변화될 수 있다. 또한, 본 발명의 수단에 따르면, 쓰기시의 전류 소비가 감소될 수 있고, 최대 전류 소비의 시간을 단축시킬 수 있으므로, 쓰기 회로에 포함된 전압 발생 회로 및 반도체 디바이스의 소형화가 실현될 수 있다. 또한, 만약 높은 펄스 전압이 메모리 소자에 인가되면, 도전성의 변화량이 변동되어 반도체 디바이스의 신뢰성을 저하시킨다. 그러나, 본 발명에 따라 복수 레벨들의 전압을 연속적으로 인가함으로써, 메모리 소자의 도전성의 변화량이 일정하게 되어, 반도체 디바이스의 신뢰성을 향상시킬 수 있다. 또한, 메모리 소자의 재료로서 유기 화합물이 이용되므로, 본 발명은 대형 유리 기판 또는 가요성 기판상에 저온 공정으로 제작할 수가 있어 저렴한 반도체 디바이스를 제공할 수 있다.
본 실시 형태는 전술한 실시 형태 1 및 2와 자유롭게 조합하여 실시할 수 있음을 주의해야 한다.
[실시예 1]
본 실시예에서, 실시 형태 2와는 상이한 메모리 셀의 구성에 대해 설명한다. 메모리 셀의 구성은 도 6B에 도시되어 있다. 메모리 셀은 메모리 소자(602) 및 정류 소자(604)를 포함한다. 메모리 셀은 비트라인을 형성하는 도전층과 워드라인를 형성하는 도전층 사이에, 유기 화합물층과 정류 기능을 갖는 층을 적층함으로써 제작될 수 있다. 또한, 메모리 셀은 도전층 사이에 유기 화합물의 층을 갖는 메모리 소자에 의해, 전압 인가 전후로 다른 다이오드-특성들을 나타내는 유기 화합물을 사용하여 제조될 수도 있다.
도 6B에 도시된 메모리 셀에의 "1"의 쓰기 동작에 대해 설명한다. 여기서, 도 5는 메모리 디바이스의 구성에 적용되고, 도 7은 쓰기 회로에 적용된다. 본 발명에 따르면, 복수 레벨들의 전압이 메모리 소자에 연속적으로 인가되어, 도전성이 변화된다. 본 실시예에서, 쓰기는 메모리 셀내의 m행 n열(1≤m≤x, 1≤n≤y)로 지정되는 메모리 셀에 실시된다.
다음으로, 도 11은 "1"의 쓰기를 설명하기 위한 타이밍 차트를 나타낸다. 타이밍 차트는 각각 입력 신호들(WE 및 DATA), 출력 신호들(S0, S1, 및 S2), 출력전압(Vwrite), m행 n열의 메모리 셀에 인가되는 전압들(Vbit 및 Vword)의 타이밍을 나타낸다.
본 실시예의 메모리 셀에서, 제 1 도전층은 워드라인으로 형성되고, 제 2 도전층은 비트라인으로 형성된다. 따라서, 비트라인(Bm)에 접속되는 m행 a열(1≤a≤y, a≠n)의 메모리 셀에 잘못된 쓰기가 일어나지 않도록 고려할 필요가 있다. 타이밍 차트는 또한 선택되어 않은 m행 a열의 메모리 셀의 인가된 전압들(Vbit 및 Vword)을 나타낸다.
쓰기는 다음과 같이 실시된다. 우선, 입력 신호들(WE 및 DATA)이 Hi가 되면, 전압 발생 회로(701)는 전압들(V1 및 V2)을 생성하여, 이를 출력들(Pa 및 Pb)을 통해 출력한다. 타이밍 제어 회로(702)는 입력 신호들(WE, DATA, 및 CLK) 등으로부터 스위치들을 제어하기 위한 신호들(S0, S1, 및 S2)을 생성하여, 출력들(P0, P1, 및 P2)을 통해 출력한다. 스위치들(SW0, SW1, 및 SW2)은 이 신호들에 의해 스위칭되어, 쓰기 회로는 출력(Pw)을 통해 전압들(V1 및 V2)을 연속적으로 출력한다.
행을 지정하기 위한 어드레스 신호를 수신한 열 디코더(501)는 m행의 셀렉터에 신호를 제공하고, 셀렉터(503)는 m행의 비트라인(Bm)을 회로의 출력 Pw에 접속시킨다. 선택되지 않은 그 밖의 비트라인들은 플로팅 상태가 된다. 유사하게, 열을 지정하는 어드레스 신호를 수신한 행 디코더(502)는 n열의 워드라인(Wn)의 전압을 0V가 되게 하고, 선택되지 않은 그 밖의 워드라인들(Wa)에 V3를 인가한다. 전압 V3는, 비록 메모리 소자에 전압 V1과 전압 V3와의 차이(V4)와 전압 V2와 전압 V3와의 차이(V5)가 인가되어도 메모리 소자의 도전성이 변화하지 않는 범위에서 결정된다.
전술한 동작에 따라, 0V가 워드라인(Wn)에 인가되고, 전압들(V1 및 V2)이 비트라인(Bm)에 연속적으로 인가된다. 그 결과, 메모리 소자의 도전성이 변화되어, m행 n열의 메모리 셀에 "1"이 저장된다. 동시에, 워드라인(Wa)에 V3가 인가되고, 비트라인(Bm)에 V1 및 V2가 연속적으로 인가된다. 그 결과, 메모리 소자에 전압 V4와 전압 V5가 연속적으로 인가되어, 메모리 셀에 쓰기가 실시되지 않도록 제어된다.
입력 신호 WE가 Lo가 되면, 모든 워드라인들은 0V가 되고, 모든 비트라인들은 플로팅 상태가 된다. 타이밍 제어 회로에서, 동시에, 신호들(S0, S1, 및 S2)이 각각 Lo를 생성하여 출력들(P0, P1, 및 P2)로부터 출력하며, 쓰기 회로의 출력(Pw)은 플로팅 상태가 된다. 쓰기 동작은 전술한 동작에 의해 완료된다.
소형 메모리 소자에서도, 메모리 소자에 복수 레벨들의 전압을 연속적으로 인가함으로써, 그 도전성은 낮은 전압을 짧은 전압 인가 시간동안 인가하여 변화될 수 있다. 또한, 본 발명의 수단에 따르면, 쓰기시의 전류 소비가 감소 될 수 있고, 최대 전류 소비의 시간을 단축시킬 수 있으므로, 쓰기 회로가 포함된 전압 발생 회로 및 반도체 디바이스의 소형화가 실현될 수 있다. 또한, 만약 높은 펄스 전압이 메모리 소자에 인가되면, 도전성의 변화량이 변동되어 반도체 디바이스의 신뢰성을 저하시킨다. 그러나, 본 발명에 따라 복수 레벨들의 전압을 연속적으로 인가함으로써, 메모리 소자의 도전성의 변화량이 일정하게 되어, 반도체 디바이스의 신뢰성을 향상시킬 수 있다.
본 실시예는 전술한 실시 형태 1 내지 3과 자유롭게 조합하여 실시할 수 있음을 주의해야 한다.
[실시예 2]
본 실시예에서, 실시 형태 2와 상이한 메모리 디바이스의 쓰기 방법을 설명한다. 본 발명에 따르면, 메모리 소자에 복수 레벨들의 전압을 연속적으로 인가하여, 메모리 소자의 도전성을 변화시킨다. 따라서, n이 2 이상의 정수일 때, 본 발명의 메모리 디바이스의 쓰기 회로는 n 레벨들의 전압 V1~Vn을 발생하기 위한 전압 발생 회로, 및 n 레벨들의 전압이 연속적으로 출력되도록 제어하기 위한 타이밍 제어 회로를 포함한다. 또한, 전압들 V1~Vn을 인가 시간 t1~tn 동안 메모리 소자에 연속적으로 인가하여, 도전성이 변화된다. 만약, 본 발명이 구현되면, 정수 n, 전압 Vn, 및 인가 시간 tn은 메모리 소자의 크기, 유기 화합물층의 막두께, 및 재료 등을 고려하여 결정된다. 정수 n는 2~5가 바람직하다.
다음으로, 쓰기를 위한 인가 전압에 대해 설명한다. 전술한 실시 형태 2는 메모리 소자의 제 1 도전층에 양의(positive) 전압 V1, V2를 연속적으로 인가하고, 제 2 도전층에 0V를 인가하는 방법이다. 그러나, 본 발명은 전술한 형태로 한정되지 않으며, 쓰기가 음의(negative) 전압을 이용해 실시될 수도 있다. 구체적으로, 양의 전압들(V1, V2)을 제 1 도전층에 연속적으로 인가하고, 음의 전압(Vm)을 제 2 도전층에 인가하는 방법이 있다. 여기서, 전압 V1이 0V가 될 수 있다. 또한, 제 1 도전층에 양의 전압(V1)을 인가하고, 제 2 도전층에 음의 전압들(Vm, Vn)을 연속적으로 인가하는 방법이 있다. 여기서, 전압 V1은 0V, 전압 Vm, Vn는 음의 전압이 될 수 있다. 대안적으로, 전압 V1이 양의 전압, 전압 Vm은 0V, 전압 Vn은 음의 전압이 될 수 있다. 즉, 양의 전압과 음의 전압을 이용해 메모리 소자의 제 1 도전층과 제 2 도전층 사이에 복수 레벨들의 전위차를 제공함으로써, 메모리 소자에 쓰기를 실시할 수 있다.
전술한 바와 같이 음의 전압을 이용한 쓰기는 회로 면적을 감소시킬 수 있는 장점이 있다. 즉, 쓰기 회로는 양의 전압을 발생시키기 위한 승압 회로, 음의 전압을 발생시키기 위한 강압 회로를 포함하며, 승압 회로 및 강압 회로의 면적들은 발생되는 전압의 절대치에 비례해 커지기 때문이다. 예를 들어, 제 1 도전층에 양의 전압 V1, V2를 인가되고 제 2 도전층에 0V를 인가할 때의 쓰기 회로의 면적이 S1이고, 제 1 도전층에 0V와 양의 전압 V1을 인가하고 제 2 도전층에 음의 전압 Vm을 인가할 때의 쓰기 회로의 면적이 S2이라 하자. 음의 전압 Vm을 이용하여 쓰기하는 경우는 ｜V1｜＋｜Vm｜=｜V2｜을 만족하기 때문에, ｜Vm｜＜｜V2｜가 되어, 면적 S2는 면적 S1보다 작아진다.
또한, 승압 회로 및 강압 회로에서, 전력 소비는 안테나로부터 수신된 신호를 기초로 발생되는 전압의 절대치가 작아질수록 작아진다. 따라서, 전력 소비는, 복수 레벨들로 메모리 소자에의 쓰기를 실시하는 본 발명을 적용함으로써, 감소될 수 있다. 또한, 전술한 바와 같이 승압 회로 및 강압 회로를 조합함으로써, 안테나로부터 수신된 신호를 기초로 발생되는 전압의 절대치를 작게 함으로써, 전력 소비가 더욱 감소될 수 있다.
다음으로, 쓰기 전압을 인가하는 방법에 대해 설명한다. 전술한 실시 형태 2에서는｜V1｜＜｜V2｜를 만족하는 전압 V1, V2를 인가하는 방법을 설명했다. 그러나, 본 발명은 이것에 한정되지 않으며, 정수 n≥2 인 조건하에 전압들 V(n－1) 및 Vn의 각각의 크기가 임의로 설정될 수 있다.
실시 형태 1에서 설명한 바와 같이, 메모리 소자의 도전성이 변화하는 메카니즘은 다음과 같이 고려될 수 있다. 우선, 전압이 시간 t0에 인가하면, 유기 화합물층에서 열이 발생되어 그 온도를 상승시킨다. 다음으로, 시간 tA 후, 유기 화합물층의 온도가 유리 전이점에 이르고 유동이 시작된다. 시간 tB 후, 도전성이 변화한다. 여기서, 전압을 인가하고 있는 동안은 항상 방열이 발생한다.
전술한 메카니즘으로부터, 데이터 쓰기는 다음과 같이 실시되는 것이 바람직하다.
(A) 시간 t0~tA 동안, 유기 화합물층으로부터의 방열을 일어나기 어렵게 하기 위해 전압을 단계적으로 인가하여, 유기 화합물층의 온도를 단계적으로 상승시킨다.
(B) 시간 tA~tB 동안, 유리 전이점의 온도를 유지하기 위해서 방열과 동일한 양의 에너지에 상당하는 전압을 인가한다.
예를 들어,시간 t0~tA의 사이의 특정 시간을 tC라 하고, t0~tC 사이에 인가 된 전압을 V1, tC~tA 사이에 인가된 전압을 V2, tA~tB 사이에 인가된 전압을 V3로 하면, 전압들의 크기는｜V1｜＜｜V2｜＞｜V3｜를 만족한다.
또한, 이 경우에도 쓰기를 실시하기 위해, 음의 전압을 이용하여 메모리 소자에 복수 레벨들의 전위차를 인가할 수 있다.
소형 메모리 소자에서도, 메모리 소자에 복수 레벨들의 전압을 연속적으로 인가함으로써, 그 도전성은 낮은 전압을 짧은 전압 인가 시간동안 인가하여 변화될 수 있다. 또한, 본 발명의 수단에 따르면, 쓰기시의 전류 소비가 감소 될 수 있고, 최대 전류 소비의 시간을 단축시킬 수 있으므로, 쓰기 회로가 포함된 전압 발생 회로 및 반도체 디바이스의 소형화가 실현될 수 있다. 또한, 만약 높은 펄스 전압이 메모리 소자에 인가되면, 도전성의 변화량이 변동되어 반도체 디바이스의 신뢰성을 저하시킨다. 그러나, 본 발명에 따라 복수 레벨들의 전압을 연속적으로 인가함으로써, 메모리 소자의 도전성의 변화량이 일정하게 되어, 반도체 디바이스의 신뢰성을 향상시킬 수 있다.
본 실시예는 전술한 실시 형태 1 내지 3 및 실시예 1과 자유롭게 조합하여 실시할 수 있음을 주의해야 한다.
[실시예 3]
본 실시예에서는 데이터 읽기에 대해 설명한다. 도 12에서는 읽기를 설명하기 위해서 필요한 부분을 추출한 메모리 디바이스가 도시되어 있다. 메모리 디바이스는 열 디코더(2001), 행 디코더(2002), 읽기 회로(2003), 셀렉터(2005), 및 메모리 셀 어레이(2006)를 포함한다. 메모리 셀 어레이(2006)는 비트라인(Bm)(1≤m≤x), 워드라인(Wn)(1≤n≤y), 및 비트라인(Bm)들과 워드라인(Wn)들과의 교점에 x×y개의 메모리 셀(2011)을 포함한다. 메모리 셀(2011)은 트랜지스터(2012), 메모리 소자(2013), 및 공통 전극(2014)을 포함한다. 읽기 회로(2003)는 전압 발생 회로(2007), 센스 증폭기(2008), 저항(2009), 데이터 출력 회로(2010), 및 입출력 단자(Pr)를 포함하고, 저항(2009)과 입출력 단자(Pr) 사이로부터 센스 증폭기(2008)에 입력하기 위한 포인트를α라 나타낸다.
전압 발생 회로(2007)는 읽기 동작에 필요한 전압들(Vread 및 Vref)을 생성하고, 그들을 각각 P1 및 P2로부터 출력한다. 데이터 읽기는 낮은 전압을 사용하기 때문에, 전원 전압(VDD)이 전압 Vread에 대해 사용될 수 있다. 전압 Vref는 전압 Vread보다 낮은 전압이며, 이는 전원 전압과 그라운드 전압의 저항 분할에 의해 생성된다. 따라서, 읽기 회로(2003)에 포함된 전압 발생 회로(2007)는 쓰기 회로에 포함된 전압 발생 회로와는 상이한 구성을 갖는다. 센스 증폭기(2008)는 포인트α의 전압과 전압 Vref를 비교하여 그 결과를 출력한다. 데이터 출력 회로(2010)는 읽기 제어 신호(이하, "RE"라 함)에 의해 제어되며, 센스 증폭기(2008)의 출력으로부터 메모리 셀의 데이터를 수신하여, 이를 증폭한 후 데이터를 출력한다.
다음으로는 m열 n행의 메모리 셀(2011)의 데이터를 읽기 위한 동작을 설명한다. 우선, 행을 지정하는 어드레스 신호를 수신한 열 디코더(2001)는 m행의 셀렉터(2003)에 신호를 제공하고, 셀렉터(2005)는 m행의 비트라인(Bm)을 회로의 입/출력 단자(Pw)에 접속시킨다. 선택되지 않은 그 밖의 비트라인들은 플로팅 상태가 된다. 유사하게, 열을 지정하는 어드레스 신호를 수신한 행 디코더(2002)는 n열의 워드라인(Wn)에 전압 Vread를 인가하고, 선택되지 않은 그 밖의 워드라인들에 0V를 인가한다. 동시에, 전압들(Vread 및 Vref)이 전압 발생 회로(2007)의 출력들(P1 및 P2)로부터 출력되고, 0V가 공통 전극(2014)에 인가된다. 전술한 동작에 의해 전압 Vread가 저항(2009) 및 메모리 소자(2013)의 직렬 저항에 인가되고, 포인트α의 전압은 이들 2개의 저항에 의해 분할된 값을 갖는다.
여기서, 포인트α의 가능한 전압을 설명하기 위해, "1"의 쓰기가 실시된 메모리 소자의 I－V 특성(2015), "0"의 쓰기가 실시된 메모리 소자의 I－V 특성(2016), 및 저항(2009)의 I－V 특성(2017)이 도 13에 도시된다. 여기서, 저항(2009)은 트랜지스터이다. 또한, 도 13의 가로축은 포인트α의 전압을 나타낸다. "1"의 쓰기가 실시된 메모리 소자의 I－V 특성(2015)에서, 메모리 소자(2013)의 전기 저항이 작기 때문에, 포인트 α의 전압이 작더라도 전류값이 급격하게 증가한다. "0"의 쓰기가 실시된 메모리 소자의 I－V 특성(2016)에서, 메모리 소자(2013)가 다이오드-특성들을 나타내기 때문에, 포인트 α의 전압이 특정 값 이상이 되면 전류값이 증가한다. 저항의 I－V 특성(2017)에서, 포인트 α의 전압이 상승함에 따라 전류값이 감소하고, 포인트α의 전압이 Vread가 되면 전류값이 0이 된다.
도 13으로부터, 포인트α의 전압은 다음과 같이 설명될 수 있다. 메모리 소자(2013)에 "1"이 쓰여진 경우, 포인트 α의 전압은, "1"의 쓰기가 실시된 메모리 소자의 I－V 특성(2015)과 저항 소자의 I－V 특성(2017)의 교점(A)의 전압(VA)이 된다. 반면, 메모리 소자(2013)에 "0"이 쓰여진 경우, 포인트 α의 전압은, "0"의 쓰기가 실시된 메모리 소자의 I－V 특성(2016)과 저항의 I－V 특성(2017)의 교점(B)의 전압(VB)이 된다.
다음으로, 센스 증폭기(2008)는 포인트 α의 전압과 Vref와의 크기를 비교한다. 여기서, 전압 Vref는 전압 VA보다 크고 전압 VB보다 작고, 이는 (VA＋VB)/2인 것이 바람직하다. 전술한 바와 같이 전압을 설정하여, 센스 증폭기(2008)가 포인트 α의 전압이 Vref보다 작다고 판단할 때, 포인트 α의 전압이 전압 VA가 되어, 메모리 소자(2013)에 "1"이 쓰여진다. 반면, 센스 증폭기(2008)가 포인트 α의 전압이 Vref보다 크다고 판단하였을 때, 포인트 α의 전압이 전압 VB가 되어, 메모리 소자(2013)에는 "0"이 쓰여진다.
포인트 α의 전압이 Vref보다 작은 경우, 센스 증폭기는 "1"을 나타내는 신호를 출력하고, 포인트 α의 전압이 Vref보다 큰 경우, 센스 증폭기는 "0"을 나타내는 신호를 출력한다. 데이터 출력 회로(2010)는 외부에서 입력되는 제어 신호(RE)를 기초로 하여, 센스 증폭기(2008)의 출력 신호로부터 데이터를 얻고, 데이터를 증폭해 출력한다. 전술한 동작에 의해 읽기가 실시될 수 있다.
본 실시예는 메모리 소자의 저항을 전압의 크기로 대체함으로써 읽지만, 본 발명은 이에 한정되지 않고 실시될 수 있다. 예를 들어, 메모리 소자의 저항을 전류의 크기로 대체함으로써 읽는 방법 또는 비트라인을 프리차지(precharge) 하는 방법이 채용될 수 있다.
본 실시예는 전술한 실시 형태 1 내지 3, 및 실시예 1 및 2와 자유롭게 조합하여 실시될 수 있음을 주의해야 한다.
[실시예 4]
본 발명의 메모리 디바이스 및 반도체 디바이스는 주로 반도체소자 및 메모리 소자로 구성되어 있다. 본 실시예에서는 반도체소자 및 메모리 소자의 제조예를 단면도들을 참조하여 설명한다. 본 명세서에서는 반도체소자 및 메모리 소자를 총칭해 소자군이라고 표시한다.
본 실시예에서는 전술한 소자군을 유리 기판상에 제조한다. 이후, 유연성(flexibility) 및 경량성과 같은 부가가치를 제공하기 위해, 여기서 설명된 예에서는 유리 기판상에 제조한 소자군을 벗겨내어 가요성 기판 또는 막에 붙이지만, 본 발명은 이에 한정되지 않는다.
우선, 유리 기판(4001)상에 박리층(4002)을 형성한다(도 14A). 기판으로는 유리뿐만 아니라 석영, 실리콘, 금속 등이 이용될 수 있다. 박리층(4002)으로는, 금속, 규소와 같은 원소, 또는 화합물을 기판 전면 또는 부분적으로 형성한다. 박리층(4002)은, 유리 기판(4001)상에 메모리 디바이스 또는 반도체 디바이스를 제조하는 경우에는 형성되지 않을 수 있다. 다음으로 절연층(4003)이 박리층(4002)을 덮도록 형성된다. 절연층(4003)은 규소 산화물, 규소 질화물 등으로 형성된다. 이후, 절연층(4003)상에 형성되는 반도체층(4004)을 레이저 결정화, 금속 촉매를 이용한 열결정화 등에 의해 결정화시키고, 이후 원하는 형상이 되도록 가공처리한다. 다음으로, 게이트 절연층(4005)을 반도체층을 덮도록 형성한다. 게이트 절연층(4005)은 규소 산화물, 규소 질화물 등으로 형성된다.
다음으로, 게이트 전극층(4006)을 형성한다. 게이트 전극층(4006)은 도전성원소 또는 화합물로 형성되며, 이후 원하는 형상이 되도록 가공처리한다. 포토리소그래픽법에 의해 형상을 가공처리하는 경우, 게이트 전극폭은 레지스터 마스크를 플라스마 등으로 에칭함으로써 짧게 할 수가 있어, 트랜지스터 성능을 향상시킬 수 있다. 도 14A는 게이트 전극층이 적층 구조를 갖도록 형성했을 경우를 나타낸다. 다음으로, 반도체층(4004)에 불순물 원소들을 첨가하여, N-형 불순물 영역(4007) 및 P-형 불순물 영역(4008)을 형성한다. 불순물 영역으로는, 포토리소그래픽법에 의해 레지스터 마스크를 형성하여, 인, 비소, 또는 붕소와 같은 불순물 원소를 첨가한다. 이후, 질소 화합물 등으로 절연층을 형성하고, 절연층을 수직 방향으로 이방성 에칭하여, 게이트 전극의 측면으로 접하는 절연층(4009)(이하, "측벽(sidewall)"이라 함)을 형성한다(도 14B). 다음으로, N-형 불순물 영역을 갖는 반도체층에 불순물을 첨가하여, 측벽(4009) 바로 아래에 있는 제 1 N-형 불순물 영역(4010)과 제 1 불순물 영역보다 높은 불순물 농도를 갖는 제 2 N-형 불순물 영역(4011)을 형성한다. 전술한 공정들에 의해, N-형 트랜지스터(4012) 및 P-형 트랜지스터(4013)가 형성된다.
다음으로, N-형 트랜지스터(4012) 및 P-형 트랜지스터(4013)를 덮도록 절연층(4014)을 형성한다(도 14C). 절연층(4014)은 절연성 무기 화합물 또는 유기 화합물 등으로 형성된다. 도 14C는 절연층(4014)이 적층 구조를 갖도록 형성된 것을 도시하고 있다. 다음으로, 제 2 N-형 불순물 영역(4011) 및 P-형 불순물 영역(4008)이 노출되도록 컨택트홀들을 형성하고, 도전층(4015)이 컨택트홀을 채우도록 형성하며, 이후 원하는 형상이 되도록 가공처리한다. 도전층(4015)은 도전성 금속 원소 또는 화합물로 형성된다. 다음으로, 도전층(4015)을 덮도록 절연층(4016)을 형성한다. 절연층(4016)은 절연성 무기 화합물 또는 유기 화합물 등으로 형성된다.
다음으로, 메모리 소자의 구조가 도 15A에 도시되어 있다. 우선, 도전층(4015)이 노출되도록 컨택트홀을 형성하고, 도전층(4017)이 컨택트홀을 채우도록 형성하며, 이후 원하는 형상이 되도록 가공처리한다. 도전층(4017)은 도전성 금속 원소 또는 화합물 등으로 형성된다. 도전층(4017)은 메모리 소자의 제 1 도전층에 해당한다. 다음으로, 도전층(4017)을 덮도록 절연층(4018)을 형성한다. 절연층(4018)은 서로 인접한 메모리 소자들을 전기적으로 분리시키기 위해, 높은-절연성 무기 화합물 또는 유기 화합물 등으로 형성된다. 이후, 도전층(4017)을 노출하도록 컨택트홀을 형성한다. 반도체 디바이스를 제조하는 경우, 여기서 안테나 또는 안테나를 접속하기 위한 배선은 도전층(4017)에 접하도록 형성한다. 안테나(4019)는 도 15A에 도시되어 있다. 다음으로, 도전층(4017)에 접하도록 유기 화합물층(4020)을 형성하고, 이후 도전층(4021)을 형성한다. 유기 화합물층(4020)은 전기 작용을 인가함으로써 전기적 특성이 변화하는 유기 화합물을 이용해 형성한다. 도전층(4021)은 도전성 금속 원소 또는 화합물 등으로 형성된다. 도전층(4021)은 메모리 소자의 제 2 도전층에 해당한다. 보호층(4022)을 이후 형성한다. 보호층(4022)은 절연성 화합물 또는 수지 등으로 형성된다.
전술한 구조와 상이한 메모리 소자의 구조가 도 15B에 도시되어 있다. 우선, 도전층(4015)이 노출되도록 컨택트홀을 형성하고, 도전층(4017)이 컨택트홀을 채우도록 형성하며, 이후 원하는 형상이 되도록 가공처리한다. 도전층(4017)은 도전성 금속 원소 또는 화합물 등으로 형성된다. 도전층(4017)은 메모리 소자의 제 1 도전층에 해당된다. 반도체 디바이스를 제작하는 경우, 여기서 안테나 또는 안테나를 접속하기 위한 배선은 도전층(4017)에 접하도록 형성한다. 안테나(4019)는 도 15B에 도시되어 있다. 다음으로, 도전층(4017)상에 원하는 형상을 가진 유기 화합물층(4023)을 형성한다. 유기 화합물층(4023)은 전기적 작용을 인가함으로써 전기적 특성이 변화하는 유기 화합물을 이용하여 형성된다. 이후, 유기 화합물층들(4023) 사이의 부분을 채우도록 절연층(4024)을 형성한다. 절연층(4024)은 서로 인접한 메모리 소자들을 전기적으로 분리시키기 위해, 높은-절연성 무기 화합물 또는 유기 화합물 등으로 형성한다. 다음으로, 유기 화합물층(4023) 및 절연층(4024)상에, 원하는 형상을 가진 도전층(4025)을 형성한다. 도전층(4025)은 도전성 금속 원소 또는 화합물 등으로 형성된다. 도전층(4025)은 메모리 소자의 제 2 도전층에 해당된다. 보호층(4026)이 이후 형성된다. 보호층(4026)은 절연성 화합물 또는 수지 등에 의해 형성된다.
절연층, 도전층, 및 소자를 형성하는 각각의 층은 단일 재료를 이용한 단층 구조 또는 복수의 재료를 이용한 적층 구조로 형성될 수 있다.
전술한 공정들에 의해 제조된 반도체소자에 포함된 반도체층은, 비결정질 반도체, 미정질(microcrystalline) 반도체, 미세 결정(microcrystal) 반도체, 다결정 반도체, 유기 반도체 등 중 임의의 하나로 형성될 수 있다. 양호한 특성을 가진 반도체소자를 얻기 위해, 200~600도의 온도(바람직하게는 350~500도)에서 결정화한 결정질반도체층(저온 폴리실리콘층) 또는 600도 이상의 온도에서 결정화한 결정질반도체층(고온 폴리실리콘층)이 이용될 수 있다. 한층 더 양호한 특성을 가진 반도체소자를 얻기 위해, 금속 원소를 촉매로서 결정화한 반도체층 또는 레이저에 의해 결정화한 반도체층이 이용될 수 있다. 대안적으로, SiH4/F2가스, SiH4/H2가스 등을 이용한 플라스마 CVD법에 의해 형성한 반도체층 또는 레이저 조사를 실시한 한 반도체층이 이용될 수 있다. 또한, 회로내의 반도체소자에 포함된 반도체층은 캐리어들이 흐르는 방향(채널 길이 방향)과 평행하게 확장하는 결정립계를 갖는다. 이러한 반도체층은 연속 발진 레이저(CWLC) 또는 10 MHz 이상(바람직하게는 60~100 MHz)의 반복률에서 동작하는 펄스 레이저를 이용하여 형성할 수 있다.
또한, 반도체층의 두께는 20nm~200nm(바람직하게는 50nm~150nm)인 것이 바람직하다. 또한, 반도체층에는 1×1019~1×1022atoms/cm3의 농도(바람직하게는 1×1019×1020atoms/cm3의 농도)로 수소 또는 할로겐을 첨가하여, 결함이 거의 없고 크랙이 생기기 어려운 활성층을 얻을 수 있다.
전수한 바와 같이 제조된 트랜지스터는 0.35V/sec 이하(바람직하게는 0. 09~0.25V/dec)의 S값(서브 임계치)를 갖는다. 또한, 그 이동도는 10cm2/Vs 이상인 것이 바람직하다. 또한, 트랜지스터는 3~5V의 전원 전압에서 동작하는 링 오실레이터(ring oscillator)이고, 1MHz 이상(바람직하게는 10MHz 이상)의 진동 주파수를 갖는 것이 바람직하다. 또한, 본 실시예에서 설명된 트랜지스터는 기판상에 반도체층, 게이트 절연층, 및 게이트 전극층을 순서대로 적층시킨 구조를 갖지만, 본 발명이 이에 한정되는 것은 아니며, 게이트 전극층, 절연막, 및 반도체층의 순서대로 적층시킨 구조가 적용될 수 있다. 또한, 본 실시예에서 N-형 트랜지스터는 제 1 N-형 불순물 영역과 제 2 N-형 불순물 영역을 갖지만, 본 발명은 이에 한정되지 않으며, 불순물 영역의 불순물 농도가 균일할 수도 있다.
또한, 소자군은 복수의 층에 형성될 수 있다. 소자군을 다층 구조로 제작하는 경우, 층간의 기생 용량을 감소시키기 위해서, 저유전율 재료를 층간 절연막의 재료로서 이용하는 것이 바람직하다. 예를 들어, 에폭시 수지 및 아크릴 수지와 같은 수지 재료, 또는 실록산계 폴리머와 같은 중합에 의해 만들어진 화합물 재료가 이용될 수 있다. 만약, 기생 용량이 감소된 다층 구조가 적용되면, 소형화, 고속 동작, 및 저소비 전력이 실현될 수 있다. 또한, 알칼리 금속의 오염을 막기 위한 보호층을 제공함으로써, 신뢰성을 향상시킬 수 있다. 보호층은 질화 알루미늄 또는 질화 규소막과 같은 무기 재료로 형성되고, 이는 회로내의 소자를 둘러싸도록 또는 회로 전체를 둘러싸도록 제공되는 것이 바람직하다.
다음으로, 전술한 바와 같이 구성된 소자군을 유리 기판(4001)으로부터 벗겨내고, 가요성 기판 또는 막에 붙이는 방법을 설명한다. 소자군을 유리 기판(4001)으로부터 벗겨내어 가요성 기판 또는 막에 붙이는 경우, 소자군의 두께는 5μm이하(바람직하게는 1~3μm)인 것이 바람직하다. 또한, 본 발명의 반도체 디바이스의 경우, 소자군의 면적은 5mm 스퀘어 이하(바람직하게는 0.3~4mm 스퀘어)인 것이 바람직하다.
우선, 박리층(4002)이 노출되도록 개구부(4027)을 형성하고, 개구부(4027)에 에천트(etchant)를 주입하여, 박리층(4002)을 부분적으로 제거한다(도 16A). 다음으로, 유리 기판 표면에 제 1 가요성 기판(4029)을 붙이고, 박리층(4002)을 경계로 이용하여, 소자군(4028)을 유리 기판(4001)으로부터 제 1 가요성 기판(4029)으로 이동시킨다. 이후, 유리 기판(4001)에 접하는 소자군(4028) 측에 제 2 가요성 기판(4030)을 접착시켜, 플렉서블 메모리 디바이스 또는 반도체 디바이스가 제조될 수 있다(도 16b). 가요성 기판으로는 플라스틱 막 또는 종이 등이 이용될 수 있다. 외부로부터의 영향을 최소화하기 위해서, 제 1 가요성 기판(4029) 및 제 2 가요성 기판(4030)이 동일한 두께를 갖고, 소자군(4028)이 단면의 중심에 존재하는 것이 바람직하다.
만약, 전술한 공정에서 소자군(4028)에 안테나를 접속하는 배선이 제조된 경우, 제 1 가요성 기판(4029)상에 안테나를 제조하고 그것을 소자군(4028)에 붙이는 것으로써 반도체 디바이스가 제조될 수 있다. 또한, 곡면을 갖는 가요성 기판에 소자군(4028)을 붙이는 경우, 반도체소자는 반도체소자의 캐리어들이 흐르는 방향(채널 길이 방향) 및 곡선의 방향이 동일할 때 영향을 덜 받을 수 있다.
또한, 본 실시예에서 설명된 방법에서, 박리층(4002)이 개구부(4027)로부터 에칭된 후 소자군(4028)이 제 1 가요성 기판(4029)에 이동되었지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 박리층(4002)을 개구부(4027)로부터 에칭 공정만으로 제거한 후, 소자군(4028)을 가요성 기판으로 이동시키는 방법 또는 개구부(4027)를 제공하지 않고 제 1 가요성 기판(4029)을 붙여서 소자군(4028)이 유리 판으로부터 벗겨지도록 하는 방법, 유리 기판(4001)을 그 바닥면으로부터 연마하여 소자군(4028)을 얻는 방법 등이 있다. 이들 방법들은 또한 조합될 수도 있다. 만약, 유리 기판을 그 바닥면으로부터 연마하는 방법 이외의 방법으로 소자군(4028)을 가요성 기판으로 이동하는 공정이 이용되면, 소자군(4028)을 제작하기 위한 유리 기판(4001)을 재이용할 수 있다는 장점이 있다.
전술한 바와 같이, 본 발명에 따르면, 메모리 소자는 대형 유리 기판 또는 가요성 기판상에 저온 공정으로 유기 화합물로 형성될 수 있고 또한, 기판은 재사용될 수 있어 저렴한 반도체 디바이스가 제공될 수 있다.
또한, 저온 공정으로 제작될 수 있기 때문에, 반도체 디바이스 또는 메모리 디바이스에 포함된 메모리 셀 어레이 또는 쓰기 회로와 같은 회로는 유리 기판 또는 가요성 기판상에 형성될 수 있다. 따라서, 반도체 디바이스 또는 메모리 디바이스의 소형화가 달성될 수 있다.
본 실시예는 전술한 실시 형태 1 내지 3, 및 실시예 1 내지 3과 자유롭게 조합하여 실시될 수 있음을 주의해야 한다.
[실시예 5]
본 실시예에서는 메모리 소자의 제작 방법을 설명한다. 메모리 소자는 도 1에 도시된 바와 같이, 제 1 도전층(101), 제 2 도전층(103) 및 그들 사이에 끼인 유기 화합물층(102)에 의해 구성된다. 본 실시예에서, 이들 층들이 층 구조, 재료, 제조 방법 등을 설명한다.
우선, 기판상에 제 1 도전층을 형성한다. 제 1 도전층은 도전성 재료로 플라스마 CVD법 또는 스퍼터링법에 의해 형성되어 원하는 형상이 되도록 가공처리된다. 제 1 도전층의 재료로는, 실시 형태 1에 설명된 ITO 외에도, 낮은 전기 저항을 가진 티탄(Ti), 티탄을 주성분으로 하는 합금, 티탄 화합물 재료, 알루미늄(Al) 등이 있다. 제 1 도전층은 단일층 구조를 갖도록 이들 재료들 중 어느 하나로 형성되거나, 적층 구조를 갖도록 이들 재료들 중 복수로 형성된다. 또한, 실시예 4에 설명된 바와 같이, 반도체소자상에 메모리 소자를 형성하는 경우, 하층의 반도체소자에 악영향이 없도록 고려할 필요가 있다. 따라서, 제 1 도전층을 형성하기 위한 포트그라피 공정에서, 습식 에칭 가공을 실시하고, 에천트로는 플루오르화수소(HF) 또는 암모니아과수가 이용될 수 있다.
다음으로, 제 1 도전층상에 유기 화합물층을 형성한다. 유기 화합물층은 전기적 작용을 인가함으로써 전기적 특성이 변화하는 유기 화합물을 이용하여 형성된다. 전기적 작용을 인가함으로써 전기적 특성이 변화하는 유기 화합물의 예로서는, 4,4＇-비스[N-(1-나프틸)-N-페닐-아미노]-비페닐(약칭：α－NPD), 4,4',4"-트리스(N,N-디페닐-아미노)-트리페닐아민(약칭：TDATA), 4,4',4"-트리스[N-(3-메틸페닐)-N-페닐-아미노]-트리페닐아민(약칭：MTDATA), 및 4,4'-비스(N-(4-(N,N-디-m-톨릴아미노)페닐-N-페닐아미노)비페닐(약칭：DNTPD)과 같은 방향족 아민계 화합물(즉, 벤젠환-질소의 결합을 가짐), 폴리비닐 카르바졸(약칭：PVK), 프타록시아닌(약칭：H2Pc), 구리 프타록시아닌(약칭：CuPc), 또는 바나딜 프타록시아닌(약칭：VOPc)과 같은 프타로시아닌 화합물 등이 있다. 전술한 유기 화합물들은 높은 홀 수송성을 갖는다.
또한, 전기적 작용을 인가함으써 전기적 특성이 변화하는 유기 화합물의 예로서, 트리스(8-키놀리놀라토)알루미늄(약칭：Alq3), 트리스(4-메틸-8-키놀리놀라토)알루미늄(약칭：Almq3), 비스(10-히드록시벤조[h]-키놀리놀라토)베릴륨(약칭：BeBq2), 또는 비스(2-메틸-8-키놀리놀라토)-4-페닐페놀라토-알루미늄(약칭：BAlq) 과 같은 키놀린 골격 또는 벤조키놀린 골격을 갖는 금속 복합체 등으로 만들어진 재료, 비스[2-(2-히드록시페닐)벤족사졸라트]아연(약칭：Zn(BOX)2), 또는 비스[2-(2-히드록시페닐)벤조티아졸라트]아연(약칭：Zn(BTZ)2) 등과 같은 옥사졸계 또는 티아졸계 배위자를 갖는 금속 복합체 등의 재료가 있다. 또한 금속 복합체 이외에도, 2-(4-비페닐릴)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭：PBD), 1,3-비스[5-(p-tert-부틸페닐)-1,3,4－옥사디아졸-2-일]벤젠(약칭：OXD－7), 3-(4-tert-부틸페닐)-4-페닐-5-(4-비페닐릴)-1,2,4－트리아졸(약칭：TAZ), 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-비페닐릴)-1,2,4－트리아졸(약칭：p－EtTAZ), 바소페난트롤린(약칭：BPhen), 바소큐프로인(약칭：BCP) 등이 있다. 전수한 유기 화합물은 높은 전자 수송성을 갖는다.
또한, 유기 화합물층의 재료로서 사용할 수 있는 유기 화합물로는, 4-디시아노메틸렌-2-메틸-6-(1,1,7,7－테트라메틸쥴롤리딘-9-에닐)-4H-피란(약칭：DCJT), 4-디시아노메틸렌-2-t-부틸-6-(1,1,7,7－테트라메틸쥴롤리딘-9-에닐)-4H-피란,페리 플란텐, 2,5－디시아노-1,4-비스(10-메톡시-1,1,7,7－테트라메틸쥴롤리딘-9-에닐)벤젠, N,N'-디메틸-퀴나크리돈(약칭：DMQd), 쿠마린 6, 쿠마린 545T, 트리스(8-키놀리놀라토)알루미늄(약칭：Alq3), 9,9'-비안트릴,9,10－디페닐안트라센(약칭：DPA), 9,10-비스(2-나프틸)안트라센(약칭：DNA), 2,5,8,11-테트라-t-부틸페릴렌(약칭：TBP) 등이 있다. 또한, 전술한 재료를 분산하여 층을 형성하는 경우, 9,10-디(2-나프틸)-2-tert-부틸안트라센(약칭：t－BuDNA)과 같은 안트라센 유도체, 비스[2-(2-히드록시페닐)-피리디나토]아연(약칭：Znpp2)과 같은 카트바졸 유도체, 또는 비스[2-(2-히드록시페닐)-벤족사졸라토]아연(약칭：ZnBOX) 등이 그 모체가 되는 재료로서 이용될 수 있다. 또한, 트리스(8-키놀리놀라토)알루미늄(약칭：Alq3), 9,10-비스(2-나프틸)안트라센(약칭：DNA), 비스(2-메틸-8-키놀리놀라토)-4-페닐페놀라토-알루미늄(약칭：BAlq) 등이 있다.
유기 화합물층은 단일 층 구조를 갖도록 이들 재료들 중 어느 하나로 형성되거나, 적층 구조를 갖도록 이들 재료들 중 복수로 형성된다.
또한, 전술한 유기 화합물 재료에 금속 산화물, 금속 질화물 등이 혼합될 수 있다. 금속 산화물로는, 주기표 제4족~제 12족의 임의의 천이 금속 산화물이 이용될 수 있으며, 예컨대, 산화 바나듐, 산화 몰리브덴, 산화 레늄, 산화 텅스텐, 산화 르테늄, 산화 티탄, 산화 크로뮴, 산화 지르코늄, 산화 하프늄, 및 산화 탄탈이 있다. 유기 화합물 재료에 금속 산화물 또는 금속 질화물을 혼합시킴으로써, 유기 화합물층의 결정화를 억제할 수 있어 저항의 증가를 수반하지 않고도 유기 화합물층이 두껍게 형성될 수 있다. 유기 화합물층을 두껍게 형성함으로써, 먼지, 오염 등에 의해 초래될 수 있는 요철로 인한 불량이 방지될 수 있다. 또한, 본 발명의 메모리 디바이스가 가요성 기판상에 제공되는 경우, 메모리 소자의 층을 두껍게 형성함으로써 물리적 응력에 의한 메모리 소자의 파괴를 방지할 수 있다.
유기 화합물층은 증착법, 스핀 코팅법, 증발법 등에 의해 형성된다. 유기 화합물층의 형성 방법으로는, 유기 화합물층을 원하는 형상으로 형성하는 방법 및 유기 화합물층을 형성한 후에 원하는 형상으로 가공처리하는 방법이 있다. 예를 들어, 사용하는 유기 화합물층이 열 또는 화학적 작용에 약한 경우, 유기 화합물층은 형성할 때에 원하는 형상으로 가공하는 것이 바람직하다. 이 방법의 예로는, 유기 화합물층을 금속 마스크를 이용하여 원하는 형상으로 형성하는 방법 및 증착법에 의해 유기 화합물층을 원하는 형상으로 그리는 방법이 있다. 금속 마스크는 원하는 형상이 되도록 오픈된 금속판이다. 유기 화합물의 증착시에 재료와 기판 사이에 해당 금속판을 위치시킴으로써, 해당 형상을 갖는 막을 형성할 수 있다. 또한, 증착법은 잉크젯법 및 디스팬서법과 같이 액체방울을 토출함으로써 패턴을 형성하는 방식을 의미하며, 이는 재료가 낭비되지 않는 장점을 갖는다. 반면, 유기 화합물이 열 또는 화학적 작용에 비교적 강한 경우, 유기 화합물층은 형성된 후에 원하는 형상으로 가공처리될 수 있다. 예를 들어, 증발법, 스핀 코팅법 등으로 유기 화합물층을 형성한 후, 원하는 형상으로 가공처리할 수 있다. 스핀 코팅법에 의한 막 형성은 매우 용이하게 실시할 수 있다는 장점이 있다.
다음으로, 제 2 도전층을 형성한다. 제 2 도전층은 스퍼터링법, 증착법 등에 의해, 도전성 재료로 형성된다. 제 2 도전층의 재료로는, 실시 형태 1에서 설명한 알루미늄 이외에, 제 1 도전층과 유사하게 낮은 전기 저항을 갖는 티탄(Ti), 티탄을 주성분으로 하는 합금, 티탄 화합물 재료 등이 있다. 제 2 도전층은 이들 재료 중 어느 하나로 단층 구조로 형성되거나, 또는 이들 재료 중 복수를 이용해 적층 구조로 형성된다. 또한, 인듐주석 산화물(ITO), 산화 규소를 포함한 인듐주석 산화물, 및 산화 아연을 포함한 산화 인듐과 같은 투광성 재료가 제 2 도전층에 또한 이용될 수 있다.
제 2 도전층은 먼저 형성한 유기 화합물층의 속성에 영향을 주지 않도록 형성된다. 즉, 사용하는 유기 화합물의 재료에 따라서, 층 형성시에 원하는 형상으로 가공처리하는 방법과 층 형성 후에 원하는 형상으로 가공하는 방법이 있다. 이러한 방법들로는, 유기 화합물층의 형성과 유사하게, 금속 마스크를 이용한 증발법, 액적 토출법, 증발법 또는 스핀 코팅법에 의한 막 형성 후에 형상을 형성하는 방법 등이 있다.
또한, 실시예 4에서 설명한 바와 같이, 인접하는 메모리 소자의 사이에는 절연층이 제공된다. 메모리 소자의 집적 밀도를 증가시키는 것은 메모리 디바이스의 소형화에 있어 중요하지만, 메모리 소자들간의 거리가 짧아져서 인접하는 메모리 소자들이 전기적인 상호작용을 갖게 되어, 메모리 디바이스의 오동작의 원인이 될 수 있다. 따라서, 메모리 소자들간의 절연층으로는 매우 높은-절연성 재료를 사용하는 것이 바람직하고, 예를 들어, 규소 산화물 또는 규소 질화물과 같은 무기 재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 및 엑폭시와 같은 유기 재료 등으로 형성한다. 절연층은 이들 재료 중 어느 하나로 단층 구조를 갖도록 형성되거나, 또는 이들 재료 중 복수로 적층 구조를 갖도록 형성된다. 절연층은 증착법, 스핀 코팅법 등에 의해 형성된다. 대안적으로, 실록산과 같은 재료를 이용하여, SOG법에 따라 형성될 수도 있다. 또한, 절연층은 0.75μm~3μm의 두께를 갖는 것이 바람직하다.
본 발명의 메모리 디바이스에 포함된 메모리 소자는 전술한 공정에 의해 제조될 수 있다. 메모리 소자는 3층의 박막들이 적층된 구조를 가지며, 이는 쉽게 제조될 수 있다. 또한, 메모리 소자는 유기 화합물을 재료로 이용한 저온 공정으로 제작될 수 있으며, 이는 유리와 같은 대형 기판상에 제조될 수 있다.
본 실시예는 전술한 실시 형태 1 내지 3, 및 실시예 1 내지 3과 자유롭게 조합해 실시될 수 있음을 주의해야 한다.
[실시예 6]
전술한 실시 형태들 및 실시예들에서 설명한 바와 같이, 2개의 전극간에 복수 레벨의 전압을 인가함으로써 메모리 소자에 데이터를 저장하는 방법은, 유기 메모리 이외의 다른 것에도 적용할 수 있다. 본 실시예에서는 전술한 쓰기 방법이 박막 트랜지스터와 동일한 형상을 갖는 메모리 소자에 대해 적용된 예를 설명한다. 우선, 박막 트랜지스터(TFT라고도 함)와 동일한 형상을 가진 메모리 소자를 포함하는 반도체 디바이스에 대해 설명한다.
절연 기판상에 제조된 TFT로는, 통상의 구동 전압보다 높은 전압이 게이트 전극 및 2개의 불순물 영역 중 적어도 하나 간에 인가될 때, TFT의 채널 영역은 절연 상태가 된다. 메모리 디바이스는 이것을 이용해 구성될 수 있으며, 이 경우의 모든 회로 구성은 도 5와 동일하다.
메모리 디바이스를 형성하기 위한 메모리 셀의 예들은 도 17A 및 도 17B에 도시되어 있다. 도 17은 메모리 셀이 메모리 소자(1707)만을 포함하는 예들을 나타내고 있다. 메모리 소자(1707)는 TFT와 동일한 형상을 가지기 때문에 3 단자 소자이며, 그 게이트 전극은 워드라인(1708)에 접속되고, 고농도 불순물 영역(소스 또는 드레인) 중 하나는 비트라인(1709)에 접속된다. 다른 하나의 고농도 불순물 영역은 신호라인(1710)에 접속된다.
도 17A는 메모리 셀이 선택 트랜지스터(1701) 및 메모리 소자(1702)를 포함하는 예를 나타낸다. 선택 트랜지스터(1701)의 게이트 전극은 TFT를 선택하기 위한 워드라인(1703)에 접속되고, 그 고농도 불순물 영역들 중 하나는(소스 또는 드레인) 그라운드와 같은 고정 전위원(1704)에 접속된다. 다른 하나의 고농도 불순물 영역은 메모리 소자에 접속된다. 메모리 소자(1702)는 TFT와 같이 게이트 전극 및 2개의 고농도 불순물 영역들의 3 단자에 의해 구성되며, 게이트 전극은 메모리 소자를 선택하기 위한 워드라인(1705)에 접속되고, 고농도 불순물 영역들 중 하나는 비트라인(1706)에 접속된다. 다른 하나의 고농도 불순물 영역은 선택 트랜지스터에 접속된다.
메모리 소자의 단면도는 도 18A에 도시되어 있다. 절연 기판상에 제조된 TFT로는, 통상 TFT로서 구동하기 위한 전압보다 높은 전압이 게이트 전극 및 2개의 불순물 영역들 중 적어도 하나(소스 또는 드레인) 간에 인가될 때, 채널 영역이 절연 상태가 된다. 예를 들어, 도 18A에 도시된 메모리 소자는 절연 기판(1801)상에 반도체막(1802), 게이트 절연막(1805), 및 게이트 전극(1806)을 갖는다. 여기서, 절연 기판(1801)상에 기초가 되는 보호막(1809)을 형성한 후, 반도체막(1802)이 형성될 수도 있다. 반도체막(1802)은 2개의 고농도 불순물 영역(1803)및 채널 영역(1804)을 갖는다.
도 18B는 게이트 전극과 2개의 불순물 영역 중 어느 하나에 높은 전압이 인가된 후의 메모리 소자의 패턴도이다. 도 18B에 도시된 메모리 소자에서, 반도체막의 적어도 채널 영역(1804)이 변질되어, 게이트 전극 아래에 절연된 영역(1808)이 생긴다. 따라서, 게이트 전극과 2개의 고농도 불순물 영역(1803)의 3 단자들 사이의 부분이 전체적으로 절연된다. 절연된 영역(1808)이 도 18B에 개략적으로 도시되어 있으며, 절연된 영역은 실제로 다양한 형상을 갖는다.
통상 TFT를 구동하기 위한 전압보다 높은 전압(여기서 쓰기 전압이라 함)을 게이트 전극 및 2개의 불순물 영역 중 적어도 하나 간에 인가될 때, 게이트 절연막에 전류가 흘러 열이 발생한다. 절연 기판의 열전도율이 본래 낮기 때문에, 절연 기판상에 제조된 소자에서 발생된 대량의 열은 어느 곳으로도 사라질 수 없고, 그 열은 게이트 절연막 또는 반도체막을 변질시킨다. 이것에 의해, 게이트 전극 및 2개의 고농도 불순물 영역의 3 단자들 사이의 부분이 전체적으로 절연될 수 있다.
본 실시예에서, 전술한 메커니즘을 이용하면, "1"의 상태는 전압이 인가되기 전의 메모리 소자를 의미하고, "0"의 상태는 쓰기 전압을 메모리 소자에 인가함으로써 채널 영역이 절연되는 메모리 소자를 의미한다. 메모리 소자 상태 및 부호 "0" 또는 "1" 간의 대응은 이에 한정되지 않지만, 편의상 본 발명의 명세서에서는 전술한 대응을 이용한다.
여기서, 간단한 회로 동작을 설명하기 위해, 4-비트의 메모리 셀 어레이의 메모리 디바이스가 도 19에 도시되어 있다. 여기서는 메모리 셀이 메모리 소자만을 포함하는 예를 설명한다. 메모리 셀 어레이는 2개의 워드라인(1901 및 1902), 2개의 비트라인(1903 및 1904), 2개의 소스라인(1905 및 1906), 및 4개의 메모리 소자 (1907~1910)를 포함한다. 메모리 소자들(1907~1910) 각각에서, 예를 들어, 게이트 전극 및 고농도 불순물 영역 중 하나 또는 전부 사이에 V1 이상의 전압을 t1초 이상의 시간동안 인가함으로써, 채널 영역이 절연 상태가 된다.
여기서, 메모리 소자(1907)에 "0"을 쓰기 위한 회로 동작의 일례를 설명하기로 한다. 쓰기는 메모리 소자(1907)의 게이트 전극 및 2개의 불순물 영역 중 적어도 하나 사이에 쓰기 전압을 인가함으로써 실시될 수 있다. 따라서, 워드라인(1901)에 전압 V1를 인가하고, 비트라인(1903) 및 소스라인(1905)에 0V를 시간 t1초 동안 인가함으로써, 데이터가 메모리 소자에 쓰여질 수 있다.
이때, 다른 메모리 소자에 "0"의 쓰기가 일어나지 않도록 워드라인(1902), 비트라인(1904), 및 소스라인(1906)의 각각이 전압들을 결정할 필요가 있다. 예를 들어, 쓰기 전압과 동시에, 0V의 전압이 워드라인(1902)에 인가, V2(0＜V2＜V1)의 전압을 비트라인(1904) 및 소스라인(1906)에 인가하여, 쓰기 전압이 메모리 소자(1907)에만 인가되어 쓰기를 실시할 수 있다. 여기서 전압 V2는 0＜V2＜V1를 만족하는 것으로 설정하였지만, 또한 전압 V2는 전압 V1의 약 1/2 정도가 바람직하며, 이는 메모리 소자(1907)에의 쓰기 동작시에 메모리 소자(1908)에 인가되는 전위차가 최소가 되어, 잘못된 쓰기를 방지할 수 있기 때문이다.
다음으로, 메모리 소자(1907)에 "1"을 쓰기 위한 회로 동작의 일예를 설명하고자 한다. 메모리 소자(1907)에 "1"을 쓰기 하는 것은, 쓰기 전압을 인가하지 않고 초기 상태를 유지하는 것을 의미한다. 따라서, 모든 워드라인들(1901 및 1902), 비트라인들(1903 및 1904), 및 소스라인들(1905 및 1906)은 동일한 전압을 가질 수 있어, "0"의 쓰기 동작이 일어나지 않게 된다. 이는 일예에 불과하며, 워드라인들(1901 및 1902), 비트라인들(1903 및 1904), 및 소스라인들(1905 및 1906)의 각각의 전위들은 회로 제어에 의해 임의로 결정될 수 있다.
다음으로, 메모리 소자(1907)의 읽기 동작을 설명하기로 한다. 읽기 동작은 메모리 소자(1907)가 "1" 상태, 즉 TFT가 쓰기 동작이 실시되지 않은 상태인지, 또는 메모리 소자(1907)가 "0" 상태, 즉 메모리 소자(1907)의 채널 영역이 쓰기 동작에 의해 절연 상태로 변경되었는지의 결정에 의해 실시될 수 있다. 따라서, 메모리 소자(1907)의 게이트 전극에 임계치 이상의 전압 V3를 인가하여, 2개의 고농도 불순물 영역간에 전류가 흐르는지 여부를 판단한다.
예를 들어, 동작의 일예로서, 읽기 동작 전에 비트라인(1903)을 프리차지하고, 이는 워드라인(1901)에 전압 V3, 소스라인(1905)에 전압 0 V를 인가함으로써, 비트라인(1903)의 전위를 읽어내도록 설정된다. 만약, 메모리 소자(1907)가 쓰기 동작이 실시되지 않은 "1" 의 상태라면, 워드라인(1901)에 전압 V3가 인가되므로 2개의 불순물 영역은 전기적으로 접속되고, 비트라인(1903)의 전압은 0V가 된다. 반면, 만약, 메모리 소자(1907)가 쓰기 동작이 실시된 "0"의 상태라면, 비트라인(1903) 및 소스라인(1905)은 절연되었으므로, 비트라인(1903)의 전위는 프리차지 전압으로 유지된다.
이때, 다른 메모리 소자의 데이터가 읽어지지 않도록 워드라인(1902), 비트라인(1904), 및 소스라인(1906)의 각각의 전압들을 결정할 필요가 있다. 예를 들어, 워드라인(1902) 및 소스라인(1906)에 전압 0V를 인가하고 비트라인(1904)은 읽기를 위해 선택하지 않게 하여 전술한 문제를 방지할 수 있다.
예를 들어, 메모리 소자(1907)에 "0"이 쓰여진 경우의 예를 도 20A 내지 20C를 참조하여 설명하기로 한다. 우선, 도 20A에 도시된 바와 같이, 쓰기 개시부터 시간 t2까지의 시간 동안, 워드라인(1901)에 제 1 전압(V4), 비트라인(1903) 및 소스라인(1905)에 0 V를 인가한다. 이후, 시각 t2부터 t3까지 동안, 워드라인(1901)에 제 2 전압(V5), 비트라인(1903) 및 소스라인(1905)에 0V를 인가한다.
도면에 도시된 시간 t에서, 쓰기 개시 시간은 0, 전압은 시간 t2에서 변경되고, 쓰기는 시간 t2＋t3에서 완료된다. 본 발명에 따르면, 각각의 시간 t2 및 t3는, 0＜t2＜t2＋t3를 만족하고, t3는 t1보다 작다. 또한, 인가된 전압 V4 및 V5는 0＜V4＜V5를 만족하고, V5는 V1보다 작다.
이때 다른 메모리 소자에 쓰기가 실시되지 않도록, 워드라인(1902), 비트라인(1904) 및 소스라인(1906)의 각각의 전압들을 결정할 필요가 있다. 예를 들어, 도 20B에 도시된 바와 같이, 전술한 쓰기 기간 동안 워드라인(1902)에 0V, 비트라인(1904) 및 소스라인(1906)에 전압 V6를 인가하여, 오기를 방지할 수 있다. 대안적으로, 도 20C에 도시된 바와 같이, 쓰기 기간 동안, 워드라인(1902)에 0V를 인가하고, 비트라인(1904) 및 소스라인(1906)에는 쓰기 개시부터 시간 t2까지는 전압 V7를 인가하고 시간 t3 동안에는 전압 V8를 인가하여 오기를 방지할 수 있다.
전술한 바와 같이 쓰기 전압을 복수 레벨들로 나누어 인가함으로써, 쓰기가 워드라인 또는 비트라인에서 공통되게 수행되지 않아야 하는 메모리 소자에 인가되는 전압이 감소될 수 있다. 따라서, 본 발명의 쓰기 방법을 적용함으로써, 쓰기가 수행되어야 하는 메모리 소자 이외의 다른 메모리 소자에의 오기가 감소될 수 있다.
전술한 각 라인에 인가된 전압은 메모리 소자의 구동 전압 또는 쓰기 전압과 같은 동작 특성들에 따라 임의로 결정될 수 있다. 또한, 인가된 전압은 전술한 바와 같이 2 레벨들로 나누어 인가될 수 있고, 3 이상의 레벨들로 나누어 인가될 수도 있다.
다음으로, 메모리 소자(1907)에 "0"의 쓰기의 다른 예를 도 21A을 참조하여 설명하기로 한다. 우선, 쓰기 개시부터 종료까지의 시간 동안 비트라인(1903)에는 0V를 인가하고, 소스라인(1905)에는 음의 전압 V9를 인가한다. 쓰기 개시부터 시간 t4까지 시간동안 워드라인(1901)에는 0V를 인가하고, 시간 t4로부터 시간 t5까지의 시간동안 양의 전압 V10를 인가하여, 쓰기를 실시할 수 있다.
도면에 도시된 시간 t에서, 전술한 예와 유사하게 쓰기가 개시된 시간은 0이고, 시간 t4에 전압이 변경되고, 쓰기는 시간 t4＋t5에 종료된다. 본 발명에 따르면, 각각의 사간 t4 및 t5는 0＜t4＜t4＋t5를 만족하고, t5는 t1보다 작다. 또한, 인가된 전압들 V9, V10는 0＜｜V9｜＜｜V9｜＋｜V10｜를 만족하며,｜V9｜＋｜V10｜는 V1보다 작다.
이때 인접하는 다른 메모리 소자에 쓰기가 실시되지 않도록, 워드라인(1902), 비트라인(1904) 및 소스라인(1906)에 인가되는 각각의 전압들을 결정할 필요가 있다. 인가된 전압들이 ｜V9｜=｜V10｜를 만족하는 경우, 예를 들어, 만약 워드라인(1902), 비트라인(1904) 및 소스라인(1906)에 0V를 인가하더라도, 다른 메모리 소자들 각각에 인가되는 전압은 쓰기 전압에 도달하지 않기 때문에 오기는 발생하지 않는다.
또한, 전압을 시간적으로 변화시켜 쓰기를 실시하는 것을 이용하여, 다른 메모리 소자에의 오기가 방지될 수 있다. 즉, 쓰기를 실시하지 않는 메모리 소자에 인가되는 쓰기 전압 V1보다 높지 않은 고 전압이 인가되는 경우, 이 고 전압이 쓰기에 필요한 시간 t1보다 오랜 시간동안 인가되지 않도록, 워드라인(1902), 비트라인(1904) 및 소스라인(1906)에 단계적으로 전압을 인가한다.
여기서 설명한 쓰기 전압의 인가 방법은 전술한 방법에 한정되지 않으며, 인가된 전압은 변경되거나 또는 스위칭될 수도 있다. 예를 들어, 비록 전술한 예에서는 워드라인(1901)에 양의 전압을 단계적으로 인가하고, 소스라인(1905)에 음의 전압을 단계적으로 인가했지만, 비트라인(1903)에 양의 전압을 인가하고, 워드라인(1901)에 음의 전압을 단계적으로 인가하는 등의 방법이 적용될 수 있다. 즉, 본 발명은 전술한 방법으로 한정되지 않으며, 회로 동작에 의존하여 오기가 생기지 않는 전압이 인가될 수 있다.
본 실시예에서 이 방법으로, "스위칭 소자" 및 "절연체"의 2진값을 취하는 메모리 셀은 하나의 TFT만으로 형성될 수 있다. 이것은 주변 회로를 구성하기 위한 TFT와 유사하게 형성될 수 있으므로, 제조 비용이 감소될 수 있다. 또한, 메모리 셀을 1개의 메모리 소자만으로 형성할 수 있으므로, 메모리 셀 어레이의 면적이 감소될 수 있고, 저장 용량을 증가하는데 또한 유리하다.
또한, 메모리에 본 발명의 쓰기 방법을 적용함으로써, 인접하는 메모리에 오기가 발생할 확률을 감소시킬 수 있어 높은 신뢰성을 가진 메모리 디바이스를 제공할 수 있다.
또한, 메모리에 본 발명의 쓰기 방법을 적용함으로써, 쓰기 전압을 낮출 수 있어 저전력 소비 구동을 실현할 수 있다. 예를 들어, 이러한 1회-쓰기가능 메모리는 무선 주파수로 통신하는 RFID("IC태그" 또는 "ID칩"과 같이 다양한 이름으로 불림) 등에 적용될 수 있다. 무선 주파수로 전력을 공급받고 무선 주파수로 통신하는 RFID는 가능한 적은 전력으로 동작하는 것이 바람직하다. 이 경우, 본 발명의 쓰기 방법은 저전력 소비를 실현하기 위한 방법을 제공할 수 있다.
본 실시예는 전술한 실시 형태들 1 내지 3 및 실시예들 1 내지 4과 자유롭게 조합해 실시될 수 있음을 주의해야 한다.
[실시예 6]
본 실시예에서는 본 발명의 쓰기 방법을 플래쉬 메모리와 같이 플로팅(floating) 게이트를 갖는 비휘발성 메모리에 대해 적용하는 예를 설명하기로 한다. 본 발명의 쓰기 방법에 따르면, 메모리 소자에 복수 레벨들의 전압을 연속적으로 인가하여, 메모리 소자의 도전성을 변화시킨다. 따라서, 여기서 n을 2 이상의 정수로 하면, 본 발명의 메모리 디바이스에 포함된 쓰기 회로는 n레벨들의 전압 V1~ Vn을 생성하는 전압 발생 회로 및 n레벨들의 전압을 연속적으로 출력하도록 제어하기 위한 타이밍 제어 회로를 포함한다. 이때, 쓰기는 전압 V1~Vn를 인가 시간들 t1~tn에서 연속적으로 인가함으로써 실시된다.
도 22는 비휘발성 메모리의 일예로서, 메모리 소자들이 직렬로 접속된 플래쉬 메모리를 갖는 메모리 디바이스를 도시하고 있다. 도 22에서, 메모리 디바이스는 열 디코더(2201), 행 디코더(2202), 읽기 회로(2204), 쓰기 회로(2205), 셀렉터(2203), 및 메모리 셀 어레이(2206)를 포함한다. 메모리 셀 어레이는 메모리 소자들(2207~2215), 트랜지스터들(2216~2218), 신호라인들(2219~2224)로 구성된다. 전술한 회로 구성을 갖는 메모리 디바이스에서, 쓰기가 m행 n열의 메모리 소자에서 실시될 때, m행의 메모리 소자들이 셀렉터(2203)를 통해 선택되고, n열의 메모리 소자들이 신호라인들(2219~2224)을 통해 선택된다. 이때, 복수의 전압 레벨들이 쓰기 회로(2205)로부터 메모리 소자에 연속적으로 인가되어 쓰기가 실시될 수 있다.
다음으로, 플래시 메모리에 포함된 메모리 소자의 구성예가 도 23에 도시되어 있다. 메모리 소자는 기판(2301), 고농도 불순물 영역들(소스 또는 드레인)(2302 및 2303), 제 1 산화막(2304), 플로팅 게이트(2305), 제 2 산화막(2306), 및 컨트롤 게이트(2307)로 구성된다. 또한, 플로팅 게이트(2305)는 산화막에 둘러싸여 있으며, 이것은 어디와도 전기적으로 접속되지 않는다.
전술한 구성의 메모리 소자에 실시되는 쓰기의 일 예를 설명하기로 한다. 고농도 불순물 영역들(소스 또는 드레인) 중 적어도 하나에 전압 V1 및 V2를 연속적으로 인가하고, 고농도 불순물 영역들(소스 또는 드레인)에 관해 양이 되도록 컨트롤 게이트에 전압 V3 및 V4를 연속적으로 인가한다. 이것은 즉, 고농도 불순물 영역들(소스 또는 드레인) 및 컨트롤 게이트 사이에 전위차이를 인가함으로써, 플로팅 게이트에 자유전자를 주입하여, 쓰기 실시한다.
즉, 본 발명의 쓰기 방법에 따르면, 메모리 소자에 전압 V1~Vn을 인가 시간 t1~tn 동안 연속적으로 인가하여, 자유전자가 플로팅 게이트로 주입되도록 한다. 본 발명이 구현되는 경우, 정수 n, 전압 Vn, 인가 시간 tn은 메모리 소자의 크기, 플로팅 게이트 및 산화막의 두께 등을 고려해 결정된다. 정수 n은 약 2~5가 바람직하다.
메모리 소자의 컨트롤 게이트, 소스 전극 및 드레인 전극에 연속적으로 복수 레벨들의 전압을 인가함으로써, 플래쉬 메모리와 같은 플로팅 게이트를 갖는 비휘발성 메모리에의 쓰기를 실시할 수 있다. 본 발명의 수단을 적용함으로써, 쓰기 시의 인가 전압이 감소될 수 있어, 비휘발성 메모리의 전류 소비가 감소될 수 있다.
플래쉬 메모리의 쓰기 및 소거는 약 12V~13V의 높은 전압을 필요로 하며, 그러한 전압은 전원 전압과 클럭펄스를 이용해 높은 전압을 생성하기 위한 승압 회로에 의해 생성된다. 승압 회로는 다이오드 및 커패시터(또는 인덕터 등)으로 구성되고, 승압 회로 자체 및 승압 회로를 구동시키기 위한 버퍼 등을 포함한 전력 서비는 매우 크다. 이 전력 소비는 생성되어야 하는 전압의 절대치가 커짐에 따라 커진다. 따라서, 본 발명을 적용해 복수 레벨들의 전압을 인가하여 메모리 소자에 쓰기를 실시함으로써, 승압 회로의 회로 면적을 감소시킬 수 있어, 전력 소비가 감소될 수 있다.
또한, 만약 메모리 소자에 높은 펄스 전압을 인가하면, 쓰기는 인접하는 메모리 소자에 잘못 실시된다. 본 발명의 쓰기 방법을 적용함으로써, 인접하는 메모리 소자에 높은 전압이 인가되는 것을 방지하여, 오기의 확률이 감소될 수 있다. 또한, 예컨대 터널 전류를 이용한 쓰기의 경우, 쓰기 전압이 최대가 되는 시간을 짧게 할 수 있으므로, 열전자(hot electron)들의 발생 및 주입이 억제되어 산화막의 열화를 방지할 수 있다.
본 실시예는 전술한 실시 형태들 1 내지 3 및 실시예 1 내지 5와 자유롭게 조합해 실시될 수 있음을 주의해야 한다.
[실시예 7]
본 실시예에서는 본 발명의 반도체 디바이스의 구체적인 사용예들을 설명한다.
본 발명의 반도체 디바이스는 다양한 분야에 적용될 수 있다. 예를 들어, 본 발명의 반도체 디바이스의 한 형태인 무선 주파수 태그는 지폐, 동전, 유가증권류, 증서류, 무기명 채권류, 포장용 용기류, 서적류, 기록 매체, 개인용품류, 차량류, 식품류, 의류, 보건 용품류, 생활 용품류, 약품류 및 전자장치 등에 제공될 수 있다.
지폐 및 동전은 시장에서의 통화를 나타내며, 특정의 지역에서의 통화(현금 바우쳐)인 지폐, 기념 주화들 등을 포함한다. 유가증권류는 수표, 증권, 약속어음 등을 가리킨다. 증서류는 운전 면허증, 주민표 등을 가리킨다. 무기명 채권류는 우표, 쌀권, 각종 상품권 등을 가리킨다. 포장용 용기류는 도시락의 포장지 등을 가리킨다. 서적류는 서적, 서적 등을 가리킨다. 기록 매체는 DVD 소프트웨어, 비디오 테잎 등을 가리킨다. 개인용품은 가방, 안경 등을 가리킨다. 차량류는 자전거와 같은 차량, 선박 등을 가리킨다. 식품류는 식료품, 음료 등을 가리킨다. 의류는 의복, 신발 등을 가리킨다. 보건 용품류는 의료 기구, 건강 기구 등을 가리킨다. 생활 용품류는 가구, 조명기구 등을 가리킨다. 약품류는 의약품, 농약 등을 가리킨다. 전자장치는 액정표시장치, EL표시장치, TV 세트(TV 수신기, 슬림형 TV 수신기), 휴대전화 등을 가리킨다.
무선 주파수 태그가 지폐, 동전, 유가증권류, 증서류, 무기명 채권류 등에 제공될 때, 그 위조를 방지할 수 있다. 무선 주파수 태그가 포장용 용기류, 서적류, 기록 매체, 개인용품, 식품류, 생활 용품류, 전자장치 등에 제공될 때, 검사 시스템 또는 렌탈 시스템 등의 효율성을 향상시킬 수 있다. 무선 주파수 태그가 차량류, 보건 용품류, 약품류 등에 제공될 때, 그 위조 또는 도난이 방지되고, 약품류의 경우 약의 오용을 방지할 수 있다. 무선 주파수 태그는 물품의 표면에 붙이거나 물품에 삽입될 수 있다. 예를 들어, 무선 주파수 태그는 책의 페이지, 또는 유기 수지로부터 형성되는 패키지의 유기 수지에 삽입될 수 있다.
전술한 바와 같이, 반도체 디바이스를 제품의 관리 또는 유통 시스템에 적용함으로써, 고 효율의 시스템을 달성할 수 있다. 예를 들어, 도 24A에 도시된 바와 같이, 리더/라이터(3003)을 벨트 컨베이어의 일측에 제공하고, 본 발명의 반도체 디바이스(3001)가 제공된 제품(3002)을 벨트 컨베이어로 운송하여, 제품(3002)의 감사가 쉽게 실시될 수 있다.
또한, 다음의 시스템이 구성될 수 있다. 도 24B에 도시된 바와 같이, 표시부(3004)를 포함하는 휴대단말기(3005)의 측면에 리더/라이터(3003)를 제공하고, 검사된 제품(3002)에 실장된 반도체 디바이스(3001)쪽을 향하게 되면, 표시부(3004)에 제품(3002)의 원재료, 원산지, 및 유통 과정의 이력 등과 같은 제품(3002)의 데이터가 표시된다.
본 실시예는 전술한 실시 형태들 1 내지 3 및 실시예들 1 내지 6과 자유롭게 조합해 실시될 수 있음을 주의해야 한다.
본 출원은 2005년 1월 28일에 일본 특허청에 출원된 일본 우선권 출원 제 2005-022302에 기초하며, 그 전체 내용은 여기서 참조에 의해 통합된다.

Claims (42)

  1. 메모리 디바이스의 구동 방법에 있어서,
    제 1 전압을 메모리 소자에 인가하는 단계로서, 상기 메모리 소자는 트랜지스터, 상기 트랜지스터에 전기적으로 접속된 제 1 도전층, 제 2 도전층, 및 상기 제 1 도전층과 상기 제 2 도전층 사이에 유기 화합물층을 포함하는, 상기 제 1 전압을 메모리 소자에 인가하는 단계를 포함하고;
    상기 제 1 전압을 인가한 후에 상기 메모리 소자에 제 2 전압을 인가하는 것에 의해, 상기 유기 화합물층의 전기적 특성을 변화시키는 단계를 포함하고,
    상기 제 1 전압은 상기 제 2 전압보다 더 작고;
    상기 제 2 도전층에 일정 전압을 인가하는 단계를 포함하는, 메모리 디바이스의 구동 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 전압 및 상기 제 2 전압은 상기 메모리 소자에 연속적으로 인가되는, 메모리 디바이스의 구동 방법.
  5. 반도체 디바이스에 있어서,
    메모리 소자들이 매트릭스로 배치된 메모리 셀 어레이로서, 상기 메모리 소자들 각각은 트랜지스터, 상기 트랜지스터에 전기적으로 접속된 제 1 도전층, 제 2 도전층, 및 상기 제 1 도전층과 상기 제 2 도전층 사이에 유기 화합물층을 갖는, 상기 메모리 셀 어레이; 및
    쓰기 회로(writing circuit)를 포함하고,
    상기 쓰기 회로는 상기 제 1 도전층에 복수회 인가되는 제 1 전압 및 제 2 전압을 생성하는 전압 발생 회로, 및 상기 제 1 전압 및 상기 제 2 전압의 출력을 제어하는 타이밍 제어 회로를 포함하고,
    상기 제 2 도전층에 일정 전압이 인가되고,
    상기 제 1 전압은 상기 제 2 전압보다 더 작고,
    상기 유기 화합물층의 전기적 특성은 상기 제 2 전압을 인가한 후에 변화되는, 반도체 디바이스.
  6. 삭제
  7. 삭제
  8. 제어 회로, 및 비휘발성 메모리를 포함하는 반도체 디바이스에 있어서,
    상기 제어 회로는 상기 비휘발성 메모리를 제어하는 기능을 갖고,
    상기 비휘발성 메모리는 메모리 셀들이 매트릭스로 배치된 메모리 셀 어레이 및 쓰기 회로를 포함하고,
    상기 메모리 셀들 각각은 트랜지스터 및 메모리 소자를 갖고,
    상기 메모리 소자는 상기 트랜지스터에 전기적으로 접속된 제 1 도전층, 제 2 도전층, 및 상기 제 1 도전층과 상기 제 2 도전층 사이에 유기 화합물층을 포함하고,
    상기 쓰기 회로는 상기 제 1 도전층에 복수회 인가되는 제 1 전압 및 제 2 전압을 생성하는 전압 발생 회로, 및 상기 제 1 전압 및 상기 제 2 전압의 출력을 제어하는 타이밍 제어 회로를 포함하고,
    상기 제 2 도전층에 일정 전압이 인가되고,
    상기 제 1 전압은 상기 제 2 전압보다 더 작고,
    상기 유기 화합물층의 전기적 특성은 상기 제 2 전압이 인가된 후에 변화되는, 반도체 디바이스.
  9. 삭제
  10. 제 5 항 또는 제 8 항에 있어서,
    상기 메모리 소자의 도전성이 낮은 상태(low)에서 높은 상태(high)로 비가역적으로 변화되는, 반도체 디바이스.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제 5 항 또는 제 8 항에 있어서,
    상기 메모리 셀 어레이 및 상기 쓰기 회로는 유리 기판 또는 가요성 기판 위에 설치되는, 반도체 디바이스.
  17. 제 5 항 또는 제 8 항에 있어서,
    상기 쓰기 회로는 박막 트랜지스터를 포함하는, 반도체 디바이스.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
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