KR20080014858A - 반도체장치 - Google Patents

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KR20080014858A
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conductive
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semiconductor device
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토모유키 아오키
코지 다이리키
유고 고토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은, 상품에 비접촉으로 데이터의 교환이 가능한 반도체장치를 탑재한 경우에도, 소비자나 휴대자의 프라이버시를 보호하고, 이용에 따라 통신 거리를 제어할 수 있는 반도체장치를 제공하는데 있다. 본 발명의 반도체장치는, 기판 위의 다수의 트랜지스터를 가지는 소자군과, 그 소자군 위의 안테나로서 기능하는 제1 도전막과, 그 제1 도전막을 둘러싸는 제2 도전막과, 제1 단부 및 제2 단부를 덮는 절연막과, 이 절연막 위의 제3 도전막을 포함한다. 제1 도전막은 코일 형상으로 형성되고, 제1 도전막의 각 단부가 소자군에 접속되어 있다. 제2 도전막의 제1 단부와 제2 단부는 서로 접속되어 있지 않다.
반도체장치, 안테나, 트랜지스터, 소자군, 도전막, 스위칭 수단

Description

반도체장치{Semiconductor device}
본 발명은 비접촉으로 데이터의 송수신이 가능한 반도체장치에 관한 것으로서, 특히, 이 반도체장치의 통신 거리를 변화시키는 것이 가능하게 되는 반도체장치에 관한 것이다.
근년, 개개의 대상물에 ID(개체 식별 번호)를 부여함으로써, 그 대상물의 이력 등의 정보를 명확하게 하고, 그 대상물의 생산·관리에 유용하게 사용하는 개체 인식 기술이 주목받고 있다. 예를 들어, 개개의 대상물에 ID(개체 식별 번호)를 부여함으로써 그 대상물의 이력 등의 정보를 명확하게 하고, 생산·관리에 사용하는 기술이 있다. 그 중에서도, 비접촉으로 데이터의 송수신이 가능한 반도체장치의 개발이 진행되고 있다. 이와 같은 반도체장치로서, RFID(Radio Frequency Identification)(ID 태그(tag), IC 태그, IC 칩, RF(Radio Frequency) 태그, 무선 태그, 전자 태그, 무선 칩이라고도 불린다) 등이 기업 내, 시장 등에서 도입되기 시작하고 있다.
이미 실용화되어 있는 RFID 등의 반도체장치의 상당수는 소자군(IC(Integrated Circuit) 칩이라고도 불린다)과, 안테나로서 기능하는 도전막을 가지고 있다. 이들 반도체장치는 전자파에 의해 안테나를 통하여 리더/라이 터(reader/writer)와 데이터의 교환을 행할 수 있다.
그러나, 이들 반도체장치(RFID라고도 기재한다)를 상품에 탑재한 경우에, 소비자의 프라이버시가 침해될 우려가 지적되고 있다(예를 들면, 문헌 1). 예를 들어, 상품에 RFID가 묻혀 있는 경우, 구입 후에 그 상품을 휴대하고 있는 소비자의 위치가 추적될 가능성이 있다. 또한, 명품 등의 고급품에 RFID가 묻혀 있는 경우에는, 이 RFID의 정보를 훔쳐보는 것에 의해, 일종의 구매력의 식별에 이용될 가능성도 있다. 또한, 제삼자에 의해 이 RFID의 정보가 재기입(위조)될 우려도 있다. 이와 같이, 상품에 RFID를 탑재한 경우, 통신 거리가 길면 길수록 유통 과정에서의 관리나 감시에는 편리하지만, 특정 개인에게 상품이 인도된 경우 등에는 통신 거리가 길면 길수록 구입한 상품의 내용이 제삼자에게 파악되거나 위조되거나 할 우려가 있다.
이와 같은 문제점에 대한 대책으로서, 상품 자체에 RFID를 묻지 않고, 구입 후에 떼어낼 수 있도록 가격표나 포장지 등에 RFID를 부착하는 등의 대책을 생각해 볼 수 있다. 그러나, 태그를 간단하게 떼어낼 수 있는 경우에는 위조나 도난 등에 대한 보안의 저하가 우려된다. 또한, 구입 후에 상품에 묻혀 있는 RFID를 파괴함으로써 외부로부터 데이터를 읽을 수 없게 하는 등의 대책도 생각할 수 있지만, 상품을 파기할 때에는 유효하지만, 상품 구입 후에, 소비자나 생산자가 RFID에 포함되어 있는 상품의 정보를 활용할 수가 없게 되어, 예를 들어, 상품의 수리나 유지에 유용한 정보도 없어지게 된다.
[문헌 1] 츠치야 타이요, 오브젝트의 프라이버시, [online], 2004/7, 인터넷 <URL : http://www.fri.fujitsu.com/open_knlg/review/rev083/review01.html>
본 발명의 목적은, 비접촉으로 데이터의 교환이 가능한 반도체장치를 상품에 탑재한 경우에도, 이 상품의 소유자의 프라이버시를 보호하고, 이용에 따라 통신 거리를 제어할 수 있는 반도체장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 이하의 수단을 강구하였다.
본 발명의 반도체장치의 일 구성은, 기판 위에 제공된 다수의 트랜지스터를 포함하는 소자군; 그 소자군의 상방에 제공된 안테나로서 기능하는 제1 도전막; 및 제1 도전막을 둘러싸도록 배치된 제2 도전막을 포함하고, 제1 도전막은 코일 형상으로 제공되어 있고, 제2 도전막은 제1 단부와 제2 단부를 가지고, 또한, 제1 단부 및 제2 단부가 스위칭 수단을 통하여 접속되어 제2 도전막이 환상(環狀)으로 제공되어 있는 것을 특징으로 하고 있다. 또한, 본 명세서에서 말하는 "환상"이란, 도전막의 제1 단부와 제2 단부가 직접 접속되어 있는 상태는 물론, 도전막의 제1 단부와 제2 단부가 전기적으로 접속 가능한 것(접속의 온/오프의 제어가 가능한 것을 포함한다)을 통하여 접속되어 있는 상태를 말한다.
본 발명의 반도체장치의 다른 구성은, 기판 위에 제공된 다수의 트랜지스터를 포함하는 소자군; 그 소자군의 상방에 제공된 안테나로서 기능하는 제1 도전막; 제1 단부 및 제2 단부를 가지고 또한 제1 도전막을 둘러싸도록 배치된 제2 도전막; 및 절연막을 사이에 두고 상기 제1 단부 및 제2 단부를 덮도록 제공된 제3 도전막을 포함하고, 제1 도전막은 코일 형상으로 제공되어 있고, 제1 도전막의 각 단부가 상기 소자군에 접속되고, 제2 도전막의 제1 단부와 제2 단부가 서로 절연되도록 배치되어 있는 것을 특징으로 하고 있다.
본 발명의 반도체장치의 또 다른 구성은, 기판 위에 제공된 다수의 트랜지스터를 포함하는 소자군; 그 소자군의 상방에 제공된 안테나로서 기능하는 제1 도전막; 제1 단부 및 제2 단부를 가지고 또한 제1 도전막을 둘러싸도록 배치된 제2 도전막; 및 절연막을 사이에 두고 상기 제1 단부 및 제2 단부를 덮도록 제공된 제3 도전막을 포함하고, 제1 도전막은 코일 형상으로 제공되어 있고. 제1 도전막의 각 단부가 상기 소자군에 접속되고, 제3 도전막은 상기 제1 단부와 제2 단부 중의 어느 한쪽에 전기적으로 접속되고, 제3 도전막에 전기적으로 접속되지 않은, 상기 제1 단부와 제2 단부 중의 다른 한쪽이 절연되어 있는 것을 특징으로 하고 있다.
본 발명의 반도체장치의 또 다른 구성은, 기판 위에 제공된 다수의 트랜지스터를 포함하는 소자군; 그 소자군의 상방에 제공된 안테나로서 기능하는 제1 도전막; 및 제1 도전막을 둘러싸도록 배치된 제2 도전막을 포함하고, 제1 도전막은 코일 형상으로 제공되어 있고, 제1 도전막의 각 단부가 상기 소자군에 접속되고, 제2 도전막은 환상으로 제공되어 있는 것을 특징으로 하고 있다.
본 발명의 반도체장치의 또 다른 구성은, 기판 위에 제공된 다수의 트랜지스터를 포함하는 소자군; 그 소자군의 상방에 제공된 안테나로서 기능하는 제1 도전막; 및 제1 도전막을 둘러싸도록 배치된 제2 도전막을 포함하고, 제1 도전막은 코일 형상으로 제공되어 있고, 제2 도전막은 제1 단부와 제2 단부를 가지고, 또한, 제1 단부 및 제2 단부가 스위칭 수단을 통하여 접속되어 환상으로 제공되어 있는 것을 특징으로 하고 있다.
본 발명의 반도체장치의 또 다른 구성은, 기판 위에 제공된 다수의 트랜지스터를 포함하는 소자군; 그 소자군의 상방에 제공된 안테나로서 기능하는 제1 도전막; 및 제1 도전막을 둘러싸도록 배치된 제2 도전막을 포함하고, 제1 도전막은 코일 형상으로 제공되어 있고, 제2 도전막은 제1 단부와 제2 단부를 가지고, 또한, 제1 단부 및 제2 단부가 다수의 트랜지스터 중 어느 하나를 통하여 접속되어 환상으로 제공되어 있는 것을 특징으로 하고 있다.
본 발명의 반도체장치의 또 다른 구성은, 기판 위에 제공된 다수의 트랜지스터를 포함하는 소자군; 그 소자군의 상방에 제공된 안테나로서 기능하는 제1 도전막; 및 제1 도전막을 둘러싸도록 배치된 다수의 제2 도전막을 포함하고, 안테나로서 기능하는 제1 도전막은 코일 형상으로 제공되어 있고, 다수의 제2 도전막 각각은 제1 단부와 제2 단부를 가지고, 또한, 제1 단부 및 제2 단부가 상기 다수의 트랜지스터 중 어느 하나를 통하여 접속되어 환상으로 제공되어 있는 것을 특징으로 하고 있다.
상기 구성들에서, 본 발명의 반도체장치는 상기 소자군에 제공된 메모리부를 포함하고, 상기 메모리부는 제1 방향으로 연장된 다수의 비트선과, 제1 방향에 수직인 제2 방향으로 연장된 다수의 워드선과, 기억소자를 구비한 메모리 셀, 및 다수의 상기 메모리 셀을 포함하는 메모리 셀 어레이를 포함하고, 상기 기억소자는 상기 비트선을 구성하는 도전막과 상기 워드선을 구성하는 도전막 사이에 제공된 유기 화합물층을 포함하는 것을 특징으로 하고 있다.
본 발명의 반도체장치는 통신 거리의 제어를 행할 수 있기 때문에, 개인의 이용에 따라 반도체장치의 통신 거리를 제어함으로써, 이 반도체장치가 탑재된 상품을 구입한 사람의 프라이버시를 보호하는 것이 가능하게 된다.
도 1(A)∼도 1(C)는 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 2(A)∼도 2(C)는 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 3은 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 4(A) 및 도 4(B)는 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 5(A)∼도 5(D)는 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 6(A) 및 도 6(B)는 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 7(A) 및 도 7(B)는 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 8(A)∼도 8(C)는 본 발명의 반도체장치의 제조방법의 일 예를 나타내는 도면.
도 9(A) 및 도 9(B)는 본 발명의 반도체장치의 제조방법의 일 예를 나타내는 도면.
도 10(A) 및 도 10(B)는 본 발명의 반도체장치의 제조방법의 일 예를 나타내는 도면.
도 11(A) 및 도 11(B)는 본 발명의 반도체장치의 제조방법의 일 예를 나타내는 도면.
도 12(A) 및 도 12(B)는 본 발명의 반도체장치의 제조방법의 일 예를 나타내 는 도면.
도 13은 본 발명의 반도체장치의 제조방법의 일 예를 나타내는 도면.
도 14는 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 15(A) 및 도 15(B)는 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 16은 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 17(A) 및 도 17(B)는 본 발명의 반도체장치의 일 예를 나타내는 도면.
도 18(A)∼도 18(C)는 본 발명의 반도체장치의 사용 형태의 예를 나타내는 도면.
도 19(A)∼도 19(H)는 본 발명의 반도체장치의 사용 형태의 예를 나타내는 도면.
본 발명의 실시형태에 대하여 도면을 참조하여 이하에 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그의 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 같은 것을 가리키는 부호는 다른 도면 사이에 공통하여 사용하는 경우가 있다.
[실시형태 1]
본 실시형태에서는 본 발명의 반도체장치의 일 예에 대하여 도면을 참조하여 설명한다.
본 실시형태에서 나타내는 반도체장치는 적어도 기판(401) 위에 제공된 소자군(402)과, 이 소자군(402)의 상방에 제공된 안테나로서 기능하는 도전막(403)과, 이 도전막(403)을 둘러싸도록 배치된 더미(dummy) 패턴이 되는 도전막(404)을 포함하고 있다(도 1(A)). 또한, 안테나로서 기능하는 도전막(403)은 코일 형상으로 제공되고, 이 도전막(403)의 각 단부는 소자군(402)에 전기적으로 접속되어 있다. 또한, 도전막(404)은 제1 단부(405a)와 제2 단부(405b)를 가지고 있고, 제1 단부(405a)와 제2 단부(405b) 각각은 스위칭 수단(410)에 접속되어, 도전막(404)은 스위칭 수단(410)을 통하여 환상(環狀)으로 제공되어 있다(도 1(B) 및 도 1(C)). 본 명세서에서 말하는 "환상"이란, 도전막(404)의 제1 단부(405a)와 제2 단부(405b)가 직접 접속되어 있는 상태는 물론, 제1 단부(405a)와 제2 단부(405b)가 전기적으로 접속 가능한 것(여기서는 스위칭 수단(410))을 통하여 접속되어 있는 상태도 의미한다.
기판(401)으로서는, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 석영 기판, 세라믹 기판, 또는 스테인리스 강을 포함하는 금속 기판 등을 사용할 수 있다. 또한, Si 등의 반도체 기판을 사용하여도 좋다. 이들 외에도, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱이나, 아크릴 등의 가요성을 가지는 합성 수지로 이루어지는 기판을 사용할 수도 있다. 가요성을 가지는 기판을 사용함으로써, 접어 구부릴 수 있는 반도체장치를 제조하는 것이 가능하게 된다. 또한, 이와 같은 기판이라 면, 그의 면적이나 형상에 큰 제한은 없기 때문에, 기판(401)으로서, 예를 들어, 한 변이 1 미터 이상이고, 직사각형 형상의 것을 사용하면, 생산성을 현격히 향상시킬 수 있다. 이와 같은 이점은 원형의 실리콘 기판을 사용하는 경우와 비교하면, 큰 우위점이다.
소자군(402)은 적어도 트랜지스터를 포함하고 있고, 이 트랜지스터에 의해, CPU, 메모리 또는 마이크로프로세서 등의 다양한 집적회로를 형성할 수 있다. 구체적으로, 소자군(402)에 포함되는 트랜지스터는, 유리나 플라스틱 등으로 형성된 기판(401) 위에 박막트랜지스터(TFT)를 형성하거나, 기판(401)으로서 Si 등의 반도체 기판을 사용하고 이 반도체 기판을 트랜지스터의 채널 영역으로서 사용한 전계 효과형 트랜지스터(FET)를 형성하거나 함으로써 제공될 수 있다. 또한, 기판(401)으로서 SOI 기판을 사용하고 이 기판 위에 트랜지스터를 형성함으로써 제공하는 것도 가능하다. 또한, SOI 기판을 사용하는 경우에는, Si 웨이퍼의 부착에 의한 방법이나 산소 이온을 Si 기판 내에 박아 넣음으로써 내부에 절연층을 형성하는 SIMOX로 불리는 방법을 이용하여 소자군의 트랜지스터를 형성할 수 있다.
도전막(403) 및 도전막(404)은 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au), 크롬(Cr), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 텅스텐(W) 및 니켈(Ni) 등의 금속 또는 금속 화합물을 하나 또는 다수 가지는 도전 재료를 사용하여 스퍼터링법이나 CVD법 등에 의해 형성될 수 있다. 또한, 그 외에도, 액적 토출법(잉크젯법이라고도 불린다)이나 스크린 인쇄법 등의 인쇄법에 의해 도전성 페이스트를 사용하여 도전막을 형성할 수 있다. 도전성 페이스트로서는, 입경이 수 nm 내지 수십 ㎛인 도 전체 입자를 유기 수지에 용해 또는 분산시킨 것을 사용할 수 있다. 도전성 입자로서는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 및 티탄(Ti) 등의 하나 또는 다수의 금속 입자나, 할로겐화 은의 미립자, 또는 분산성 나노 입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기 수지로서는, 금속 입자의 바인더, 용매, 분산제 및 피복재로서 기능하는 유기 수지로부터 선택된 하나 또는 다수를 사용할 수 있다. 대표적으로는, 에폭시 수지, 실리콘 수지 등의 유기 수지를 들 수 있다. 또한, 도전막의 형성에 있어서, 페이스트를 도포한 후에 소성하는 것이 바람직하다. 예를 들어, 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들어, 입경 1 nm 이상 100 nm 이하)를 사용하는 경우, 150∼300℃의 온도에서 소성함으로써 페이스트를 경화시켜 도전막을 얻을 수 있다. 또한, 도전막(403)과 도전막(404)은 상기 방법을 이용하여 동시에 형성할 수도 있고, 따로 따로 형성할 수도 있다.
스위칭 수단(410)은 더미 패턴이 되는 도전막(404)의 제1 단부(405a)와 제2 단부(405b)에 접속되어 있고, 제1 단부(405a)와 제2 단부(405b) 사이의 전기적 접속을 전환하는(온/오프하는) 수단을 가지고 있다. 스위칭 수단(410)은 도전막(404)의 제1 단부(405a)와 제2 단부(405b) 사이의 전기적 접속을 전환하는 수단을 가지고 있으면 어떠한 구조로 형성하여도 좋다. 또한, 스위칭 수단(410)은 전기적 접속의 전환을 1회만 행할 수 있는 구조로 형성될 수도 있고, 다수회 행할 수 있는 구조로 형성될 수도 있다.
본 실시형태에서 나타내는 반도체장치는, 스위칭 수단(410)에 의해 도전 막(404)의 제1 단부(405a)와 제2 단부(405b) 사이의 전기적 접속을 전환함으로써 이 반도체장치의 통신 거리의 제어를 행할 수 있다. 이하에, 도전막(403)을 코일 형상으로 형성한 전자(電磁) 결합 방식 또는 전자 유도 방식을 사용한 경우에 관하여 설명한다.
일반적으로, 전자 결합 방식 또는 전자 유도 방식을 사용하는 경우, 외부 기기(리더/라이터)로부터 보내 온 전자파를 사용하여 소자군(402)에서 전원 전압을 생성하여 정보의 교환을 행한다. 따라서, 코일 형상으로 제공된 도전막(403)이나 환상으로 제공된 도전막(404)(도전막(404)의 제1 단부(405a)와 제2 단부(405b)가 직접 접속되어 있는 경우, 또는 제1 단부(405a)와 제2 단부(405b)가 스위칭 수단을 통하여 전기적으로 접속되어 있는 경우(스위칭 수단(410)이 온(ON)인 경우))에 의해 둘러싸인 영역에서 자계가 발생하면(도 3에서는 상부로부터 하부로의 방향), 도전막(403) 및 도전막(404)에는, 발생한 자계를 없애도록 전류가 생긴다.
예를 들어, 반도체장치에 리더/라이터로부터 전자파가 보내져 온 경우, 반도체장치는 안테나로서 기능하는 도전막(403)을 통하여 소자군(402)에 전원 전압이나 신호를 공급한다. 한편, 더미 패턴이 되는 도전막(404)에도 전자파가 보내지고, 자계가 변화하고 있는 동안에 도전막(404)에 전류가 계속 흐르지만, 이 도전막(404)에 생긴 전류에 의해 리더/라이터로부터 보내져 온 전자파를 없애도록 자계(하부로부터 상부로의 방향)가 발생한다. 또한, 반도체장치로부터 리더/라이터에 전자파를 보낼 때에도, 마찬가지로 도전막(404)의 존재에 의해 이 전자파를 없애도록 자계가 발생한다.
그 결과, 리더/라이터로부터 보내진 자계 또는 반도체장치로부터 보내진 자계가 도전막(404)에 생긴 전류에 의해 발생한 자계에 의해 없애지기 때문에 통신 거리가 저하된다. 반대로, 도전막(404)의 제1 단부(405a)와 제2 단부(405b)가 환상이 아닌 경우, 또는 제1 단부(405a)와 제2 단부(405b)가 스위칭 수단(410)을 통하여 환상으로 되어 있지만 전기적으로 접속되어 있지 않은 경우(스위칭 수단(410)이 오프인 상태)에는, 자계의 변화에 의해 도전막(404)에 전류가 계속 흐르지 않기 때문에, 통신 거리가 저하되는 일이 없다.
이와 같이, 스위칭 수단(410)의 온/오프에 의해 반도체장치의 통신 거리를 제어할 수 있다. 스위칭 수단으로서는, 상기한 바와 같이 도전막(404)의 제1 단부(405a)와 제2 단부(405b) 사이의 전기적 접속을 전환하는 수단을 가지고 있다면 어떠한 구조로 형성하여도 좋고, 예를 들어, 트랜지스터, 기계적 스위치, 멤브레인(membrane) 스위치, 도전성 고무 스위치, 정전 용량 스위치 등을 사용할 수 있다.
스위칭 수단(410)으로서 트랜지스터를 사용한 경우에 대하여 도면을 참조하여 이하에 설명한다. 트랜지스터로서는, 유리나 플라스틱 등으로 된 기판 위에 형성한 박막트랜지스터(TFT)나, Si 등의 반도체 기판을 사용하고 이 반도체 기판을 트랜지스터의 채널 영역으로서 사용한 전계효과형 트랜지스터(FET) 등을 사용할 수 있지만, 여기서는 박막트랜지스터를 사용한 경우에 대하여 설명한다.
트랜지스터(410a)를 스위칭 수단으로서 사용한 경우(도 2(A)), 도전막(404)의 제1 단부(405a)와 제2 단부(405b) 중의 어느 한쪽을 트랜지스터(410a)의 소스 영역에 전기적으로 접속되도록 형성하고, 다른 한쪽을 트랜지스터(410a)의 드레인 영역에 전기적으로 접속되도록 형성할 수 있다(도 2(B)). 또한, 트랜지스터(410a)는 소자군(402)과 동일한 층에 형성될 수 있다(도 2(C)). 이 경우, 소자군(402)에 포힘되는 트랜지스터(409)와 스위칭 수단으로서 기능하는 트랜지스터(410a)를 동시에 형성할 수 있다.
트랜지스터(410a)의 게이트 전극에 전압이 인가되는 경우(트랜지스터(410a)가 온인 경우), 트랜지스터(410a)의 소스 영역 및 드레인 영역을 통하여 접속된 도전막(404)에 전류가 흐르기 때문에, 리더/라이터로부터 전자파가 보내져 온 때에는 거기에 따르는 자계의 변화를 없애도록 전류가 흐르고, 통신 거리가 저하될 수 있다.
메모리부의 불휘발성 메모리를 사용하여 트랜지스터의 온/오프를 제어하는 것이 가능하다. 트랜지스터의 게이트 전극에 전압을 계속하여 가하는 수단으로서는, 트랜지스터의 게이트 전극에 용량 소자나 강유전체 재료(예를 들어, PZT(지르콘산티탄산 납) 등의 페로브스카이트(perovskite) 화합물이나, SBZ(티탄산바륨·스트론튬) 등의 층상 페로브스카이트 화합물 등)를 접속함으로써 행할 수 있다. 또한, 전원(배터리)을 트랜지스터의 게이트 전극에 접속함으로써, 트랜지스터에 전압을 계속하여 가하는 것도 가능하다.
스위칭 수단으로서, 상기한 방법 외에도, 도전막(404)의 제1 단부(405a)와 제2 단부(405b)를 접속하는 구조를 사용할 수 있다. 그 구체적인 예에 대하여 도 5(A)∼도 5(D)를 참조하여 이하에 설명한다.
도 5(A)∼도 5(D)에 나타내는 반도체장치는 적어도 기판(401) 위에 제공된 소자군(402)과, 이 소자군(402)의 상방에 제공된 안테나로서 기능하는 도전막(403)과, 이 도전막(403)을 둘러싸도록 배치되고 제1 단부(405a)와 제2 단부(405b)를 가지는 도전막(404)을 포함하고, 절연막(406)을 사이에 두고 도전막(404)의 상방에 도전막(407)이 제공되어 있다(도 5(A) 및 도 5(B)). 또한, 절연막(406)이 전면(全面)에 형성되어도 좋고, 도전막(404)의 제1 단부(405a) 및 제2 단부(405b)를 덮는 부분 위에만 선택적으로 형성되어도 좋다.
절연막(406)은 CVD법이나 스퍼터링법 등을 사용하여, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x＞y), 질화산화규소(SiNxOy)(x＞y) 등의 산소 또는 질소를 포함하는 절연막이나 DLC(diamond like carbon) 등의 탄소를 함유하는 막 등으로 형성될 수 있다. 또한, 그 외에도, 액적 토출법, 스크린 인쇄법 또는 스핀 코팅법 등에 의해 에폭시, 폴리이미드, 폴리아미드, 폴리비닐 페놀, 벤조시클로부텐, 아크릴 등의 유기 재료, 실록산계 재료 등의 단층 또는 적층 구조로 형성할 수도 있다.
도전막(407)은 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au), 크롬(Cr), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 텅스텐(W) 및 니켈(Ni) 등의 금속 또는 금속 화합물을 하나 또는 다수 포함하는 도전 재료를 사용하여 스퍼터링법이나 CVD법 등에 의해 형성될 수 있다. 또한, 그 외에도, 액적 토출법이나 스크린 인쇄법 등의 인쇄법에 의해 도전성 페이스트를 사용하여 형성할 수도 있다. 도전성 페이스트로서는, 입경이 수 nm 내지 수십 ㎛인 도전체 입자를 유기 수지에 용해 또는 분산시킨 것을 사용할 수 있다. 도전성 입자로서는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 및 티탄(Ti) 등 중의 하나 또는 다수의 금속 입자나, 할로겐화 은의 미립자, 또는 분산성 나노 입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기 수지로서는, 금속 입자의 바인더, 용매, 분산제 및 피복재로서 기능하는 유기 수지로부터 선택된 하나 또는 다수를 사용할 수 있다. 대표적으로는, 에폭시 수지, 실리콘 수지 등의 유기 수지를 들 수 있다. 또한, 도전막을 형성함에 있어서, 페이스트를 압출한 후에 소성하는 것이 바람직하다. 예를 들어, 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들어, 입경 1 nm 이상 100 nm 이하)를 사용하는 경우, 150∼300℃의 온도에서 소성함으로써 그 페이스트를 경화시켜 도전막을 얻을 수 있다.
도 5(B)에 나타내는 반도체장치에서는, 도전막(404)의 양 단부(제1 단부(405a)와 제2 단부(405b))가 접속되어 있지 않다. 즉, 도전막(404)이 환상으로 되어 있지 않기 때문에, 리더/라이터로부터 전자파가 보내져 온 경우에도, 도전막(404)에는 전류가 흐르지 않고, 반도체장치의 통신 거리는 저하되지 않는다.
한편, 도전막(404)의 제1 단부(405a) 및 제2 단부(405b) 각각을 도전막(407)에 전기적으로 접속시키는 것에 의해, 제1 단부(405a)와 제2 단부(405b)가 도전막(407)을 통하여 전기적으로 접속되고, 그 결과, 도전막(404)이 환상으로 제공되는 것으로 간주될 수 있다(도 5(C) 및 도 5(D)). 이 경우, 리더/라이터로부터 전자파가 보내져 왔을 때(자계의 변화가 생겼을 때), 상기한 바와 같이 도전막(404)에 생기는 전류에 의해, 이 전자파가 약해져, 반도체장치의 통신 거리가 짧아진다. 통신 거리의 감쇠는 도전막(404)의 형상이나 단면적에 따르기 때문에, 실시자가 적절히 도전막(404)의 형상이나 단면적을 선택함으로써, 통신 거리를 제어할 수 있다. 예를 들어, 통신 거리를 제로(접촉하지 않으면 반도체장치의 데이터를 판독할 수 없는 상태)로 하는 것도 가능하다.
제1 단부(405a) 및 제2 단부(405b) 각각을 도전막(407)에 접속하는 방법으로서는, 레이저광 조사나 도전성을 가지는 바늘 등을 물리적으로 밀어넣는 방법 등을 이용할 수 있다. 구체적으로는, 레이저광 조사를 이용하는 경우, 제1 단부(405a)에 대응하는 도전막(407)의 부분과 제2 단부(405b)에 대응하는 도전막(407)의 부분에 레이저광을 선택적으로 조사함으로써, 이들 부분에서 도전막(407)과 절연막(406)을 함께 용융시켜 제1 단부(405a)와 제2 단부(405b) 각각을 도전막(407)에 전기적으로 접속할 수 있다(도 5(C)). 한편, 도전성을 가지는 바늘을 물리적으로 밀어넣는 방법을 이용하는 경우에는, 제1 단부(405a)에 대응하는 도전막(407)의 부분과 제2 단부(405b)에 대응하는 도전막(407)의 부분에 도전성 바늘 등을 선택적으로 밀어넣어 절연막(406) 및 도전막(404)의 일부를 관통시키도록 함으로써, 제1 단부(405a)와 제2 단부(405b) 각각을 도전막(407)에 전기적으로 접속할 수 있다(도 5(D)).
또는, 도전막(404)의 제1 단부(405a)와 제2 단부(405b) 중 어느 한쪽을 도전막(407)에 미리 전기적으로 접속시켜도 좋다. 도전막(404)의 제1 단부(405a)와 제2 단부(405b) 중의 어느 한쪽만이 도전막(407)에 전기적으로 접속하고 있는 경우라도, 도전막(404)이 환상으로 되어 있지 않기 때문에, 반도체장치의 통신 거리에 영 향을 주지 않는다. 이 경우, 도전막(404)의 제1 단부(405a)와 제2 단부(405b) 중, 도전막(407)에 전기적으로 접속하고 있지 않은 한쪽을 도전막(407)에 접속시키는 것만으로 통신 거리를 저하시키는 것이 가능하게 된다.
또한, 도 5(A)∼도 5(D)에 나타낸 반도체장치는 1회에 한하여 통신 거리를 긴 상태로부터 짧은 상태로 바꿀 수 있다. 이것은, 외부로부터 제삼자가 반도체장치의 정보를 훔쳐보는 것을 방지할 때 유효하다. 예를 들어, 상품에 반도체장치를 탑재한 경우, 소비자의 손에 인도될 때까지는 상품의 관리나 감시 등을 위해 통신 거리를 길게 해 둘 필요가 있지만, 소비자에게 상품이 인도되었을 때에는 통신 거리를 짧게 하여 소비자의 의지에 의해서만 상품의 정보를 표시할 수 있다. 따라서, 소비자가 상품을 구입했을 때, 도 5(C) 및 도 5(D)에 나타낸 바와 같이, 도전막(404)의 제1 단부(405a)와 제2 단부(405b)를 서로 전기적으로 접속하여 반도체장치의 통신 거리를 짧게 함으로써, 외부로부터 상품의 정보를 도둑맞는 것을 억제하여, 프라이버시의 침해를 방지할 수 있다. 특히, 통신 거리를 제로(접촉하지 않으면 반도체장치의 정보를 읽어낼 수 없는 상태)로 함으로써, 끊임없이 제삼자에게 정보를 도둑 맞는 것을 방지할 수 있다.
또한, 상기 구성에서, 도전막(404) 및 스위칭 수단(410)의 수는 1개 이상일 수도 있다(도 4(A) 및 도 4(B)). 구체적으로는, 각 도전막(404)의 각 단부가 스위칭 수단(410)에 접속하도록 다수의 도전막(404)을 도전막(403)을 둘러싸도록 제공한다. 스위칭 수단(410)으로서는, 상기한 어느 하나의 수단을 이용하는 것이 가능하다. 예를 들어, 다수의 도전막(404) 각각의 각 단부에 트랜지스터(410a)를 제공 하고, 이 다수의 트랜지스터(410a)를 제어함으로써, 반도체장치의 통신 거리를 단계적으로 제어할 수 있다. 또한, 도 4(A) 및 도 4(B)에 나타낸 방법을 이용한 경우, 1회에 한정하지 않고 다수 회로 나누어 단계적으로 통신 거리를 제어할 수 있기 때문에, 소비자의 이용 패턴에 따라 통신 거리를 변화시킬 수 있다.
[실시형태 2]
본 실시형태에서는, 상기 실시형태와는 다른 반도체장치에 대하여 도면을 참조하여 설명한다. 구체적으로는, 스위칭 수단으로서 물리적인 수단을 사용하여 반도체장치의 통신 거리를 제어하는 방법에 대하여 설명한다.
본 실시형태에서 나타내는 반도체장치는 적어도 기판(401) 위에 제공된 소자군(402)과, 이 소자군(402)의 상방에 제공된 안테나로서 기능하는 도전막(403)과, 이 도전막(403)을 둘러싸도록 배치된 더미 패턴이 되는 도전막(404)을 포함하고 있다(도 6(A)). 또한, 안테나로서 기능하는 도전막(403)은 코일 형상으로 제공되어 있고, 이 도전막(403)의 각 단부는 소자군(402)에 전기적으로 접속되어 있다. 도전막(404)은 환상(상기한 제1 단부(405a)와 제2 단부(405b)가 직접 접속한 상태)으로 제공되어 있다.
도 6(A)에 나타내는 반도체장치에서는, 리더/라이터로부터 전자파가 보내져 온 경우, 상기한 바와 같이 환상으로 제공된 도전막(404)의 존재에 의해 통신 거리가 짧아진다. 그러나, 도전막(404)의 일부를 제거하여 도전막(404)을 비환상으로 한 경우에는, 상기한 바와 같이 반도체장치의 통신 거리를 길게 할 수 있다(도 6(B)). 도전막(404)을 제거하는 수단으로서는, 레이저광을 선택적으로 조사함으로 써 행할 수 있다. 레이저광 이외에도, 도전막(404)을 물리적으로 절단하는 방법을 이용할 수도 있다. 본 실시형태의 반도체장치는 1회에 한하여 통신 거리를 짧은 상태로부터 긴 상태로 바꿀 수 있다. 이것은, 예를 들어, 위험물이나 산업 폐기물 등의 간단하게는 파기할 수 없는 물건에 이 반도체장치를 부착함으로써, 이 물건을 관리 또는 감시할 때 이용할 수 있다.
또한, 본 실시형태는 상기 실시형태 1과 자유롭게 조합하여 실시할 수 있다.
[실시형태 3]
본 실시형태에서는, 상기 실시형태와는 다른 반도체장치에 대하여 도면을 참조하여 설명한다. 구체적으로는, 안테나로서 기능하는 도전막과 소자군과의 접속을 스위칭 수단을 통하여 행하는 방법에 대하여 설명한다.
본 실시형태에서 나타내는 반도체장치는 적어도 기판(401) 위에 제공된 소자군(402)과, 이 소자군(402)의 상방에 제공된 안테나로서 기능하는 도전막(403)과, 이 도전막(403)을 둘러싸도록 배치된 더미 패턴이 되는 도전막(404)을 포함하고 있다(도 7(A) 및 도 7(B)). 또한, 안테나로서 기능하는 도전막(403)은 코일 형상으로 제공되어 있고, 이 도전막(403)의 한쪽 단부(421)가 스위칭 수단(420)을 통하여 소자군(402)에 접속되어 있다.
스위칭 수단(420)으로서는, 상기 실시형태 1에서 나타낸 스위칭 수단 중 어느 것이라도 사용할 수 있다. 예를 들어, 스위칭 수단(420)으로서 트랜지스터를 사용하는 경우에는, 트랜지스터가 온으로 된 때 반도체장치는 리더/라이터와 통신하는 것이 가능하지만, 트랜지스터가 오프로 된 때는 반도체장치는 리더/라이터와 통신할 수 없게 된다. 이것은 상품에 탑재된 반도체장치의 정보가 불필요하게 된 경우에 유효하다. 한편, 상기 도 5(A)∼도 5(D)에 나타낸 바와 같이, 물리적 수단을 사용하여 도전막(403)의 한쪽 단부(421)와 소자군(402)을 접속하는 구성으로 하여도 좋다. 이 경우, 도전막(403)의 한쪽 단부(421)와 소자군(402)을 접속하기 전에는 반도체장치의 정보를 비접촉으로 읽어낼 수 없지만, 접속 후에는 반도체장치의 정보를 비접촉으로 읽어내는 것이 가능하게 된다.
또한, 스위칭 수단으로서, 상기 실시형태 2에서 나타낸 바와 같이, 도전막(403)의 한쪽 단부(421)와 소자군(402)을 접속하고 있는 스위칭 수단(420)을 제거한 경우에는, 반도체장치는 외부와의 통신이 불가능하게 된다. 이것은 상품에 설치한 반도체장치의 정보가 불필요하게 된 경우나 상기 실시형태 2에서 나타낸 경우 반도체장치의 정보가 불필요하게 된 경우 등에 유효하다.
또한, 본 실시형태는 상기 실시형태 1 및 2와 자유롭게 조합하여 실시할 수 있다.
[실시형태 4]
본 실시형태에서는, 박막트랜지스터 및 안테나를 포함하는 본 발명의 반도체장치의 제조방법의 일 예에 대하여 도면을 참조하여 설명한다.
먼저, 기판(701)의 표면 위에 박리층(702)을 형성하고, 이 박리층(702) 위에 절연막(703)을 사이에 두고 비정질 반도체막(704)(예를 들어, 비정질 규소를 함유하는 막)을 형성한다(도 8(A)).
기판(701)으로서는, 유리 기판, 석영 기판, 금속 기판이나 스테인리스 강 기 판의 일 표면에 절연막을 형성한 것, 본 공정의 처리 온도에 견딜 수 있는 내열성이 있는 플라스틱 기판 등을 사용하면 좋다. 이와 같은 기판(701)이라면, 그의 면적이나 형상에 특별히 제한은 없기 때문에, 기판(701)으로서, 예를 들어, 한 변이 1 미터 이상이며 직사각형 형상인 것을 사용함으로써, 생산성을 현격히 향상시킬 수 있다. 이와 같은 이점은 원형의 실리콘 기판을 사용하는 경우와 비교하면, 큰 우위점이다. 또한, 본 공정에서는 박리층(702)은 기판(701)의 전면(全面)에 형성하고 있지만, 기판(701)의 전면에 박리층을 형성한 후에, 필요에 따라, 포토리소그래피법에 의해 에칭하여 박리층(702)을 선택적으로 형성하여도 좋다. 또한, 기판(701)에 접하도록 박리층(702)을 형성하고 있지만, 필요에 따라, 기판(701)에 접하도록 하지막으로서 절연막을 형성하고, 이 절연막에 접하도록 박리층(702)을 형성하여도 좋다.
박리층(702)으로서는 금속막이나 금속막과 금속 산화막의 적층 구조 등을 사용할 수 있다. 금속막은 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir)으로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 이루어지는 막을 단층 또는 적층하여 형성한다. 또한, 그 금속막은 이들 재료를 사용하여 스퍼터링법이나 플라즈마 CVD법 등의 각종 CVD법 등에 의해 형성할 수 있다. 금속막과 금속 산화막의 적층 구조로서는, 상기한 금속막을 형성한 후에, 산소 분위기에서의 플라즈마 처리나, 산소 분위기에서의 가열 처리를 행하여 금속막 표면에 이 금속막의 산화물을 형성할 수 있다. 예를 들어, 금속막으로서 스퍼터링법에 의해 형성한 텅스텐막을 형성한 경우, 텅스텐막에 플라즈마 처리를 행하여 텅스텐막 표면에 텅스텐 산화물로 이루어지는 금속 산화막을 형성할 수 있다. 또한, 이 경우, 텅스텐의 산화물은 WOx로 나타내어지고, x는 2∼3이며, x가 2인 경우(WO2), x가 2.5인 경우(W2O5), x가 2.75인 경우(W4O11), x가 3인 경우(WO3) 등이 있다. 텅스텐의 산화물을 형성함에 있어서, 상기한 x의 값에 특별히 제약은 없고, 에칭 레이트 등을 기초로 하여 어느 산화물을 형성할지를 결정하면 된다. 또한, 고주파(마이크로파 등)를 이용하여 고밀도(바람직하게는, 1×1011 cm-3 이상 1×1013 cm-3 이하), 또한, 낮은 전자 온도(바람직하게는, 0.5 eV 이상 1.5 eV 이하)의 조건(이하, 이 조건에서의 플라즈마를 "고밀도 플라즈마"라고도 한다)에서 플라즈마 처리를 행함으로써, 금속막 표면에 산화막을 형성할 수도 있다. 또한, 금속 산화막 외에도, 금속 질화물이나 금속 산화질화물을 사용하여도 좋다. 이 경우, 질소 분위기 또는 질소와 산소 분위기에서 금속막에 플라즈마 처리나 가열 처리를 행하면 된다. 플라즈마 처리의 조건으로서는 상기와 같이 행하여도 좋다.
절연막(703)으로서는, 스퍼터링법이나 플라즈마 CVD법 등에 의해, 규소의 산화물 또는 규소의 질화물을 함유하는 막을 단층 또는 적층으로 형성한다. 하지가 되는 절연막이 2층 구조인 경우, 예를 들어, 첫번째 층로서 질화산화규소막을 형성하고, 두번째 층로서 산화질화규소막을 형성하면 좋다. 하지가 되는 절연막이 3층 구조인 경우, 첫번째 층의 절연막으로서 산화규소막을 형성하고, 두번째 층의 절연 막으로서 질화산화규소막을 형성하고, 세번째 층의 절연막으로서 산화질화규소막을 형성하면 좋다. 또는, 첫번째 층의 절연막으로서 산화질화규소막을 형성하고, 두번째 층의 절연막으로서 질화산화규소막을 형성하고, 세번째 층의 절연막으로서 산화질화규소막을 형성하면 좋다. 하지가 되는 절연막은 기판(701)으로부터의 불순물의 침입을 방지하는 블로킹막으로서 기능한다.
비정질 반도체막(704)은 스퍼터링법, LPCVD법, 플라즈마 CVD법 등에 의해 25∼200 nm(바람직하게는 30∼150 nm)의 두께로 형성된다.
다음에, 비정질 반도체막(704)을 결정화법(레이저 결정화법, RTA 또는 퍼니스 어닐로를 사용한 열 결정화법, 결정화를 조장하는 금속원소를 사용한 열 결정화법, 결정화를 조장하는 금속원소를 사용한 열 결정화법과 레이저 결정화법을 조합한 방법 등)에 의해 결정화하여, 결정질 반도체막을 형성한다. 그 후, 얻어진 결정질 반도체막을 소망의 형상으로 에칭하여, 결정질 반도체막(706∼710)을 형성한다(도 8(B)).
결정질 반도체막(706∼710)의 제조공정의 일 예를 이하에 간단히 설명한다. 먼저, 플라즈마 CVD법에 의해 막 두께 66 nm의 비정질 반도체막을 형성한다. 그 다음, 결정화를 조장하는 금속원소인 니켈을 함유하는 용액을 비정질 반도체막 위에 보유시킨 후, 비정질 반도체막에 탈수소화 처리(500℃, 1시간)와 열 결정화 처리(550℃, 4시간)를 행하여 결정질 반도체막을 형성한다. 그 후, 필요에 따라 결정질 반도체막에 레이저광을 조사하고, 포토리소그래피법을 사용하여 결정질 반도체막(706∼710)을 형성한다.
연속 발진형의 레이저빔(CW 레이저빔)이나 펄스 발진형의 레이저빔(펄스 레이저빔)을 사용할 수 있다. 여기서 사용할 수 있는 레이저빔으로서는, Ar 레이저, Kr 레이저, 엑시머 레이저 등의 기체 레이저, 단결정의 YAG, YVO4, 포스테라이트(forsterite)(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 다수 종 첨가한 것을 매질로 하는 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저 또는 금 증기 레이저 중 1종 또는 다수 종으로부터 발진되는 레이저를 사용할 수 있다. 이와 같은 레이저빔의 기본파, 또는 이들 기본파의 제2 고조파 내지 제4 고조파의 레이저빔을 조사함으로써, 대립경의 결정을 얻을 수 있다. 예를 들어, Nd:YVO4 레이저(기본파 1064 nm)의 제2 고조파(532 nm)나 제3 고조파(355 nm)를 사용할 수 있다. 이때, 레이저의 에너지 밀도는 0.01∼100 MW/cm2 정도(바람직하게는 0.1∼10 MW/cm2)가 필요하다. 그리고, 주사 속도를 10∼2000 cm/sec 정도로 하여 조사한다. 또한, 단결정의 YAG, YVO4, 포스테라이트(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 다수 종 첨가한 것을 매질로 하는 레이저, Ar 이온 레이저, 또는 Ti:사파이어 레이저는 연속 발진시키는 것이 가능하고, Q스위치 동작이나 모드 동기 등을 행함으로써 10 MHz 이상 의 발진 주파수로 펄스 발진시키는 것도 가능하다. 10 MHz 이상의 발진 주파수로 레이저빔을 발진시키면, 반도체막이 레이저에 의해 용융되고 나서 고화될 때까지의 사이에 다음의 펄스가 반도체막에 조사된다. 따라서, 발진 주파수가 낮은 펄스 레이저를 사용하는 경우와 달리, 반도체막 중에서 고액계면을 연속적으로 이동시킬 수 있기 때문에, 주사 방향 쪽으로 연속적으로 성장한 결정립을 얻을 수 있다.
또한, 결정화를 조장하는 금속원소를 사용하여 비정질 반도체막의 결정화를 행하면, 저온에서 단시간의 결정화가 가능하게 되고, 결정의 방향이 정렬된다는 이점이 있는 한편, 금속원소가 결정질 반도체막에 잔존하기 때문에 오프 전류가 상승하여, 특성이 안정되지 않는다는 결점도 있다. 따라서, 결정질 반도체막 위에, 게터링 사이트로서 기능하는 비정질 반도체막을 형성하면 좋다. 게터링 사이트가 되는 비정질 반도체막에는 인이나 아르곤 등의 불순물 원소를 함유시킬 필요가 있기 때문에, 바람직하게는 아르곤을 고농도로 함유시키는 것이 가능한 스퍼터링법으로 형성하면 좋다. 그 후, 가열 처리(RTA법이나 퍼니스 어닐로를 사용한 열 어닐 등)를 행하여, 금속원소를 비정질 반도체막 중으로 확산시키고, 이어서, 이 금속원소를 함유한 비정질 반도체막을 제거한다. 그렇게 하면, 결정질 반도체막 중의 금속원소의 함유량을 저감 또는 제거할 수 있다.
다음에, 결정질 반도체막(706∼710)을 덮는 게이트 절연막(705)을 형성한다. 게이트 절연막(705)으로서는, 플라즈마 CVD법이나 스퍼터링법 등에 의해 규소의 산화물 또는 규소의 질화물을 함유하는 막을 단층 또는 적층하여 형성한다. 구체적으로는, 산화규소를 함유하는 막, 산화질화규소를 함유하는 막, 질화산화규소를 함 유하는 막을 단층 또는 적층으로 형성한다.
또는, 게이트 절연막(705)은 결정질 반도체막(706∼710)에 대하여 상기한 고밀도 플라즈마 처리를 행하여 표면을 산화 또는 질화시킴으로써 형성하여도 좋다. 예를 들어, He, Ar, Kr, Xe 등의 희가스와 산소, 산화질소(NO2), 암모니아, 질소, 수소 등의 혼합 가스를 도입한 플라즈마 처리에 의해 형성한다. 이 경우의 플라즈마의 여기를 마이크로파의 도입에 의해 행하면, 낮은 전자 온도로 고밀도 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마에 의해 생성된 산소 래디컬(OH 래디컬을 포함하는 경우도 있다)이나 질소 래디컬(NH 래디컬을 포함하는 경우도 있다)에 의해, 반도체막의 표면을 산화 또는 질화시킬 수 있다.
이와 같은 고밀도 플라즈마를 사용한 처리에 의해, 두께 1∼20 nm, 대표적으로는 5∼10 nm의 절연막이 반도체막 위에 형성된다. 이 경우의 반응은 고상 반응이기 때문에, 이 절연막과 반도체막과의 계면 준위 밀도는 극히 낮게 될 수 있다. 이와 같은 고밀도 플라즈마 처리는 반도체막(결정성 규소 또는 다결정 규소)을 직접 산화(또는 질화)하기 때문에, 형성되는 절연막의 두께의 편차가 이상(理想)적으로는 극히 작게 될 수 있다. 또한, 결정성 규소의 결정립계에서도 산화가 강하게 되는 일이 없기 때문에, 매우 바람직한 상태가 된다. 즉, 여기서 나타내는 고밀도 플라즈마 처리에 의해 반도체막의 표면을 고상 산화시킴으로써, 결정립계에서 이상(異常)으로 산화 반응을 시키지 않고, 균일성이 좋고, 계면 준위 밀도가 낮은 절연막을 형성할 수 있다.
게이트 절연막으로서는, 고밀도 플라즈마 처리에 의해 형성되는 절연막 자체를 사용하여도 좋고, 또는, 그 위에 플라즈마나 열 반응을 이용한 CVD법에 의해 산화규소, 산화질화규소, 질화규소 등의 절연막을 퇴적하여, 적층으로 하여도 좋다. 어쨌든, 고밀도 플라즈마에 의해 형성한 절연막을 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는 특성 편차를 작게 할 수 있다.
다음에, 게이트 절연막(705) 위에, 제1 도전막과 제2 도전막을 적층하여 형성한다. 제1 도전막은 플라즈마 CVD법이나 스퍼터링법 등에 의해 20∼100 nm의 두께로 형성하고, 제2 도전막은 100∼400 nm의 두께로 형성한다. 제1 도전막과 제2 도전막은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성된다. 또는, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료에 의해 형성될 수도 있다. 제1 도전막과 제2 도전막의 조합의 예로서, 질화탄탈(TaN)막과 텅스텐(W)막, 질화텅스텐(WN)막과 텅스텐막, 질화몰리브덴(MoN)막과 몰리브덴(Mo)막 등을 들 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에, 제1 도전막과 제2 도전막을 형성한 후에, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층 구조가 아니라, 3층 구조인 경우에는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
다음에, 포토리소그래피법에 의해 레지스트 마스크를 형성하고, 게이트 전극과 게이트선을 형성하기 위한 에칭 처리를 행하여, 게이트 전극으로서 기능하는 도 전막(게이트 전극이라고도 한다)(716∼725)을 형성한다.
다음에, 포토리소그래피법에 의해 레지스트 마스크를 형성하고, 결정질 반도체막(706, 708∼710)에 이온 도핑법 또는 이온 주입법에 의해, N형을 부여하는 불순물 원소를 저농도로 첨가하여, N형 불순물 영역(711, 713∼715)과 채널 형성 영역(780, 782∼784)을 형성한다. N형을 부여하는 불순물 원소로서는 주기율표의 15족에 속하는 원소를 사용하면 좋고, 예를 들어, 인(P), 비소(As)를 사용한다.
다음에, 포토리소그래피법에 의해 레지스트 마스크를 형성하고, 결정질 반도체막(707)에 P형을 부여하는 불순물 원소를 첨가하여, P형 불순물 영역(712)과 채널 형성 영역(781)을 형성한다. P형을 부여하는 불순물 원소로서는, 예를 들어, 붕소(B)를 사용한다.
다음에, 게이트 절연막(705)과 도전막(716∼725)을 덮도록 절연막을 형성한다. 이 절연막은 플라즈마 CVD법이나 스퍼터링법 등에 의해 규소, 규소의 산화물 또는 규소의 질화물 등의 무기 재료를 함유하는 막이나, 유기 수지 등의 유기 재료를 함유하는 막을 단층 또는 적층으로 형성한다. 다음에, 이 절연막을, 수직 방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭하여, 도전막(716∼725)의 측면에 접하는 절연막(사이드월(sidewall)이라고도 불린다)(739∼743)을 형성한다(도 8(C)). 또한, 절연막(739∼743)의 제조와 동시에, 게이트 절연막(705)이 에칭된 절연막(734∼738)이 형성된다. 절연막(739∼743)은 후에 LDD(Lightly Doped Drain) 영역을 형성할 때의 도핑용 마스크로서 사용된다.
다음에, 포토리소그래피법에 의해 형성한 레지스트 마스크와, 절연막(739∼ 743)을 마스크로서 사용하여, 결정질 반도체막(706, 708∼710)에 N형을 부여하는 불순물 원소를 첨가하여, 제1 N형 불순물 영역(LDD 영역이라고도 부른다)(727, 729, 731, 733)과 제2 N형 불순물 영역(726, 728, 730, 732)을 형성한다. 제1 N형 불순물 영역(727, 729, 731, 733)에 함유된 불순물 원소의 농도는 제2 N형 불순물 영역(726, 728, 730, 732)에 함유된 불순물 원소의 농도보다 낮다. 상기 공정들을 거쳐, N채널형 박막트랜지스터(744, 746∼748)와 P채널형 박막트랜지스터(745)가 완성된다.
또한, LDD 영역을 형성하기 위해서는 사이드월의 절연막을 마스크로서 사용하는 방법이 있다. 사이드월의 절연막을 마스크로서 사용함으로써, LDD 영역의 폭의 제어가 용이하고, 또한, LDD 영역을 확실하게 형성할 수 있다.
이어서, 박막트랜지스터(744∼748)를 덮도록, 절연막을 단층 또는 적층으로 형성한다(도 9(A)). 박막트랜지스터(744∼748)를 덮는 절연막은 SOG법, 액적 토출법 등에 의해, 규소의 산화물이나 규소의 질화물 등의 무기 재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시, 실록산 등의 유기 재료를 사용하여 단층 또는 적층으로 형성한다. 실록산계 재료란, 예를 들어, 규소와 산소와의 결합으로 골격 구조가 구성되고, 치환기로서 적어도 수소를 함유하는 물질, 또는 규소와 산소와의 결합으로 골격 구조가 구성되고, 치환기로서 불소, 알킬기, 방향족 탄화수소 중 적어도 하나를 함유하는 물질에 상당한다. 예를 들어, 박막트랜지스터(744∼748)를 덮는 절연막이 3층 구조인 경우, 첫번째 층의 절연막(749)으로서 산화규소를 함유하는 막을 형성하고, 두번째 층의 절연막(750)으로서 수지를 함유 하는 막을 형성하고, 세번째 층의 절연막(751)으로서 질화규소를 함유하는 막을 형성하면 좋다.
또한, 절연막(749∼751)을 형성하기 전, 또는 절연막(749∼751) 중 하나 또는 다수의 박막을 형성한 후에, 반도체막의 결정성의 회복이나 반도체막에 첨가된 불순물 원소의 활성화, 반도체막의 수소화를 목적으로 한 가열 처리를 행하면 좋다. 가열 처리에는 열 어닐, 레이저 어닐법 또는 RTA법 등을 적용하면 좋다.
다음에, 포토리소그래피법에 의해 절연막(749∼751)을 에칭하여, N형 불순물 영역(726, 728∼732) 및 P형 불순물 영역(785)을 노출시키는 콘택트 홀을 형성한다. 이어서, 콘택트 홀을 충전하도록 도전막을 형성하고, 이 도전막을 패터닝하여, 소스 배선 또는 드레인 배선으로서 기능하는 도전막(752∼761)을 형성한다.
도전막(752∼761)은 플라즈마 CVD법이나 스퍼터링법 등에 의해, 티탄(Ti), 알루미늄(Al), 네오디뮴(Nd)으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료에 의해 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들어, 알루미늄을 주성분으로 하고 니켈을 함유하는 재료, 또는 알루미늄을 주성분으로 하고 니켈과, 탄소와 규소 중의 한쪽 또는 양쪽 모두를 함유하는 합금 재료에 상당한다. 도전막(752∼761) 각각은, 예를 들어, 배리어막과 알루미늄-규소(Al-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄-규소(Al-Si)막과 질화티탄(TiN)막과 배리어막의 적층 구조를 채용하면 좋다. 또한, 배리어막이란, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄-규소는 저항값이 낮고, 저렴하기 때문에, 도전막(752∼761)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 알루미늄-규소의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄으로 이루어지는 배리어막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 생성되어 있었다고 하여도, 이 자연 산화막을 환원하여, 결정질 반도체막과 양호한 콘택트를 취할 수 있다.
다음에, 도전막(752∼761)을 덮도록 절연막(762)을 형성한다(도 9(B)). 이 절연막(762)은 SOG법, 액적 토출법 등에 의해 무기 재료 또는 유기 재료를 사용하여 단층 또는 적층으로 형성된다. 또한, 절연막(762)은 바람직하게는 0.75 ㎛∼3 ㎛의 두께로 형성한다.
계속하여, 포토리소그래피법에 의해 절연막(762)을 에칭하여, 도전막(752)을 노출시키는 콘택트 홀을 형성한다. 그 다음, 콘택트 홀을 충전하도록 도전막을 형성한다. 이 도전막은 플라즈마 CVD법이나 스퍼터링법 등에 의해 도전성 재료를 사용하여 형성한다. 그 다음, 도전막을 패패터닝하여 도전막(765)을 형성한다. 도전막(765)은 안테나로서 기능하는 도전막과의 접속 부분이 된다. 따라서, 도전막(765)은 티탄, 또는 티탄을 주성분으로 하는 합금 재료 또는 화합물 재료에 의해 단층 또는 적층으로 형성하는 것이 바람직하다. 또한, 도전막(765)을 형성하기 위한 포토리소그래피 공정에서는, 하층의 박막트랜지스터(744∼748)에 손상을 주지 않기 위해 습식 에칭을 행하는 것이 좋고, 에칭제로서는 불화수소(HF) 또는 암모니아 과산화물 혼합물을 사용하는 것이 바람직하다.
다음에, 도전막(765)에 접하고 안테나로서 기능하는 도전막(766a∼766d) 및 더미 패턴으로서 기능하는 도전막(767)을 형성한다(도 10(A)). 도전막(766a∼766d) 및 도전막(767)은 여기서는 스크린 인쇄법을 이용하여 형성된다. 여기서는, 은(Ag)을 함유하는 페이스트(806)를 스퀴지(squeegee)(805)를 사용하여 개구부(802)로부터 압출한 다음, 50∼350℃의 가열 처리를 행하여, 도전막(766a∼766d) 및 도전막(767)을 형성한다.
다음에, 안테나로서 기능하는 도전막(766a∼766d) 및 도전막(767)을 덮도록, SOG법, 액적 토출법 등에 의해, 보호막으로서 기능하는 절연막(772)을 형성한다(도 10(B)). 이 절연막(772)은 DLC(diamond like carbon) 등의 탄소를 함유하는 막, 질화규소를 함유하는 막, 질화산화규소를 함유하는 막, 또는 유기 재료에 의해 형성되고, 바람직하게는 에폭시 수지에 의해 형성된다.
다음에, 박리층(702)이 노출하도록, 포토리소그래피법 또는 레이저광 조사에 의해 절연막을 에칭하여 개구부(773, 774)를 형성한다(도 11(A)).
다음에, 기판(701)으로부터 소자 형성층(791)을 박리한다. 소자 형성층(791)의 박리는, 소자 형성층(791)에 레이저광을 선택적으로 조사하여 개구부(773, 774)를 형성한 후, 물리적인 힘을 사용하여 행한다(도 11(A)). 다른 방법으로서는, 개구부(773, 774)를 형성하여 박리층(702)을 노출시킨 후 에칭제를 도입하여 박리층(702)을 제거한 후에 박리를 행하여도 좋다(도 11(B)). 에칭제로서는, 불화할로겐 또는 할로겐간 화합물을 함유하는 기체 또는 액체를 사용한다. 예를 들어, 불화할로겐을 함유하는 기체로서 삼불화염소(ClF3)를 사용한다. 그렇게 하 면, 소자 형성층(791)은 기판(701)으로부터 박리된 상태가 된다. 또한, 소자 형성층(791)이란, 여기서는 박막트랜지스터(744∼748)를 포함하는 소자군과, 안테나로서 기능하는 도전막(766a∼766d)을 합한 것으로 한다. 또한, 박리층(702)은 모두 제거하지 않고 일부를 잔존시켜도 좋다. 이렇게 함으로써, 에칭제의 소비량을 억제하여 박리층의 제거에 필요로 하는 처리 시간을 단축하는 것이 가능하게 된다. 또한, 박리층(702)의 제거를 행한 후에도, 기판(701) 위에 소자 형성층(791)을 보유시켜 두는 것이 가능하게 된다.
소자 형성층(791)이 박리된 기판(701)은 비용의 삭감을 위해 재사용하면 좋다. 또한, 절연막(772)은 박리층(702)을 제거한 후에 소자 형성층(791)이 비산하지 않도록 형성한 것이다. 소자 형성층(791)은 작고 얇고 가볍기 때문에, 박리층(702)을 제거한 후에는 기판(701)에 밀착하고 있지 않아 비산하기 쉽다. 그러나, 소자 형성층(791) 위에 절연막(772)을 형성함으로써, 소자 형성층(791)에 중량감이 붙어, 기판(701)으로부터의 비산을 방지할 수 있다. 또한, 소자 형성층(791) 자체로는 얇고 가볍지만, 절연막(772)을 형성함으로써, 기판(701)으로부터 박리한 소자 형성층(791)이 응력 등에 의해 감겨진 형상이 되는 일이 없고, 어느 정도의 강도를 확보할 수 있다.
다음에, 소자 형성층(791)의 한쪽 면을 제1 시트재(775)에 접착시킨 다음, 소자 형성층(791)을 기판(701)으로부터 완전히 박리한다(도 12(A)). 박리층(702)을 모두 제거하지 않고 일부를 남긴 경우에는, 물리적 수단에 의해 기판(701)으로부터 소자 형성층을 박리한다. 그 다음, 소자 형성층(791)의 다른 쪽 면 위에 제2 시트재(776)를 제공하고, 가열 처리와 가압 처리 중의 한쪽 또는 양쪽 모두를 행하여, 제2 시트재(776)를 부착시킨다. 또한, 제2 시트재(776)를 제공함과 동시에 또는 그 후에, 제1 시트재(775)를 박리하고, 대신에 제3 시트재(777)를 제공한다. 그 다음, 가열 처리와 가압 처리 중의 한쪽 또는 양쪽 모두를 행하여, 제3 시트재(777)를 부착시킨다. 그렇게 하면, 제2 시트재(776)와 제3 시트재(777)에 의해 봉지(封止)된 반도체장치가 완성된다(도 12(B)).
또한, 제1 시트재(775)와 제2 시트재(776)에 의해 봉지를 행하여도 좋지만, 기판(701)으로부터 소자 형성층(791)을 박리하기 위해 사용한 시트재가 소자 형성층(791)을 봉지하기 위해 사용한 시트재와 다른 경우에는, 상기한 바와 같이, 제2 시트재(776)와 제3 시트재(777)에 의해 소자 형성층(791)을 봉지한다. 이것은, 기판(701)으로부터 소자 형성층(791)을 박리할 때, 제1 시트재(775)가 소자 형성층(791)뿐만 아니라 기판(701)에도 접착할 우려가 있는 경우 등, 시트재(775)로서 점착력이 약한 시트재를 사용하고자 하는 경우에 유효하다.
봉지에 사용하는 제2 시트재(776)와 제3 시트재(777)로서, 폴리프로필렌, 폴리에스터, 비닐, 폴리 불화비닐, 폴리 염화비닐 등을 사용하여 형성한 필름, 섬유질 재료로 이루어지는 종이, 기재 필름(폴리에스터, 폴리아미드, 무기 증착 필름, 종이류 등)과 접착성 합성 수지 필름(아크릴계 합성 수지, 에폭시계 합성 수지 등)과의 적층 필름 등을 사용할 수 있다. 또한, 상기한 필름은 가열 처리와 가압 처리에 의해 피처리체에 부착되는 것이고, 이 가열 처리와 가압 처리는, 필름의 맨 외측면에 제공된 접착층이나, 또는 필름의 맨 외측면에 제공된 층(접착층이 아님) 을 가열 처리에 의해 녹인 다음, 가압하여 필름을 부착하는 방식으로 행해진다. 또한, 제2 시트재(776) 또는 제3 시트재(777)의 표면 위에 접착층이 제공되어도 좋지만, 접착층이 제공되지 않아도 좋다. 접착층은, 열 경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제를 함유하는 층에 상당한다. 또한, 봉지 후에 내부에의 수분 등의 침입을 막기 위해 봉지하는 시트재에 실리카 코팅을 행하는 것이 바람직하고, 예를 들어, 접착층과 폴리에스터 등의 필름과 실리카 코팅을 적층시킨 시트재를 사용할 수 있다.
또한, 본 실시형태는 상기 실시형태 1∼3과 자유롭게 조합하여 실시할 수 있다. 즉, 상기 실시형태에서 설명한 재료나 형성 방법이 본 실시형태에서도 사용될 수 있고, 본 실시형태에서 설명한 재료나 형성 방법이 상기 실시형태에서도 사용될 수 있다.
[실시형태 5]
본 실시형태에서는, 본 발명의 반도체장치에 있어서의 기억소자(메모리)에 사용하는 박막트랜지스터(TFT)와, 디코더, 셀렉터, 기입회로, 판독회로 등의 논리회로부에 사용하는 박막트랜지스터를 동시에 제조하는 방법에 대하여 도 13을 참조하여 설명한다. 또한, 본 실시형태에서는, 기억소자로서, 부유 게이트를 가진 n채널형의 기억소자(3040)를 예로 들고, 논리화로로서 n채널형 TFT(3041)와 p채널형 TFT(3042)를 예로 들어 나타내지만, 본 발명에서 메모리부 및 논리회로부에 포함되는 소자군은 이들에 한정되지 않는다. 또한, 이 제조방법은 일 예이고, 절연 기판 위에서의 제조방법을 한정하는 것은 아니다.
먼저, 유리 기판(3000) 위에, 산화규소막, 질화규소막 또는 산화질화규소막 등의 절연막을 사용하여 하지막(3001) 및 하지막(3002)을 형성한다. 예를 들어, 하지막(3001)으로서 산화질화규소막을 10∼200 nm, 하지막(3002)으로서 산화질화수소화규소막을 50∼200 nm의 두께로 차례로 적층 형성한다.
섬 형상 반도체층(3003∼3005)은 비정질 반도체막에 레이저 결정화법이나 열결정화법을 행하여 제조한 결정질 반도체막으로 형성된다. 이 섬 형상 반도체층(3003∼3005)은 25∼80 nm의 두께로 형성된다. 결정질 반도체막의 재료에 한정은 없지만, 바람직하게는 규소 또는 규소-게르마늄(SiGe) 합금 등을 사용할 수도 있다.
이때, 기억소자(3040)에 사용하는 TFT의 반도체층(3003)의 소스 영역과 드레인 영역 중의 한쪽에 전하를 뽑아내기 위한 오버랩 영역을 제공하는 처리를 행하여도 좋다.
이어서, 섬 형상 반도체층(3003∼3005)을 덮는 게이트 절연막(3006)을 형성한다. 게이트 절연막(3006)은 플라즈마 CVD법 또는 스퍼터링법에 의해 두께 10∼80 nm의 규소 함유 절연막으로 형성한다. 특히, OTP(One-time programmable) 타입의 불휘발성 메모리의 경우에는, 핫 일렉트론 주입에 의한 기입과 전하 보유가 중요하기 때문에, 게이트 절연막은 터널 전류가 흐르기 어려운 40∼80 nm의 두께로 하는 것이 바람직하다.
그 다음, 게이트 절연막(3006) 위에 제1 도전층(3007∼3009)을 형성하고, 후에 부유 게이트 전극이 되는 영역과 통상의 TFT(3041, 3042)의 게이트 전극이 되는 영역을 제외하고 에칭에 의해 제거한다.
다음에, 제2 게이트 절연막(3010)을 플라즈마 CVD법 또는 스퍼터링법에 의해규소를 함유하는 절연막으로 10∼80 nm의 두께로 형성한다. 제2 게이트 절연막(3010)은 기억소자(3040)가 존재하는 영역을 제외하고 에칭에 의해 제거된다.
이어서, 제2 도전층(3011∼3013)을 형성한다. 기판 위에 제1 도전층(3007), 제2 게이트 절연막(3010), 제2 도전층(3011)이 이 순서로 적층된 적층(기억소자(3040)); 기판 위에 제1 도전층(3008)과 제2 도전층(3012)이 이 순서로 적층된 적층(TFT(3041)); 기판 위에 제1 도전층(3009)과 제2 도전층(3013)이 이 순서로 적층된 적층(TFT(3042))을 동시에 에칭하여, 기억소자(3040)의 부유 게이트 전극 및 컨트롤 게이트 전극과, 통상의 TFT(3041, 3042)의 게이트 전극을 형성한다.
본 실시형태에서는, 제1 도전층(3007∼3009)을 TaN로 50∼100 nm의 두께로 형성하고, 제2 도전층(3011∼3013)을 W으로 100∼300 nm의 두께로 형성하였지만, 도전층의 재료는 특별히 한정되는 것은 아니고, 어느 것이나 Ta, W, Ti, Mo, Al, Cu 등에서 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성하여도 좋다.
그 다음, 기억소자(3040)에 사용하는 TFT에 n형을 부여하는 도핑을 행하여, 제1 불순물 영역(3014, 3015)을 형성한다. 다음에, 논리회로부에서 사용하는 p채널형 TFT(3042)에 p형을 부여하는 도핑을 행하여 제2 불순물 영역(3016, 3017)을 형성한다. 이어서, 논리회로부에서 사용하는 n채널형 TFT(3041)의 LDD 영역을 형성하기 위해, n형을 부여하는 도핑을 행하여 제3 불순물 영역(3018, 3019)을 형성 한다. 그 후, 사이드월(3020, 3021)을 형성하고, 논리회로부에서 사용하는 n채널형 TFT(3041)에 n형을 부여하는 도핑을 행하여 제4 불순물 영역(3022, 3023)을 형성한다. 이들 도핑은 이온 도핑법 또는 이온 주입법으로 행할 수 있다. 이상까지의 공정으로, 각각의 섬 형상 반도체층에 불순물 영역이 형성된다.
다음에, 각각의 섬 형상 반도체층에 첨가된 불순물 원소를 활성화하는 공정을 행한다. 이 공정은 퍼니스 어닐로를 사용한 열어닐법으로 행한다. 그 외에, 레이저 어닐법, 또는 급속 열 어닐법(RTA법)을 적용할 수도 있다. 그 다음, 3∼100%의 수소를 함유하는 분위기 중에서 300∼450℃로 1∼12 시간 열 처리를 행하여, 섬 형상 반도체층을 수소화하는 공정을 행한다. 수소화의 다른 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용한다)를 행하여도 좋다.
다음에, 제1 층간절연막(3024)을 산화질화규소막으로 형성한다. 제1 층간절연막(3024)의 막 두께는 게이트 절연막과 동일한 정도인 10∼80 nm로 한다. 그 다음, 아크릴 등의 유기 절연 재료로 된 제2 층간절연막(3025)을 형성한다. 또는, 제2 층간절연막(3025)으로서 유기 절연 재료 대신에 무기 재료를 사용할 수도 있다. 무기 재료로서는, 무기 SiO2나 플라즈마 CVD법으로 제조한 SiO2(PCVD-SiO2), SOG(Spin on Glass: 도포 산화규소막) 등이 사용된다. 2개의 층간절연막을 형성한 후에 콘택트 홀을 형성하기 위한 에칭 공정을 행한다.
그 다음, 메모리부에서 섬 형상 반도체층의 소스 영역 및 드레인 영역과 콘택트를 취하는 전극(3026, 3027)을 형성한다. 마찬가지로, 논리회로부에서도 전 극(3028∼3030)을 형성한다.
이상과 같이 하여, 부유 게이트를 가지는 n채널형의 기억소자(3040)를 가지는 메모리부와, LDD 구조의 n채널형 TFT(3041) 및 싱글 드레인 구조의 p채널형 TFT(3042)를 가지는 논리회로부를 동일한 기판 위에 형성할 수 있다(도 13).
또한, 본 실시형태는 상기 실시형태 1∼4와 자유롭게 조합하여 실시할 수 있다.
[실시형태 6]
본 실시형태에서는, 본 발명의 반도체장치에 대하여 상기 실시형태와는 다른 구조에 대하여 도면을 참조하여 설명한다. 구체적으로는, 반도체장치에 제공된 기억소자에 대하여 설명한다.
도 14에 나타내는 바와 같이, 메모리부(7580)는 기억소자가 형성된 메모리 셀 어레이(7560)와, 구동회로를 포함한다. 구동회로는 열(列) 디코더(7510), 행(行) 디코더(7520), 판독회로(7540), 기입회로(7550), 셀렉터(7530)를 포함한다.
메모리 셀 어레이(7560)는 비트선(Bm)(m = 1 내지 x), 워드선(Wn)(n = 1 내지 y), 및 비트선과 워드선의 각 교차점에 위치한 메모리 셀(7570)을 포함한다. 또한, 메모리 셀(7570)은 트랜지스터가 접속된 액티브형이어도 좋고, 패시브 소자만으로 구성되는 패시브형이어도 좋다. 패시브형의 경우, 메모리 셀(7570)에서, 비트선을 구성하는 도전막과 워드선을 구성하는 도전막과의 사이에 기억소자를 제공함으로써 기억소자부가 형성되어 있다. 또한, 비트선(Bm)은 셀렉터(7530)에 의해 제어되고, 워드선(Wn)은 행 디코더(7520)에 의해 제어된다.
열 디코더(7510)는 임의의 비트선을 지정하는 어드레스 신호를 받아, 셀렉터(7530)에 신호를 공급한다. 셀렉터(7530)는 열 디코더(7510)의 신호를 받아, 지정된 비트선을 선택한다. 행 디코더(7520)는 임의의 워드선을 지정하는 어드레스 신호를 받아, 지정된 워드선을 선택한다. 상기 동작에 의해, 어드레스 신호에 대응하는 하나의 메모리 셀(7570)이 선택된다. 판독회로(7540)는 선택된 메모리 셀이 가지는 정보를 판독하여 출력한다. 기입회로(7550)는 기입에 필요한 전압을 생성하여, 선택된 메모리 셀에 전압을 인가함으로써, 정보의 기입을 행한다.
다음에, 메모리 셀(7570)의 회로 구성을 설명한다. 본 실시형태에서는 하부 전극과 상부 전극을 가지고, 이 한 쌍의 전극 사이에 메모리 재료층이 끼워진 기억소자(7830)를 가지는 메모리 셀에 대하여 설명한다.
도 15(A)에 나타내는 메모리 셀(7570)은 트랜지스터(7810)와 기억소자(7830)를 포함하는 액티브형의 메모리 셀이다. 트랜지스터(7810)로서는, 예를 들어, 박막트랜지스터를 적용할 수 있다. 트랜지스터(7810)의 게이트 전극은 워드선(Wy)에 접속된다. 또한, 이 트랜지스터(7810)의 소스 전극과 드레인 전극 중의 한쪽은 비트선(Bx)에 접속되고, 다른 한쪽은 기억소자(7830)와 접속된다. 기억소자(7830)의 하부 전극은 트랜지스터(7810)의 소스 전극과 드레인 전극 중의 한쪽에 전기적으로 접속되어 있다. 또한, 기억소자(7830)의 상부 전극(부호 7820에 상당)은 공통 전극으로서 각 기억소자들에서 공유될 수 있다.
또한, 도 15(B)에 나타내는 바와 같이, 기억소자(7830)가 다이오드(7840)에 접속된 구성을 이용하여도 좋다. 다이오드(7840)는 트랜지스터의 소스 전극과 드 레인 전극 중의 한쪽이 게이트 전극에 접속된 소위 다이오드 접속 구조를 채용할 수 있다. 또한, 다이오드(7840)로서, 메모리 재료층과 하부 전극과의 콘택트를 사용하는 쇼트키(Schottky) 다이오드를 사용하거나, 또는 메모리 재료의 적층으로 형성되는 다이오드 등을 사용할 수도 있다.
메모리 재료층으로서는, 전기적 작용, 광학적 작용 또는 열적 작용 등에 의해 성질이나 상태가 변화하는 재료를 사용할 수 있다. 예를 들어, 줄 열(Joule heat)에 의한 용융, 절연 파괴 등에 의해 성질이나 상태가 변화하여, 하부 전극과 상부 전극이 단락(短絡)할 수 있는 재료를 사용하면 좋다. 따라서, 메모리 재료층의 두께는 5 nm∼100 nm, 바람직하게는 10 nm∼60 nm로 하면 좋다. 이와 같은 메모리 재료층에는 무기 재료 또는 유기 재료를 사용할 수 있고, 증착법, 스핀 코팅법, 액적 토출법 등에 의해 형성할 수 있다.
무기 재료로서는, 산화규소, 질화규소, 산화질화규소 등이 있다. 이와 같은 무기 재료라도, 그의 막 두께를 제어함으로써 절연 파괴를 일으켜, 하부 전극과 상부 전극을 단락시킬 수 있다.
유기 재료로서는, 예를 들어, 4,4'-비스[N-(1-나프틸)-N-페닐-아미노]-비페닐(약칭: α-NPD), 4,4'-비스[N-(3-메틸페닐)-N-페닐-아미노]-비페닐(약칭: TPD), 4,4',4''-트리스(N,N-디페닐-아미노)-트리페닐아민(약칭: TDATA), 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐-아미노]-트리페닐아민(약칭: MTDATA), 4,4'-비스(N-(4-(N,N-디-m-톨릴아미노)페닐)-N-페닐아미노)비페닐(약칭: DNTPD) 등의 방향족 아민계(즉, 벤젠환-질소의 결합을 가진다)의 화합물; 폴리비닐카르바졸(약칭: PVK); 프 탈로시아닌(약칭: H2Pc); 구리 프탈로시아닌(약칭: CuPc), 바나딜 프탈로시아닌(약칭: VOPc) 등의 프탈로시아닌 화합물 등을 사용할 수 있다. 이들 재료는 정공 수송성이 높은 물질이다.
또한, 그 외에도, 유기 재료로서, 예를 들어, 트리스(8-퀴놀리놀라토)알루미늄(약칭: Alq3), 트리스(4-메틸-8-퀴놀리놀라토)알루미늄(약칭: Almq3), 비스(10-하이드록시벤조[h]-퀴놀리나토)베릴륨(약칭: BeBq2), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(약칭: BAlq) 등 퀴놀린 골격 또는 벤조퀴놀린 골격을 가지는 금속 착체 등으로 이루어지는 재료나, 비스[2-(2-하이드록시페닐)벤조옥사졸라토]아연(약칭: Zn(BOX)2), 비스[2-(2-하이드록시페닐)벤조티아졸라토]아연(약칭: Zn(BTZ)2) 등의 옥사졸계 또는 티아졸계 배위자를 가지는 금속 착체 등의 재료도 사용할 수 있다. 이들 재료는 전자 수송성이 높은 물질이다.
또한, 금속 착체 이외에도, 2-(4-비페닐릴)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭: PBD), 1,3-비스[5-(p-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약칭: OXD-7), 3-(4-tert-부틸페닐)-4-페닐-5-(4-비페닐릴)-1,2,4-트리아졸(약칭: TAZ), 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-비페닐릴)-1,2,4-트리아졸(약칭: p-EtTAZ), 바소페난트롤린(약칭: BPhen), 바소큐프로인(약칭: BCP) 등의 화합물 등을 사용할 수 있다.
또한, 메모리 재료층은 단층 구조이어도 좋고, 적층 구조이어도 좋다. 적층 구조의 경우, 상기 재료로부터 선택하여 적층 구조를 형성할 수 있다. 또한, 상기 유기 재료와 발광재료를 적층하여도 좋다. 발광재료로서는, 4-디시아노메틸렌-2-메틸-6-(1,1,7,7-테트라메틸줄롤리딜-9-에닐)-4H-피란(약칭: DCJT), 4-디시아노메틸렌-2-t-부틸-6-(1,1,7,7-테트라메틸줄롤리딜-9-에닐)-4H-피란, 페리플란텐, 2,5-디시아노-1,4-비스(10-메톡시-1,1,7,7-테트라메틸줄롤리딜-9-에닐)벤젠, N,N'-디메틸퀴나크리돈(약칭: DMQd), 쿠마린 6, 쿠마린 545T, 트리스(8-퀴놀리놀라토)알루미늄(약칭: Alq3), 9,9'-비안트릴, 9,10-디페닐안트라센(약칭: DPA), 9,10-비스(2-나프틸)안트라센(약칭: DNA), 2,5,8,11-테트라-t-부틸페릴렌(약칭: TBP) 등이 있다.
또한, 상기 발광재료를 분산시킨 층을 사용하여도 좋다. 발광재료를 분산시킨 층에서, 모체가 되는 재료로서는, 9,10-디(2-나프틸)-2-tert-부틸안트라센(약칭: t-BuDNA) 등의 안트라센 유도체, 4,4'-비스(N-카르바졸일)비페닐(약칭: CBP) 등의 카르바졸 유도체, 비스[2-(2-하이드록시페닐)피리디나토]아연(약칭: Znpp2), 비스[2-(2-하이드록시페닐)벤조옥사졸라토]아연(약칭: ZnBOX) 등의 금속 착체 등을 사용할 수 있다. 또한, 트리스(8-퀴놀리놀라토)알루미늄(약칭: Alq3), 9,10-비스(2-나프틸)안트라센(약칭: DNA), 비스(2-메틸-8-퀴놀리놀라토)-4-부틸페놀라토-알루미늄(약칭: BAlq) 등을 사용할 수 있다.
이와 같은 유기 재료는 열적 작용 등에 의해 그의 성질을 변화시키기 위해, 유리 전이 온도(Tg)가 50℃∼300℃, 바람직하게는 80℃∼120℃이면 좋다.
또한, 상기 유기 재료나 발광재료에 금속 산화물을 혼재시킨 재료를 사용해 도 좋다. 또한, 금속 산화물을 혼재시킨 재료란, 상기 유기 재료 또는 발광재료와 금속 산화물이 혼합된 상태, 또는 이들이 적층된 상태를 포함한다. 구체적으로는, 다수의 증착원을 사용한 공증착법에 의해 형성된 상태를 가리킨다. 이와 같은 재료를 유기-무기 복합재료라고 부를 수 있다.
예를 들어, 정공 수송성이 높은 재료와 금속 산화물을 혼재시키는 경우, 이 금속 산화물에는, 바나듐 산화물, 몰리브덴 산화물, 니오브 산화물, 레늄 산화물, 텅스텐 산화물, 루테늄 산화물, 티탄 산화물, 크롬 산화물, 지르코늄 산화물, 하프늄 산화물, 또는 탄탈 산화물을 사용하면 바람직하다.
또한, 전자 수송성이 높은 재료와 금속 산화물을 혼재시키는 경우, 이 금속 산화물에는, 리튬 산화물, 칼슘 산화물, 나트륨 산화물, 칼륨 산화물, 또는 마그네슘 산화물을 사용하면 바람직하다.
또한, 메모리 재료층에는, 전기적 작용, 광학적 작용 또는 열적 작용에 의해 성질이나 상태가 변화하는 재료를 사용하면 좋기 때문에, 예를 들어, 광을 흡수함으로써 산을 발생하는 화합물(광산(photoacid) 발생제)가 첨가된 공역 고분자를 사용할 수도 있다. 공역 고분자로서, 폴리아세틸렌류, 폴리페닐렌비닐렌류, 폴리티오펜류, 폴리아닐린류, 폴리페닐렌에틸렌류 등을 사용할 수 있다. 또한, 광산 발생제로서는, 아릴술포늄염, 아릴요오드늄염, o-니트로벤질토실레이트, 아릴술폰산-p-니트로벤질에스터, 술포닐아세토페논류, Fe-아렌 착체 PF6염 등을 사용할 수 있다.
다음에, 도 15(A)에 나타낸 바와 같은 액티브형의 메모리 셀(7570)에 데이터 기입을 행할 때의 동작에 대하여 설명한다. 또한, 본 실시형태에서는, 초기 상태의 기억소자에 격납된 값을 "0", 전기적 작용 등에 의해 특성을 변화시킨 기억소자에 격납되는 값을 "1"로 한다. 또한, 초기 상태의 기억소자에서는 저항값이 높고, 변화 후의 기억소자에서는 저항값이 낮은 것으로 한다.
기입을 행하는 경우, 열 디코더(7510), 행 디코더(7520), 셀렉터(7530)에 의해, m번째 열의 비트선(Bm)과 n번째 행의 워드선(Wn)이 선택되고, m번째 열과 n번째 행의 메모리 셀(7570)에 포함되는 트랜지스터(7810)가 온(ON)으로 된다.
이어서, 기입회로(7550)로부터, m번째 열의 비트선(Bm)에 소정의 전압이 소정 기간 인가된다. 이 인가 전압 및 인가 시간은, 기억소자(7830)가 초기 상태로부터 저항값이 낮은 상태로 변화하는 것과 같은 조건을 이용한다. m번째 열의 비트선(Bm)에 인가된 전압은 기억소자(7830)의 하부 전극에 전달되어, 하부 전극과 상부 전극과의 사이에는 전위차가 생긴다. 따라서, 기억소자(7830)에 전류가 흐르고, 메모리 재료층의 상태에 변화가 생겨, 기억소자 특성이 변화한다. 그 다음, 기억소자(7830)에 격납되는 값이 "0"으로부터 "1"로 변화한다.
다음에, 데이터 판독을 행하는 동작에 대하여 설명한다. 도 16에 나타내는 바와 같이, 판독회로(7540)는 저항 소자(7900)와 센스 증폭기(7910)를 포함한다. 데이터 판독을 행하기 위해서는, 하부 전극과 상부 전극 사이에 전압을 인가하고, 기억소자가 초기 상태인지 변화 후의 저항값이 낮은 상태인지를 판정한다. 구체적으로는, 저항 분할 방식에 의해, 데이터 판독을 행할 수 있다.
예를 들어, 메모리 셀 어레이(7560)에 포함되는 다수의 기억소자(7830) 중, m번째 열과 n번째 행의 기억소자(7830)의 데이터의 판독을 행하는 경우에 대하여 설명한다. 먼저, 열 디코더(7510), 행 디코더(7520), 셀렉터(7530)에 의해, m번째 열의 비트선(Bm)과 n번째 행의 워드선(Wn)이 선택된다. 그러면, m번째 열과 n번째 행에 배치된 메모리 셀(7570)이 가지는 트랜지스터(7810)가 온으로 되어, 기억소자(7830)와 저항 소자(7900)가 직렬로 접속된 상태가 된다. 그 결과, 기억소자(7830)의 전류 특성에 따라, 도 16에 나타낸 P점의 전위가 결정된다.
기억소자가 초기 상태인 경우의 P점의 전위를 V1, 기억소자가 변화 후의 저저항 상태인 경우의 P점의 전위를 V2라고 하면, V1＞Vref＞V2를 만족시키는 참조 전위(Vref)를 사용함으로써, 기억소자에 격납되어 있는 데이터를 판독할 수 있다. 구체적으로는, 기억소자가 초기 상태인 경우, 센스 증폭기(7910)의 출력 전위는 Lo가 되고, 기억소자가 저저항 상태인 경우, 센스 증폭기(7910)의 출력 전위는 Hi가 된다.
상기 방법에 의하면, 기억소자(7830)의 저항값의 차이와 저항 분할을 이용하여, 전압값으로 데이터를 판독하고 있다. 그러나, 기억소자(7830)가 가지는 데이터를 전류값에 의해 판독하여도 좋다. 또한, 본 발명의 판독회로(7540)는 상기 구성에 한정되지 않고, 기억소자가 가지는 데이터를 읽어낼 수 있다면 어떠한 구성을 가지고 있어도 좋다.
이와 같은 구성을 가지는 기억소자는 "0"으로부터 "1"로 그의 상태를 변화시키고, "0"으로부터 "1" 상태로의 변화는 불가역적이기 때문에, 이 기억소자는 재기입이 안되는(write-once) 기억소자이다. 따라서, 외부로부터 제삼자에 의해 정보 가 고쳐 쓰여지는 것에 의한 위조를 방지할 수 있다.
이와 같은 기억소자(7830)에 초기 데이터를 기입할 수 있고, 또한, 센서 장치로부터의 데이터를 순차로 기입할 수 있다. 그리고, 기입된 데이터는 무선 통신에 의해 판독될 수 있다.
다음에, 절연 기판(310) 위에 메모리 셀부(301)와 구동회로부(302)가 일체로 형성된 기억소자의 단면도의 일 예를 나타낸다(도 17(A)).
절연 기판(310) 위에는 하지막(311)이 형성되어 있다. 구동회로부(302)에서는 하지막(311) 위에 박막트랜지스터(320, 321)가 형성되고, 메모리 셀부(301)에서는 하지막(311) 위에 박막트랜지스터(621)가 형성되어 있다. 각 박막트랜지스터는 섬 형상으로 에칭된 반도체막(312), 게이트 절연막을 사이에 두고 형성된 게이트 전극(314), 게이트 전극의 측면에 형성된 절연물(소위 사이드월)(313)을 가지고 있다. 반도체막(312)은 막 두께가 0.2 ㎛ 이하, 대표적으로는 40 nm 이상 170 nm 이하, 바람직하게는 50 nm 이상 150 nm 이하가 되도록 형성된다. 또한, 사이드월(313) 및 반도체막(312)을 덮는 절연막(316)과, 반도체막(312)에 형성된 불순물 영역에 접속되는 전극(315)을 가진다. 불순물 영역에 접속되는 전극(315)은, 게이트 절연막 및 절연막(316)에 콘택트 홀을 형성하고, 이 콘택트 홀에 도전막을 형성하고, 이 도전막을 선택적으로 에칭하여 형성될 수 있다. 또한, 절연 기판(310)에는, 유리 기판, 석영 기판, 규소로 된 기판, 금속 기판 등을 사용할 수 있다.
또한, 평탄성을 높이기 위해, 절연막(317, 318)이 형성되어 있으면 좋다. 이때, 절연막(317)은 유기 재료로 형성하고, 절연막(318)은 무기 재료로 형성하면 좋다. 절연막(317, 318)이 형성되어 있는 경우, 전극(315)은 콘택트 홀을 통하여 불순물 영역에 접속되도록 이들 절연막(317, 318)에 형성될 수 있다.
또한, 절연막(325)이 형성되고, 전극(315)에 접속되도록 하부 전극(327)이 형성된다. 하부 전극(327)의 단부를 덮고 하부 전극(327)을 노출시키도록 개구부가 형성된 절연막(328)이 형성된다. 이 개구부 내에, 메모리 재료층(329)이 형성되고, 상부 전극(330)이 형성된다. 이와 같이 하여, 하부 전극(327), 메모리 재료층(329), 상부 전극(330)을 가지는 기억소자(622)가 형성될 수 있다. 메모리 재료층(329)은 유기 재료 또는 무기 재료로 형성할 수 있다. 하부 전극(327) 또는 상부 전극(330)은 도전성 재료로 형성할 수 있다. 예를 들어, 알루미늄(Al), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W) 또는 규소(Si)의 원소로 이루어지는 막 또는 이들 원소를 사용한 합금막 등으로 형성할 수 있다. 또한, 인듐 주석 산화물(ITO), 산화규소를 함유하는 인듐 주석 산화물, 2% 이상 20% 이하의 산화아연을 함유하는 산화인듐 등의 투광성 재료를 사용할 수 있다.
또한, 평탄성을 더욱 높이고 불순물 원소의 침입을 방지하기 위해, 절연막(331)을 형성하면 좋다.
본 실시형태에서 설명한 절연막에는, 무기 재료 또는 유기 재료를 사용할 수 있다. 무기 재료로서는, 산화규소 또는 질화규소를 사용할 수 있다. 유기 재료로서는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 실록산, 또는 폴리실라잔을 사용할 수 있다. 또한, 실록산 수지란, Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산은 규소(Si)와 산소(O)와의 결합으 로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용하여도 좋다. 또는, 치환기로서 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다. 폴리실라잔은 규소(Si)와 질소(N)의 결합을 가지는 폴리머 재료를 출발 원료로 사용하여 형성된다.
도 17(B)는 도 17(A)와 달리, 전극(315)의 콘택트 홀(351) 내에 메모리 재료층을 형성한 기억소자의 단면도를 나타낸다. 도 17(A)와 마찬가지로, 하부 전극으로서 전극(315)을 사용하고, 전극(315) 위에 메모리 재료층(329)과 상부 전극(330)을 형성하여, 기억소자(622)를 형성한다. 그 후, 절연막(331)을 형성한다. 그 외의 구성은 도 17(A)와 같으므로, 그의 설명은 생략한다.
이와 같이 콘택트 홀(351)에 기억소자를 형성하면, 메모리부의 소형화를 도모할 수 있다. 또한, 메모리용 전극이 불필요하게 되기 때문에, 제조 공정의 수를 삭감하여, 저비용의 메모리 장치를 제공할 수 있다.
또한, 본 실시형태는 상기 실시형태 1∼5와 자유롭게 조합하여 실시할 수 있다.
[실시형태 7]
본 실시형태에서는, 본 발명의 반도체장치의 이용 형태에 대하여 도 18(A)∼도 18(C)를 참조하여 설명한다.
반도체장치(80)는 비접촉으로 데이터를 교신하는 기능을 가지고, 전원 회로(81), 클록 발생 회로(82), 데이터 복조 회로(83), 데이터 변조 회로(84), 다른 회로들을 제어하는 제어 회로(85), 기억 회로(86), 및 안테나(87)를 포함하고 있다(도 18(A)). 또한, 기억 회로의 수는 하나로 한정되지 않고, 다수이어도 좋다, 기억 회로로서는, SRAM, 플래시 메모리, ROM, FeRAM 등이나, 상기 실시형태에서 설명한 유기 화합물층으로 형성된 기억소자부를 가지는 메모리가 사용될 수 있다.
리더/라이터(88)로부터 전자파로서 보내져 온 신호는 안테나(87)에서 전자 유도에 의해 교류의 전기신호로 변환된다. 전원 회로(81)에서는 교류의 전기신호를 사용하여 전원 전압을 생성하고, 전원 배선을 사용하여 각 회로에 전원 전압을 공급한다. 클록 발생 회로(82)에서는 안테나(87)로부터 입력된 교류 신호를 기초로 하여 각종 클록 신호를 생성하여, 제어 회로(85)에 공급한다. 복조 회로(83)에서는 이 교류의 전기신호를 복조하여, 제어 회로(85)에 공급한다. 제어 회로(85)에서는 입력된 신호에 따라 각종 연산 처리를 행한다. 기억 회로(86)는 제어 회로(85)에서 사용되는 프로그램이나 데이터 등이 기억되는 것 외에, 연산 처리 시의 작업 에리어로도 기능한다. 그 다음, 제어 회로(85)로부터 데이터 변조 회로(84)에 데이터가 보내지고, 데이터 변조 회로(84)로부터 송신된 데이터에 의해 안테나(87)의 부하 변조가 달성될 수 있다. 리더/라이터(88)는 안테나(87)의 부하 변조를 전자파로 수신함으로써, 데이터를 판독하게 된다.
또는, 반도체장치는 각 회로에의 전원 전압의 공급을 전원(배터리)을 탑재하지 않고 전파에 의해 행하는 타입이어도 좋고, 전원(배터리)을 탑재하여 전파와 전원(배터리)에 의해 각 회로에 전원 전압을 공급하는 타입이어도 좋다.
본 발명의 반도체장치는 비접촉으로 통신을 행하는 점, 다수 판독이 가능한 점, 데이터의 기입이 가능한 점, 다양한 형상으로의 가공이 가능한 점, 선택하는 주파수에 따라서는 지향성이 넓고, 인식 범위가 넓은 점 등의 이점을 가진다. 본 발명의 반도체장치는 비접촉에 의한 무선 통신으로 사람이나 물건의 개개의 정보를 식별할 수 있는 IC 태그, 라벨 가공을 하여 목표물에의 부착을 가능하게 한 라벨, 이벤트나 어뮤즈먼트(amusement)용의 리스트 밴드 등에 적용할 수 있다. 또한, 이 반도체장치를 수지 재료에 의해 성형 가공하여도 좋고, 무선 통신을 저해하는 금속에 직접 고정하여도 좋다. 또한, 본 발명의 반도체장치는 입퇴실 관리 시스템이나 정산 시스템과 같은 시스템의 운용에 활용할 수 있다.
다음에, 비접촉으로 데이터의 교환이 가능한 반도체장치를 실제로 사용할 때의 한 형태에 대하여 설명한다. 표시부(3210)를 포함하는 휴대 단말기 측에는 리더/라이터(3200)가 제공되고, 물품(3220) 측에는 반도체장치(3230)가 제공된다(도 18(B)). 물품(3220)에 포함된 반도체장치(3230)에 리더/라이터(3200)를 보유시키면, 표시부(3210)에 물건의 원재료나 원산지, 생산 공정마다의 검사 결과나 유통 과정의 이력 등, 상품의 설명 등의 상품에 관한 정보가 표시된다. 또한, 상품(3260)을 컨베이어 벨트에 의해 반송할 때, 리더/라이터(3200)와 상품(3260)에 제공된 반도체장치(3250)를 사용하여 이 상품(3260)의 검품을 행할 수 있다(도 18(C)). 이와 같이, 시스템에 반도체장치를 활용함으로써, 정보의 취득을 간단하게 행할 수 있어, 고기능화와 고부가가치화를 실현한다.
또한, 본 실시형태는 상기 실시형태 1∼6과 자유롭게 조합하여 실시할 수 있다.
[실시형태 8]
본 발명의 반도체장치의 적용 범위는 광범위하여, 비접촉으로 대상물의 이력 등의 정보를 명확하게 하여, 생산·관리 등에 유용한 상품이라면 어떠한 것에도 적용할 수 있다. 예를 들어, 지폐, 동전, 유가증권류, 증서류, 무기명 채권류, 포장용 용기류, 서적류, 기록 매체, 신변용품, 탈 것류, 식품류, 의류, 보건용품류, 생활용품류, 약품류 및 전자기기 등에 본 발명의 반도체장치를 제공하여 사용할 수 있다. 이들의 예에 대하여 도 19(A)∼도 19(H)를 참조하여 설명한다.
지폐, 동전이란, 시장에 유통하는 금전이며, 특정 지역에서 화폐와 같이 통용되는 것(금권), 기념주화 등을 포함한다. 유가증권류란, 수표, 증권, 약속어음 등을 나타낸다(도 19(A)). 증서류란, 운전면허증, 주민등록증 등을 가리킨다(도 19(B)). 무기명 채권류란, 우표, 식권, 각종 상품권 등을 가리킨다(도 19(C)). 포장용 용기류란, 도시락 등의 포장지, 패트병 등을 가리킨다(도 19(D)). 서적류란, 서적, 책 등을 가리킨다(도 19(E)). 기록 매체란, DVD 소프트웨어, 비디오 테이프 등을 가리킨다(도 19(F)). 탈 것류란, 자전거 등의 차량, 선박 등을 가리킨다(도 19(G)). 신변용품이란, 가방, 안경 등을 가리킨다(도 19(H)). 식품류란, 식료품, 음료 등을 가리킨다. 의류란, 의복, 신발 등을 가리킨다. 보건용품류란, 의료 기구, 건강 기구 등을 가리킨다. 생활용품류란, 가구, 조명기구 등을 가리킨다. 약품류란, 의약품, 농약 등을 가리킨다. 전자기기란, 액정표시장치, EL 표시장치, 텔레비전 장치(텔레비전 수상기, 박형 TV 수상기), 휴대 전화기 등을 가리킨다.
지폐, 동전, 유가증권류, 증서류, 무기명 채권류 등에 상기 실시형태에서 설명한 반도체장치를 설치함으로써, 위조를 방지할 수 있다. 또한, 포장용 용기류, 서적류, 기록 매체 등, 신변용품, 식품류, 생활용품류, 전자기기 등에 상기 실시형태에서 설명한 반도체장치를 제공함으로써, 검품 시스템이나 대여점의 시스템 등의 효율화를 도모할 수 있다. 탈 것류, 보건용품류, 약품류 등에 상기 실시형태에서 설명한 반도체장치를 제공함으로써, 위조나 도난의 방지, 약품류라면, 약의 복용의 실수를 방지할 수 있다. 반도체장치를 제공하는 방법으로서는, 물품의 표면에 붙이거나, 물품에 묻거나 하여 제공한다. 예를 들어, 책이라면 종이에 묻거나, 유기 수지로 이루어지는 패키지라면 이 유기 수지에 묻거나 하면 좋다. 또한, 후에 광학적 작용을 가하여 데이터 기입(추기)을 하는 경우에는, 칩에 제공된 기억소자의 부분에 광을 조사할 수 있도록 투명한 재료로 사용하는 것이 바람직하다. 또한, 한 번 기입한 데이터의 재기입이 불가능한 기억소자를 사용함으로써, 효과적으로 위조를 방지하는 것이 가능하게 된다. 또한, 사용자가 상품을 구입한 후의 프라이버시 등의 문제에 대해서도, 반도체장치에 제공된 기억소자의 데이터를 소거하는 시스템을 마련해 둠으로써 해결할 수 있다.
이와 같이, 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 전자기기 등에 상기 실시형태에서 설명한 반도체장치를 설치함으로써, 검품 시스템이나 대여점의 시스템 등의 효율화를 도모할 수 있다. 또한, 탈 것류에 상기 실시형태에서 설명한 반도체장치를 설치함으로써, 위조나 도난을 방지할 수 있다. 또한, 상기 실시형태에서 설명한 반도체장치를 동물 등의 생물에 묻음으로써, 개개 의 생물의 식별을 용이하게 행할 수 있다. 예를 들어, 센서를 구비한 상기 실시형태에서 설명한 반도체장치를 가축 등의 생물에 묻음으로써, 태어난 해나 성별 또는 종류 등은 물론 현재의 체온 등의 건강 상태를 용이하게 관리하는 것이 가능하게 된다. 또한, 반도체장치의 통신 거리를 짧게 제어함으로써, 제삼자가 훔쳐 보는 것을 방지할 수 있다.
이상과 같이, 본 발명의 반도체장치는 어떠한 것에라도 제공하여 사용할 수 있다. 또한, 본 실시형태는 상기 실시형태 1∼7과 자유롭게 조합하여 실시할 수 있다.

Claims (11)

  1. 기판;
    상기 기판 위에 제공된, 다수의 트랜지스터를 포함하는 소자군;
    상기 소자군의 상방에 제공된, 안테나로서 기능하는 제1 도전막; 및
    상기 제1 도전막을 둘러싸고 제1 단부와 제2 단부를 가지는 제2 도전막을 포함하고,
    상기 제1 도전막은 코일 형상으로 제공되어 있고,
    상기 제1 단부 및 상기 제2 단부가 스위칭 수단을 통하여 접속되어 있는 반도체장치.
  2. 기판;
    상기 기판 위에 제공된, 다수의 트랜지스터를 포함하는 소자군;
    상기 소자군의 상방에 제공된, 안테나로서 기능하는 제1 도전막;
    상기 제1 도전막을 둘러싸고 제1 단부와 제2 단부를 가지는 제2 도전막; 및
    절연막을 사이에 두고 상기 제1 단부 및 상기 제2 단부를 덮는 제3 도전막을 포함하고,
    상기 제1 도전막은 코일 형상으로 제공되어 있고, 상기 제1 도전막의 각 단부가 상기 소자군에 접속되어 있고,
    상기 제1 단부와 상기 제2 단부가 절연되어 있는 반도체장치.
  3. 기판;
    상기 기판 위에 제공된, 다수의 트랜지스터를 포함하는 소자군;
    상기 소자군의 상방에 제공된, 안테나로서 기능하는 제1 도전막;
    상기 제1 도전막을 둘러싸고 제1 단부와 제2 단부를 가지는 제2 도전막; 및
    절연막을 사이에 두고 상기 제1 단부 및 상기 제2 단부를 덮는 제3 도전막을 포함하고,
    상기 제1 도전막은 코일 형상으로 제공되어 있고, 상기 제1 도전막의 각 단부가 상기 소자군에 접속되어 있고,
    상기 제1 단부와 상기 제2 단부가 전기적으로 접속되는지 아닌지에 따라 통신 거리가 제어되는 반도체장치.
  4. 기판;
    상기 기판 위에 제공된, 다수의 트랜지스터를 포함하는 소자군;
    상기 소자군의 상방에 제공된, 안테나로서 기능하는 제1 도전막;
    상기 제1 도전막을 둘러싸고 제1 단부와 제2 단부를 가지는 제2 도전막; 및
    절연막을 사이에 두고 상기 제1 단부 및 상기 제2 단부를 덮는 제3 도전막을 포함하고,
    상기 제1 도전막은 코일 형상으로 제공되어 있고,
    상기 제3 도전막은 상기 제1 단부와 상기 제2 단부 중 어느 한쪽에 전기적으 로 접속되고, 상기 제1 단부와 상기 제2 단부 중 다른 한쪽에는 전기적으로 접속되어 있지 않은 반도체장치.
  5. 기판;
    상기 기판 위에 제공된, 다수의 트랜지스터를 포함하는 소자군;
    상기 소자군의 상방에 제공된, 안테나로서 기능하는 제1 도전막;
    상기 제1 도전막을 둘러싸고 제1 단부와 제2 단부를 가지는 제2 도전막; 및
    절연막을 사이에 두고 상기 제1 단부 및 상기 제2 단부를 덮는 제3 도전막을 포함하고,
    상기 제1 도전막은 코일 형상으로 제공되어 있고,
    상기 제1 단부 및 상기 제2 단부을 상기 제3 도전막에 전기적으로 접속함으로써 통신 거리가 제어되는 반도체장치.
  6. 기판;
    상기 기판 위에 제공된, 다수의 트랜지스터를 가지는 소자군;
    상기 소자군의 상방에 제공된, 안테나로서 기능하는 제1 도전막; 및
    상기 제1 도전막을 둘러싸도록 환상(環狀)으로 배치된 제2 도전막을 포함하고,
    상기 제1 도전막은 코일 형상으로 제공되어 있고,
    상기 제2 도전막의 일부를 제거함으로써 통신 거리가 제어되는 반도체장치.
  7. 기판;
    상기 기판 위에 제공된, 다수의 트랜지스터를 가지는 소자군;
    상기 소자군의 상방에 제공된, 안테나로서 기능하는 제1 도전막; 및
    제1 단부와 제2 단부를 가지고 또한 상기 제1 도전막을 둘러싸는 제2 도전막을 포함하고,
    상기 제1 도전막은 코일 형상으로 제공되어 있고,
    상기 제1 단부 및 상기 제2 단부가 상기 다수의 트랜지스터 중의 어느 하나를 통하여 접속되어 상기 제2 도전막이 환상으로 제공되어 있는 반도체장치.
  8. 기판;
    상기 기판 위에 제공된, 다수의 트랜지스터를 가지는 소자군;
    상기 소자군의 상방에 제공된, 안테나로서 기능하는 제1 도전막; 및
    제1 단부와 제2 단부를 각각 가지고 또한 상기 제1 도전막을 둘러싸는 다수의 제2 도전막을 포함하고,
    상기 제1 도전막은 코일 형상으로 제공되어 있고,
    상기 다수의 제2 도전막 각각의 상기 제1 단부 및 상기 제2 단부가 상기 다수의 트랜지스터 중의 어느 하나를 통하여 접속되어 상기 다수의 제2 도전막 각각이 환상으로 제공되어 있는 반도체장치.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 제1 단부 및 상기 제2 단부 중의 어느 한쪽이 상기 다수의 트랜지스터 중의 어느 하나의 트랜지스터의 소스 영역에 접속되고, 상기 제1 단부 및 상기 제2 단부 중의 다른 한쪽이 드레인 영역에 접속되어 있는 반도체장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 소자군이 불휘발성 메모리를 포함하는 반도체장치.
  11. 제 10 항에 있어서, 상기 메모리는,
    제1 방향으로 연장한 다수의 비트선과, 상기 제1 방향에 수직인 제2 방향으로 연장한 다수의 워드선과;
    기억소자를 각각 가지는 다수의 메모리 셀로 이루어진 메모리 셀 어레이를 포함하고,
    상기 기억소자는 상기 비트선을 구성하는 도전층과 상기 워드선을 구성하는 도전층과의 사이에 제공된 유기 화합물층을 포함하는 반도체장치.
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