KR101287854B1

KR101287854B1 - 전압 생성 회로

Info

Publication number: KR101287854B1
Application number: KR1020120026681A
Authority: KR
Inventors: 노리히로 카와기시; 노부아키 추지; 토시오 마에지마
Original assignee: 야마하 가부시키가이샤
Priority date: 2011-03-29
Filing date: 2012-03-15
Publication date: 2013-07-19
Also published as: JP2012210062A; CN102739051A; KR20120112032A; JP5691739B2; CN102739051B

Abstract

[과제] 부하가 가벼워져도 전원 노이즈의 발생을 억제한다.
[해결 수단] 전압 생성 회로(100)는 직류 전원에 접속된 트랜지스터(TR1)를 구동 펄스(PDR1)의 공급으로 도통시켜서 출력 전압(VOUT)을 생성한다. 비교 회로(50)는 오차 신호(Err)의 크기에 따른 기간만큼 액티브가 되는 제어 신호(CTL)를 생성한다. 구동부(80)는 제어 신호(CTL)의 액티브 기간과 기준 시간(Tref)에 의거하여 P채널 트랜지스터(TR1) 및 N채널 트랜지스터(TR2)의 온·오프를 제어한다. 리셋 신호 생성 회로(60)는 제어 신호(CTL)의 주파수를 하한 주파수(fmin)로부터 상한 주파수(fmax)까지의 범위에서 제어한다.

Description

전압 생성 회로{VOLTAGE GENERATION CIRCUIT}

본 발명은 소정의 전압을 생성하는 기술에 관한 것이다.

직류 전원에 접속된 트랜지스터의 제어로 소정의 전압을 생성해서 구동 부하에 공급하는 기술(DC-DC 컨버터)이 종래부터 제안되어 왔다. 예를 들면, 특허문헌 1에는 트랜지스터의 도통/비도통을 제어하는 주기를 저부하시와 고부하시로 변화시키는 기술이 제안되어 있다. 구체적으로는 소정의 주파수의 기준 클럭 신호와 부하에 따른 가변의 주파수의 제어 클럭 신호의 2계통을 병렬로 생성하고, 고부하시에는 기준 클럭 신호에 따라 트랜지스터를 제어하는 한편, 저부하시에는 제어 클럭 신호에 따라 트랜지스터를 제어한다. 이상의 구성에 의하면 저부하시에 소비 전력을 저감하는 것이 가능하다.

일본 특허 공개 제2008-236822호 공보

그러나, 특허문헌 1의 기술에서는 저부하시에는 부하가 가벼워질수록 제어 클럭 신호의 주파수가 저하되므로 트랜지스터의 동작 주파수가 가청대역에 들어가는 일이 있다. DC-DC 컨버터에서 발생한 전압을 전원 전압으로서 사용할 경우 이 전원 전압에는 트랜지스터의 동작 주파수에 동기한 리플 성분이 중첩된다. 종래의 DC-DC 컨버터를 가청대역의 신호를 처리하는 회로의 전원 전압으로서 사용하면 노이즈가 신호에 중첩되는 문제가 있었다.

이상의 사정을 고려하여, 본 발명은 부하가 가벼워져도 전원 노이즈를 발생시키지 않는 것을 해결 과제로 한다.

이상의 과제를 해결하기 위해서 본 발명이 채용하는 수단을 설명한다. 또한, 본 발명의 이해를 용이하게 하기 위해서 이하의 설명에서는 본 발명의 요소와 후술하는 실시형태의 요소의 대응을 괄호로 부기하지만 본 발명의 범위를 실시형태의 예시에 한정하는 취지는 아니다. 또한 이하의 설명은 본 발명을 한정하는 것은 아니다.

본 발명의 전압 생성 회로는 고전위 전원과 저전위 전원 사이에 직렬로 접속된 제 1 스위칭 소자(TR1), 출력 노드(N) 및 제 2 스위칭 소자(TR2)와, 상기 출력 노드의 전압에 따른 검출 전압(V1)과 기준 전압(V2)의 차분인 오차 신호(Err)를 생성하는 오차 신호 생성부(30)와, 상기 오차 신호의 크기에 따른 기간만큼 액티브가 되는 제어 신호(CTL)를 생성하는 제어 신호 생성부(50)와, 상기 제어 신호의 액티브 기간이 기준 시간(Tref)보다 길 경우에는 상기 액티브 기간의 개시로부터 상기 기준 시간이 경과할 때까지의 제 1 기간에 상기 제 1 스위칭 소자를 온시키고 상기 제어 신호의 액티브 기간이 상기 기준 시간보다 짧을 경우에는 상기 액티브 기간에 상기 제 1 스위칭 소자를 온시키는 제 1 구동부(81)와, 상기 제 2 스위칭 소자를 온 또는 오프로 제어하는 제 2 구동부(82∼84)와, 상기 제어 신호의 주파수를 하한 주파수(fmin)로부터 상한 주파수(fmax)까지의 범위에서 제어하고 상기 제어 신호의 액티브 기간이 상기 기준 시간보다 짧을 경우에는 상기 제어 신호의 주파수를 상기 하한 주파수로 하고 상기 제어 신호의 액티브 기간이 상기 기준 시간보다 길 경우에는 상기 액티브 기간과 상기 기준 시간의 차의 시간이 길어질수록 상기 제어 신호의 주파수가 높아지도록 제어하는 주파수 제어부(60)를 구비한다.

본 발명에 의하면, 제어 신호에 동기해서 제 1 스위칭 소자 및 제 2 스위칭 소자가 동작하므로 제어 신호의 주파수가 하한 주파수보다 저하되는 일은 없다. 따라서, 출력 노드로부터 출력되는 전압은 하한 주파수보다 낮은 주파수 성분을 포함하지 않는다. 따라서, 출력 노드의 전압을 평활화해서 전원으로서 사용할 경우에 후단 회로의 전원 리플의 주파수 성분을 하한 주파수 이상으로 할 수 있다.

보다 구체적으로는, 상기 하한 주파수는 가청대역보다 높은 주파수인 것이 바람직하다. 이 경우에는 후단의 회로가 가청대역 내의 신호를 처리하는 것이여도 전원 리플에 의해 노이즈가 가청대역에 들어가는 것을 방지할 수 있다.

상술한 전압 생성 회로에 있어서 상기 제 2 구동부는 상기 제 1 스위칭 소자가 온으로부터 오프로 스위칭되면 상기 제 2 스위칭 소자를 온시키고, 상기 제 1 스위칭 소자가 온이 되고 나서 상기 기준 시간이 경과하는 기준 시점보다 전에 상기 출력 노드의 전위가 상기 저전위 전원을 하회했을 경우에는 상기 제 2 스위칭 소자를 상기 기준 시점에서 오프시키고, 상기 기준 시점 이후에 상기 출력 노드의 전위가 상기 저전위 전원을 하회했을 경우에는 상기 제 2 스위칭 소자를 상기 출력 노드의 전위가 상기 저전위 전원을 하회한 시점에서 오프시킨다.

본 발명에 의하면, 제 2 스위칭 소자는 제 1 스위칭 소자가 오프가 되면 온되고, 출력 노드의 전위가 저전위 전원을 하회하면 오프된다. 다만, 기준 시점보다 전에 출력 노드의 전위가 저전위 전원을 하회하는 경우에는 출력 노드의 전위가 저전위 전원을 하회해도 제 2 스위칭 소자의 온을 유지하고, 기준 시점에 있어서 제 2 스위칭 소자를 오프시킨다. 따라서, 부하가 어느 정도 가벼워져도 제 2 스위칭 소자와 제 1 스위칭 소자를 반드시 기준 시간만큼은 동작시킨다. 따라서, 출력 노드의 전압에 중첩되는 리플 성분의 하한 주파수를 설정할 수 있다.

또한, 출력 노드의 전위가 저전위 전원을 하회하는 경우에 제 2 스위칭 소자를 동작시키면 소비 전력이 증가하지만 부하가 무거워짐에 따라서 무효 전력의 소비가 감소한다. 따라서, 블리더 저항을 이용하여 트랜지스터의 동작 주파수에 하한 주파수를 설정하는 경우와 비교해서 소비 전력을 삭감할 수 있다.

상술한 전압 생성 회로에 있어서 상기 주파수 제어부는 용량 소자(65)와, 상기 용량 소자의 전압과 소정 전압을 비교하는 비교부(68)와, 상기 용량 소자에 전류를 공급하는 공급부(61, 62 및 64)와, 상기 용량 소자에 충전된 전하를 방전시키는 방전부(63)를 구비하고, 상기 공급부는 상기 제어 신호의 액티브 기간이 상기 기준 시간보다 짧을 경우에는 소정 값의 전류를 상기 용량 소자에 공급하고, 상기 제어 신호의 액티브 기간이 상기 기준 시간보다 길 경우에는 상기 액티브 기간과 상기 기준 시간의 차의 시간은 상기 소정 값보다도 큰 전류를 상기 용량 소자에 공급하고, 그 밖의 시간은 상기 소정 값의 전류를 상기 용량 소자에 공급하고, 상기 비교부로부터의 제 1 출력 신호에 의거하여 상기 방전부를 제어하는 리셋 신호(RES)를 생성하고, 이 리셋 신호를 상기 제어 신호 생성부에 공급하고, 상기 제어 신호 생성부는 상기 리셋 신호와 동기해서 상기 제어 신호를 생성하는 것이 바람직하다.

본 발명에 의하면, 용량 소자의 전압이 소정 전압에 도달하면 리셋 신호가 생성되고, 이 리셋 신호에 의해 용량 소자에 충전된 전하가 방전되므로 주파수 제어부는 발진 회로로서 기능한다. 그리고, 용량 소자로의 충전 전류는 제어 신호의 액티브 기간이 기준 시간보다 길 경우에 액티브 기간과 기준 시간의 차의 시간만큼 커지도록 제어되므로 리셋 신호의 주기가 짧아진다. 즉, 부하가 어느 정도 이상 커지면 부하의 크기에 따라 제어 신호의 주파수가 높아지도록 제어할 수 있다.

상술한 전압 생성 회로에 있어서 상기 제어 신호의 액티브 기간의 개시로부터 상기 기준 시간이 경과될 때까지의 기간에 액티브가 되는 신호를 반전한 기준 신호(72a)를 생성하는 기준 신호 생성부(70)와, 상기 제 2 구동부는 상기 출력 노드의 전위가 상기 저전위 전원의 전위를 하회하는 기간을 검출해서 검출 신호(82a)를 생성하는 검출 신호 생성부(82)와, 상기 검출 신호와 상기 기준 신호의 논리곱을 연산하는 논리 회로(83)와, 상기 제 1 스위칭 소자의 온·오프를 제어하는 신호가 세트 단자에 공급되고, 상기 논리 회로로부터의 제 2 출력 신호(83a)가 리셋 단자에 공급되며, 제 3 출력 신호(DR2)를 상기 제 2 스위칭 소자의 게이트에 공급하는 SR 플립플롭(84)을 구비하는 것이 바람직하다.

본 발명에 의하면, 논리 회로에 의해 검출 신호의 상승이 기준 신호에 의해 마스크되므로 제 1 스위칭 소자가 온되고 나서 기준 시간이 경과될 때까지 검출 신호의 상승이 발생해도 이것을 마스크 하여 제 2 스위칭 소자의 온을 계속하고, 제 1 스위칭 소자가 온되고 나서 기준 시간이 경과된 시점에서 제 2 스위칭 소자를 오프시킬 수 있다. 이에 따라, 제 2 스위칭 소자와 제 1 스위칭 소자를 반드시 기준 시간 만큼은 동작시킨다. 따라서, 출력 노드의 전압에 중첩되는 리플 성분의 하한 주파수를 설정할 수 있다.

도 1은 본 발명의 실시형태에 의한 전압 생성 회로의 블록도이다.
도 2는 각 신호의 타이밍 차트이다.
도 3은 리셋 신호의 주파수와 부하의 관계를 나타내는 그래프이다.
도 4는 제 1 영역에 있어서의 노드의 전압과 각종 신호의 관계를 나타내는 타이밍 차트이다.
도 5는 제 1 영역에 있어서의 노드의 전압과 P채널 트랜지스터 및 N채널 트랜지스터의 온 시간의 관계를 설명하기 위한 설명도이다.

도 1은 본 발명의 실시형태에 의한 전압 생성 회로(100)의 블록도이며, 도 2는 그 타이밍 차트이다. 전압 생성 회로(100)는 직류 전원이 발생하는 입력 전압(VIN)에 따른 출력 전압(VOUT)을 생성해서 출력 단자(14)에 공급하는 전원 회로(DC-DC 컨버터)이다. 출력 단자(14)에는 구동 부하(도시 생략)가 접속된다. 도 1에 나타내는 바와 같이, 전압 생성 회로(100)는 P채널 트랜지스터(TR1)와 N채널 트랜지스터(TR2)와 초크 코일(L)과 평활용량(C)을 포함한다.

트랜지스터(TR1)(스위칭소자)와 트랜지스터(TR2)(스위칭소자)는 전원간에 직렬로 접속된다. 구체적으로는 트랜지스터(TR1)의 드레인과 트랜지스터(TR2)의 드레인이 출력 노드(N)에서 서로 접속되고, 트랜지스터(TR1)의 소스에는 입력 전압(VIN)이 공급됨과 아울러 트랜지스터(TR2)의 소스는 접지된다. 초크 코일(L)은 트랜지스터(TR1) 및 트랜지스터(TR2)의 접속점(N)과 출력 단자(14)(구동 부하)의 사이에 개재된다. 평활용량(C)은 출력 단자(14)에 접속되어서 출력 전압(VOUT)을 평활화한다.

오차 신호 생성 회로(30)는 출력 단자(14)에 발생하는 출력 전압(VOUT)에 따른 오차 신호(Err)를 생성한다. 오차 신호 생성 회로(30)는, 도 1에 나타내는 바와 같이, 저항 소자(322)와 저항 소자(324)와 전압원(34)과 증폭기(오차 증폭기)(36)를 포함해서 구성된다. 저항 소자(322) 및 저항 소자(324)는 출력 단자(14)로부터 귀환되는 출력 전압(VOUT)의 분압으로 귀환 전압(V1)을 생성한다. 전압원(34)은 소정의 비교 전압(V2)을 생성하는 직류 전원이다. 귀환 전압(V1)은 증폭기(36)의 비반전 입력 단자에 공급되고, 비교 전압(V2)은 증폭기(36)의 반전 입력 단자에 공급된다. 증폭기(36)는 귀환 전압(V1)과 비교 전압(V2)의 차전압을 증폭해서 오차 신호(Err)를 생성한다. 구체적으로는 출력 전압(VOUT)이 비교 전압(V2)에 대하여 높을수록 오차 신호(Err)는 상승하고, 출력 전압(VOUT)이 비교 전압(V2)에 대하여 낮을수록 오차 신호(Err)는 저하된다.

도 1의 삼각파 신호 생성 회로(40)는 리셋 신호(RES)의 주기로 레벨이 변화되는 삼각파 신호(Vramp)를 생성한다(도 2 참조). 삼각파 신호 생성 회로(40)는 전류원(42)과 트랜지스터(44)와 용량 소자(46)를 구비한다. 용량 소자(46)의 양단간의 전압이 삼각파 신호(Vramp)로서 비교 회로(50)에 공급된다. 전류원(42)은 소정의 전류를 생성해서 용량 소자(46)에 공급하는 정전류원이다. 트랜지스터(44)는 용량 소자(46)의 양단간에 개재되는 스위치이다. 트랜지스터(44)가 오프 상태인 기간은 용량 소자(46)가 정전류로 충전되므로 노드(45)의 전위는 직선적으로 상승한다. 한편, 트랜지스터(44)의 게이트에는 펄스 형태의 리셋 신호(RES)가 공급된다. 리셋 신호(RES)의 액티브 기간에 트랜지스터(44)는 온상태가 되고, 용량 소자(46)에 충전된 전하가 방전된다. 이에 따라, 삼각파 신호(Vramp)가 얻어진다.

도 1의 비교 회로(50)는 반전 입력 단자와 비반전 입력 단자를 포함하는 연산 증폭기로 구성된다. 오차 신호 생성 회로(30)가 생성한 오차 신호(Err)가 비교 회로(50)의 비반전 입력 단자에 공급되고, 삼각파 신호(Vramp)가 비교 회로(50)의 반전 입력 단자에 공급된다. 비교 회로(50)는 오차 신호(Err)와 삼각파 신호(Vramp)를 비교해서 비교의 결과에 따른 제어 신호(CTL)를 생성한다. 구체적으로는, 도 2에 나타내는 바와 같이, 오차 신호(Err)가 삼각파 신호(Vramp)를 상회할 경우에는 제어 신호(CTL)가 고레벨로 설정되고, 오차 신호(Err)가 삼각파 신호(Vramp)을 하회할 경우에는 제어 신호(CTL)가 저레벨로 설정된다.

상기한 바와 같이 경부하시일수록 오차 신호(Err)의 레벨은 저하되므로 부하가 무거워짐에 따라 각 제어 펄스(PX)의 펄스폭(WX)은 길어진다[저부하시일수록 펄스폭(WX)은 짧아진다]. 이상의 설명으로부터 이해되듯이, 비교 회로(50)는 오차 신호(Err)[출력 전압(VOUT)]에 따른 펄스폭(WX)의 펄스(PX)가 배치된 제어 신호(CTL)를 생성하는 펄스폭 변조 회로로서 기능한다.

도 1의 리셋 신호 생성 회로(60)는 제어 신호(CTL)의 액티브 기간(고레벨)이 미리 정해진 기준 시간(Tref)보다 짧을 경우에 일정 주기의 리셋 신호(RES)를 생성하고, 제어 신호(CTL)의 액티브 기간이 기준 시간(Tref)보다 길 경우에 기준 시간(Tref)과 액티브 기간의 차의 시간이 길어질수록 주기가 짧아지는 리셋 신호(RES)를 생성한다.

노드(66)는 트랜지스터(63 및 64)와, 용량 소자(65)와, 제 1 전류원(61)과, 콤퍼레이터(68)를 접속한다. 리셋 신호 생성 회로(60)는 제 1 전류(i1)를 출력하는 제 1 전류원(61) 및 제 2 전류(i2)를 출력하는 제 2 전류원(62)과, 트랜지스터(63, 64)와, 용량 소자(65)를 구비한다. 차분 시간 신호(Z)가 비액티브(고레벨)인 경우에 트랜지스터(64)는 오프되고, 용량 소자(65)는 제 1 전류(i1)에 의해 충전되지만, 차분 시간 신호(Z)가 액티브(저레벨)인 경우에는 트랜지스터(64)가 온되고, 용량 소자(65)는 제 1 전류(i1) 및 제 2 전류(i2)에 의해 충전된다.

콤퍼레이터(68)의 비반전 입력 단자는 노드(66)와 접속되는 한편, 그 반전 입력 단자에는 전압원(67)으로부터 비교 전압(V3)이 공급된다. 콤퍼레이터(68)의 출력 신호는 노드(66)의 전압이 비교 전압(V3)을 상회하면 고레벨이 된다. 파형 정형 회로(69)는 콤퍼레이터(68)의 출력 신호의 상승 에지에 동기해서, 소정 기간 만큼 고레벨이 되는 리셋 신호(RES)를 생성한다. 리셋 신호(RES)는 트랜지스터(63)의 게이트에 공급된다. 리셋 신호(RES)가 고레벨이 되면 트랜지스터(63)가 온상태가 되고 용량 소자(65)에 축적된 전하가 방전된다. 즉, 리셋 신호(RES)의 주기는 용량 소자(65)의 방전에 의해 노드(66)의 전압이 접지가 되고 나서 전압원(67)의 전압(V3)이 될 때까지의 시간이 된다. 용량 소자(65)에 유입되는 전류는 트랜지스터(64)가 온상태가 되는 쪽이 크다. 이 때문에, 차분 시간 신호(Z)의 액티브 기간이 길수록 리셋 신호(RES)의 주기는 짧아진다. 리셋 신호(RES)가 트랜지스터(63)의 게이트로 귀환되므로 리셋 신호 생성 회로(60)는 발진 회로로서 기능한다. 또한, 본 실시형태는 제 1 전류(i1)와 제 2 전류(i2)의 크기는 동일한 것으로 한다. 또한, 리셋 신호(RES)는 삼각파 신호 생성 회로(40)와 차분 시간 신호 생성 회로(70)에 공급된다. 삼각파 신호 생성 회로(40)와 차분 시간 신호 생성 회로(70)는 리셋 신호(RES)에 동기해서 동작한다. 이 때문에, 도 2에 나타낸 바와 같이 삼각파 신호(Vramp), 제어 신호(CTL), 및 MaxPon 신호(71a)는 리셋 신호(RES)와 동기한다. 따라서, 리셋 신호 생성 회로(60)는 제어 신호(CTL)의 주파수를 제어하는 주파수 제어부로서 기능한다.

차분 시간 신호 생성 회로(70)는 리셋 신호(RES)가 액티브가 되고 나서 기준 시간(Tref)만큼 고레벨이 되는 MaxPon 신호(71a)를 생성하는 펄스 생성 회로(71)와, 인버터(72)와, 낸드 회로(73)를 구비한다. MaxPon 신호(71a)의 고레벨 기간은 P채널 트랜지스터(TR1)가 온상태가 되는 최대 시간을 나타내고 있다. 즉, P채널 트랜지스터(TR1)는 기준 시간(Tref)을 초과해서 온상태가 될 일은 없다.

또한, MaxPon 신호(71a)는 인버터(72)에서 반전되고, 반전된 MaxPon 신호(71a)와 제어 신호(CTL)의 논리곱의 반전이 낸드 회로(73)에서 연산된다. 이 결과, 차분 시간 신호(Z)는, 도 2에 나타낸 바와 같이, 제어 신호(CTL)의 고레벨 기간이 기준 시간(Tref)보다도 길어졌을 경우에 액티브(저레벨)가 된다. 상술한 바와 같이 차분 시간 신호(Z)가 액티브가 되면 트랜지스터(64)가 온되므로 도 2에 나타내는 바와 같이 노드(66)의 전압(Y)의 경사는 차분 시간 신호(Z)가 액티브가 되는 기간(Tx)에 급준하게 된다.

도 1의 구동부(80)는 제어 신호(CTL)와 MaxPon 신호(71a)의 논리곱의 반전을 연산해서 얻은 구동 신호(DR1)를 P채널 트랜지스터(TR1)에 공급하는 낸드 회로(81)(제 1 구동부)를 구비한다. 트랜지스터(TR1)는 구동 신호(DR1)가 저레벨의 기간 온상태가 된다. MaxPon 신호(71a)는 트랜지스터(TR1)가 온하는 최대 시간을 규정한다. 또한, 구동부(80)는 콤퍼레이터(82), 앤드 회로(83), 및 SR 플립플롭(84)을 구비한다. 이들 구성은 N채널형의 트랜지스터(TR2)의 온·오프를 제어하는 구동 신호(DR2)를 생성하는 제 2 구동부로서 기능한다.

SR 플립플롭(84)의 출력 신호가 구동 신호(DR2)가 된다. SR 플립플롭(84)의 세트 단자에는 구동 신호(DR1)가 공급된다. 따라서, 구동 신호(DR1)가 저레벨로부터 고레벨로 천이해서 트랜지스터(TR1)가 온으로부터 오프로 스위칭되면 구동 신호(DR2)가 저레벨로부터 고레벨로 천이한다.

구동 신호(DR2)가 고레벨로부터 저레벨로 천이하는 타이밍은 세트 단자에 공급되는 앤드 회로(83)의 출력 신호(83a)에 의해 정해진다. 앤드 회로(83)는 MaxPon 신호(71a)를 반전한 신호(72a)와 콤퍼레이터(82)의 출력 신호(82a)의 논리곱을 연산해서 신호(83a)를 출력한다.

콤퍼레이터(82)의 반전 입력 단자에는 노드(N)[트랜지스터(TR2)의 드레인]의 전압이 공급되는 한편, 그 비반전 입력 단자에는 트랜지스터(TR2)의 소스의 전압이 공급된다. 따라서, 트랜지스터(TR2)의 소스의 전압(접지 전압)이 트랜지스터(TR2)의 드레인의 전압보다도 높을 경우에 콤퍼레이터(82)의 출력 신호(82a)는 고레벨이 된다.

P채널 트랜지스터(TR1)가 온이 되는 시간은 구동 신호(DR1)가 액티브(저레벨)가 되는 시간이며, 부하가 무거워지면 점차로 길어지고, 기준 시간(Tref)에 도달하면 일정해진다. 한편, N채널 트랜지스터(TR2)가 온이 되는 시간은 구동 신호(DR2)가 액티브(고레벨)가 되는 시간이다. SR 플립플롭의 세트 단자에는 구동 신호(DR1)가 공급되므로 P채널 트랜지스터(TR1)가 온으로부터 오프로 스위칭되면, N채널 트랜지스터(TR2)는 온이 된다.

이어서, N채널 트랜지스터(TR2)가 온으로부터 오프로 스위칭되는 타이밍은 리셋 단자에 공급되는 신호(83a)에 의해 규정된다. 출력 신호(83a)를 생성하는 앤드 회로(83)는 MaxPon 신호(71a)를 반전한 신호(72a)를 이용하여 콤퍼레이터(82)의 출력 신호(82a)를 마스크하는 마스크 수단으로서 기능한다. 즉, 구동 신호(DR1)가 액티브가 되고 나서 기준 시간(Tref)이 경과할 때까지의 동안에 발생한 출력 신호(83a)의 상승은 신호(72a)에 의해 마스크된다. 이 결과, N채널 트랜지스터(TR2)가 온으로부터 오프로 스위칭되는 타이밍은 구동 신호(DR1)가 액티브가 되고 나서 기준 시간(Tref)이 경과되는 시점이 된다. 한편, 구동 신호(DR1)가 액티브가 되고 나서 기준 시간(Tref)이 경과하는 시점보다 뒤에 콤퍼레이터(82)의 출력 신호(82a)의 상승이 발생했을 경우에는 이 시점에서 N채널 트랜지스터(TR2)가 온으로부터 오프로 스위칭된다.

이렇게, N채널 트랜지스터(TR2)가 온으로부터 오프로 스위칭되는 타이밍을 제어함으로써 P채널 트랜지스터(TR1)와 N채널 트랜지스터(TR2)가 동작하는 시간이 기준 시간(Tref)보다 짧아지지 않도록 제어할 수 있다.

이상의 구성에 있어서 리셋 신호(RES)의 주파수는 도 3에 나타내는 바와 같이 변화된다. 이 중 경부하에 대응하는 제 1 영역(X1) 및 중부하에 대응하는 제 2 영역(X2)에서는 PFM 제어가 실행되고, 중부하에 대응하는 제 3 영역(X3)에서는 상한 주파수(fmax)에서 동작하는 PWM 제어가 실행된다.

우선, 경부하에 대응하는 제 1 영역(X1)은 부하의 크기가 R1 미만이다. 이것은 제어 신호(CTL)의 액티브 기간이 기준 시간(Tr)보다 짧을 경우이다. 이 경우에는 차분 시간 신호(Z)가 비액티브가 되므로 트랜지스터(64)가 오프되어 있다. 이 때문에, 제 2 전류(i2)가 노드(66)에 유입되는 일은 없다. 따라서, 리셋 신호(RES)의 주파수는 제 1 전류(i1)에 의해서만 정해지므로 이 주파수가 일정한 하한 주파수(fmin)가 된다.

그런데, 본 실시형태의 전압 생성 회로(100)는 가청대역의 신호를 처리하는 회로의 전원으로서 사용된다. 노드(N)로부터 출력되는 신호는 코일(L)이나 평활용량(C)에 의해 적분되어서 출력 전압(VOUT)이 되지만 노드(N)의 전압 변화를 완전히 제거할 수는 없다. 출력 전압(VOUT)에 중첩되는 리플 성분이 가청대역에 들어가면 후단의 회로에 있어서 전원 리플이 신호 노이즈가 된다. 그래서, 본 실시형태에서는 하한 주파수(fmin)를 가청대역보다 높은 주파수로 설정하고 있다.

도 4에 제 1 영역(X1)에 있어서의 노드(N)의 전압(VN)을 나타낸다. 제 1 영역(X1)에서는 제어 신호(CTL)의 액티브 기간에 있어서 구동 신호(DR1)가 액티브가 되어 P채널 트랜지스터(TR1)가 온된다. P채널 트랜지스터(TR1)의 온 기간에서는 출력 전류(IL)가 노드(N)으로부터 방전되어 전압(VN)이 증가한다.

이어서, 제어 신호(CTL)의 비액티브 기간의 개시로부터 MaxPon 신호(71a)의 액티브 기간의 종료까지 구동 신호(DR2)가 액티브가 되고, N채널 트랜지스터(TR2)가 온된다. N채널 트랜지스터(TR2)의 온 기간에서는 출력 전류(IL)가 노드(N)에 흡입되어 전압(VN)이 감소한다.

제 1 영역(X1)에서는 전압(VN)이 음의 값이 되어도 N채널 트랜지스터(TR2)의 온 기간이 계속된다. 부하에 공급되는 실질적인 전력은 양의 전압(VN)의 면적(S1)으로부터 음의 전압(VN)의 면적(S2)을 감산한 것이 된다. 즉, 음의 전압(VN)의 부분은 부하에 공급되지 않는 무효가 되는 전력이 되어 버린다. 그러나, 부하가 가벼워진 경우에도 P채널 트랜지스터(TR1)와 N채널 트랜지스터(TR2)를 동작시킴으로써 PFM 제어에 있어서의 하한 주파수(fmin)를 규정하는 것이 가능해진다.

이어서, 도 5를 참조하여 제 1 영역(X1)에 있어서의 노드(N)의 전압(VN)과 P채널 트랜지스터 및 N채널 트랜지스터의 온 시간의 관계를 설명한다. 동 도 5(A)가 오차 신호(Err)가 제로인 경우이다. 이 경우는 면적(S1)과 면적(S2)이 같아진다. 이 결과, 부하에는 전력이 공급되지 않고, 면적(S2)에 해당하는 전력이 필요없어진다. 이 상태로부터 부하가 조금 커지면 동 도 5(B)에 나타내는 바와 같이 S1-S2>0이 된다. 이 경우에는 면적(S1)과 면적(S2)의 차분에 해당하는 전력이 부하에 공급된다. 또한, 부하가 커지면 이윽고 동 도 5(C)에 나타낸 바와 같이 S2=0이 된다. 이 경우에는 노드(N)의 전압(VN)이 음이 안되고, 전력이 낭비가 안된다.

이와 같이, 본 실시형태에서는 부하에서 전력을 소비하지 않을 경우에도 전력을 소비하지만, 무효 전력은 부하가 무거워짐에 따라 감소한다. 종래의 PFM 제어를 사용한 DC-DC 컨버터에 있어서 하한의 주파수를 설정할 경우에는 부하와 병렬로 블리더 저항을 설치하는 것이 고려된다. 블리더 저항에서 항상 전력을 소비함으로써 동작 주파수가 하한의 주파수를 하회하지 않도록 하기 위해서이다. 이 경우에는 부하가 무거워져도 항상 블리더 저항에 의해 전력이 소비되어버린다. 이에 대하여 본 실시형태에서는 부하가 무거워지면 무효 전력이 감소하므로 효율을 개선할 수 있다.

또한, 상술한 실시형태에서 설명한 전압 생성 회로를, 예를 들면 디지털 앰프에 적용해도 좋다. 또한, 상술한 실시형태에서 설명한 전압 생성 회로를, 예를 들면 LSI(Large-Scale integrated Circuit)에 넣거나 해서 Codec과 같은 디바이스에 적용해도 좋다. 이러한 디지털 앰프 등은, 예를 들면 스마트 폰과 같은 휴대전화에도 적용이 가능하다.

또한, 상기 실시형태에 있어서는 예로서 입력 전압(VIN)이 2.5∼4.5V의 범위에 있어도 되고, 또한 예를 들면 4.2V이여도 된다. 또한, 출력 전압(VOUT)은 예를 들면 1.8V이여도 된다. 또한, 기준 시간(Tref)은 예를 들면 100ns이여도 된다. 또한, 가청대역의 주파수는 일반적으로 알려진 것이지만, 예를 들면 20∼20000Hz의 범위를 상정해도 좋다.

또한, 상술한 실시형태의 fmin에 대해서는 필요에 따라 가청음보다 높은 값이어도 된다.

100 : 전압 생성 회로 14 : 출력 단자
TR1,TR2 : 트랜지스터 L : 초크 코일
C : 평활용량 30 : 오차 신호 생성 회로
40 : 삼각파 신호 생성 회로 50 : 비교 회로
60 : 리셋 신호 생성 회로 Z : 차분 시간 신호
61 : 제 1 전류원 62 : 제 2 전류원
65 : 용량 소자 70 : 차분 시간 신호 생성 회로
71 : 펄스 생성 회로 80 : 구동부
82 : 콤퍼레이터 81 : 낸드 회로
83 : 앤드 회로 84 : SR 플립플롭
DR1,DR2 : 구동 신호 Err : 오차 신호
RES : 리셋 신호 Vramp : 삼각파 신호
CTL : 제어 신호 71a : MaxPon 신호.

Claims

고전위 전원과 저전위 전원 사이에 직렬로 접속된 제 1 스위칭 소자, 출력 노드 및 제 2 스위칭 소자와,
상기 출력 노드의 전압에 따른 검출 전압과 기준 전압의 차분인 오차 신호를 생성하는 오차 신호 생성부와,
상기 오차 신호의 크기에 따른 기간만큼 액티브가 되는 제어 신호를 생성하는 제어 신호 생성부와,
상기 제어 신호의 액티브 기간이 기준 시간보다 길 경우에는 상기 액티브 기간의 개시로부터 상기 기준 시간이 경과될 때까지의 제 1 기간에 상기 제 1 스위칭 소자를 온시키고, 상기 제어 신호의 액티브 기간이 상기 기준 시간보다 짧을 경우에는 상기 액티브 기간에 상기 제 1 스위칭 소자를 온시키는 제 1 구동부와,
상기 제 2 스위칭 소자를 온 또는 오프로 제어하는 제 2 구동부와,
상기 제어 신호의 주파수를 하한 주파수로부터 상한 주파수까지의 범위에서 제어하고, 상기 제어 신호의 액티브 기간이 상기 기준 시간보다 짧을 경우에는 상기 제어 신호의 주파수를 상기 하한 주파수로 하고, 상기 제어 신호의 액티브 기간이 상기 기준 시간보다 길 경우에는 상기 액티브 기간과 상기 기준 시간의 차의 시간이 길어질수록 상기 제어 신호의 주파수가 높아지도록 제어하는 주파수 제어부를 구비하는 것을 특징으로 하는 전압 생성 회로.
제 1 항에 있어서,
상기 하한 주파수는 가청대역보다 높은 주파수인 것을 특징으로 하는 전압 생성 회로.
제 1 항 또는 제 2 항에 있어서,
상기 제 2 구동부는,
상기 제 1 스위칭 소자가 온으로부터 오프로 스위칭되면 상기 제 2 스위칭 소자를 온시키고,
상기 제 1 스위칭 소자가 온이 되고 나서 상기 기준 시간이 경과하는 기준 시점보다 전에 상기 출력 노드의 전위가 상기 저전위 전원을 하회한 경우에는 상기 제 2 스위칭 소자를 상기 기준 시점에서 오프시키고,
상기 기준 시점 이후에 상기 출력 노드의 전위가 상기 저전위 전원을 하회한 경우에는 상기 제 2 스위칭 소자를 상기 출력 노드의 전위가 상기 저전위 전원을 하회한 시점에서 오프시키는 것을 특징으로 하는 전압 생성 회로.
제 1 항 또는 제 2 항에 있어서,
상기 주파수 제어부는,
용량 소자와,
상기 용량 소자의 전압과 소정 전압을 비교하는 비교부와,
상기 용량 소자에 전류를 공급하는 공급부와,
상기 용량 소자에 충전된 전하를 방전시키는 방전부를 구비하고,
상기 공급부는,
상기 제어 신호의 액티브 기간이 상기 기준 시간보다 짧을 경우에는 소정 값의 전류를 상기 용량 소자에 공급하고,
상기 제어 신호의 액티브 기간이 상기 기준 시간보다 길 경우에는 상기 액티브 기간과 상기 기준 시간의 차의 시간은 상기 소정 값보다도 큰 전류를 상기 용량 소자에 공급하고, 그 밖의 시간은 상기 소정 값의 전류를 상기 용량 소자에 공급하고,
상기 비교부로부터 제 1 출력 신호에 의거하여 상기 방전부를 제어하는 리셋 신호를 생성하고, 이 리셋 신호를 상기 제어 신호 생성부에 공급하고,
상기 제어 신호 생성부는 상기 리셋 신호와 동기해서 상기 제어 신호를 생성하는 것을 특징으로 하는 전압 생성 회로.
제 1 항 또는 제 2 항에 있어서,
상기 제어 신호의 액티브 기간의 개시로부터 상기 기준 시간이 경과될때 까지의 기간에 액티브가 되는 신호를 반전한 기준 신호를 생성하는 기준 신호 생성부와,
상기 제 2 구동부는,
상기 출력 노드의 전위가 상기 저전위 전원의 전위를 하회하는 기간을 검출해서 검출 신호를 생성하는 검출 신호 생성부와,
상기 검출 신호와 상기 기준 신호의 논리곱을 연산하는 논리 회로와,
상기 제 1 스위칭 소자의 온·오프를 제어하는 신호가 세트 단자에 공급되고, 상기 논리 회로로부터의 제 2 출력 신호가 리셋 단자에 공급되며, 제 3 출력 신호를 생성해서 상기 제 2 스위칭 소자의 게이트에 공급하는 SR 플립플롭을 구비한 것을 특징으로 하는 전압 생성 회로.
제 1 항에 있어서,
상기 제 1 스위칭소자는 P채널 트랜지스터이며, 상기 제 2 스위칭 소자는 N채널 트랜지스터인 것을 특징으로 하는 전압 생성 회로.
제 1 항에 기재된 전압 생성 회로를 구비하는 것을 특징으로 하는 디지털 앰프.