JP2012210062A

JP2012210062A - 電圧生成回路

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Publication number: JP2012210062A
Application number: JP2011073734A
Authority: JP
Inventors: Norihiro Kawagishi; 典弘川岸; Nobuaki Tsuji; 信昭辻; Toshio Maejima; 利夫前嶋
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2011-03-29
Filing date: 2011-03-29
Publication date: 2012-10-25
Anticipated expiration: 2031-03-29
Also published as: KR101287854B1; CN102739051A; CN102739051B; JP5691739B2; KR20120112032A

Abstract

【課題】負荷が軽くなっても電源ノイズの発生を抑制する。
【解決手段】電圧生成回路１００は、直流電源に接続されたトランジスタＴR1を駆動パルスＰDR1の供給で導通させて出力電圧ＶOUTを生成する。比較回路５０は誤差信号Ｅrrの大きさに応じた期間だけアクティブとなる制御信号ＣＴＬを生成する。駆動部８０は、制御信号ＣＴＬのアクティブ期間と基準時間Ｔrefとに基づいて、ＰチャネルトランジスタＴR1およびＮチャネルトランジスタＴR2のオン・オフを制御する。リセット信号生成回路６０は、制御信号ＣＴＬの周波数を下限周波数ｆminから上限周波数ｆmaxまでの範囲で制御する。
【選択図】図１

Description

本発明は、所定の電圧を生成する技術に関する。

直流電源に接続されたトランジスタの制御で所定の電圧を生成して駆動負荷に供給する技術（ＤＣ-ＤＣコンバータ）が従来から提案されている。例えば特許文献１には、トランジスタの導通／非導通を制御する周期を低負荷時と高負荷時とで変化させる技術が提案されている。具体的には、所定の周波数の基準クロック信号と負荷に応じた可変の周波数の制御クロック信号との２系統を並列に生成し、高負荷時には基準クロック信号に応じてトランジスタを制御する一方、低負荷時には制御クロック信号に応じてトランジスタを制御する。以上の構成によれば、低負荷時に消費電力を低減することが可能である。

特開２００８−２３６８２２号公報

しかし、特許文献１の技術では、低負荷時には負荷が軽くなるほど、制御クロック信号の周波数が低下するので、トランジスタの動作周波数が可聴帯域に入り込むことがある。ＤＣ−ＤＣコンバータで発生した電圧を電源電圧として用いる場合、この電源電圧にはトランジスタの動作周波数に同期したリップル成分が重畳する。従来のＤＣ−ＤＣコンバータを可聴帯域の信号を処理する回路の電源電圧として用いると、ノイズが信号に重畳するといった問題があった。
以上の事情を考慮して、本発明は、負荷が軽くなっても電源ノイズを発生させないことを解決課題とする。

以上の課題を解決するために本発明が採用する手段を説明する。なお、本発明の理解を容易にするために、以下の説明では、本発明の要素と後述の実施形態の要素との対応を括弧書で付記するが、本発明の範囲を実施形態の例示に限定する趣旨ではない。

本発明の電圧生成回路は、高電位電源と低電位電源との間に直列に接続されたＰチャネルトランジスタ（ＴR1）、出力ノード（Ｎ）およびＮチャネルトランジスタ（ＴR2）と、前記出力ノードの電圧に応じた検出電圧（Ｖ１）と基準電圧（Ｖ２）との差分である誤差信号（Ｅrr）を生成する誤差信号生成部（３０）と、前記誤差信号の大きさに応じた期間だけアクティブとなる制御信号（ＣＴＬ）を生成する制御信号生成部（５０）と、前記制御信号のアクティブ期間が基準時間（Ｔref）より長い場合には、前記アクティブ期間の開始から前記基準時間が経過するまでの第１期間に前記Ｐチャネルトランジスタをオンさせ、前記制御信号のアクティブ期間が前記基準時間より短い場合には、当該アクティブ期間に前記Ｐチャネルトランジスタをオンさせる第１駆動部（８１）と、前記Ｎチャネルトランジスタをオン又はオフに制御する第２駆動部（８２〜８４）と、前記制御信号の周波数を下限周波数（ｆmin）から上限周波数（ｆmax）までの範囲で制御し、前記制御信号のアクティブ期間が前記基準時間より短い場合には、前記制御信号の周波数を下限周波数とし、前記制御信号のアクティブ期間が前記基準時間より長い場合には、当該アクティブ期間と前記基準時間との差の時間が長くなるほど前記制御信号の周波数が高くなるように制御する周波数制御部（６０）とを備える。

この発明によれば、制御信号に同期してＰチャネルトランジスタおよびＮチャネルトランジスタが動作するところ、制御信号の周波数は、下限周波数より低下することはない。したがって、出力ノードから出力される電圧は、下限周波数より低い周波数成分を含まない。よって、出力ノードの電圧を平滑化して電源として用いる場合に、後段の回路の電源リップルの周波数成分を下限周波数以上とすることができる。

より具体的には、前記下限周波数は、可聴帯域より高い周波数であることが好ましい。この場合には、後段の回路が、可聴帯域内の信号を処理するものであっても、電源リップルによってノイズが可聴帯域に入り込むことを防止できる。

上述した電圧発生回路において、前記第２駆動部は、前記Ｐチャネルトランジスタがオンからオフに切り替わると前記Ｎチャネルトランジスタをオンさせ、前記Ｐチャネルトランジスタがオンになってから前記基準時間が経過する基準時点より前に、前記出力ノードの電位が前記低電位電源を下回った場合には、前記Ｎチャネルトランジスタを前記基準時点でオフさせ、前記基準時点以降に、前記出力ノードの電位が前記低電位電源を下回った場合には、前記Ｎチャネルトランジスタを前記出力ノードの電位が前記低電位電源を下回った時点でオフさせる。

この発明によれば、ＮチャネルトランジスタはＰチャネルトランジスタがオフになるとオンし、出力ノードの電位が低電位電源を下回るとオフさせる。但し、基準時点より前に出力ノードの電位が低電位電源を下回る場合には、出力ノードの電位が低電位電源を下回ってもＮチャネルトランジスタのオンを維持し、基準時点においてＮチャネルトランジスタをオフさせる。従って、負荷がどれだけ軽くなっても、ＮチャネルトランジスタとＰチャネルトランジスタとを必ず基準時間だけは動作させる。よって、出力ノードの電圧に重畳するリップル成分の下限周波数を設定することができる。
また、出力ノードの電位が低電位電源を下回る場合にＮチャネルトランジスタを動作させると、消費電力が増加するが、負荷が重くなるにつれて、無効な電力の消費が減少する。従って、ブリーダー抵抗を用いて、トランジスタの動作周波数に下限周波数を設定する場合と比較して消費電力を削減することができる。

上述した電圧発生回路において、前記周波数制御部は、容量素子（６５）と、前記容量素子の電圧と所定電圧とを比較する比較部（６８）と、前記容量素子に電流を供給する供給部（６１、６２、６４）と、前記容量素子に充電された電荷を放電させる放電部（６３）とを備え、前記供給部は、前記制御信号のアクティブ期間が前記基準時間より短い場合には、所定値の電流を前記容量素子に供給し、前記制御信号のアクティブ期間が前記基準時間より長い場合には、当該アクティブ期間と前記基準時間との差の時間は前記所定値よりも大きな電流を前記容量素子に供給し、その他の時間は前記所定値の電流を前記容量素子に供給し、前記比較部の出力信号に基づいて前記放電部を制御するリセット信号（ＲＥＳ）を生成し、当該リセット信号を前記制御信号生成部に供給し、前記制御信号生成部は、前記リセット信号と同期して前記制御信号を生成することが好ましい。
この発明によれば、容量素子の電圧が所定電圧に達すると、リセット信号が生成され、このリセット信号によって容量素子に充電された電荷が放電されるので、周波数制御部は発振回路として機能する。そして、容量素子への充電電流は、制御信号のアクティブ期間が基準時間より長い場合に、アクティブ期間と基準時間の差の時間だけ大きくなるように制御されるので、リセット信号の周期が短くなる。すなわち、負荷がある程度以上大きくなると、負荷の大きさに応じて制御信号の周波数が高くなるように制御することができる。

上述した電圧発生回路において、前記制御信号のアクティブ期間の開始から前記基準時間が経過するまでの期間にアクティブとなる信号を反転した基準信号（７２ａ）を生成する基準信号生成部（７０）と、前記第２駆動部は、前記出力ノードの電位が前記低電位電源の電位を下回る期間を検出して検出信号（８２ａ）を生成する検出信号生成部（８２）と、前記検出信号と前記基準信号との論理積を演算する論理回路（８３）と、前記Ｐチャネルトランジスタのオン・オフを制御する信号がセット端子に供給され、前記論理回路の出力信号（８３ａ）がリセット端子に供給され、出力信号（ＤR2）を前記Ｎチャネルトランジスタのゲートに供給するＳＲフリップフロップ（８４）とを備えることが好ましい。

この発明によれば、論理回路によって検出信号の立ち上がりが基準信号によってマスクされるので、Ｐチャネルトランジスタがオンしてから基準時間が経過するまでに検出信号の立ち上がりが発生してもこれをマスクして、Ｎチャネルトランジスタのオンを継続し、Ｐチャネルトランジスタがオンしてから基準時間が経過した時点でＮチャネルトランジスタをオフさせることができる。これによって、ＮチャネルトランジスタとＰチャネルトランジスタとを必ず基準時間だけは動作させる。よって、出力ノードの電圧に重畳するリップル成分の下限周波数を設定することができる。

本発明の実施形態に係る電圧生成回路のブロック図である。各信号のタイミングチャートである。リセット信号の周波数と負荷の関係を示すグラフである。第1領域におけるノードの電圧と各種信号との関係を示すタイミングチャートである。第1領域におけるノードの電圧とＰチャネルトランジスタおよびＮチャネルトランジスタのオン時間の関係を説明するための説明図である。

図１は、本発明の実施形態に係る電圧生成回路１００のブロック図であり、図２はそのタイミングチャートである。電圧生成回路１００は、直流電源が発生する入力電圧ＶINに応じた出力電圧ＶOUTを生成して出力端子１４に供給する電源回路（ＤＣ-ＤＣコンバータ）である。出力端子１４には駆動負荷（図示略）が接続される。図１に示すように、電圧生成回路１００は、ＰチャネルトランジスタＴR1とＮチャネルトランジスタＴR2とチョークコイルＬと平滑容量Ｃとを含む。

トランジスタＴR1とトランジスタＴR2とは電源間に直列に接続される。具体的には、トランジスタＴR1のドレインとトランジスタＴR2のドレインとが出力ノードＮにて相互に接続され、トランジスタＴR1のソースには入力電圧ＶINが供給されるとともにトランジスタＴR2のソースは接地される。チョークコイルＬは、トランジスタＴR1およびトランジスタＴR2の接続点Ｎと出力端子１４（駆動負荷）との間に介在する。平滑容量Ｃは、出力端子１４に接続されて出力電圧ＶOUTを平滑化する。

誤差信号生成回路３０は、出力端子１４に発生する出力電圧ＶOUTに応じた誤差信号Ｅrrを生成する。誤差信号生成回路３０は、図１に示すように、抵抗素子３２２と抵抗素子３２４と電圧源３４と増幅器（誤差増幅器）３６とを含んで構成される。抵抗素子３２２および抵抗素子３２４は、出力端子１４から帰還される出力電圧ＶOUTの分圧で帰還電圧Ｖ1を生成する。電圧源３４は、所定の比較電圧Ｖ2を生成する直流電源である。帰還電圧Ｖ1は増幅器３６の非反転入力端子に供給され、比較電圧Ｖ2は増幅器３６の反転入力端子に供給される。増幅器３６は、帰還電圧Ｖ1と比較電圧Ｖ2との差電圧を増幅して誤差信号Ｅrrを生成する。具体的には、出力電圧ＶOUTが比較電圧Ｖ2に対して高いほど誤差信号Ｅrrは上昇し、出力電圧ＶOUTが比較電圧Ｖ2に対して低いほど誤差信号Ｅrrは低下する。

図１の三角波信号生成回路４０は、リセット信号ＲＥＳの周期でレベルが変化する三角波信号Ｖrampを生成する（図２参照）。三角波信号生成回路４０は、電流源４２とトランジスタ４４と容量素子４６とを備える。容量素子４６の両端間の電圧が三角波信号Ｖrampとして比較回路５０に供給される。電流源４２は、所定の電流を生成して容量素子４６に供給する定電流源である。トランジスタ４４は、容量素子４６の両端間に介在するスイッチである。トランジスタ４４がオフ状態である期間は、容量素子４６が定電流で充電されるので、ノード４５の電位は直線的に上昇する。一方、トランジスタ４４のゲートには、パルス状のリセット信号ＲＥＳが供給される。リセット信号ＲＥＳのアクティブ期間にトランジスタ４４はオン状態となり、容量素子４６に充電された電荷が放電される。これによって、三角波信号Ｖrampが得られる。

図１の比較回路５０は、反転入力端子と非反転入力端子とを含む演算増幅器で構成される。誤差信号生成回路３０が生成した誤差信号Ｅrrが比較回路５０の非反転入力端子に供給され、三角波信号Ｖrampが比較回路５０の反転入力端子に供給される。比較回路５０は、誤差信号Ｅrrと三角波信号Ｖrampとを比較して比較の結果に応じた制御信号ＣＴＬを生成する。具体的には、図２に示すように、誤差信号Ｅrrが三角波信号Ｖrampを上回る場合には制御信号ＣＴＬがハイレベルに設定され、誤差信号Ｅrrが三角波信号Ｖrampを下回る場合には制御信号ＣＴＬがローレベルに設定される。

前述のように軽負荷時ほど誤差信号Ｅrrのレベルは低下するから、負荷が重くなるに従って各制御パルスＰXのパルス幅ＷXは長くなる（低負荷時ほどパルス幅ＷXは短くなる）。以上の説明から理解されるように、比較回路５０は、誤差信号Ｅrr（出力電圧ＶOUT）に応じたパルス幅ＷXのパルスＰXが配置された制御信号ＣＴＬを生成するパルス幅変調回路として機能する。

図１のリセット信号生成回路６０は、制御信号ＣＴＬのアクティブ期間（ハイレベル）が予め定められた基準時間Ｔrefより短い場合に、一定の周期のリセット信号ＲＥＳを生成し、制御信号ＣＴＬのアクティブ期間が基準時間Ｔrefより長い場合に、基準時間Ｔrefとアクティブ期間との差の時間が長くなるほど、周期が短くなるリセット信号ＲＥＳを生成する。

リセット信号生成回路６０は、第１電流ｉ１を出力する第１電流源６１および第２電流ｉ２を出力する第２電流源６２と、トランジスタ６３および６４と、容量素子６５とを備える。差分時間信号Ｚが非アクティブ（ハイレベル）の場合にトランジスタ６４はオフしており、容量素子６５は第1電流ｉ１によって充電されるが、差分時間信号Ｚがアクティブ（ローレベル）の場合にトランジスタ６４がオンし、容量素子６５は第１電流ｉ１および第２電流ｉ２によって充電される。

コンパレータ６８の非反転入力端子はノード６６と接続される一方、その反転入力端子には電圧源６７から比較電圧Ｖ3が供給される。コンパレータ６８の出力信号はノード６６の電圧が比較電圧Ｖ3を上回るとハイレベルになる。波形整形回路６９はコンパレータ６８の出力信号の立ち上がりエッジに同期して、所定期間だけハイレベルとなるリセット信号ＲＥＳを生成する。リセット信号ＲＥＳは、トランジスタ６３のゲートに供給される。リセット信号ＲＥＳがハイレベルになると、トランジスタ６３がオン状態となり、容量素子６５に蓄積された電荷が放電される。すなわち、リセット信号ＲＥＳの周期は、容量素子６５の放電によってノード６６の電圧が接地となってから電圧源６７の電圧Ｖ3になるまでの時間となる。容量素子６５に流れ込む電流は、トランジスタ６４がオン状態になる方が大きい。このため、差分時間信号Ｚのアクティブ期間が長い程、リセット信号ＲＥＳの周期は短くなる。リセット信号ＲＥＳがトランジスタ６３のゲートに帰還されるので、リセット信号生成回路６０は発振回路として機能する。なお、本実施形態でが、第１電流ｉ１と第２電流ｉ２との大きさは等しいものとする。また、リセット信号ＲＥＳは、三角波信号生成回路４０と、差分時間信号生成回路７０に供給される。三角波信号生成回路４０と差分時間信号生成回路７０とは、リセット信号ＲＥＳに同期して動作する。このため、図２に示すように三角波信号Ｖraｍp、制御信号ＣＴＬ、及びＭａｘＰｏｎ信号７１ａはリセット信号ＲＥＳと同期する。よって、リセット信号生成回路６０は、制御信号ＣＴＬの周波数を制御する周波数制御部として機能する。

差分時間信号生成回路７０は、リセット信号ＲＥＳがアクティブになってから基準時間ＴrefだけハイレベルとなるＭａｘＰｏｎ信号７１ａを生成するパルス生成回路７１と、インバータ７２と、ナンド回路７３とを備える。ＭａｘＰｏｎ信号７１ａのハイレベル期間は、ＰチャネルトランジスタＴR1がオン状態となる最大時間を示している。すなわち、ＰチャネルトランジスタＴR1は基準時間Ｔrefを超えてオン状態となることはない。

また、ＭａｘＰｏｎ信号７１ａはインバータ７２で反転され、反転されたＭａｘＰｏｎ信号７１ａと制御信号ＣＴＬと論理積の反転がナンド回路７３で演算される。この結果、差分時間信号Ｚは、図２に示すように制御信号ＣＴＬのハイレベル期間が基準時間Ｔrefよりも長くなった場合に、差分時間信号Ｚがアクティブ（ローレベル）となる。上述したように差分時間信号Ｚがアクティブになるとトランジスタ６４がオンするので、図２に示すように、ノード６６の電圧Ｙの傾きは、差分時間信号Ｚがアクティブとなる期間Ｔｘに急峻となる。

図１の駆動部８０は、制御信号ＣＴＬとＭａｘＰｏｎ信号７１ａとの論理積の反転を演算して得た駆動信号ＤR1をＰチャネルトランジスタＴR1に供給するナンド回路８１（第１駆動部）を備える。トランジスタＴR1は駆動信号ＤR1がローレベルの期間、オン状態となる。ＭａｘＰｏｎ信号７１ａはトランジスタＴR1がオンする最大時間を規定する。また、駆動部８０は、コンパレータ８２、アンド回路８３、およびＳＲフリップフロップ８４を備える。これらの構成は、Ｎチャンネル型のトランジスタＴR2のオン・オフを制御する駆動信号ＤR2を生成する第２駆動部として機能する。

ＳＲフリップフロップ８４の出力信号が駆動信号ＤR2となる。ＳＲフリップフロップ８４のセット端子には駆動信号ＤR1が供給される。したがって、駆動信号ＤR1がローレベルからハイレベルに遷移してトランジスタＴR1がオンからオフに切り替わると、駆動信号ＤR2がローレベルからハイレベルに遷移する。
駆動信号ＤR2がハイレベルからローレベルに遷移するタイミングは、セット端子に供給されるアンド回路８３の出力信号８３ａによって定まる。アンド回路８３は、ＭａｘＰｏｎ信号７１ａを反転した信号７２ａと、コンパレータ８２の出力信号８２ａとの論理積を演算して信号８３ａを出力する。
コンパレータ８２の反転入力端子には、ノードＮ（トランジスタＴR2のドレイン）の電圧が供給される一方、その非反転入力端子にはトランジスタＴR2のソースの電圧が供給される。したがって、トランジスタＴR2のソースの電圧（接地電圧）が、トランジスタＴR2のドレインの電圧よりも高い場合に、コンパレータ８２の出力信号８２ａはハイレベルとなる。

ＰチャネルトランジスタＴR1がオンとなる時間は駆動信号ＤR1がアクティブ（ローレベル）となる時間であり、負荷が重くなると次第に長くなり、基準時間Ｔrefに達すると、一定になる。一方、ＮチャネルトランジスタＴR2がオンとなる時間は駆動信号ＤR2がアクティブ（ハイレベル）となる時間である。ＳＲフリップフロップのセット端子には駆動信号ＤR1が供給されるので、ＰチャネルトランジスタＴR1がオンからオフに切り替わると、ＮチャネルトランジスタＴR2はオンとなる。

次に、ＮチャネルトランジスタＴR2がオンからオフに切り替わるタイミングは、リセット端子に供給される信号８３ａによって規定される。出力信号８３ａを生成するアンド回路８３は、ＭａｘＰｏｎ信号７１ａを反転した信号７２ａを用いてコンパレータ８２の出力信号８２ａをマスクするマスク手段として機能する。即ち、駆動信号ＤR1がアクティブになってから基準時間Ｔrefが経過するまでの間に発生した出力信号８３ａの立ち上がりは、信号７２ａによってマスクされる。この結果、ＮチャネルトランジスタＴR2がオンからオフに切り替わるタイミングは、駆動信号ＤR1がアクティブになってから基準時間Ｔrefが経過する時点となる。一方、駆動信号ＤR1がアクティブになってから基準時間Ｔrefが経過する時点より後にコンパレータ８２の出力信号８２ａの立ち上がりが発生した場合には、当該時点でＮチャネルトランジスタＴR2がオンからオフに切り替わる。
このように、ＮチャネルトランジスタＴR2がオンからオフに切り替わるタイミングを制御することよって、ＰチャネルトランジスタＴR1とＮチャネルトランジスタＴR2が動作する時間が基準時間Ｔrefより短くならないように制御することができる。

以上の構成において、リセット信号ＲＥＳの周波数は、図３に示すように変化する。このうち軽負荷に対応する第１領域Ｘ１および中負荷に対応する第２領域Ｘ２ではＰＦＭ制御が実行され、重負荷に対応する第３領域Ｘ３では上限周波数ｆmaxで動作するＰＷＭ制御が実行される。
まず、軽負荷に対応する第１領域Ｘ１は負荷の大きさがＲ１未満である。これは、制御信号ＣＴＬのアクティブ期間が基準時間Ｔｒより短い場合である。この場合には、差分時間信号Ｚが非アクティブとなるのでトランジスタ６４がオフしている。このため、第２電流ｉ２がノード６６に流れ込むことはない。したがって、リセット信号ＲＥＳの周波数は、第１電流ｉ１のみによって定まるので、この周波数が一定の下限周波数ｆminとなる。

ところで、本実施形態の電圧発生回路１００は、可聴帯域の信号を処理する回路の電源として用いられる。ノードＮから出力される信号は、コイルＬや平滑容量Ｃによって積分されて出力電圧ＶOUTとなるが、ノードＮの電圧変化を完全に除去することはできない。
出力電圧ＶOUTに重畳するリップル成分が可聴帯域に入り込むと、後段の回路において電源リップルが信号ノイズとなる。そこで、本実施形態では、下限周波数ｆminを可聴帯域より高い周波数に設定している。

図４に、第1領域Ｘ１におけるノードＮの電圧ＶNを示す。第１領域Ｘ１では、制御信号ＣＴＬのアクティブ期間において、駆動信号ＤR1がアクティブとなりＰチャネルトランジスタＴR1がオンする。ＰチャネルトランジスタＴR1のオン期間では、出力電流ＩLがノードＮから吐き出され、電圧ＶNが増加する。
次に、制御信号ＣＴＬの非アクティブ期間の開始からＭａｘＰｏｎ信号７１ａのアクティブ期間が終了まで駆動信号ＤR2がアクティブとなり、ＮチャネルトランジスタＴR2がオンする。ＮチャネルトランジスタＴR2のオン期間では、出力電流ＩLがノードＮに吸い込まれ、電圧ＶNが減少する。

第１領域Ｘ１では、電圧ＶNが負の値になってもＮチャネルトランジスタＴR2のオン期間が継続する。負荷に供給される実質的な電力は、正の電圧ＶNの面積Ｓ１から負の電圧ＶNの面積Ｓ２を減算したものとなる。すなわち、負の電圧ＶNの部分は、負荷に供給されない無効になる電力となってしまう。しなしながら、負荷が軽くなった場合でも、ＰチャネルトランジスタＴR1とＮチャネルトランジスタＴR2とを動作させることによって、ＰＦＭ制御における下限周波数ｆminを規定することが可能となる。

次に、図５を参照して、第1領域Ｘ１におけるノードＮの電圧ＶNとＰチャネルトランジスタおよびＮチャネルトランジスタのオン時間の関係を説明する。同図（Ａ）が誤差信号Ｅｒｒがゼロの場合である。この場合は、面積Ｓ１と面積Ｓ２とが等しくなる。この結果、負荷には電力が供給されず、面積Ｓ２に相当する電力が無駄になる。この状態から、少し負荷が大きくなると、同図（Ｂ）に示すように、Ｓ１−Ｓ２＞０になる。この場合には、面積Ｓ１と面積Ｓ２の差分に相当する電力が負荷に供給される。さらに、負荷が大きくなるとやがて同図（Ｃ）に示すようにＳ２＝０になる。この場合には、ノードＮの電圧ＶNが負にならず、電力が無駄にならない。

このように本実施形態では、負荷で電力を消費しない場合にも電力を消費するが、無効な電力は負荷が重くなるにつれ減少する。従来のＰＦＭ制御を用いたＤＣ−ＤＣコンバータにおいて、下限の周波数を設定する場合には、負荷と並列にブリーダー抵抗を設けることが考えられる。ブリーダー抵抗で常時、電力を消費することによって、動作周波数が下限の周波数を下回らないようにするためである。この場合には、負荷が重くなっても、常にブリーダー抵抗によって電力が消費されてしまう。これに対して本実施形態では、負荷が重くなると、無効な電力が減少するので、効率を改善することができる。

１００……電圧生成回路、１４……出力端子、ＴR1，ＴR2……トランジスタ、Ｌ……チョークコイル、Ｃ……平滑容量、３０……誤差信号生成回路、４０……三角波信号生成回路、５０……比較回路、６０……リセット信号生成回路、Ｚ……差分時間信号、６１……第１電流源、６２……第２電流源、６５……容量素子、７０……差分時間信号生成回路、７１……パルス生成回路、８０……駆動部、８２……コンパレータ、８１……ナンド回路、８２……コンパレータ、８３……アンド回路、８４……ＳＲフリップフロップ、ＤR1，ＤR2……駆動信号、Ｅrr……誤差信号、ＲＥＳ……リセット信号、Ｖramp……三角波信号、ＣＴＬ……制御信号、７１ａ……ＭａｘＰｏｎ信号。

Claims

高電位電源と低電位電源との間に直列に接続されたＰチャネルトランジスタ、出力ノードおよびＮチャネルトランジスタと、
前記出力ノードの電圧に応じた検出電圧と基準電圧との差分である誤差信号を生成する誤差信号生成部と、
前記誤差信号の大きさに応じた期間だけアクティブとなる制御信号を生成する制御信号生成部と、
前記制御信号のアクティブ期間が基準時間より長い場合には、前記アクティブ期間の開始から前記基準時間が経過するまでの第１期間に前記Ｐチャネルトランジスタをオンさせ、前記制御信号のアクティブ期間が前記基準時間より短い場合には、当該アクティブ期間に前記Ｐチャネルトランジスタをオンさせる第１駆動部と、
前記Ｎチャネルトランジスタをオン又はオフに制御する第２駆動部と、
前記制御信号の周波数を下限周波数から上限周波数までの範囲で制御し、前記制御信号のアクティブ期間が前記基準時間より短い場合には、前記制御信号の周波数を下限周波数とし、前記制御信号のアクティブ期間が前記基準時間より長い場合には、当該アクティブ期間と前記基準時間との差の時間が長くなるほど前記制御信号の周波数が高くなるように制御する周波数制御部と、
を備えることを特徴とする電圧発生回路。
前記下限周波数は、可聴帯域より高い周波数であることを特徴とする請求項１に記載の電圧発生回路。
前記第２駆動部は、
前記Ｐチャネルトランジスタがオンからオフに切り替わると前記Ｎチャネルトランジスタをオンさせ、
前記Ｐチャネルトランジスタがオンになってから前記基準時間が経過する基準時点より前に、前記出力ノードの電位が前記低電位電源を下回った場合には、前記Ｎチャネルトランジスタを前記基準時点でオフさせ、
前記基準時点以降に、前記出力ノードの電位が前記低電位電源を下回った場合には、前記Ｎチャネルトランジスタを前記出力ノードの電位が前記低電位電源を下回った時点でオフさせる、
ことを特徴とする請求項１または２に記載の電圧発生回路。
前記周波数制御部は、
容量素子と、
前記容量素子の電圧と所定電圧とを比較する比較部と、
前記容量素子に電流を供給する供給部と、
前記容量素子に充電された電荷を放電させる放電部とを備え、
前記供給部は、
前記制御信号のアクティブ期間が前記基準時間より短い場合には、所定値の電流を前記容量素子に供給し、
前記制御信号のアクティブ期間が前記基準時間より長い場合には、当該アクティブ期間と前記基準時間との差の時間は前記所定値よりも大きな電流を前記容量素子に供給し、その他の時間は前記所定値の電流を前記容量素子に供給し、
前記比較部の出力信号に基づいて前記放電部を制御するリセット信号を生成し、当該リセット信号を前記制御信号生成部に供給し、
前記制御信号生成部は、前記リセット信号と同期して前記制御信号を生成する、
ことを特徴とする請求項１乃至３のうちいずれか１項に記載の電圧発生回路。
前記制御信号のアクティブ期間の開始から前記基準時間が経過するまでの期間にアクティブとなる信号を反転した基準信号を生成する基準信号生成部と、
前記第２駆動部は、
前記出力ノードの電位が前記低電位電源の電位を下回る期間を検出して検出信号を生成する検出信号生成部と、
前記検出信号と前記基準信号との論理積を演算する論理回路と、
前記Ｐチャネルトランジスタのオン・オフを制御する信号がセット端子に供給され、前記論理回路の出力信号がリセット端子に供給され、出力信号を前記Ｎチャネルトランジスタのゲートに供給するＳＲフリップフロップとを備える、
ことを特徴とする請求項１乃至４のうちいずれか１項に記載の電圧発生回路。