KR101247502B1 - 화상 안정화를 위한 액정패널 구동 회로 - Google Patents

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Abstract

본 발명은 데이터 신호를 버퍼링하여 상기 버퍼링된 데이터 신호를 복수의 데이터 라인 각각에 공급 또는 차단하는 복수의 출력버퍼와, 상기 복수의 출력버퍼 중 이웃하는 2개의 출력버퍼의 출력을 입력받아 그 중 하나를 상기 복수의 데이터 라인 중 하나에 전달하는 출력먹스 스위치와, 상기 복수의 데이터 라인 중 이웃하는 2개의 데이터 라인을 연결시키는 차지쉐어 스위치 및 상기 복수의 데이터 라인 각각을 접지단자에 연결시키는 가비지 스위치를 포함하되, 전원전압의 턴-온에 응답하여 파워 온 리셋 신호를 발생하는 파워 온 감지부와 전원전압의 턴-오프에 응답하여 파워 오프 리셋 신호를 발생하는 파워 오프 감지부 중 적어도 하나 이상을 더 포함하며, 상기 파워 온리셋 신호 및/또는 파워 오프 리셋 신호에 응답하여 상기 출력먹스 스위치는 턴-오프되고, 상기 차지쉐어 스위치와 상기 가비지 스위치는턴-온 된다.

Description

화상 안정화를 위한 액정패널 구동 회로{A liguid crystal drive circuit for a display stabilization}
본 발명은 액정패널 구동 회로에 관한 것으로, 더욱 상세하게는 파워 온/오프 시 화상안정화를 위한 액정패널 구동 회로에 관한 것이다.
최근 휴대용 단말기 및 각종 정보기기의 모니터 등에 사용되는 영상 표시장치로 평판 표시장치(Flat Panel Display)가 주로 이용되고 있다. 이러한, 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 발광 표시장치(Light Emitting Display), 플라즈마 표시패널(Plasma Display Panel) 등이 대두되고 있다.
이 중, 액정 표시장치는 전계를 이용하여액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시장치는 복수의 화소셀을 구비하고 영상을 표시하는 액정패널과 액정패널을 구동하기 위한 구동회로를구비한다.
액정패널에는 다수개의 게이트 라인과 다수개의 데이터 라인이 교차하게 배열되고, 게이트 라인들과 데이터 라인들이 수직 교차하여 정의되는 영역에 화소셀이 위치하게 된다. 그리고, 화소셀 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 형성된다. 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT : Thin Film Transistor)와 접속된다. TFT는 게이트 라인의 스캔펄스에 의해 턴-온되어, 데이터 라인의 데이터 신호가 화소전극에 충전되도록 한다.
구동회로는 게이트 라인들을 구동하기 위한 게이트 드라이버, 데이터 라인들을 구동하기 위한 소스 드라이버, 게이트 드라이버와 소스 드라이버를제어하기 위한 제어신호를 공급하는 타이밍 컨트롤러를 포함한다.
여기서 소스 드라이버는 타이밍 컨트롤러로부터의 영상 데이터를 아날로그 영상 신호로 변환한 다음, 아날로그 영상신호의 계조값에 따라 소정 레벨을 가지는 데이터 전압을 선택한다. 그리고, 선택된 데이터 전압들을 데이터라인으로 각각 공급하게 된다.
그러나 상기와 같은 종래의 액정 표시장치는 초기 파워 온/오프 시 소스 드라이버에서 의도하지 않은 신호가 출력될 수 있어, 액정 패널에 의도하지 않은 화상 데이터가 나타나는 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는, 초기 파워 온/오프 시 모든소스 드라이버의 출력을 접지전압 레벨로 만듦으로써 파워 온/오프 시 화상 안정화가 가능한 액정패널 구동 회로를 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 실시예에 따른 화상 안정화를 위한 액정패널 구동 회로는, 데이터 신호를 버퍼링하여 상기 버퍼링된 데이터 신호를 복수의 데이터 라인 각각에 공급 또는 차단하는 복수의 출력버퍼와, 상기 복수의 출력버퍼 중 이웃하는 2개의 출력버퍼의 출력을 입력받아 그 중 하나를 상기 복수의 데이터 라인 중 하나에 전달하는 출력먹스 스위치와, 상기 복수의 데이터 라인 중 이웃하는 2개의 데이터 라인을 연결시키는 차지쉐어 스위치 및 상기 복수의 데이터 라인 각각을 접지단자에 연결시키는 가비지 스위치를 포함하되, 전원전압의 턴-온에 응답하여 파워 온 리셋 신호를 발생하는 파워 온 감지부와 제1전원전압에 의해 생성되는 제1전류값과 제2전원전압에 의해 생성되는 제2전류값의 차이를 비교한 결과에 따라 파워 오프 리셋 신호를 발생하는 파워 오프 감지부 중 적어도 하나 이상을 더 포함하며, 상기 파워 온리셋 신호 및/또는 파워 오프 리셋 신호에 응답하여 상기 출력먹스 스위치는 턴-오프되고, 상기 차지쉐어 스위치와 상기 가비지 스위치는턴-온되는 것을 특징으로 한다.
본 발명은 초기 파워 온/오프시 모든 소스 드라이버의 출력을 접지전압 레벨로 가게 함으로써 액정 패널에 의도하지 않은 화상 데이터가 나타나는 문제점을 해결할 수 있는 장점이 있다.
도 1은 본 발명의 일실시 예에 따른 화상 안정화를 위한 액정패널 구동 회로를 간략하게 나타낸 도면이다.
도 2 와 도 3은 본 발명의 일실시 예에 따른 파워 온 감지부의 세부 회로도와 그 동작을 설명하기 위한 도면이다.
도 4 와 도 5는 본 발명의 다른 실시 예에 따른 파워 온 감지부의 세부 회로도와 그 동작을 설명하기 위한 도면이다.
도 6 와 도 7은 본 발명의 또 다른 실시 예에 따른 파워 온감지부의 세부 회로도와 그 동작을 설명하기위한 도면이다.
도 8 와 도 9는 본 발명의 일실시 예에 따른 파워 오프 감지부의 세부 회로도와 그 동작을 설명하기 위한 도면이다.
이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.
도 1은 본 발명의 일실시 예에 따른 화상 안정화를 위한 액정패널 구동 회로를 간략하게 나타낸 도면이다.
도 1을 참고하면, 본 발명의 일실시 예에 따른 화상 안정화를 위한 액정패널 구동 회로(100)는, 복수의 출력버퍼(110), 출력먹스 스위치(120), 차지쉐어 스위치(130), 가비지 스위치(140)를 포함하되, 파워 온 감지부(150)와 파워 오프 감지부(160) 중 적어도 하나 이상을 더 포함한다.
복수의 출력버퍼(110)는 데이터 전압을 버퍼링하여 상기 버퍼링된 데이터 전압을 복수의 데이터 라인 각각에 공급 또는 차단한다. 출력먹스 스위치(120)는 복수의 출력버퍼 중 이웃하는 2개의 출력버퍼(An-1, An)의 출력을 입력받아 그 중 하나를 복수의 데이터 라인에서 대응되는 2개의 데이터 라인(DLn-1, DLn) 중 하나에 전달한다. 여기서, 출력먹스 스위치(120)는 제어신호에 의해 제1 스위치(SW1)와 제2 스위치(SW2)가 교번적으로 스위칭되어 동작한다.
차지 쉐어 스위치(130)는 이웃하는 2개의 데이터 라인(DLn-1, DLn)을 연결시키고, 가비지 스위치(140)는 데이터 라인(DLn-1, DLn) 각각을 접지전압에 연결시킨다. 그리고 파워 온 감지부(150)는 전원전압의 턴-온에응답하여 파워 온 리셋(POR : Power On Reset) 신호를 발생시키고, 파워 오프 감지부(160)는 전원전압의 턴-오프에 응답하여 파워 오프 리셋(PFR : Power oFF Reset) 신호를 발생시킨다.
본 발명의 일실시 예에 따른 화상 안정화를 위한 액정패널 구동 회로(100)는, 파워 온 감지부(150)의 POR 신호 및/또는 파워 오프 감지부(160)의 PFR 신호에 응답하여 출력먹스 스위치(120)를 구성하는 제1 스위치(SW1)와 제2 스위치(SW2) 모두가 턴-오프되고, 차지쉐어 스위치(130)와 가비지 스위치(140)는 턴-온되는 것을 특징으로 한다. 이를 통해 모든 소스 드라이버의 출력이 접지전압 레벨로보내져 파워 온/오프 시 화상을 안정화 시킬 수 있다.
도 2 와 도 3은 본 발명의 일실시 예에 따른 파워 온 감지부의 세부 회로도와 그 동작을 설명하기 위한 도면이다.
도 2를 참고하면, 본 발명의 일실시 예에 파워 온 감지부(150)는, 제1 내지 제3 피모스 트랜지스터(MP1 ~ MP3), 제1 내지 제3 엔모스 트랜지스터(MN1 ~ MN3), 전류원(151) 및 비교기(152)를 포함한다.
제1 피모스 트랜지스터(MP1)는 소스가 전원전압과 연결되고 게이트와 드레인이 상호 연결되며, 전류원(151)은 일단이 제1 피모스 트랜지스터(MP1)의 드레인과 연결되고, 타단이 접지전압과 연결된다. 제2 피모스 트랜지스터(MP2)는 소스가 전원전압과 연결되며 게이트가 제1 피모스 트랜지스터(MP1)의 게이트와 연결되어 제1 피모스 트랜지스터(MP1)와 함께 제1 전류미러를 형성한다. 제1 엔모스 트랜지스터(MN1)는 드레인과 게이트가 상호 연결되어 제2 피모스 트랜지스터(MP2)의 드레인에 연결되고, 소스가 접지전압과 연결된다. 3 피모스 트랜지스터(MP3)는 소스가 전원전압과 연결되며 게이트가 제1 피모스 트랜지스터(MP1)의 게이트와 연결되어 제1 피모스 트랜지스터(MP1)와 함께 제2 전류미러를 형성한다. 제2 엔모스 트랜지스터(MN2)는 드레인과 게이트가 상호 연결되어 제3 피모스 트랜지스터(MP3)의 드레인에 연결되고, 제3 엔모스 트랜지스터(MN3)는 드레인과 게이트가 상호 연결되어 제2 엔모스 트랜지스터(MN2)의 소스에 연결되고 소스가 접지 전압과 연결된다. 비교기(152)는 제1 엔모스 트랜지스터(MN1)의 게이트 전압과 제3 엔모스 트랜지스터(MN3)의 게이트 전압을 이용하여 제1 전류미러에 의한 제1 전류(I1)와 제2 전류미러에 의한 제2 전류(I2)를 비교한다.
이하, 도 3을 참고하여 도 2에 도시된 파워 온 감지부(150)의 동작을 살펴보면 아래와 같다.
도 2와 도 3을 참고하면, 본 발명에 일실시예에 따른 파워 온 감지부(150)는, 제1 피모스 트랜지스터(MP1)와 제2 피모스 트랜지스터(MP2)를 이용하여 제1 전류미러를 형성하고, 제1 피모스 트랜지스터(MP1)와 제3 피모스 트랜지스터(MP3)를 이용하여 제2 전류미러를 형성한다. 그리고 제1 피모스 트랜지스터(MP1)의 드레인과 접지접압 사이에 위치한 전류원(151)은 소정의 기준전류(IREF)를 발생시키고, 발생된 기준전류(IREF)는 제1 내지 제3 피모스 트랜지스터(MP1~MP3)의 비율에 따라 제1 전류미러에 의한 제1 전류(I1)와 제2 전류미러에 의한 제2 전류(I2)로 복제된다. 여기서, 제2 전류(I2)가 제1 전류(I1)보다 2배 크도록 제1 내지 제3 피모스 트랜지스터(MP1~MP3)의 비율을 결정함이바람직하다.
그리고, 제1 내지 제3 엔모스 트랜지스터(MN1~MN3)가 동일한 트랜지스터이고, 제1 전류(I1)가 흐르는 경로에 위치한 제1 엔모스 트랜지스터(MN1)의 최소유지전압이 포화 드레인 전압(VDSAT)이라고 한다면, 제2 전류(I2)가 흐르는 경로에 위치한 제2 내지 제3 엔모스 트랜지스터(MN2, MN3)에 의한 최소유지전압은 2배의 포화 드레인 전압(2ｘVDSAT)이 된다.
따라서, 도 3에 도시된 바와 같이, 제1 내지 제3 엔모스 트랜지스터(MN1 ~ MN3)의 포화상태에서 제2 전류(I2)를 흐르게 하는 전원전압(VCC2)은 제1 전류(I1)를 흐르게 하는 전원전압(VCC1)보다 크므로 파워 온 시 초기 상태에서는 제1 전류(I1)가 제2 전류(I2)보다는 크지만, 정상 동작 상태에서는 제2 전류(I2)가 제1 전류(I1)보다 크게 된다.
본 발명의 일 예는, 이와 같은 제1 전류와 제2 전류를 비교함으로써 제1 전류와 제2 전류가 같아지게 되는 지점을 감지하여 POR 신호를 발생시킨다. 도 3에서는 POR 신호가 로직 하이(High)에서 로직 로우(Low)로 변하면서 파워 온을 감지하나, 그 반대도 가능함은 당연하다.
도 4 와 도 5는 본 발명의 다른 실시 예에 따른 파워 온 감지부의 세부 회로도와 그 동작을 설명하기 위한 도면이다.
도 4를 참고하면, 본 발명의 다른 실시 예에 따른 파워 온 감지부(150)는 피모스 트랜지스터(MP), 커패시터(Cap) 및 인버터(Inverter)를 포함한다.
피모스 트랜지스터(MP)는 소스가 전원전압과 연결되고 게이트가 접지전압과 연결되며, 커패시터(Cap)는 제1 단자(A)가 피모스 트랜지스터(MP)의 드레인과 연결되고, 제2 단자가 접지전압과 연결된다. 인버터(Inverter)는 커패시터(Cap) 제1 단자(A)의 전압레벨을 반전시켜POR 신호를 출력한다. 본 명세서에서는 설명의 편의를 위해 커패시터(Cap)의 제1 단자를 A 노드로 칭한다.
이하, 도 5를 참고하여 도 4에 도시된 파워 온 감지부(150)의 동작을 살펴보면 아래와 같다.
본 발명의 다른 실시 예에 따른 파워 온 감지부(150)는, 도 5에 도시된 바와 같이, 피모스 트랜지스터(MP)의 턴-온 전압(Vth) 및 피모스 트랜지스터(MP)의 온-저항(Ron)과 커패시터(Cap)에 의한 RC 지연에 의해, A 노드전압은 전원전압의 상승시간보다 느리게 된다.
그리고 전원전압과 A 노드전압 간에 소정의 전압차가 존재할 때 인버터(Inverter)는 POR 신호를 출력한다. 본 발명의 일예는, 도 5에 도시된 바와 같이, 전원전압과 A 노드전압 간에 소정의 전압차가 존재하면 인버터(Inverter)는 로직하이를 출력하고, 시간이 지남에 따라 전원전압과 A 노드전압 간에 소정의 전압차 이하가 되면 인버터(Inverter)가 로직 로우를 출력한다.
그러나 도 4에 도시된 본 발명의 다른 실시 예에 따른 파워 온 감지부(150)는, 도 5에 도시된 바와 같이, 파워 오프(Power Off) 상황에서 전원전압이 작아지면 A 노드에 충전된 전하가 피모스 트랜지스터(MP)를 통해서 방전될 수 있으나, 전원전압이 피모스 트랜지스터(MP)의 턴-온 전압(Vth)보다 작아지면 피모스 트랜지스터(MP)가 턴-오프되어 A 노드의 전하를 방전시킬 수 없다.
따라서 A 노드는 파워 오프(Power Off) 후에도 잔류 전압을 가질 수 있고, 이 같은 상태에서 다시 파워 온(Power On) 한다면, 피모스 트랜지스터(MP)의 턴-온 전압(Vth)과 RC 지연에 의한 효과가 작아져 인버터(Inverter)가 로직 하이를 출력하지 않고 계속 로직 로우만을 출력하는 문제점이 있을 수 있다.
도 6 와 도 7은 본 발명의 또 다른 실시 예에 따른 파워 온 감지부의 세부 회로도와 그 동작을 설명하기 위한 도면이다. 여기서는 도 4에 도시된 실시 예와 동일한 구성 요소에는 동일한 부호를 병기하며, 중복된 설명은 생략하도록 한다.
도 6을 참고하면, 본 발명의 또 다른 실시 예에 따른 파워 온 감지부(150)는 상기와 같은 도 4에 도시된 실시 예의 문제점을 해결하기 위한 것으로, A 노드와 접지전압 사이에 A 노드 전압의 방전을 위한 스위치(SW)를 추가한다. 이 같은 스위치(SW)는 파워 오프 감지부(160)에서 발생하는 PFR 신호를 통해 제어된다.
즉 파워 오프 시 PFR 신호에 따라 턴-온된 스위치(SW)가 A 노드 전압을 모두 방전시키므로, 도 7에 도시된 바와 같이, 다음 파워 온(Power On) 시에도 정상적인 A 노드전압의 RC 지연이 발생하여, A 노드의 잔류전압에 의한오 작동을 방지할 수 있다.
도 8 와 도 9는 본 발명의 일실시 예에 따른 파워 오프 감지부의 세부 회로도와 그 동작을 설명하기 위한 도면이다.
도 8을 참고하면, 본 발명의 일실시 예에 파워 오프 감지부(160)는, 제1 내지 제3 피모스 트랜지스터(MP1 ~ MP3), 제1 내지 제3 엔모스 트랜지스터(MN1 ~ MN3), 전류원(161) 및 비교기(162)를 포함한다.
제1 피모스 트랜지스터(MP1)는 소스가 제1 전원전압과 연결되고 게이트와 드레인이 상호 연결되며, 전류원(161)은 일단이 제1 피모스 트랜지스터(MP1)의 드레인과 연결되고, 타단이 접지전압과 연결된다. 제2 피모스 트랜지스터(MP2)는 소스가 제1 전원전압과 연결되며 게이트가 제1 피모스 트랜지스터(MP1)의 게이트와 연결되어 제1 피모스 트랜지스터(MP1)와 함께 제1 전류미러를 형성한다. 제1 엔모스 트랜지스터(MN1)는 드레인과 게이트가 상호 연결되어 제2 피모스 트랜지스터(MP2)의 드레인에 연결되고, 소스가 접지전압과 연결된다. 제3 피모스 트랜지스터(MP3)는 소스가 제1 전원전압과 연결되며 게이트가 제1 피모스 트랜지스터(MP1)의 게이트와 연결되어 제1 피모스 트랜지스터(MP1)와 함께 제2 전류미러를 형성한다. 제2 엔모스 트랜지스터(MN2)는 드레인이 제3 피모스 트랜지스터(MP3)의 드레인과 연결되고, 게이트에 제2 전원전압이 인가된다. 제3 엔모스 트랜지스터(MN3)는 드레인과 게이트가 상호 연결되어 제2 엔모스 트랜지스터(MN2)의 소스에 연결되고 소스가 접지 전압과 연결된다. 비교기(162)는 제1 엔모스 트랜지스터(MN1)의 게이트 전압과 제3 엔모스 트랜지스터(MN3)의 게이트 전압을 이용하여 제1 전류미러에 의한 제1 전류(I1)와 제2 전류미러에 의한 제2 전류(I2)를 비교한다. 여기서, 제1 전원전압은 소스 드라이버를 구동하는 고전압의 전원 전압이며, 제2 전원전압은 소스 드라이버의 로직 회로를 구동하는 전원 전압이다.
이하, 도 9를 참고하여 도 8에 도시된 파워 오프 감지부(160)의 동작을 살펴보면 아래와 같다.
도 8과 도 9를 참고하면, 본 발명에 일실시예에 따른 파워 오프 감지부(160)는, 제1 피모스 트랜지스터(MP1)와 제2 피모스 트랜지스터(MP2)를 이용하여 제1 전류미러를 형성하고, 제1 피모스 트랜지스터(MP1)와 제3 피모스 트랜지스터(MP3)를 이용하여 제2 전류미러를 형성한다. 그리고 제1 피모스 트랜지스터(MP1)의 드레인과 접지접압 사이에 위치한 전류원(161)은 소정의 기준전류(IREF)를 발생시키고, 발생된 기준전류(IREF)는 제1 내지 제3 피모스 트랜지스터(MP1~MP3)의 비율에 따라 제1 전류미러에 의한 제1 전류(I1)와 제2 전류미러에 의한 제2 전류(I2)로 복제된다. 여기서, 제2 전류(I2)가 제1 전류(I1)보다 2배 크도록 제1 내지 제3 피모스 트랜지스터(MP1~MP3)의 비율을 결정함이바람직하다.
따라서, 도 9에 도시된 바와 같이, 정상 동작 상태에서는 제2 전류(I2)가 제1 전류(I1)보다 크나, 파워 오프(Power Off) 시 제2 전원전압이 낮아지게 되면 제1 전류(I1)가 제2 전류(I2)보다 크게 된다. 본 발명의 일 예는, 이와 같은 제1 전류와 제2 전류를 비교함으로써 제1 전류와 제2 전류가 같아지게 되는 지점을 감지하여 PFR 신호를 발생시킨다. 도 9에서는 PFR 신호가 로직 하이에서 로직 로우로 변하면서 파워 오프를 감지하나, 그 반대도 가능함은 당연하다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (10)

  1. 데이터 전압을 버퍼링하여 상기 버퍼링된 데이터 전압을 복수의 데이터 라인 각각에 공급 또는 차단하는 복수의 출력버퍼;
    상기 복수의 출력버퍼 중 이웃하는 2개의 출력버퍼의 출력을 입력받아 그 중 하나를 상기 복수의 데이터 라인 중 하나에 전달하는 출력먹스 스위치;
    상기 복수의 데이터 라인 중 이웃하는 2개의 데이터 라인을 연결시키는 차지쉐어 스위치; 및
    상기 복수의 데이터 라인 각각을 접지단자에 연결시키는 가비지 스위치;를 포함하되,
    전원전압의 턴-온에 응답하여 파워 온 리셋 신호를 발생하는 파워 온 감지부;를 더 포함하며,
    상기 파워 온 리셋 신호에 응답하여 상기 출력먹스 스위치는 턴-오프되고, 상기 차지쉐어 스위치와 상기 가비지 스위치는 턴-온되는 것을 특징으로 하는 화상 안정화를 위한 액정패널 구동 회로.
  2. 데이터 전압을 버퍼링하여 상기 버퍼링된 데이터 전압을 복수의 데이터 라인 각각에 공급 또는 차단하는 복수의 출력버퍼;
    상기 복수의 출력버퍼 중 이웃하는 2개의 출력버퍼의 출력을 입력받아 그 중 하나를 상기 복수의 데이터 라인 중 하나에 전달하는 출력먹스 스위치;
    상기 복수의 데이터 라인 중 이웃하는 2개의 데이터 라인을 연결시키는 차지쉐어 스위치; 및
    상기 복수의 데이터 라인 각각을 접지단자에 연결시키는 가비지 스위치;를 포함하되,
    제1전원전압에 의해 생성되는 제1전류값과 제2전원전압에 의해 생성되는 제2전류값의 차이를 비교한 결과에 따라 파워 오프 리셋 신호를 발생하는 파워 오프 감지부;를 더 포함하며,
    상기 파워 오프 리셋 신호에 응답하여 상기 출력먹스 스위치는 턴-오프되고, 상기 차지쉐어 스위치와 상기 가비지 스위치는 턴-온되는 것을 특징으로 하는 화상 안정화를 위한 액정패널 구동 회로.
  3. 제 1 항에 있어서, 상기 파워 온감지부는,
    소스가 전원전압과 연결되며 게이트와 드레인이 상호 연결된 제1 피모스 트랜지스터;
    일단이 상기 제1 피모스 트랜지스터의 드레인과 연결되고, 타단이 접지전압과 연결된 전류원;
    소스가 전원전압과 연결되며 게이트가 상기 제1 피모스 트랜지스터의 게이트와 연결되어 상기 제1 피모스 트랜지스터와 함께 제1 전류미러를 형성하는 제2 피모스 트랜지스터;
    드레인과 게이트가 상호 연결되어 상기 제2 피모스 트랜지스터의 드레인에 연결되고, 소오스가 접지전압과 연결된 제1 엔모스 트랜지스터;
    소스가 전원전압과 연결되며 게이트가 상기 제1 피모스 트랜지스터의 게이트와 연결되어 상기 제1 피모스 트랜지스터와 함께 제2 전류미러를 형성하는 제3 피모스 트랜지스터;
    드레인과 게이트가 상호 연결되어 상기 제3 피모스 트랜지스터의 드레인에 연결된 제2 엔모스 트랜지스터;
    드레인과 게이트가 상호 연결되어 상기 제2 엔모스 트랜지스터의 소스에 연결되고 소스가 접지 전압과 연결된 제3 엔모스 트랜지스터; 및
    상기 제1 엔모스 트랜지스터의 게이트 전압과 상기 제3 엔모스 트랜지스터의 게이트 전압을 이용하여 상기 제1 전류미러에 의한 제1 전류와 상기 제2 전류미러에 의한 제2 전류를 비교하는 비교기; 를 포함하는 것을 특징으로 하는 화상 안정화를 위한 액정패널 구동 회로.
  4. 제 3 항에 있어서,
    상기 제2 전류미러에 의한 제2 전류가 상기 제1 전류미러에 의한 제1 전류보다 2배 큰 것을 특징으로 하는 화상 안정화를 위한 액정패널 구동 회로.
  5. 제 1 항에 있어서, 상기 파워 온감지부는,
    소스가 전원전압과 연결되고 게이트가 접지전압과 연결된 피모스 트랜지스터;
    제1 단자가 상기 피모스 트랜지스터의 드레인과 연결되고, 제2 단자가 접지전압과 연결된 커패시터; 및
    상기 커패시터의 제1 단자 전압레벨을 반전시켜 상기 파워 온 리셋 신호를 출력하는 인버터; 을 포함하는 것을 특징으로 하는 화상 안정화를 위한 액정패널 구동 회로.
  6. 제 5 항에 있어서,
    상기 커패시터의 제1 단자와 접지전압 사이에 위치하며, 상기 파워 온 리셋 신호에 의해 턴-온되는 스위치;를 더 포함하는 것을 특징으로 하는 화상 안정화를 위한 액정패널 구동 회로.
  7. 제 2 항에 있어서, 상기 파워 오프 감지부는,
    소스가 제1 전원전압과 연결되며 게이트와 드레인이 상호 연결된 제1 피모스 트랜지스터;
    일단이 상기 제1 피모스 트랜지스터의 드레인과 연결되고, 타단이 접지전압과 연결된 전류원;
    소스가 제1 전원전압과 연결되며 게이트가 상기 제1 피모스 트랜지스터의 게이트와 연결되어 상기 제1 피모스 트랜지스터와 함께 제1 전류미러를 형성하는 제2 피모스 트랜지스터;
    드레인과 게이트가 상호 연결되어 상기 제2 피모스 트랜지스터의 드레인에 연결되고, 소오스가 접지전압과 연결된 제1 엔모스 트랜지스터;
    소스가 제1 전원전압과 연결되며 게이트가 상기 제1 피모스 트랜지스터의 게이트와 연결되어 상기 제1 피모스 트랜지스터와 함께 제2 전류미러를 형성하는 제3 피모스 트랜지스터;
    드레인이 상기 제3 피모스 트랜지스터의 드레인과 연결되고 게이트에 제2 전원전압이 인가된 제2 엔모스 트랜지스터;
    드레인과 게이트가 상호 연결되어 상기 제2 엔모스 트랜지스터의 소스에 연결되고 소스가 접지 전압과 연결된 제3 엔모스 트랜지스터; 및
    상기 제1 엔모스 트랜지스터의 게이트 전압과 상기 제3 엔모스 트랜지스터의 게이트 전압을 이용하여 상기 제1 전류미러에 의한 제1 전류와 상기 제2 전류미러에 의한 제2 전류를 비교하는 비교기; 을 포함하는 것을 특징으로 하는 화상 안정화를 위한 액정패널 구동 회로.
  8. 제 7 항에 있어서, 상기 제1 전원전압은,
    소스 드라이버를 구동하는 고전압의 전원 전압인 것을 특징으로 하는 화상 안정화를 위한 액정패널 구동 회로.
  9. 제 8 항에 있어서, 상기 제2 전원전압은,
    소스 드라이버의 로직 회로를 구동하는 전원 전압인 것을 특징으로 하는 화상 안정화를 위한 액정패널 구동 회로.
  10. 제 9 항에 있어서,
    상기 제2 전류미러에 의한 제2 전류가 상기 제1 전류미러에 의한 제1 전류보다 2배 큰 것을 특징으로 하는 화상 안정화를 위한 액정패널 구동 회로.
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