KR101232151B1 - 액정 표시 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 공정편차로 발생하는 데이터 라인과 화소전극 사이의 기생 커패시터의 차이를 제어하여 얼룩 불량을 개선 시킬 수 있는 액정표시장치 및 그의 제조 방법에 관한 것으로, 게이트 라인과, 화소 영역을 정의하기 위해 상기 게이트 라인에 수직하게 배열되는 데이터 라인과, 상기 게이트 라인과 데이터 라인 사이에 형성되고 상기 데이타 라인 하측에 제 1 오목부를 구비한 게이트 절연막과, 상기 게이트 라인과 데이터 라인의 교차지점에 형성되는 박막트랜지스터와, 상기 박막트랜지스터에 연결되고 상기 화소 영역에 형성되는 화소 전극을 포함하거나, 상기 화소 전극과 데이타 라인 사이에 형성되고 상기 화소 전극 하측에 제 2 오목부를 갖는 보호막을 더 포함한 것이다.
액정표시장치, 얼룩 불량, 슬릿 마스크
Description
도 1은 일반적인 액정표시장치의 단위 화소의 평면도
도 2는 도 1의 I-I' 선상의 단면도
도 3은 본 발명에 따른 액정표시장치의 평면도
도 4는 도 3의 Ⅱ-Ⅱ'선상에 따른 본 발명의 제 1 실시 예에 따른 액정표시장치의 단면 구조도
도 5a 내지 5c는 도 3의 Ⅱ-Ⅱ'선상의 본 발명의 제 1 실시 예에 따른 액정표시장치의 공정 단면도
도 6은 도 3의 Ⅱ-Ⅱ'선상에 따른 본 발명의 제 2 실시 예에 따른 액정표시장치의 단면 구조도
도 7a 내지 7c는 도 3의 Ⅱ-Ⅱ'선상의 본 발명의 제 2 실시 예에 따른 액정표시장치의 공정 단면도
도 8a 내지 8b는 본 발명의 제 2 실시 예에 따른 제 2 오목부 형성 공정 단면도
< 도면의 주요 부분에 대한 부호설명 >
301 : 게이트 라인 302 : 데이타 라인
303 : 박막트랜지스터 304, 404, 604 : 화소 전극
400, 600 : 기판 401, 601 : 오목부
402, 602 : 게이트 절연막 403, 603 : 반도체층
406, 606 : 보호막 607 : 감광막
608 :콘택 홀
본 발명은 공정편차로 발생하는 데이터 라인과 화소 전극 사이의 기생 커패시터의 차이를 제어하여 얼룩 불량을 개선 시킬 수 있는 액정표시장치 및 액정표시장치의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 증가하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display)등 여러 가지 평판 표시 장치가 연구되어 왔고 일부는 이미 여러 장치에서 표시 장치로 활용되고 있다.
도 1은 일반적인 액정표시장치의 단위 화소의 평면도이다.
일반적인 액정표시장치의 단위 화소의 구조는, 도 1에 도시한 바와 같이, 화소 영역을 정의하기 위하여 데이터 라인(102)과 게이트 라인(101)이 서로 수직하도록 배열되고, 상기 데이타 라인(102)과 게이트 라인(101)이 교차하는 부분에 박막트랜지스터(103)가 형성되며, 상기 데이터 라인(102)과 게이트 라인(101) 사이의 화소 영역에 화소 전극(104)이 배치된다.
상기 박막트랜지스터(103)는 게이트 라인(101)에 접속된 게이트 전극(103a)과 데이터 라인(102)에 접속된 소오스 전극(103b) 및 화소 전극(104)에 접속되는 드레인 전극(103c)을 포함한다.
이때, 상기 화소 전극(104)은 드레인 전극(103c)과 전기적으로 연결됨은 물론, 상기 데이터 라인(102)과 대략 5∼10 ㎛ 정도의 간격을 두고 화소 영역 전체에 걸쳐 배치되어 있다.
도 2는 도 1의 I-I' 선상의 단면도이다.
즉, 게이트 절연막(202)상에 반도체층(203)과 금속층(205)이 적층되어 데이타 라인(103)이 형성되고, 상기 데이타 라인(103)을 포함한 상기 게이트 절연막(202)위에 보호막(206)이 적층된다. 그리고, 상기 보호막(206)상의 화소 영역에 화소전극(104)이 형성된다.
상기와 같은 구성을 갖는 액정표시장치에서, 상기 데이터 라인(103)과 화소 전극(104) 사이에 불가피하게 기생 커패시턴스가 발생한다.
그러나, 공정 과정에서 상기 데이터 라인과 화소 전극 간의 일정치 못한 간격으로 상기 데이터 라인과 화소 전극 사이에 발생하는 기생 커패시턴스의 차이가 생기게 되며, 이러한 기생 커패시턴스 차이로 인하여 액정표시장치의 화면에 얼룩이 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 공정 편차 로 발생하는 데이터 라인과 화소 전극 사이의 기생 커패시턴스의 차이를 제어하여 얼룩 불량을 개선 시킬 수 있는 액정표시장치 및 액정표시장치의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 게이트 라인과, 화소 영역을 정의하기 위해 상기 게이트 라인에 수직하게 배열되는 데이터 라인과, 상기 게이트 라인과 데이터 라인 사이에 형성되고 상기 데이타 라인 하측에 제 1 오목부를 구비한 게이트 절연막과, 상기 게이트 라인과 데이터 라인의 교차지점에 형성되는 박막트랜지스터와, 상기 박막트랜지스터에 연결되고 상기 화소 영역에 형성되는 화소 전극을 포함하여 구성됨에 그 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 게이트 라인과, 화소 영역을 정의하기 위해 상기 게이트 라인에 수직하게 배열되는 데이터 라인과, 상기 게이트 라인과 데이터 라인의 교차지점에 형성되는 박막트랜지스터와, 상기 박막트랜지스터에 연결되고 상기 화소 영역에 형성되는 화소 전극과, 상기 화소 전극과 데이타 라인 사이에 형성되고, 상기 화소 전극 하측에 제 2 오목부를 갖는 보호막을 포함하여 구성됨에 또 다른 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 제조 방법은, 기판상에 게이트 전극 및 게이트 라인을 형성하고, 상기 게이트 라인을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와, 데이타 라인이 형성될 부분의 상기 게이트 절연막에 제 1 오목부를 형성하는 단계와, 상기 제 1 오목부에 해 당되는 상기 게이트 절연막위에 데이타 라인을 형성하고 상기 게이트 라인과 데이타 라인이 교차하는 부분에 박막트랜지스터를 형성하는 단계와, 상기 데이타 라인을 포함한 기판 전면에 보호막을 형성하는 단계와, 화소 영역의 상기 보호막위에 화소 전극을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 제조 방법은, 기판상에 게이트 전극 및 게이트 라인을 형성하고, 상기 게이트 라인을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막위에 데이타 라인 및 상기 게이트 라인과 데이타 라인이 교차하는 부분에 박막트랜지스터를 형성하는 단계와, 상기 데이타 라인을 포함한 기판 전면에 보호막을 형성하는 단계와, 화소 전극을 형성할 부분의 상기 보호막에 제 2 오목부를 형성하는 단계와, 상기 보호막의 상기 제 2 오목부에 화소 전극을 형성하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.
여기서, 상기 제 2 오목부를 형성하는 단계는, 상기 제 2 오목부에 해당되는 부분에는 반투과부, 상기 박막트랜지스터의 드레인 전극 상에는 투과부 및 나머지 부분은 차광부를 구비한 마스크를 준비하는 단계와, 상기 보호막위에 감광막을 증착하고 상기 마스크를 상기 감광막위에 정렬하는 단계와, 상기 마스크를 이용한 노광 및 현상 공정으로 상기 감광막을 패터닝하는 단계와, 상기 패터닝된 감광막을 마스크로 이용하여 상기 보호막을 식각하여 상기 드레인 전극 상에 콘택 홀을 형성하는 단계와, 상기 반투과부에 해당되는 감광막이 제거되도록 상기 감광막을 에싱하는 단계와, 상기 에싱된 감광막을 마스크로 이용하여 상기 보호막을 소정 깊이로 식각하여 제 2 오목부를 형성하는 단계를 포함함에 특징이 있다.
상기와 같은 특징을 갖는 본 발명에 따른 액정표시장치 및 그의 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 액정표시장치의 평면도이고, 도 4는 도 3의 Ⅱ-Ⅱ'선상에 따른 본 발명의 제 1 실시 예에 따른 액정표시장치의 단면 구조도이다.
본 발명의 제 1 실시예에 따른 액정표시장치는, 도 3 및 도 4에 도시한 바와 같이, 화소 영역을 정의하기 위하여 기판(401)상에 데이터 라인(302)과 게이트 라인(301)이 서로 수직하도록 배열되고, 상기 데이타 라인(302)과 게이트 라인(301)이 교차하는 부분에 박막트랜지스터(303)가 형성되며, 상기 데이터 라인(302)과 게이트 라인(301) 사이의 화소 영역에 화소 전극(304)이 배치된다.
상기 박막트랜지스터(303)는 상기 게이트 라인(301)으로부터 돌출된 게이트 전극(301a)과, 상기 게이트 전극 상측에 형성된 반도체층(305)과, 상기 데이터 라인(302)으로부터 돌출된 소오스 전극(302a) 및 상기 소오스 전극(302a)에 대향되어 상기 화소 전극(304)에 접속되는 드레인 전극(302b)을 포함한다.
따라서, 상기 박막 트랜지스터(303)는 상기 게이트 라인(301)에 인가되는 스캔 펄스에 따라 턴온되어 상기 데이터 라인(302)의 데이타 신호를 상기 화소 전극(304)에 인가하는 스위치 역할을 한다.
상기 화소 전극(304)은, 도면에는 도시되지 않았지만, 상부 기판에 형성되는 공통전극과 전계를 형성하여 액정 셀 들을 구동한다.
여기서, 본 발명의 제 1 실시 예에서는 상기 데이터 라인 하측의 게이트 절 연막에 제 1 오목부를 두어 효과적으로 기생 커패시터를 조절할 수 있도록 하였다.
즉, 도 4에 도시한 바와 같이, 기판(400)상에 게이트 전극(301a) 및 게이트 라인(301)이 형성되고, 상기 게이트 라인(301)을 포함한 기판 전면에 게이트 절연막(402)이 형성된다. 그리고, 상기 데이타 라인(302)이 형성될 부분의 상기 게이트 절연막(402)이 소정 깊이로 식각되어 제 1 오목부(401)가 형성되어 있다.
그리고, 상기 제 1 오목부(401)에 해당되는 상기 게이트 절연막(402)위에 데이타 라인(302)이 형성된다. 여기서, 상기 데이타 라인(302)은 5 마스크(Mask) 공정으로 형성될 경우 금속층으로만 형성될 수 있으나, 4 Mask 공정에서는 반도체층(403)과 금속층(405)이 적층된 구조로 형성된다.
상기 데이타 라인(302)을 포함한 기판 전면에 보호막(406)이 형성되고, 상기 화소 영역의 보호막위에 화소 전극(304)이 형성된다.
이와 같은 구조를 갖는 본 발명의 제 1 실시 예에 따른 액정표시장치의 제조 방법을 설명하면 다음과 같다.
도 5a 내지 5c는 도 3의 Ⅱ-Ⅱ'선상의 본 발명의 제 1 실시 예에 따른 액정표시장치의 공정 단면도이다.
도 5a에 도시한 바와 같이, 기판(400)상에 금속층을 증착하고 선택적으로 제거하여 게이트 라인 및 게이트 전극(도 3의 301, 30la 참조)을 형성 한 후, 상기 게이트 라인을 포함한 기판 전면에 게이트 절연막(402)을 형성한다. 그리고, 상기 데이타 라인이 형성될 부분의 상기 게이트 절연막(402)을 소정 깊이로 식각하여 제 1 오목부(401)을 형성한다.
도 5b에 도시한 바와 같이, 상기 게이트 절연막(402)위에 반도체층 및 금속층을 증착하고 선택적으로 제거하여 반도체층 및 소오스/드레인 전극을 구비한 박막트랜지스터(도 3의 303)를 형성하고, 상기 제 1 오목부(401)상에 데이타 라인(302)을 형성한다.
이 때, 5 Mask 공정에서는, 상기 게이트 전극 상측의 게이트 절연막(402)위에 섬 모양으로 반도체층을 형성한 후, 전면에 금속층을 증착하고 선택적으로 식각하여 상기 반도체층 양측에 소오스 및 드레인 전극(302a 302b)이 위치되도록 상기 제 1 오목부(401)상에 금속층으로만 이루어진 데이타 라인(302)을 형성한다.
또한, 4 Mask 공정에서는, 상기 게이트 전극 상측의 게이트 절연막(402)위에 반도체층과 금속층을 차례로 증착하고, 하프톤 마스크 등을 이용하여 상기 반도체층 및 금속층을 선택적으로 식각하여 상기 반도체층 및 소오스/드레인 전극(302a 302b)을 구비한 박막트랜지스터와 상기 반도체층(403) 및 금속층(405)이 적층된 데이타 라인을 상기 제 1 오목부(401)에 형성한다. 도 5b에서는 4 Mask 공정에 의한 데이타 라인(302)을 도시하였다.
도 5c에 도시한 바와 같이, 상기 데이타 라인(302)을 포함한 기판 전면에 보호막(406)을 형성하고, 상기 드레인 전극(302b)에 콘택 홀을 형성한 후, 상기 콘택홀을 통해 상기 드레인 전극(302b)에 전기적으로 연결되도록 화소 영역의 상기 보호막(406)위에 화소 전극(404)을 형성한다.
따라서, 데이타 라인이 형성되는 부분의 게이트 절연막에 제 1 오목부를 형성하므로 데이터 라인과 화소 전극 간의 기생 커패시턴스를 일정하게 하므로 화면 의 얼룩을 방지할 수 있다.
한편, 데이타 라인이 형성될 부분에 제 1 오목부를 형성하는 대신에 화소 전극이 형성되는 부분의 보호막에 오목부를 형성하여 본 발명의 목적을 달성할 수 있다. 이를 첨부된 도면을 참조하여 보다 구체적으로 설명하면 다음과 같다.
도 6은 도 3의 Ⅱ-Ⅱ'선상에 따른 본 발명의 제 2 실시 예에 따른 액정표시장치의 단면 구조도이다.
즉, 도 6에 도시한 바와 같이, 기판(600)상에 게이트 전극(도 3의 301a) 및 게이트 라인(도 3의 301)이 형성되고, 상기 게이트 라인(301)을 포함한 기판 전면에 게이트 절연막(602)이 형성된다. 그리고, 상기 게이트 절연막(602)위에 데이타 라인(도 3의 302)이 형성된다. 여기서, 상기 데이타 라인(302)은 5 마스크(Mask) 공정으로 형성될 경우 금속층으로만 형성될 수 있으나, 4 Mask 공정에서는 반도체층(603)과 금속층(605)이 적층된 구조로 형성된다.
상기 데이타 라인(302)을 포함한 기판 전면에 보호막(606)이 형성되고, 화소 전극이 형성될 부분의 상기 보호막(606)이 소정 깊이로 식각되어 제 2 오목부(601)가 형성된다.
그리고, 상기 제 2 오목부(601)에 해당되는 부분의 상기 보호막(606)위에 화소 전극(604)이 형성된다.
이와 같은 구조를 갖는 본 발명의 제 2 실시 예에 따른 액정표시장치의 제조 방법을 설명하면 다음과 같다.
도 7a 내지 7c는 도 3의 Ⅱ-Ⅱ'선상의 본 발명의 제 2 실시 예에 따른 액정 표시장치의 공정 단면도이다.
도 7a에 도시한 바와 같이, 기판(600)상에 금속층을 증착하고 선택적으로 제거하여 게이트 라인 및 게이트 전극(도 3의 301, 30la 참조)을 형성 한 후, 상기 게이트 라인을 포함한 기판 전면에 게이트 절연막(602)을 형성한다.
그리고, 상기 게이트 절연막(602)위에 반도체층 및 금속층을 증착하고 선택적으로 제거하여 반도체층 및 소오스/드레인 전극을 구비한 박막트랜지스터(도 3의 303) 및 데이타 라인(302)을 형성한다.
이 때, 5 Mask 공정에서는, 상기 게이트 전극 상측의 게이트 절연막(602)위에 섬 모양으로 반도체층을 형성한 후, 전면에 금속층을 증착하고 선택적을 식각하여 상기 반도체층 양측에 소오스 및 드레인 전극(302a 302b)이 위치되도록 상기 금속층으로만 이루어진 데이타 라인(302)을 형성한다.
또한, 4 Mask 공정에서는, 상기 게이트 전극 상측의 게이트 절연막(602)위에 반도체층과 금속층을 차례로 증착하고, 하프톤 마스크 등을 이용하여 상기 반도체층 및 금속층을 선택적으로 식각하여 상기 반도체층 및 소오스/드레인 전극(302a 302b)을 구비한 박막트랜지스터와 상기 반도체층(603) 및 금속층(605)이 적층된 데이타 라인(302)을 형성한다. 도 7a에서는 4 Mask 공정에 의한 데이타 라인(302)을 도시하였다.
도 7b에 도시한 바와 같이, 상기 데이타 라인(302)을 포함한 기판 전면에 보호막(606)을 형성하고, 하프톤 마스크 또는 슬릿 마스크를 이용하여 상기 보호막(606)을 선택적으로 제거하여 상기 드레인 전극(302b)이 노출되도록 콘택 홀을 형성함과 동시에 화소 전극이 형성될 부분의 보호막을 소정 깊이로 식각하여 제 2 오목부(601)을 형성한다.
상기 공정을 보다 구체적으로 설명하면 도 8a 내지도 8b와 같다.
도 8a 내지 8b는 본 발명의 제 2 실시 예에 따른 제 2 오목부 형성 공정 단면도이다.
즉, 도 8a에 도시한 바와 같이, 상기 보호막(606)위에 감광막(607)을 증착한다. 그리고, 상기 드레인 콘택 홀을 형성할 부분에는 투과부(a), 상기 제 2 오목부(601)를 형성할 부분에는 슬릿부(반투과부)(c), 그리고 나머지 부분에는 차광부(b)가 형성된 슬릿 마스크 또는 하프톤 마스크를 상기 감광막(607)위에 정렬시킨다. 여기서, 상기 슬릿부(c)의 각 슬릿의 폭 및 간격에 따라 상기 제 2 오목부(601)의 깊이가 조절될 수 있다.
그리고, 상기 마스크를 이용하여 상기 감광막(607)을 노광하고 현상하여 상기 투과부(a)에 해당되는 부분은 완전 제거되고, 상기 슬릿부(c)에 해당되는 부분은 두께의 1/2 정도 제거되도록 상기 감광막(607)을 패터닝한다.
도 8b에 도시한 바와 같이, 상기 패터닝된 감광막(607)을 마스크로 이용하여 상기 보호막(606)을 제거하여 상기 드레인 전극(302b)상에 콘택 홀(608)을 형성한 후, 상기 슬릿부(c)의 감광막(607)이 제거되도록 에싱 공정을 진행한다. 그리고, 에싱된 감광막(607)을 마스크로 이용하여 상기 보호막(606)을 소정 깊이로 식각하여 상기 제 2 오목부(601)을 형성한다.
이와 같이 제 2 오목부(601)을 형성한 후, 도 7c에 도시한 바와 같이, 전면 에 투명 도전막을 증착하고 선택적으로 제거하여 상기 콘택 홀(608)을 통해 상기 드레인 전극(302b)에 전기적으로 연결되도록 상기 보호막(606)의 제 2 오목부(601)에 화소 전극(604)을 형성한다.
따라서, 본 발명의 제 2 실시 예에서는 상기 화소 전극(604)의 하측에 제 2 오목부를 두어 공정 편차로 인해 발생되는 상기 데이터 라인과 화소 전극 간의 기생 커패시턴스 차이를 일정하게 할 수 있다.
또한, 도면에는 도시되지 않았지만, 상기에서 설명한 본 발명의 제 1 및 제 2 실시예를 조합하여, 데이타 라인 하측에 제 1 오목부를 형성하고 화소 전극 하측에 제 2 오목부를 모두 다 형성할 수도 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.
상기에서 설명한 바와 같은 본 발명에 따른 액정표시장치 및 그의 제조 방법에 있어서는 다음과 같은 효과가 있다.
즉, 데이타 라인 하측에 제 1 오목부를 형성하거나, 화소 전극 하측에 제 2 오목부를 형성한 후 그 위에 각각 데이타 라인 또는 화소 전극을 형성하므로, 공정 편차로 발생하는 데이터 라인과 화소 전극 사이의 기생 커패시턴스의 차이를 제어하여 액정표시장치의 얼룩 불량을 개선할 수 있다.
Claims (9)
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- 기판상에 게이트 전극 및 게이트 라인을 형성하고, 상기 게이트 라인을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와,상기 게이트 절연막위에 데이터 라인 및 상기 게이트 라인과 데이터 라인이 교차하는 부분에 박막트랜지스터를 형성하는 단계와,상기 데이터 라인을 포함한 기판 전면에 보호막을 형성하는 단계와,화소 전극을 형성할 부분의 상기 보호막에 오목부를 형성하는 단계와,상기 보호막의 상기 오목부에만 상기 박막트랜지스터에 연결되도록 화소 전극을 형성하는 단계를 포함하고,상기 오목부를 형성하는 단계는,상기 오목부에 해당되는 부분에는 반투과부, 상기 박막트랜지스터의 드레인 전극 상에는 투과부 및 나머지 부분은 차광부를 구비한 마스크를 준비하는 단계와,상기 보호막위에 감광막을 증착하고 상기 마스크를 상기 감광막위에 정렬하는 단계와,상기 마스크를 이용한 노광 및 현상 공정으로 상기 감광막을 패터닝하는 단계와,상기 패터닝된 감광막을 마스크로 이용하여 상기 보호막을 식각하여 상기 드레인 전극 상에 콘택 홀을 형성하는 단계와,상기 반투과부에 해당되는 감광막이 제거되도록 상기 감광막을 에싱하는 단계와,상기 에싱된 감광막을 마스크로 이용하여 상기 보호막을 소정 깊이로 식각하여 오목부를 형성하는 단계를 포함함을 특징으로 하는 액정표시장치의 제조 방법.
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