KR101225221B1 - Driving liquid crystal display and apparatus for driving the same - Google Patents

Driving liquid crystal display and apparatus for driving the same Download PDF

Info

Publication number
KR101225221B1
KR101225221B1 KR1020050132278A KR20050132278A KR101225221B1 KR 101225221 B1 KR101225221 B1 KR 101225221B1 KR 1020050132278 A KR1020050132278 A KR 1020050132278A KR 20050132278 A KR20050132278 A KR 20050132278A KR 101225221 B1 KR101225221 B1 KR 101225221B1
Authority
KR
South Korea
Prior art keywords
data
source output
output enable
enable signal
block
Prior art date
Application number
KR1020050132278A
Other languages
Korean (ko)
Other versions
KR20070069797A (en
Inventor
이재용
하영수
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020050132278A priority Critical patent/KR101225221B1/en
Publication of KR20070069797A publication Critical patent/KR20070069797A/en
Application granted granted Critical
Publication of KR101225221B1 publication Critical patent/KR101225221B1/en

Links

Images

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611Control of matrices with row and column drivers
    • G09G3/3614Control of polarity reversal in general
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611Control of matrices with row and column drivers
    • G09G3/3685Details of drivers for data electrodes
    • G09G3/3688Details of drivers for data electrodes suitable for active matrices only
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00Command of the display device
    • G09G2310/02Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243Details of the generation of driving signals
    • G09G2310/0254Control of polarity reversal in general, other than for liquid crystal displays
    • G09G2310/0256Control of polarity reversal in general, other than for liquid crystal displays with the purpose of reversing the voltage across a light emitting or modulating element within a pixel

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 2 도트 인버젼 방식으로 구동되는 액정표시장치의 표시품질을 높이도록 한 액정표시장치와 그 구동방법에 관한 것이다. The present invention relates to a liquid crystal display device and a driving method thereof to improve the display quality of a liquid crystal display device driven by a 2-dot inversion method.

이 액정표시장치는 다수의 데이터라인들과 다수의 게이트라인들이 교차하고 다수의 액정셀들이 배치되는 액정패널과; 수평기간 단위로 펄스폭이 다른 소스 출력 인에이블신호를 발생하는 제어신호 발생기와; N(N은 2 이상의 양의 정수) 수평주기 단위로 데이터 전압의 극성을 반전시키고 상기 소스 출력 인에이블신호에 응답하여 상기 데이터 전압을 상기 데이터라인에 공급하는 데이터 구동회로를 구비한다. The liquid crystal display includes a liquid crystal panel in which a plurality of data lines and a plurality of gate lines intersect and a plurality of liquid crystal cells are disposed; A control signal generator for generating a source output enable signal having a different pulse width in horizontal period units; And a data driving circuit for inverting the polarity of the data voltage in units of N (N is a positive integer of 2 or more) horizontal period and supplying the data voltage to the data line in response to the source output enable signal.

Description

액정표시장치와 그 구동방법{DRIVING LIQUID CRYSTAL DISPLAY AND APPARATUS FOR DRIVING THE SAME}Liquid crystal display and its driving method {DRIVING LIQUID CRYSTAL DISPLAY AND APPARATUS FOR DRIVING THE SAME}

도 1은 1 도트 인버젼 방식에서 구동되는 액정패널의 데이터 극성을 개략적으로 나타내는 도면. 1 is a view schematically showing the data polarity of a liquid crystal panel driven in a one dot inversion scheme.

도 2는 2 도트 인버젼 방식에서 구동되는 액정패널의 데이터 극성을 개략적으로 나타내는 도면. FIG. 2 is a diagram schematically illustrating data polarity of a liquid crystal panel driven in a two dot inversion scheme. FIG.

도 3은 2 도트 인버젼 방식으로 구동되는 액정표시장치를 개략적으로 나타내는 블록도. 3 is a block diagram schematically illustrating a liquid crystal display device driven in a two dot inversion method.

도 4는 도 3의 액정패널에서 수직으로 나란하게 배치되는 4×4 액정셀 매트릭스를 확대하여 나타내는 도면. FIG. 4 is an enlarged view of a 4x4 liquid crystal cell matrix vertically arranged side by side in the liquid crystal panel of FIG.

도 5는 도 4와 같은 액정셀 매트릭스에 충전되는 2 도트 인버젼 방식의 데이터를 나타내는 파형도.FIG. 5 is a waveform diagram illustrating data of a 2-dot inversion method filled in a liquid crystal cell matrix as shown in FIG. 4.

도 6은 본 발명의 제1 실시예에 따른 액정표시장치를 나타내는 블록도.6 is a block diagram illustrating a liquid crystal display device according to a first embodiment of the present invention.

도 7은 도 6에 도시된 SOE 발생회로를 상세히 나타내는 회로도.7 is a circuit diagram showing in detail the SOE generation circuit shown in FIG.

도 8은 도 6에 도시된 SOE 발생회로의 입 출력 파형을 나타내는 파형도.FIG. 8 is a waveform diagram showing input and output waveforms of the SOE generation circuit shown in FIG. 6; FIG.

도 9는 도 6에 도시된 데이터 구동회로를 상세히 나타내는 블록도.FIG. 9 is a block diagram showing in detail the data driving circuit shown in FIG. 6; FIG.

도 10은 본 발명에 따른 소스 출력 인에이블 신호에 따라 도 4와 같은 액정셀 매트릭스에 공급되는 데이터의 충전특성을 나타내는 파형도. FIG. 10 is a waveform diagram illustrating charging characteristics of data supplied to a liquid crystal cell matrix as shown in FIG. 4 in accordance with a source output enable signal according to the present invention. FIG.

도 11은 본 발명의 제2 실시예에 따른 액정표시장치에서 가상적으로 구획화된 액정패널을 나타내는 블록도.11 is a block diagram illustrating a virtually partitioned liquid crystal panel in the liquid crystal display according to the second embodiment of the present invention.

도 12는 도 11과 같이 다수의 블럭들로 구획화된 액정패널의 각 블럭들에 공급되는 소스 출력 인에이블의 예를 나타내는 파형도. FIG. 12 is a waveform diagram illustrating an example of a source output enable supplied to each block of a liquid crystal panel partitioned into a plurality of blocks as shown in FIG.

< 도면의 주요 부분에 대한 부호의 설명 >Description of the Related Art

31, 61 : 타이밍 콘트롤러 32, 62 : 데이터 구동회로31, 61: timing controller 32, 62: data drive circuit

33, 63 : 게이트 구동회로 34, 64 : 액정패널33, 63: gate driving circuit 34, 64: liquid crystal panel

65 : SOE 발생회로 71 : 멀티플렉서65: SOE generation circuit 71: multiplexer

91 : 제1 래치 92 : 쉬프트 레지스터91: first latch 92: shift register

93 : 제2 래치 94 : 디지털-아날로그 변환기93: second latch 94: digital-to-analog converter

95 : 버퍼 96 : 차지쉐어회로 95: buffer 96: charge share circuit

본 발명은 액정표시장치에 관한 것으로, 특히 2 도트 인버젼 방식으로 구동되는 액정표시장치의 표시품질을 높이도록 한 액정표시장치와 그 구동방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device and a driving method thereof for improving display quality of a liquid crystal display device driven by a 2-dot inversion method.

액정표시장치는 비디오신호에 따라 액정셀들의 광투과율을 조절하여 화상을 표시하게 된다. 액티브 매트릭스(Active Matrix) 타입의 액정표시장치는 액정셀마다 스위칭소자가 형성되어 동영상을 표시하기에 유리하다. 스위칭소자로는 주로 박막트랜지스터(Thin Film Transistor; 이하 "TFT"라 함)가 이용되고 있다. The liquid crystal display device displays an image by adjusting light transmittance of liquid crystal cells according to a video signal. In an active matrix type liquid crystal display, switching elements are formed in each liquid crystal cell, which is advantageous for displaying a moving image. As the switching device, a thin film transistor (hereinafter referred to as "TFT") is mainly used.

액정표시장치는 액정셀에 충전되는 데이터의 극성을 주기적으로 반전시킴으로써 플리커와 잔상을 줄이기 위한 인버젼 방식으로 구동되고 있다. 인버젼 방식으로는 수직라인 방향에서 인접한 액정셀들간 데이터의 극성을 반전시키는 라인 인버젼 방식, 수평라인 방향에서 인접한 액정셀들간 데이터의 극성을 반전시키는 컬럼 인버젼 방식, 수직라인 방향과 수평라인 방향에서 인접한 액정셀들간 데이터의 극성을 반전시키는 도트 인버젼 방식이 있다. 이러한 인버젼 방식 중에서 도트 인버젼 방식이 수직 및 수평방향에서 플리커가 거의 나타나지 않기 때문에 주로 선택되고 있다. The LCD is driven in an inversion manner to reduce flicker and afterimage by periodically inverting the polarity of data charged in the liquid crystal cell. The inversion method includes a line inversion method of inverting the polarity of data between adjacent liquid crystal cells in the vertical line direction, a version method of inverting the polarity of data between adjacent liquid crystal cells in the horizontal line direction, a vertical line direction and a horizontal line direction There is a dot inversion method in which the polarity of data between adjacent liquid crystal cells is reversed. Of these inversion methods, the dot inversion method is mainly selected because flicker hardly appears in the vertical and horizontal directions.

도트 인버젼 방식은 도 1과 같이 수직방향에서 인접하는 액정셀에 각각 공급되는 데이터의 극성이 상반됨과 아울러 수평방향에서 인접하는 액정셀에 각각 공급되는 데이터의 극성이 상반된다. 그리고 그 데이터의 극성은 매 프레임(Fn-1,Fn)마다 반전된다. 이러한 도트 인버젼 방식은 수직 및 수평방향 모두에서 플리커가 최소화되기 때문에 현재 액정표시장치에서 가장 많이 적용되고 있다. In the dot inversion scheme, as illustrated in FIG. 1, polarities of data supplied to adjacent liquid crystal cells in the vertical direction are opposite to each other, and polarities of data supplied to adjacent liquid crystal cells in the horizontal direction are opposite to each other. The polarity of the data is inverted every frame (Fn-1, Fn). The dot inversion method is most widely used in liquid crystal display devices because flicker is minimized in both the vertical and horizontal directions.

도 2의 도트 인버젼 방식은 수평 및 수직방향에서 2 도트 단위로 데이터의 극성이 반전된다. 도 2와 같은 2 도트 인버젼 방식은 도 1과 같은 1 도트 인버젼 방식에 비하여 소비전력이 낮은 장점이 있다. In the dot inversion scheme of FIG. 2, the polarity of data is inverted in units of two dots in the horizontal and vertical directions. The two-dot inversion method as shown in FIG. 2 has the advantage of lower power consumption than the one-dot inversion method as shown in FIG.

도 3은 2 도트 인버젼 방식으로 구동되는 종래의 액정표시장치를 개략적으로 나타낸 것이다. 3 schematically shows a conventional liquid crystal display device driven in a two dot inversion method.

도 3을 참조하면, 종래의 액정표시장치는 데이터라인(D1 내지 Dm)과 게이트라인(G1 내지 Gn)이 교차되며 그 교차부에 액정셀(Clc)을 구동하기 위한 TFT가 형성된 액정패널(34)과, 액정패널(34)의 데이터라인(D1 내지 Dm)에 데이터를 공급하기 위한 데이터 구동회로(32)와, 액정패널(34)의 게이트라인(G1 내지 Gn)에 스캔펄스를 공급하기 위한 게이트 구동회로(33)와, 데이터 구동회로(32) 및 게이트 구동회로(33)를 제어하기 위한 타이밍 콘트롤러(31)를 구비한다. Referring to FIG. 3, a conventional liquid crystal display device includes a liquid crystal panel 34 in which data lines D1 to Dm and gate lines G1 to Gn cross each other, and TFTs for driving the liquid crystal cell Clc are formed at the intersections thereof. ), A data driving circuit 32 for supplying data to the data lines D1 to Dm of the liquid crystal panel 34, and a scan pulse for supplying scan pulses to the gate lines G1 to Gn of the liquid crystal panel 34. And a timing controller 31 for controlling the gate driving circuit 33 and the data driving circuit 32 and the gate driving circuit 33.

데이터 구동회로(32)는 클럭을 샘플링하기 위한 쉬프트레지스터, 데이터를 일시저장하기 위한 레지스터, 쉬프트레지스터로부터의 클럭신호에 응답하여 데이터를 1 라인분씩 저장하고 저장된 1 라인분의 데이터를 동시에 출력하기 위한 래치, 래치로부터의 디지털 데이터값에 대응하여 정극성/부극성의 감마전압을 선택하기 위한 디지털/아날로그 변환기, 정극성/부극성 감마전압에 의해 변환된 아날로그 데이터가 공급되는 데이터라인(D1 내지 Dm)을 선택하기 위한 멀티플렉서 및 멀티플렉서와 데이터라인 사이에 접속된 출력버퍼 등으로 구성된다. 이 데이터 구동회로(32)는 2 도트 인버젼 방식에 따라 2 수평주기 단위로 데이터라인들(D1 내지 Dm)에 공급되는 데이터전압의 극성을 반전시키고 그 데이터전압을 소스 출력 인에이블신호(Source Output Enable : SOE)에 따라 액정패널(34)의 데이터라인들(D1 내지 Dm)에 공급하게 된다. The data driving circuit 32 stores a shift register for sampling a clock, a register for temporarily storing data, a line for storing data in response to a clock signal from the shift register, and simultaneously outputs the stored one line of data. Latch, a digital / analog converter for selecting a positive / negative gamma voltage corresponding to the digital data value from the latch, and a data line to which analog data converted by the positive / negative gamma voltage is supplied (D1 to Dm) ), And a multiplexer for selecting) and an output buffer connected between the multiplexer and the data line. The data driving circuit 32 inverts the polarity of the data voltages supplied to the data lines D1 to Dm in units of two horizontal periods according to a two dot inversion scheme, and converts the data voltages into a source output enable signal. Enable: Supply the data lines D1 to Dm of the liquid crystal panel 34 according to SOE.

게이트 구동회로(33)는 스캔펄스를 순차적으로 순차적으로 발생하는 쉬프트 레지스터와, 스캔펄스의 전압을 액정셀(Clc)의 구동에 적합한 레벨로 쉬프트시키기 위한 레벨 쉬프터 등으로 구성된다. 이 게이트 구동회로(33)는 타이밍 콘트롤러(31)의 제어 하에 게이트라인들(G1 내지 Gn)에 순차적으로 스캔펄스를 공급한다. The gate driving circuit 33 includes a shift register for sequentially generating scan pulses, and a level shifter for shifting the voltage of the scan pulses to a level suitable for driving the liquid crystal cell Clc. The gate driving circuit 33 sequentially supplies scan pulses to the gate lines G1 to Gn under the control of the timing controller 31.

타이밍 콘트롤러(31)는 수직/수평 동기신호(V,H)와 클럭(CLK)을 이용하여 게이트 구동회로(33)를 제어하기 위한 게이트 제어신호(GDC)와 데이터 구동회로(32)를 제어하기 위한 데이터 제어신호(DDC)를 발생한다. 데이터 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse : SSP), 소스 쉬프트 클럭(Source Shift Clock : SSC), 소스 출력 인에이블신호(SOE), 극성신호(Polarity : POL) 등을 포함한다. 여기서, 소스 출력신호(SOE)는 데이터의 출력시간을 지시하는 신호이다. 게이트 제어신호(GDC)는 게이트 쉬프트 클럭(Gate Shift Clock : GSC), 게이트 출력신호(Gate Output Enable : GOE), 게이트스타트 펄스(Gate Start Pulse : GSP) 등을 포함한다. The timing controller 31 controls the gate control signal GDC and the data driving circuit 32 for controlling the gate driving circuit 33 by using the vertical / horizontal synchronization signals V and H and the clock CLK. To generate a data control signal DDC. The data control signal DDC includes a source start pulse SSP, a source shift clock SSC, a source output enable signal SOE, a polarity signal POL, and the like. Here, the source output signal SOE is a signal indicating the output time of the data. The gate control signal GDC includes a gate shift clock GSC, a gate output enable GOE, a gate start pulse GSP, and the like.

도 5는 도 4와 같이 수직으로 나란하게 배치되는 네 개의 액정셀들에 공급되는 2 도트 인버젼 방식의 데이터전압을 나타낸다. FIG. 5 illustrates a two-dot inversion data voltage supplied to four liquid crystal cells vertically arranged as shown in FIG. 4.

도 4 및 도 5를 참조하면, 2 도트 인버젼 방식의 액정표시장치는 데이터전압의 극성을 2 수평라인 주기로 반전시킨다. 따라서, 제1 데이터라인(DL1)에 접속된 제1 수평라인(HL1)의 액정셀(A)과 제2 수평라인(HL2)의 액정셀(B)에는 공통전압(Vcom)보다 높은 정극성 전압이 인가되는 반면에, 제1 데이터라인(DL1)에 접속된 제3 수평라인(HL3)의 액정셀(C)과 제4 수평라인(HL4)의 액정셀(D)에는 공통전압 (Vcom)보다 낮은 부극성 전압이 인가된다. 4 and 5, the liquid crystal display of the two dot inversion method inverts the polarity of the data voltage every two horizontal line periods. Therefore, the positive polarity voltage higher than the common voltage Vcom is applied to the liquid crystal cell A of the first horizontal line HL1 and the liquid crystal cell B of the second horizontal line HL2 connected to the first data line DL1. On the other hand, the liquid crystal cell C of the third horizontal line HL3 connected to the first data line DL1 and the liquid crystal cell D of the fourth horizontal line HL4 are connected to the common voltage Vcom. Low negative voltage is applied.

그런데 이러한 2 도트 인버젼 방식에서는 부극성 전압(또는 정극성 전압)으로부터 상승하는 정극성 전압(또는 부극성 전압)이 인가되는 액정셀과, 정극성 전압(또는 부극성 전압)으로부터 변하는 정극성 전압(또는 부극성 전압)이 인가되는 액정셀들 사이에 액정셀에 충전되는 데이터의 충전량이 다르게 된다. 이는 부극성 전압(또는 정극성 전압)으로부터 상승하는 정극성 전압(또는 부극성 전압)의 라이징 타임(rising time)(또는 폴링 타임(falling time))이 긴 반면, 정극성 전압으로부터 변하는 정극성 전압의 라이징 타임(또는 폴링 타임)은 상대적으로 짧기 때문이다. 이러한 충전특성의 차이로 인하여, 동일한 계조의 데이터전압이라 하더라도 제1 및 제3 수평라인(HL1, HL3)의 액정셀들(A, C)에 비하여, 제2 및 제4 수평라인(HL2, HL4)의 액정셀들(B, D)은 더 밝게 보이게 되고, 이웃하는 수평라인들 사이에 휘도차가 발생하게 된다. However, in such a two-dot inversion system, a liquid crystal cell to which a positive voltage (or negative voltage) rising from the negative voltage (or positive voltage) is applied, and a positive voltage changing from the positive voltage (or negative voltage) The amount of charge of data charged in the liquid crystal cell is different between the liquid crystal cells to which the negative voltage is applied. This is because the rising time (or falling time) of the positive voltage (or negative voltage) rising from the negative voltage (or positive voltage) is long, while the positive voltage varies from the positive voltage. This is because the rising time (or polling time) is relatively short. Due to such a difference in charging characteristics, the second and fourth horizontal lines HL2 and HL4 may have the same gray level data voltage as compared to the liquid crystal cells A and C of the first and third horizontal lines HL1 and HL3. The liquid crystal cells B and D of FIG. 2 appear brighter, and a luminance difference is generated between neighboring horizontal lines.

따라서, 본 발명의 목적은 2 도트 인버젼 방식으로 구동되는 액정표시장치의 표시품질을 높이도록 한 액정표시장치와 그 구동방법을 제공하는데 있다. Accordingly, an object of the present invention is to provide a liquid crystal display device and a driving method thereof to improve the display quality of a liquid crystal display device driven by a 2-dot inversion method.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 다수의 데이터라인들과 다수의 게이트라인들이 교차하고 다수의 액정셀들이 배치되는 액정패널과; 수평기간 단위로 펄스폭이 다른 소스 출력 인에이블신호를 발생하는 제어신호 발생기와; N(N은 2 이상의 양의 정수) 수평주기 단위로 데이터 전압의 극성을 반전시키고 상기 소스 출력 인에이블신호에 응답하여 상기 데이터 전압을 상기 데이터라인에 공급하는 데이터 구동회로를 구비한다. In order to achieve the above object, a liquid crystal display according to an embodiment of the present invention includes a liquid crystal panel in which a plurality of data lines and a plurality of gate lines intersect and a plurality of liquid crystal cells are disposed; A control signal generator for generating a source output enable signal having a different pulse width in horizontal period units; And a data driving circuit for inverting the polarity of the data voltage in units of N (N is a positive integer of 2 or more) horizontal period and supplying the data voltage to the data line in response to the source output enable signal.

상기 제어신호 발생기는 상기 데이터전압의 극성을 지시하는 극성 제어신호를 더 발생한다. The control signal generator further generates a polarity control signal indicating the polarity of the data voltage.

상기 데이터 구동회로는 상기 극성 제어신호에 응답하여 상기 데이터 전압의 극성을 2 수평주기 단위로 반전시키고, 상기 소스 출력 인에이블신호에 응답하여 제1 데이터, 상기 제1 데이터와 극성이 동일한 제2 데이터, 상기 제1 및 제2 데이터와 극성이 다른 제3 및 제4 데이터를 순차적으로 출력한다. The data driving circuit inverts the polarity of the data voltage in units of two horizontal periods in response to the polarity control signal and in response to the source output enable signal, first data and second data having the same polarity as the first data. The third and fourth data having different polarities from the first and second data are sequentially output.

상기 소스 출력인에이블신호는 상기 제1 및 제3 데이터 전압의 출력을 지시하는 기수 펄스와; 상기 기수 펄스에 비하여 큰 펄스폭을 가지고 상기 제2 및 제4 데이터 전압의 출력을 지시하는 우수 펄스를 포함한다. The source output enable signal includes an odd pulse indicating the output of the first and third data voltages; And an even pulse indicating the output of the second and fourth data voltages with a larger pulse width than the odd pulse.

상기 데이터 구동회로는 상기 기수 및 우수 펄스의 하이논리구간 동안 정극성 데이터전압과 부극성 데이터전압 사이의 중간전압을 상기 데이터라인에 공급하기 위한 차지쉐어회로를 더 구비한다. The data driving circuit further includes a charge share circuit for supplying an intermediate voltage between the positive data voltage and the negative data voltage to the data line during the high logic period of the odd and even pulses.

상기 제어신호 발생기는 2 수평기간 단위로 펄스가 나타나는 제1 소스 출력 인에이블신호와, 상기 제1 소스 출력 인에이블신호에 비하여 1 수평기간 정도 지연되고 상기 2 수평기간 단위로 펄스가 나타나는 제2 소스 출력 인에이블신호, 및 상기 소스 출력 인에이블신호들의 선택을 위한 선택 제어신호를 발생하는 타이밍 콘트롤러와; 상기 선택 제어신호에 응답하여 상기 제1 및 제2 소스 출력 인에이블신 호들을 1 수평기간 단위로 교대로 출력하는 멀티플렉서를 구비한다. The control signal generator includes a first source output enable signal in which pulses appear in units of two horizontal periods, and a second source in which a pulse occurs in units of two horizontal periods and is delayed by about one horizontal period compared to the first source output enable signal. A timing controller for generating an output enable signal and a selection control signal for selecting the source output enable signals; And a multiplexer for alternately outputting the first and second source output enable signals in units of one horizontal period in response to the selection control signal.

본 발명의 다른 실시예에 따른 액정표시장치는 다수의 데이터라인들과 다수의 게이트라인들이 교차하고 다수의 액정셀들이 배치되는 액정패널과; 상기 액정패널의 위치에 따라 펄스폭이 다른 소스 출력 인에이블신호를 발생하는 제어신호 발생기와; N(N은 2 이상의 양의 정수) 수평주기 단위로 데이터 전압의 극성을 반전시키고 상기 소스 출력 인에이블신호에 응답하여 상기 데이터 전압을 상기 데이터라인에 공급하는 데이터 구동회로를 구비한다. According to another exemplary embodiment of the present invention, a liquid crystal display includes: a liquid crystal panel in which a plurality of data lines and a plurality of gate lines intersect and a plurality of liquid crystal cells are disposed; A control signal generator for generating a source output enable signal having a different pulse width according to the position of the liquid crystal panel; And a data driving circuit for inverting the polarity of the data voltage in units of N (N is a positive integer of 2 or more) horizontal period and supplying the data voltage to the data line in response to the source output enable signal.

상기 액정패널은 상기 데이터 구동회로와 가까운 제1 블럭, 상기 제1 블럭에 비하여 상기 데이터 구동회로로부터 더 먼 위치의 제2 블럭, 및 상기 제2 블럭에 비하여 상기 데이터 구동회로로부터 먼 제3 블럭을 포함한다. The liquid crystal panel includes a first block closer to the data driving circuit, a second block located farther from the data driving circuit than the first block, and a third block farther from the data driving circuit than the second block. Include.

상기 제어신호 발생기는 펄스폭이 실질적으로 동일한 제1 기수 펄스와 제1 우수 펄스을 포함한 제1 블럭의 소스 출력 인에이블 신호, 상기 제1 우수 펄스에 비하여 펄스폭이 더 넓은 제2 우수 펄스를 포함한 제2 블럭의 소스 출력 인에이블 신호, 및 상기 제2 우수 펄스에 비하여 펄스폭이 더 넓은 제3 우수 펄스를 포함한 제3 블럭의 소스 출력 인에이블 신호를 발생한다. The control signal generator may include a source output enable signal of a first block including a first odd pulse and a first even pulse having substantially the same pulse width, and a second even pulse having a wider pulse width than the first even pulse. A source output enable signal of a third block is generated including a source output enable signal of two blocks and a third even pulse having a wider pulse width than the second even pulse.

상기 데이터 구동회로는 상기 제1 블럭의 소스 출력 인에이블 신호에 응답하여 상기 제1 블럭에 표시될 데이터를 출력한 후, 상기 제2 블럭의 소스 출력 인에이블 신호에 응답하여 상기 제2 블럭에 표시될 데이터를 출력한 다음, 상기 제3 블럭의 소스 출력 인에이블 신호에 응답하여 상기 제3 블럭에 표시될 데이터를 출력한다. The data driving circuit outputs data to be displayed in the first block in response to the source output enable signal of the first block, and then displays the data in the second block in response to the source output enable signal of the second block. After outputting data to be output, the data to be displayed in the third block is output in response to the source output enable signal of the third block.

상기 제어신호 발생기는 2 수평기간 단위로 펄스가 나타나는 제1 소스 출력 인에이블신호와, 상기 제1 소스 출력 인에이블신호에 비하여 1 수평기간 정도 지연되고 상기 블럭에 따라 펄스폭이 다른 펄스가 상기 2 수평기간 단위로 나타나는 제2 소스 출력 인에이블신호, 및 상기 소스 출력 인에이블신호들의 선택을 위한 선택 제어신호를 발생하는 타이밍 콘트롤러와; 상기 선택 제어신호에 응답하여 상기 제1 및 제2 소스 출력 인에이블신호들을 1 수평기간 단위로 교대로 출력하는 멀티플렉서를 구비한다. The control signal generator includes a first source output enable signal in which pulses appear in units of two horizontal periods, and a pulse having a delay of about one horizontal period compared to the first source output enable signal and having a different pulse width according to the block. A timing controller for generating a second source output enable signal in horizontal period units and a selection control signal for selecting the source output enable signals; And a multiplexer for alternately outputting the first and second source output enable signals in units of one horizontal period in response to the selection control signal.

본 발명의 실시예에 따른 액정표시장치의 구동방법은 수평기간 단위로 펄스폭이 다른 소스 출력 인에이블신호를 발생하는 단계와; N(N은 2 이상의 양의 정수) 수평주기 단위로 데이터 전압의 극성을 반전시키고 상기 소스 출력 인에이블신호에 응답하여 상기 데이터 전압을 액정패널의 데이터라인에 공급하는 단계를 포함한다. A method of driving a liquid crystal display according to an embodiment of the present invention includes the steps of: generating a source output enable signal having a different pulse width in units of horizontal periods; N (N is a positive integer of 2 or more) and inverting the polarity of the data voltage in the horizontal period unit and supplying the data voltage to the data line of the liquid crystal panel in response to the source output enable signal.

본 발명의 다른 실시예에 따른 액정표시장치의 구동방법은 액정패널의 위치에 따라 펄스폭이 다른 소스 출력 인에이블신호를 발생하는 단계와; N(N은 2 이상의 양의 정수) 수평주기 단위로 데이터 전압의 극성을 반전시키고 상기 소스 출력 인에이블신호에 응답하여 상기 데이터 전압을 상기 액정패널의 데이터라인에 공급하는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of driving a liquid crystal display, including generating a source output enable signal having a different pulse width according to a position of the liquid crystal panel; N (N is a positive integer of 2 or more) and inverting the polarity of the data voltage in the horizontal period unit and supplying the data voltage to the data line of the liquid crystal panel in response to the source output enable signal.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 도 6 내지 도 12를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 6 to 12.

도 6을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 펄스폭이 짧은 기수 펄스와 펄스폭이 넓은 우수 펄스가 교번하는 소스출력인에이블신호를 발생하는 SOE 발생회로(65)와, 소스출력신호(SOE)에 응답하여 2 도트 인버젼 방식으로 극성이 반전되는 데이터 전압을 출력하는 데이터 구동회로(62)와, 액정패널(64)의 게이트라인들(G1 내지 Gn)에 스캔펄스를 공급하기 위한 게이트 구동회로(63)와, 데이터 구동회로(62)와 게이트 구동회로(63) 및 SOE 발생회로(65)를 제어하기 위한 타이밍 콘트롤러(61)를 구비한다. Referring to FIG. 6, the liquid crystal display according to the exemplary embodiment of the present invention includes an SOE generation circuit 65 for generating a source output enable signal in which an odd pulse having a short pulse width and an even pulse having a wide pulse width alternate. The scan pulse is supplied to the data driving circuit 62 outputting a data voltage whose polarity is inverted in a 2-dot inversion scheme in response to the output signal SOE, and the gate lines G1 to Gn of the liquid crystal panel 64. And a timing controller 61 for controlling the data driving circuit 62, the gate driving circuit 63, and the SOE generation circuit 65.

액정패널(64)은 두 장의 유리기판 사이에 액정이 주입되며, 그 하부 유리기판 상에 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)이 상호 직교되도록 형성된다. 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차부에 형성된 TFT는 게이트라인(G1 내지 Gn)으로부터의 스캔펄스에 응답하여 데이터라인들(D1 내지 Dm) 상의 데이터를 액정셀(Clc)에 공급하게 된다. 이를 위하여, TFT의 게이트전극은 게이트라인(G1 내지 Gn)에 접속되며, 소스전극은 데이터라인(D1 내지 Dm)에 접속된다. TFT의 드레인전극은 액정셀(Clc)의 화소전극에 접속된다. 화소전극과 대향하는 공통전극에는 공통전압(Vcom)이 공급된다. 도면부호 'Cst'는 스토리지 캐패시터(Storage Capacitor)이다. 스토리지 캐패시터(Cst)는 k(단, k는 1과 n 사이의 양의 정수) 번째 게이트라인에 접속된 액정셀(Clc)과 k-1 번째의 전단 게이트라인 사이에 형성될 수도 있으며, k 번째 게이트라인에 접속된 액정셀(Clc)과 별도의 공통라인 사이에 형성될 수도 있다. Liquid crystal is injected between the two glass substrates, and the liquid crystal panel 64 is formed such that the data lines D1 to Dm and the gate lines G1 to Gn cross each other on the lower glass substrate. The TFTs formed at the intersections of the data lines D1 to Dm and the gate lines G1 to Gn liquid crystal the data on the data lines D1 to Dm in response to a scan pulse from the gate lines G1 to Gn. It is supplied to the cell Clc. For this purpose, the gate electrodes of the TFTs are connected to the gate lines G1 to Gn, and the source electrodes are connected to the data lines D1 to Dm. The drain electrode of the TFT is connected to the pixel electrode of the liquid crystal cell Clc. A common voltage (Vcom) is supplied to the common electrode facing the pixel electrode. Reference numeral 'Cst' denotes a storage capacitor. The storage capacitor Cst may be formed between the liquid crystal cell Clc connected to the k th gate line (where k is a positive integer between 1 and n) and the k-1 th front gate line, and the k th It may be formed between the liquid crystal cell Clc connected to the gate line and a separate common line.

SOE 발생회로(65)는 도 7과 같은 멀티플렉서(71)로 구성된다. 멀티플렉서 (71)에는 타이밍 콘트롤러(61)로부터 펄스폭이 짧은 제1 소스출력신호(SOE1)와 펄스폭이 넓은 제2 소스출력신호(SOE2)가 제1 및 제2 입력단자에 입력된다. 이 멀티플렉서(71)는 타이밍 콘트롤러(61)로부터의 제어신호(S1)에 응답하여 펄스폭이 짧은 제1 소스출력신호(SOE1)와 펄스폭이 넓은 제2 소스출력신호(SOE2)를 대략 1 수평주기 단위로 교대로 선택하고 선택된 소스출력신호(SOE1,SOE2)를 데이터 구동회로(62)에 공급한다. 이 SOE 발생회로(65)는 타이밍 콘트롤러(61) 내에 내장될 수 있다. The SOE generation circuit 65 is composed of a multiplexer 71 as shown in FIG. The multiplexer 71 receives the first source output signal SOE1 having a short pulse width and the second source output signal SOE2 having a wide pulse width from the timing controller 61 to the first and second input terminals. The multiplexer 71 horizontally adjusts the first source output signal SOE1 having a short pulse width and the second source output signal SOE2 having a wide pulse width by approximately 1 in response to the control signal S1 from the timing controller 61. They are alternately selected on a periodic basis and the selected source output signals SOE1 and SOE2 are supplied to the data driving circuit 62. This SOE generation circuit 65 can be built in the timing controller 61.

데이터 구동회로(62)는 타이밍 콘트롤러(61)로부터 입력되는 디지털 데이터(RGB)를 타이밍 콘트롤러(61)와 SOE 발생회로(65)로부터 입력되는 제어신호(DDC, SOE)에 응답하여 액정패널(64)의 데이터라인들(D1 내지 Dm)에 도 2와 같이 2 도트 인버젼 방식으로 극성이 반전되는 데이터를 공급하게 된다. 즉, 데이터 구동회로(62)는 타이밍 콘트롤러(61)로부터의 제어신호(DDC)에 포함된 극성제어신호(POL)에 따라 2 수평주기 동안 동일한 극성의 데이터를 발생한 후 데이터의 극성을 반전시키고, 수평으로 이웃한 데이터의 극성들을 서로 반전시킨다. 이러한 데이터 구동회로(62)에 대한 상세한 설명은 도 9를 결부하여 상세히 설명하기로 한다. The data driving circuit 62 responds to the digital data RGB input from the timing controller 61 in response to the control signals DDC and SOE input from the timing controller 61 and the SOE generation circuit 65. The data of which polarity is inverted is supplied to the data lines D1 to Dm of FIG. 2 as shown in FIG. That is, the data driving circuit 62 generates data having the same polarity for two horizontal periods according to the polarity control signal POL included in the control signal DDC from the timing controller 61, and then reverses the polarity of the data. Inverts the polarities of horizontally neighboring data to each other. A detailed description of the data driving circuit 62 will be described in detail with reference to FIG. 9.

게이트 구동회로(63)는 타이밍 콘트롤러(61)로부터의 제어신호(GDC)에 응답하여 게이트라인들(G1 내지 Gn)에 순차적으로 스캔펄스를 공급한다. The gate driving circuit 63 sequentially supplies scan pulses to the gate lines G1 to Gn in response to the control signal GDC from the timing controller 61.

타이밍 콘트롤러(61)는 수직/수평 동기신호(V,H)와 클럭(CLK)을 이용하여 게이트 구동회로(63)를 제어하기 위한 게이트 제어신호(GDC)와 데이터 구동회로(62)를 제어하기 위한 데이터 제어신호(DDC)를 발생한다. 데이터 제어신호(DDC)는 소 스 스타트 펄스(SSP), 소스 쉬프트 클럭(SSC), 제1 소스 출력신호(SOE1), 제1 소스 출력신호(SOE1), 극성신호(POL) 등을 포함한다. 게이트 제어신호(GDC)는 게이트 쉬프트 클럭(GSC), 게이트 출력신호(GOE), 게이트스타트 펄스(GSP) 등을 포함한다. The timing controller 61 controls the gate control signal GDC and the data driving circuit 62 for controlling the gate driving circuit 63 using the vertical / horizontal synchronization signals V and H and the clock CLK. To generate a data control signal DDC. The data control signal DDC includes a source start pulse SSP, a source shift clock SSC, a first source output signal SOE1, a first source output signal SOE1, a polarity signal POL, and the like. The gate control signal GDC includes a gate shift clock GSC, a gate output signal GOE, a gate start pulse GSP, and the like.

또한, 타이밍 콘트롤러(61)는 클럭(CLK)의 계수 수를 달리함으로써 도 8과 같이 펄스폭이 짧고 주기가 2 수평기간(2H)인 제1 소스출력신호(SOE1)와, 상대적으로 펄스폭이 넓고 주기가 2 수평기간(2H)인 제2 소스출력신호(SOE2)를 발생한다. 제2 소스출력신호(SOE2)는 제1 소스출력신호(SOE1)에 비하여 대략 1 수평주기 늦게 발생된다. 제1 소스출력신호(SOE1)는 동일한 극성의 두 데이터들 중 앞선 기수 데이터의 출력을 지시하며, 제2 소스출력신호(SOE2)는 기수 데이터와 극성이 같고 기수 데이터에 이어서 발생되는 우수 데이터의 출력을 지시한다. 또한, 제2 소스출력신호(SOE2)는 제1 소스출력신호(SOE1)의 펄스폭보다 넓게 설정되어 우수 데이터가 액정셀에 충전되는 시간을 줄여 기수 데이터로 충전되는 액정셀과 우수 데이터로 충전되는 액정셀의 충전양을 균일하게 한다. 이에 대하여 도 10을 결부하여 상세히 설명하기로 한다. In addition, the timing controller 61 varies the number of coefficients of the clock CLK so that the pulse width of the first source output signal SOE1 having a short pulse width and a period of two horizontal periods 2H as shown in FIG. Generate a second source output signal SOE2 that is wide and has two horizontal periods 2H. The second source output signal SOE2 is generated approximately one horizontal period later than the first source output signal SOE1. The first source output signal SOE1 indicates the output of the preceding radix data among the two data of the same polarity, and the second source output signal SOE2 has the same polarity as the radix data and the output of the even data generated after the radix data. To indicate. In addition, the second source output signal SOE2 is set to be wider than the pulse width of the first source output signal SOE1 so as to reduce the time for the good data to be charged in the liquid crystal cell and thus to be filled with the liquid crystal cell and the good data charged with the odd data. Make the filling amount of the liquid crystal cell uniform. This will be described in detail with reference to FIG. 10.

도 9는 데이터 구동회로(62)를 개략적으로 나타낸 것이다. 9 schematically shows the data driving circuit 62.

도 9를 참조하면, 데이터 구동회로(62)는 다수의 집적회로(IC)를 포함하며, 각각의 집적회로는 입력라인과 데이터라인 사이에 종속적으로 접속된 쉬프트 레지스터(92), 제1 래치(91), 제2 래치(93), 디지털-아날로그 변환기(Digital to Analog Convertor : 이하, "DAC"라 한다)(94), 차지쉐어회로(96) 및 버퍼(95)를 구비한다. Referring to FIG. 9, the data driving circuit 62 includes a plurality of integrated circuits (ICs), each integrated circuit including a shift register 92 and a first latch, which are cascaded between an input line and a data line. 91, a second latch 93, a digital-to-analog converter (hereinafter referred to as "DAC") 94, a charge share circuit 96 and a buffer 95.

쉬프트 레지스터(92)는 타이밍 콘트롤러(61)로부터의 소스 스타트 펄스(SSP)를 소스 쉬프트 클럭신호(SSC)에 따라 쉬프트시켜 샘플링신호를 발생한다. 또한, 쉬프트 레지스터(92)는 소스 스타트 펄스(SSP)를 쉬프트시켜 다음 단의 쉬프트 레지스터(92)에 캐리신호(CAR)를 전달한다. The shift register 92 shifts the source start pulse SSP from the timing controller 61 in accordance with the source shift clock signal SSC to generate a sampling signal. In addition, the shift register 92 shifts the source start pulse SSP to transfer a carry signal CAR to the next stage shift register 92.

제1 래치(91)는 쉬프트 레지스터(92)로부터 입력되는 샘플링신호에 따라 디지털 데이터(RGB)를 샘플링하여 저장하고 저장된 디지털 데이터를 제2 래치(93)에 공급한다. The first latch 91 samples and stores the digital data RGB according to the sampling signal input from the shift register 92, and supplies the stored digital data to the second latch 93.

제2 래치(93)는 제1 래치(91)로부터 입력되는 데이터(RGB)를 래치한 다음, 타이밍 콘트롤러(60)로부터의 소스 출력 신호(SOE)에 응답하여 다른 집적회로 내의 제2 래치(93)와 함께 래치된 1 수평라인분의 디지털 데이터를 동시에 출력한다. 이 제2 래치(93)는 도 8과 같은 SOE 발생회로(65)로부터의 소스 출력 인에이블신호(SOE)의 폴링에지에서 데이터를 출력시키고, 그 소스 출력 인에이블신호(SOE)의 라이징에지에서 데이터의 출력을 정지한다. 따라서, 제2 래치(93)는 펄스폭이 넓은 우수 소스 출력 인에이블신호(SOE)에 의해 우수 데이터의 출력시간을 기수 데이터에 비하여 더 길게 한다. The second latch 93 latches the data RGB input from the first latch 91 and then, in response to the source output signal SOE from the timing controller 60, the second latch 93 in another integrated circuit. ) And digital data of one horizontal line latched together. The second latch 93 outputs data at the falling edge of the source output enable signal SOE from the SOE generation circuit 65 as shown in FIG. 8, and at the rising edge of the source output enable signal SOE. Stop output of data. Accordingly, the second latch 93 makes the output time of the even data longer than the odd data by the even source output enable signal SOE having a wide pulse width.

DAC(94)는 제2 래치(93)로부터의 디지털 데이터(RGB)를 타이밍 콘트롤러(61)로부터의 극성 제어신호(POL)에 따라 정극성 아날로그 감마전압(VPG)이나 부극성 아날로그 감마전압(VNG)으로 변환하되, 2 수평주기로 데이터 전압의 극성이 반전되도록 2 도트 인버젼 형태로 데이터의 극성을 반전시켜 2 도트 인버젼 방식으로 극성이 달라지는 아날로그 데이터전압을 출력한다. The DAC 94 transmits the digital data RGB from the second latch 93 to the positive analog gamma voltage VPG or the negative analog gamma voltage VNG according to the polarity control signal POL from the timing controller 61. Converts the polarity of the data voltage in two horizontal periods so that the polarity of the data voltage is inverted in two horizontal periods, and outputs an analog data voltage having a different polarity in a two-dot inversion manner.

차지쉐어회로(96)는 도 8과 같은 SOE 발생회로(65)로부터의 소스 출력 인에이블신호(SOE)의 하이논리구간 동안 차지쉐어전압을 버퍼(95)를 통해 데이터라인에 공급한다. 여기서, 차지쉐어전압(Charge-share voltage)은 정극성 데이터 전압과 부극성 데이터 전압 사이의 중간전압으로써 액정셀의 공통전극에 공급되는 공통전압(Vcom)과 동일하거나 그와 유사한 전압이다. 이러한 차지쉐어전압은 데이터 집적회로의 외부에 배치된 전원회로로부터 공급되는 전압을 소스 출력 인에이블(SOE)의 하이 논리구간 동안 데이터라인에 공급하는 스위치회로에 의해 발생될 수 있고 또한, 소스 출력 인에이블신호(SOE)의 하이논리구간 동안 서로 다른 극성의 데이터들이 공급되는 이웃한 데이터라인들을 단락시키는 스위치회로에 의해 발생될 수 있다. The charge share circuit 96 supplies the charge share voltage to the data line through the buffer 95 during the high logic section of the source output enable signal SOE from the SOE generation circuit 65 as shown in FIG. 8. Here, the charge share voltage is an intermediate voltage between the positive data voltage and the negative data voltage and is equal to or similar to the common voltage Vcom supplied to the common electrode of the liquid crystal cell. This charge share voltage may be generated by a switch circuit that supplies a voltage supplied from a power supply circuit disposed outside the data integrated circuit to the data line during the high logic section of the source output enable SOE. It may be generated by a switch circuit for shorting neighboring data lines to which data of different polarities are supplied during the high logic period of the enable signal SOE.

버퍼(95)는 차지쉐어회로(94)로부터 발생되는 아날로그 데이터전압이 액정패널(64)에 의해 전압강하되지 않도록 아날로그 데이터의 전류를 크게 하여 데이터라인에 공급한다. The buffer 95 supplies a large current of the analog data to the data line so that the analog data voltage generated from the charge share circuit 94 does not drop down by the liquid crystal panel 64.

도 9에 있어서, 도면부호 'R'은 데이터 구동회로(62)의 출력단과 데이터라인(D1 내지 Dm) 사이의 선저항을 등가적으로 나타낸 것이다. In Fig. 9, reference numeral R denotes an equivalent line resistance between the output terminal of the data driving circuit 62 and the data lines D1 to Dm.

도 10은 본 발명에 따른 소스 출력 인에이블신호(SOE)와 액정셀의 충전전압을 나타낸다. 이러한 도 10의 파형도와 도 9의 4×4 액정셀 매트릭스를 결부하여 본 발명에 따른 액정셀들의 충전특성을 설명하기로 한다. 10 shows a source output enable signal SOE and a charging voltage of a liquid crystal cell according to the present invention. The charging characteristics of the liquid crystal cells according to the present invention will be described by combining the waveform diagram of FIG. 10 and the 4 × 4 liquid crystal cell matrix of FIG. 9.

도 4 및 도 10을 참조하면, 본 발명에 따른 액정표시장치는 도 8과 같은 소스 출력 인에이블신호(SOE)에 응답하여 대략 2 수평주기 동안 극성이 교번하는 아 날로그 데이터전압을 데이터라인들(D1 내지 Dm)과 TFT들을 통해 액정셀들(Clc)에 공급한다. 4 and 10, a liquid crystal display according to an exemplary embodiment of the present invention includes analog data voltages having alternating polarities for approximately two horizontal periods in response to the source output enable signal SOE shown in FIG. 8. It supplies to the liquid crystal cells Clc through D1 to Dm and TFTs.

소스 출력 인에이블신호(SOE)의 기수 펄스는 그 펄스폭이 작고, 소스 출력 인에이블 신호(SOE)의 기수 펄스의 라이징 타임과 우수 펄스의 라이징 타임 사이는 대략 1 수평주기(1H)이다. 이에 비하여, 소스 출력 인에이블신호(SOE)의 우수 펄스는 그 펄스폭이 상대적으로 더 길고 소스 출력 인에이블 신호(SOE)의 우수 펄스의 라이징 타임과 그 후에 발생되는 기수 펄스의 라이징 타임 사이는 대략 1 수평주기(1H)이다. 따라서, 제1 및 제3 수평라인(HL1, HL3)의 액정셀들(A, C)에 비하여, 제2 및 제4 수평라인(HL2, HL4)의 액정셀들(B, D)에 충전될 데이터의 출력시간이 더 짧다. 그 결과, 본 발명은 2 도트 인버젼 방식에서 기수 라인의 액정셀과 우수 라인의 액정셀 사이의 충전특성 불균일을 소스 출력 인에이블(SOE)의 변조로 균일하게 할 수 있다. The odd pulse of the source output enable signal SOE has a small pulse width, and is approximately one horizontal period (1H) between the rising time of the odd pulse of the source output enable signal SOE and the rising pulse of the even pulse. In comparison, the even pulse of the source output enable signal SOE has a relatively longer pulse width, and the rising time of the even pulse of the source output enable signal SOE and the rising time of the odd pulse generated thereafter are approximately. 1 horizontal period (1H). Accordingly, the liquid crystal cells B and D of the second and fourth horizontal lines HL2 and HL4 may be charged in comparison with the liquid crystal cells A and C of the first and third horizontal lines HL1 and HL3. The output time of data is shorter. As a result, the present invention can make the charging characteristic nonuniformity between the liquid crystal cell of the odd line and the liquid crystal cell of the even line in the two dot inversion method uniform by modulation of the source output enable (SOE).

소스 출력 인에이블 신호(SOE)의 기수 펄스와 우수 펄스가 발생되는 하이논리구간 동안 데이터라인에는 정극성 데이터전압과 부극성 데이터전압 사이의 차지쉐어전압이 공급된다. During the high logic period in which the odd and even pulses of the source output enable signal SOE are generated, the charge share voltage between the positive data voltage and the negative data voltage is supplied to the data line.

한편, 데이터 구동회로(62)와 가까운 액정셀들은 데이터라인의 선저항과 액정셀의 정전용량으로 인한 RC 지연이 없기 때문에 도 8과 같은 소스 출력 인에이블(SOE)과 같이 동일한 극성의 데이터 출력시간이 다르면 오히려 충전 불균일이 초래될 수 있다. Meanwhile, since the liquid crystal cells close to the data driving circuit 62 do not have RC delay due to the line resistance of the data line and the capacitance of the liquid crystal cell, the data output time having the same polarity as the source output enable SOE shown in FIG. 8. If different, rather filling unevenness may result.

도 11 및 도 12는 본 발명의 제2 실시예에 따른 액정표시장치의 구동방법을 설명하기 위한 도면들이다. 11 and 12 are diagrams for describing a method of driving a liquid crystal display according to a second embodiment of the present invention.

도 11 및 도 12를 참조하면, 본 발명에 따른 액정표시장치는 액정패널(64)을 다수의 블럭들 예를 들면, 3 개의 블럭들(BL1, BL2, BL3)로 가상적으로 분리하고, 각 블럭들(BL1, BL2, BL3)에 공급될 데이터의 출력을 서로 다른 소스 출력 인에이블 신호(SOE(BL1), SOE(BL2), SOE(BL2))로 제어한다. 11 and 12, the liquid crystal display according to the present invention virtually divides the liquid crystal panel 64 into a plurality of blocks, for example, three blocks BL1, BL2, and BL3, and each block. The output of data to be supplied to the fields BL1, BL2, and BL3 is controlled by different source output enable signals SOE (BL1), SOE (BL2), and SOE (BL2).

액정패널(64)의 제1 블럭(BL1)은 다수의 수평라인들을 포함하고 데이터 구동회로(64)와 근접하게 된다. 이 제1 블럭(BL1)의 액정셀들(Clc)에 공급될 아날로그 데이터 전압의 출력을 지시하는 소스 출력 인에이블신호(SOE(BL1))는 동일한 극성의 데이터 전압들의 출력을 지시하는 기수 펄스와 우수 펄스의 펄스폭이 실질적으로 동일하다. 따라서, 본 발명은 데이터의 극성이 변할 때 지연이 거의 없는 제1 블럭(BL1)에서 소스 출력 인에이블의 펄스폭이 주기적으로 달라질 때 발생될 수 있는 제1 블록(BL1)의 액정셀들의 충전 불균일을 예방할 수 있다. The first block BL1 of the liquid crystal panel 64 includes a plurality of horizontal lines and is close to the data driving circuit 64. The source output enable signal SOE (BL1) indicating the output of the analog data voltage to be supplied to the liquid crystal cells Clc of the first block BL1 is a radix pulse indicating the output of the data voltages of the same polarity. The pulse width of the even pulse is substantially the same. Accordingly, in the present invention, the charging unevenness of the liquid crystal cells of the first block BL1, which may occur when the pulse width of the source output enable varies periodically in the first block BL1 having almost no delay when the polarity of the data changes. Can be prevented.

액정패널(64)의 제2 블럭(BL2)은 다수의 수평라인들을 포함하고 제1 블럭(BL1)에 비하여 데이터 구동회로(64)로부터 멀어지게 위치하여 데이터의 극성이 변할 때 데이터라인의 선저항과 액정패널의 정전용량으로 인한 지연이 제1 블럭(BL1)에 비하여 더 길다. 이 제2 블럭(BL2)의 액정셀들(Clc)에 공급될 아날로그 데이터 전압의 출력을 지시하는 소스 출력 인에이블신호(SOE(BL2))는 동일한 극성의 데이터 전압들의 출력을 지시하는 기수 펄스와 우수 펄스의 펄스폭을 다르게 하되, 우수 펄스의 펄스폭을 기수 펄스의 그 것에 비하여 대략 1~1.2 배 정도로 더 넓게 한다. 따라서, 본 발명은 데이터의 극성이 변할 때 지연이 발생하는 제2 블럭(BL2) 에서 동일한 극성의 기수 데이터와 우수 데이터 중 지연으로 인하여 충전시간이 짧아지는 기수 데이터의 부족분만큼 우수 데이터의 충전시간을 짧게 하여 제2 블럭(BL2)에서 기수 데이터의 액정셀 충전특성과 우수 데이터의 액정셀 충전특성의 균일하게 할 수 있다. The second block BL2 of the liquid crystal panel 64 includes a plurality of horizontal lines and is located farther from the data driving circuit 64 than the first block BL1 to change the line resistance of the data line when the polarity of the data changes. And a delay due to capacitance of the liquid crystal panel is longer than that of the first block BL1. The source output enable signal SOE (BL2) indicating the output of the analog data voltage to be supplied to the liquid crystal cells Clc of the second block BL2 is a radix pulse indicating the output of the data voltages of the same polarity. Change the pulse width of the even pulse, but make the pulse width of the even pulse approximately 1 to 1.2 times wider than that of the odd pulse. Therefore, in the second block BL2 where a delay occurs when the polarity of the data changes, the charging time of the excellent data is increased by the shortage of the odd data whose charging time is shortened due to the delay of the odd data and the even data of the same polarity. In the second block BL2, the liquid crystal cell charging characteristic of odd data and the liquid crystal cell charging characteristic of even data can be made uniform.

액정패널(64)의 제3 블럭(BL3)은 다수의 수평라인들을 포함하고 제2 블럭(BL2)에 비하여 데이터 구동회로(64)로부터 멀어지게 위치하여 데이터의 극성이 변할 때 데이터라인의 선저항과 액정패널의 정전용량으로 인한 지연이 제2 블럭(BL2)에 비하여 더 길다. 이 제3 블럭(BL2)의 액정셀들(Clc)에 공급될 아날로그 데이터 전압의 출력을 지시하는 소스 출력 인에이블신호(SOE(BL3))는 동일한 극성의 데이터 전압들의 출력을 지시하는 기수 펄스와 우수 펄스의 펄스폭을 다르게 하되, 우수 펄스의 펄스폭을 기수 펄스의 그 것에 비하여 대략 1.2~1.5 배 정도로 더 넓게 한다. 따라서, 본 발명은 데이터의 극성이 변할 때 지연이 발생하는 제3 블럭(BL3)에서 동일한 극성의 기수 데이터와 우수 데이터 중 지연으로 인하여 충전시간이 짧아지는 기수 데이터의 부족분만큼 우수 데이터의 충전시간을 더 짧게 하여 제3 블럭(BL3)에서 기수 데이터의 액정셀 충전특성과 우수 데이터의 액정셀 충전특성의 균일하게 할 수 있다. The third block BL3 of the liquid crystal panel 64 includes a plurality of horizontal lines and is located farther from the data driving circuit 64 than the second block BL2 so that the line resistance of the data line changes when the polarity of the data changes. And a delay due to the capacitance of the liquid crystal panel is longer than that of the second block BL2. The source output enable signal SOE (BL3) indicating the output of the analog data voltage to be supplied to the liquid crystal cells Clc of the third block BL2 is a radix pulse indicating the output of the data voltages of the same polarity. Change the pulse width of the even pulse, but make the pulse width of the even pulse approximately 1.2 to 1.5 times wider than that of the odd pulse. Therefore, in the third block BL3 where a delay occurs when the polarity of the data changes, the charging time of the excellent data is increased by the shortage of the odd data whose charging time is shortened due to the delay between the odd data and the even data of the same polarity. It is possible to shorten the liquid crystal cell charging characteristic of odd data and the liquid crystal cell charging characteristic of even data in the third block BL3.

본 발명의 제2 실시예에 따른 액정표시장치는 타이밍 콘트롤러(61)로부터 발생되는 제2 소스 출력 인에이블신호(SOE2)를 제외하고 나머지 구성요소들이 전술한 실시예와 실질적으로 동일하다. 이 제2 실시예에서 타이밍 콘트롤러(61)는 소스 출력 인에이블신호(SOE)의 우수 펄스폭을 액정패널의 위치에 따라 다르게 하기 위 하여, 도 8과 같은 제2 소스 출력 인에이블신호(SOE2)의 펄스폭을 액정패널(64)의 위치에 따라 다르게 한다. 즉, 타이밍 콘트롤러(61)는 액정패널(64)의 제1 블럭(BL1)에 대응하는 제2 소스 출력 인에이블신호(SOE2)의 펄스폭을 제1 소스 출력 인에이블신호(SOE1)과 실질적으로 동일하게 하고, 타이밍 콘트롤러(61)는 액정패널(64)의 제2 블럭(BL2)에 대응하는 제2 소스 출력 인에이블신호(SOE2)의 펄스폭을 제1 소스 출력 인에이블신호(SOE1)에 비하여 1~1.2 배 정도 더 넓게 한다. 그리고 타이밍 콘트롤러(61)는 액정패널(64)의 제3 블럭(BL3)에 대응하는 제2 소스 출력 인에이블신호(SOE2)의 펄스폭을 제1 소스 출력 인에이블신호(SOE1)에 비하여 1.2~1.5 배 정도 더 넓게 한다.The liquid crystal display according to the second embodiment of the present invention is substantially the same as the above-described embodiment except for the second source output enable signal SOE2 generated from the timing controller 61. In this second embodiment, the timing controller 61 uses the second source output enable signal SOE2 as shown in FIG. 8 to vary the even pulse width of the source output enable signal SOE according to the position of the liquid crystal panel. The pulse width of is varied depending on the position of the liquid crystal panel 64. That is, the timing controller 61 substantially sets the pulse width of the second source output enable signal SOE2 corresponding to the first block BL1 of the liquid crystal panel 64 to the first source output enable signal SOE1. In the same manner, the timing controller 61 sets the pulse width of the second source output enable signal SOE2 corresponding to the second block BL2 of the liquid crystal panel 64 to the first source output enable signal SOE1. 1 to 1.2 times wider than the. The timing controller 61 has a pulse width of the second source output enable signal SOE2 corresponding to the third block BL3 of the liquid crystal panel 64 from 1.2 to the first source output enable signal SOE1. Make it 1.5 times wider.

상술한 바와 같이, 본 발명에 따른 액정표시장치와 그 구동방법은 액정셀에 공급될 데이터 전압의 극성을 2 수평주기 단위로 반전시키고 데이터라인으로의 데이터 출력을 지시하기 위한 소스 출력 인에이블신호의 기수 및 우수 펄스들 중 우수 펄스들의 펄스폭을 기수 펄스에 비하여 더 길게 제어하여 2 도트 인버젼 방식으로 구동되는 액정표시장치에서 기수 수평라인의 데이터가 공급되는 액정셀과 우수 수평라인의 데이터가 공급되는 액정셀의 충전특성을 균일하게 할 수 있다. 그 결과, 본 발명에 따른 액정표시장치와 그 구동방법은 2 도트 인버젼 방식에서 표시품질을 높일 수 있다. 나아가, 본 발명에 따른 액정표시장치와 그 구동방법은 패널 위치에 따라 소스 출력 인에이블 신호의 펄스폭을 다르게 하여 2 도트 인버젼 방식 으로 데이터가 공급되는 패널 내의 모든 액정셀들의 충전특성을 균일하게 할 수 있다. As described above, the liquid crystal display device and the driving method thereof according to the present invention invert the polarity of the data voltage to be supplied to the liquid crystal cell in units of two horizontal periods, and instruct the output of the source output enable signal to instruct the data output to the data line. Among the odd and even pulses, the pulse width of the even pulses is controlled longer than the odd pulses so that the liquid crystal cell supplied with the odd horizontal line data and the even horizontal line data are supplied in the 2-dot inversion driven liquid crystal display device. The charging characteristics of the liquid crystal cell can be made uniform. As a result, the liquid crystal display device and the driving method thereof according to the present invention can improve the display quality in the 2-dot inversion method. Furthermore, the liquid crystal display and the driving method thereof according to the present invention vary the pulse width of the source output enable signal according to the position of the panel so that the charging characteristics of all liquid crystal cells in the panel to which data is supplied in a 2-dot inversion method are uniform. can do.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 예컨대, 본 발명의 실시예는 도트 인버젼 방식을 중심으로 설명되었지만, N(단, N은 2 이상의 양의 정수) 도트 인버젼 방식 방식 등에도 적용될 수도 있다. 또한, 발명의 상세한 설명에 개시된 실시예들이 병용될 수도 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. For example, although the embodiment of the present invention has been described based on the dot inversion method, N (where N is a positive integer of 2 or more) may also be applied to the dot inversion method. In addition, embodiments disclosed in the detailed description of the invention may be used in combination. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

Claims (26)

다수의 데이터라인들과 다수의 게이트라인들이 교차하고 다수의 액정셀들이 배치되는 액정패널과; A liquid crystal panel in which a plurality of data lines and a plurality of gate lines intersect and a plurality of liquid crystal cells are disposed; 수평기간 단위로 펄스폭이 다른 소스 출력 인에이블신호를 발생하는 제어신호 발생기와; A control signal generator for generating a source output enable signal having a different pulse width in horizontal period units; N(N은 2 이상의 양의 정수) 수평주기 단위로 데이터 전압의 극성을 반전시켜 정극성 데이터 전압과 부극성 데이터 전압을 생성하고, N (N is a positive integer of 2 or more) inverts the polarity of the data voltage in units of horizontal periods to generate a positive data voltage and a negative data voltage, 상기 소스 출력 인에이블신호에 응답하여 상기 데이터 전압을 상기 데이터라인에 공급하는 데이터 구동회로를 구비하고,A data driving circuit configured to supply the data voltage to the data line in response to the source output enable signal; 상기 데이터 구동회로는 상기 정극성 데이터 전압과 상기 부극성 데이터 전압의 중간전압을 생성하는 차지쉐어회로를 포함하는 액정표시장치.And the data driving circuit includes a charge share circuit which generates an intermediate voltage between the positive data voltage and the negative data voltage. 제 1 항에 있어서, The method of claim 1, 상기 제어신호 발생기는 상기 데이터전압의 극성을 지시하는 극성 제어신호를 더 발생하는 것을 특징으로 하는 액정표시장치. And the control signal generator further generates a polarity control signal indicating the polarity of the data voltage. 제 2 항에 있어서, The method of claim 2, 상기 데이터 구동회로는,The data driving circuit, 상기 극성 제어신호에 응답하여 상기 데이터 전압의 극성을 2 수평주기 단위로 반전시키고, 상기 소스 출력 인에이블신호에 응답하여 제1 데이터, 상기 제1 데이터와 극성이 동일한 제2 데이터, 상기 제1 및 제2 데이터와 극성이 다른 제3 및 제4 데이터를 순차적으로 출력하는 것을 특징으로 하는 액정표시장치. Inverting the polarity of the data voltage in units of two horizontal periods in response to the polarity control signal, and in response to the source output enable signal, first data, second data having the same polarity as the first data, the first and And third and fourth data having different polarities from the second data are sequentially output. 제 3 항에 있어서, The method of claim 3, wherein 상기 소스 출력인에이블신호는, The source output enable signal is, 상기 제1 및 제3 데이터 전압의 출력을 지시하는 기수 펄스와; An odd pulse indicating the output of the first and third data voltages; 상기 기수 펄스에 비하여 큰 펄스폭을 가지고 상기 제2 및 제4 데이터 전압의 출력을 지시하는 우수 펄스를 포함하는 것을 특징으로 하는 액정표시장치. And an even pulse indicating the output of the second and fourth data voltages with a larger pulse width than the odd pulse. 제 4 항에 있어서, 5. The method of claim 4, 상기 중간전압은,The intermediate voltage is, 상기 기수 및 우수 펄스의 하이논리구간 동안 생성되어 상기 데이터라인으로 공급되는 것을 특징으로 하는 액정표시장치. And generated during the high logic period of the odd and even pulses and supplied to the data line. 제 4 항에 있어서, 5. The method of claim 4, 상기 제어신호 발생기는,The control signal generator, 2 수평기간 단위로 펄스가 나타나는 제1 소스 출력 인에이블신호와, 상기 제1 소스 출력 인에이블신호에 비하여 1 수평기간 정도 지연되고 상기 2 수평기간 단위로 펄스가 나타나는 제2 소스 출력 인에이블신호, 및 상기 소스 출력 인에이블신호들의 선택을 위한 선택 제어신호를 발생하는 타이밍 콘트롤러와; A first source output enable signal in which pulses appear in units of two horizontal periods, a second source output enable signal in which a pulse appears in units of two horizontal periods and delayed by about one horizontal period compared to the first source output enable signal, A timing controller for generating a selection control signal for selecting the source output enable signals; 상기 선택 제어신호에 응답하여 상기 제1 및 제2 소스 출력 인에이블신호들 을 1 수평기간 단위로 교대로 출력하는 멀티플렉서를 구비하는 것을 특징으로 하는 액정표시장치. And a multiplexer for alternately outputting the first and second source output enable signals in units of one horizontal period in response to the selection control signal. 다수의 데이터라인들과 다수의 게이트라인들이 교차하고 다수의 액정셀들이 배치되는 액정패널과; A liquid crystal panel in which a plurality of data lines and a plurality of gate lines intersect and a plurality of liquid crystal cells are disposed; 상기 액정패널의 위치에 따라 펄스폭이 다른 소스 출력 인에이블신호를 발생하는 제어신호 발생기와; A control signal generator for generating a source output enable signal having a different pulse width according to the position of the liquid crystal panel; N(N은 2 이상의 양의 정수) 수평주기 단위로 데이터 전압의 극성을 반전시켜 정극성 데이터 전압과 부극성 데이터 전압을 생성하고, 상기 소스 출력 인에이블신호에 응답하여 상기 데이터 전압을 상기 데이터라인에 공급하는 데이터 구동회로를 구비하고, N (N is a positive integer of 2 or more) Inverts the polarity of the data voltage in horizontal period units to generate a positive data voltage and a negative data voltage, and converts the data voltage in response to the source output enable signal. A data driving circuit for supplying the 상기 데이터 구동회로는 상기 정극성 데이터 전압과 상기 부극성 데이터 전압의 중간전압을 생성하는 차지쉐어회로를 포함하는 것을 특징으로 하는 액정표시장치. And the data driving circuit includes a charge share circuit which generates an intermediate voltage between the positive data voltage and the negative data voltage. 제 7 항에 있어서, The method of claim 7, wherein 상기 제어신호 발생기는 상기 데이터전압의 극성을 지시하는 극성 제어신호를 더 발생하는 것을 특징으로 하는 액정표시장치. And the control signal generator further generates a polarity control signal indicating the polarity of the data voltage. 제 7 항에 있어서, The method of claim 7, wherein 상기 데이터 구동회로는,The data driving circuit, 상기 극성 제어신호에 응답하여 상기 데이터 전압의 극성을 2 수평주기 단위로 반전시키고, 상기 소스 출력 인에이블신호에 응답하여 제1 데이터, 상기 제1 데이터와 극성이 동일한 제2 데이터, 상기 제1 및 제2 데이터와 극성이 다른 제3 및 제4 데이터를 순차적으로 출력하는 것을 특징으로 하는 액정표시장치. Inverting the polarity of the data voltage in units of two horizontal periods in response to the polarity control signal, and in response to the source output enable signal, first data, second data having the same polarity as the first data, the first and And third and fourth data having different polarities from the second data are sequentially output. 제 9 항에 있어서, The method of claim 9, 상기 소스 출력인에이블신호는, The source output enable signal is, 상기 제1 및 제3 데이터 전압의 출력을 지시하는 기수 펄스와; An odd pulse indicating the output of the first and third data voltages; 상기 기수 펄스에 비하여 큰 펄스폭을 가지고 상기 제2 및 제4 데이터 전압의 출력을 지시하는 우수 펄스를 포함하는 것을 특징으로 하는 액정표시장치. And an even pulse indicating the output of the second and fourth data voltages with a larger pulse width than the odd pulse. 제 10 항에 있어서, 11. The method of claim 10, 상기 액정패널은 상기 데이터 구동회로와 가까운 제1 블럭, 상기 제1 블럭에 비하여 상기 데이터 구동회로로부터 더 먼 위치의 제2 블럭, 및 상기 제2 블럭에 비하여 상기 데이터 구동회로로부터 먼 제3 블럭을 포함하고; The liquid crystal panel includes a first block closer to the data driving circuit, a second block located farther from the data driving circuit than the first block, and a third block farther from the data driving circuit than the second block. Including; 상기 제어신호 발생기는 펄스폭이 실질적으로 동일한 제1 기수 펄스와 제1 우수 펄스을 포함한 제1 블럭의 소스 출력 인에이블 신호, 상기 제1 우수 펄스에 비하여 펄스폭이 더 넓은 제2 우수 펄스를 포함한 제2 블럭의 소스 출력 인에이블 신호, 및 상기 제2 우수 펄스에 비하여 펄스폭이 더 넓은 제3 우수 펄스를 포함한 제3 블럭의 소스 출력 인에이블 신호를 발생하며; The control signal generator may include a source output enable signal of a first block including a first odd pulse and a first even pulse having substantially the same pulse width, and a second even pulse having a wider pulse width than the first even pulse. Generate a source output enable signal of a third block comprising a source output enable signal of two blocks and a third even pulse having a wider pulse width than the second even pulse; 상기 데이터 구동회로는 상기 제1 블럭의 소스 출력 인에이블 신호에 응답하여 상기 제1 블럭에 표시될 데이터를 출력한 후, 상기 제2 블럭의 소스 출력 인에이블 신호에 응답하여 상기 제2 블럭에 표시될 데이터를 출력한 다음, 상기 제3 블 럭의 소스 출력 인에이블 신호에 응답하여 상기 제3 블럭에 표시될 데이터를 출력하는 것을 특징으로 하는 액정표시장치. The data driving circuit outputs data to be displayed in the first block in response to the source output enable signal of the first block, and then displays the data in the second block in response to the source output enable signal of the second block. And outputting data to be displayed on the third block in response to a source output enable signal of the third block. 제 11 항에 있어서, The method of claim 11, 상기 중간전압은,The intermediate voltage is, 상기 기수 및 우수 펄스의 하이논리구간 동안 생성되어 상기 데이터라인에 공급되는 것을 특징으로 하는 액정표시장치. And generated during the high logic period of the odd and even pulses and supplied to the data line. 제 11 항에 있어서, The method of claim 11, 상기 제어신호 발생기는,The control signal generator, 2 수평기간 단위로 펄스가 나타나는 제1 소스 출력 인에이블신호와, 상기 제1 소스 출력 인에이블신호에 비하여 1 수평기간 정도 지연되고 상기 블럭에 따라 펄스폭이 다른 펄스가 상기 2 수평기간 단위로 나타나는 제2 소스 출력 인에이블신호, 및 상기 소스 출력 인에이블신호들의 선택을 위한 선택 제어신호를 발생하는 타이밍 콘트롤러와; A first source output enable signal in which pulses appear in units of two horizontal periods, and a pulse having a delay of about one horizontal period compared to the first source output enable signal and having a different pulse width according to the block appear in the unit of two horizontal periods. A timing controller for generating a second source output enable signal and a selection control signal for selecting the source output enable signals; 상기 선택 제어신호에 응답하여 상기 제1 및 제2 소스 출력 인에이블신호들을 1 수평기간 단위로 교대로 출력하는 멀티플렉서를 구비하는 것을 특징으로 하는 액정표시장치. And a multiplexer for alternately outputting the first and second source output enable signals in units of one horizontal period in response to the selection control signal. 수평기간 단위로 펄스폭이 다른 소스 출력 인에이블신호를 발생하는 단계; Generating a source output enable signal having a different pulse width in horizontal period units; N(N은 2 이상의 양의 정수) 수평주기 단위로 데이터 전압의 극성을 반전시켜 정극성 데이터 전압과 부극성 데이터 전압을 생성하고, 상기 소스 출력 인에이블신호에 응답하여 상기 데이터 전압을 액정패널의 데이터라인에 공급하는 단계; 및 N (N is a positive integer of 2 or more) Inverts the polarity of the data voltage in horizontal period units to generate a positive data voltage and a negative data voltage, and in response to the source output enable signal, the data voltage is applied to the liquid crystal panel. Supplying to a data line; And 상기 정극성 데이터 전압과 상기 부극성 데이터 전압의 중간전압을 생성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법. And generating an intermediate voltage between the positive data voltage and the negative data voltage. 제 14 항에 있어서, 15. The method of claim 14, 상기 데이터전압의 극성을 지시하는 극성 제어신호를 더 발생하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동방법. And generating a polarity control signal indicative of the polarity of the data voltage. 제 15 항에 있어서, 16. The method of claim 15, 상기 극성 제어신호에 응답하여 상기 데이터 전압의 극성을 2 수평주기 단위로 반전시키고, 상기 소스 출력 인에이블신호에 응답하여 제1 데이터, 상기 제1 데이터와 극성이 동일한 제2 데이터, 상기 제1 및 제2 데이터와 극성이 다른 제3 및 제4 데이터를 순차적으로 출력하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동방법. Inverting the polarity of the data voltage in units of two horizontal periods in response to the polarity control signal, and in response to the source output enable signal, first data, second data having the same polarity as the first data, the first and And sequentially outputting third and fourth data having different polarities from the second data. 제 16 항에 있어서, 17. The method of claim 16, 상기 소스 출력인에이블신호는, The source output enable signal is, 상기 제1 및 제3 데이터 전압의 출력을 지시하는 기수 펄스와; An odd pulse indicating the output of the first and third data voltages; 상기 기수 펄스에 비하여 큰 펄스폭을 가지고 상기 제2 및 제4 데이터 전압 의 출력을 지시하는 우수 펄스를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법. And an even pulse that indicates an output of the second and fourth data voltages with a larger pulse width than the odd pulse. 제 17 항에 있어서, The method of claim 17, 상기 중간 전압은 상기 기수 및 우수 펄스의 하이논리구간 동안 상기 데이터라인으로 공급되는 것을 특징으로 하는 액정표시장치의 구동방법. And the intermediate voltage is supplied to the data line during the high logic period of the odd and even pulses. 제 17 항에 있어서, The method of claim 17, 2 수평기간 단위로 펄스가 나타나는 제1 소스 출력 인에이블신호와, 상기 제1 소스 출력 인에이블신호에 비하여 1 수평기간 정도 지연되고 상기 2 수평기간 단위로 펄스가 나타나는 제2 소스 출력 인에이블신호, 및 상기 소스 출력 인에이블신호들의 선택을 위한 선택 제어신호를 발생하는 단계와; A first source output enable signal in which pulses appear in units of two horizontal periods, a second source output enable signal in which a pulse appears in units of two horizontal periods and delayed by about one horizontal period compared to the first source output enable signal, Generating a selection control signal for selecting the source output enable signals; 상기 선택 제어신호에 따라 제어되는 멀티플렉서를 이용하여 상기 제1 및 제2 소스 출력 인에이블신호들을 1 수평기간 단위로 교대로 출력하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동방법. And alternately outputting the first and second source output enable signals in units of one horizontal period by using a multiplexer controlled according to the selection control signal. 액정패널의 위치에 따라 펄스폭이 다른 소스 출력 인에이블신호를 발생하는 단계; Generating a source output enable signal having a different pulse width according to a position of the liquid crystal panel; N(N은 2 이상의 양의 정수) 수평주기 단위로 데이터 전압의 극성을 반전시켜 정극성 데이터 전압과 부극성 데이터 전압을 생성하고, 상기 소스 출력 인에이블신호에 응답하여 상기 데이터 전압을 상기 액정패널의 데이터라인에 공급하는 단계; 및N (N is a positive integer of 2 or more) Inverts the polarity of the data voltage in horizontal period units to generate a positive data voltage and a negative data voltage, and in response to the source output enable signal, the data voltage is converted into the liquid crystal panel. Supplying to a data line of the; And 상기 정극성 데이터 전압과 상기 부극성 데이터 전압의 중간전압을 생성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법. And generating an intermediate voltage between the positive data voltage and the negative data voltage. 제 20 항에 있어서, 21. The method of claim 20, 상기 데이터전압의 극성을 지시하는 극성 제어신호를 발생하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동방법. And generating a polarity control signal indicative of the polarity of the data voltage. 제 20 항에 있어서, 21. The method of claim 20, 상기 극성 제어신호에 응답하여 상기 데이터 전압의 극성을 2 수평주기 단위로 반전시키고, 상기 소스 출력 인에이블신호에 응답하여 제1 데이터, 상기 제1 데이터와 극성이 동일한 제2 데이터, 상기 제1 및 제2 데이터와 극성이 다른 제3 및 제4 데이터를 순차적으로 출력하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동방법. Inverting the polarity of the data voltage in units of two horizontal periods in response to the polarity control signal, and in response to the source output enable signal, first data, second data having the same polarity as the first data, the first and And sequentially outputting third and fourth data having different polarities from the second data. 제 22 항에 있어서, 23. The method of claim 22, 상기 소스 출력인에이블신호는, The source output enable signal is, 상기 제1 및 제3 데이터 전압의 출력을 지시하는 기수 펄스와; An odd pulse indicating the output of the first and third data voltages; 상기 기수 펄스에 비하여 큰 펄스폭을 가지고 상기 제2 및 제4 데이터 전압의 출력을 지시하는 우수 펄스를 포함하는 것을 특징으로 하는 액정표시장치의 구 동방법. And an even pulse that indicates an output of the second and fourth data voltages with a larger pulse width than the odd pulse. 제 23 항에 있어서, 24. The method of claim 23, 상기 액정패널은 상기 데이터 구동회로와 가까운 제1 블럭, 상기 제1 블럭에 비하여 상기 데이터 구동회로로부터 더 먼 위치의 제2 블럭, 및 상기 제2 블럭에 비하여 상기 데이터 구동회로로부터 먼 제3 블럭을 포함하고; The liquid crystal panel includes a first block closer to the data driving circuit, a second block located farther from the data driving circuit than the first block, and a third block farther from the data driving circuit than the second block. Including; 상기 소스 출력 인에이블 신호를 발생하는 단계는 펄스폭이 실질적으로 동일한 제1 기수 펄스와 제1 우수 펄스을 포함한 제1 블럭의 소스 출력 인에이블 신호, 상기 제1 우수 펄스에 비하여 펄스폭이 더 넓은 제2 우수 펄스를 포함한 제2 블럭의 소스 출력 인에이블 신호, 및 상기 제2 우수 펄스에 비하여 펄스폭이 더 넓은 제3 우수 펄스를 포함한 제3 블럭의 소스 출력 인에이블 신호를 발생하는 단계를 포함하고; The generating of the source output enable signal may include a source output enable signal of a first block including a first odd pulse and a first even pulse having substantially the same pulse widths, and a second pulse width wider than the first even pulse. Generating a source output enable signal of a second block comprising two even pulses, and a source output enable signal of a third block comprising a third even pulse having a wider pulse width than the second even pulse; ; 상기 데이터 전압을 상기 액정패널의 데이터라인에 공급하는 단계는 상기 제1 블럭의 소스 출력 인에이블 신호에 응답하여 상기 제1 블럭에 표시될 데이터를 출력한 후, 상기 제2 블럭의 소스 출력 인에이블 신호에 응답하여 상기 제2 블럭에 표시될 데이터를 출력한 다음, 상기 제3 블럭의 소스 출력 인에이블 신호에 응답하여 상기 제3 블럭에 표시될 데이터를 출력하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법. The supplying of the data voltage to the data line of the liquid crystal panel may include outputting data to be displayed in the first block in response to the source output enable signal of the first block, and then enabling the source output of the second block. Outputting data to be displayed in the second block in response to a signal, and then outputting data to be displayed in the third block in response to a source output enable signal of the third block. Method of driving display device. 제 24 항에 있어서, 25. The method of claim 24, 상기 중간 전압은,The intermediate voltage is, 상기 기수 및 우수 펄스의 하이논리구간 동안 상기 데이터라인으로 공급되는 것을 특징으로 하는 액정표시장치의 구동방법.And a high logic period of the odd and even pulses is supplied to the data line. 제 24 항에 있어서, 25. The method of claim 24, 2 수평기간 단위로 펄스가 나타나는 제1 소스 출력 인에이블신호와, 상기 제1 소스 출력 인에이블신호에 비하여 1 수평기간 정도 지연되고 상기 블럭에 따라 펄스폭이 다른 펄스가 상기 2 수평기간 단위로 나타나는 제2 소스 출력 인에이블신호, 및 상기 소스 출력 인에이블신호들의 선택을 위한 선택 제어신호를 발생하는 단계와; A first source output enable signal in which pulses appear in units of two horizontal periods, and a pulse having a delay of about one horizontal period compared to the first source output enable signal and having a different pulse width according to the block appear in the unit of two horizontal periods. Generating a second source output enable signal and a selection control signal for selecting the source output enable signals; 상기 선택 제어신호에 따라 제어되는 멀티플렉서를 이용하여 상기 제1 및 제2 소스 출력 인에이블신호들을 1 수평기간 단위로 교대로 출력하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동방법. And alternately outputting the first and second source output enable signals in units of one horizontal period by using a multiplexer controlled according to the selection control signal.
KR1020050132278A 2005-12-28 2005-12-28 Driving liquid crystal display and apparatus for driving the same KR101225221B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050132278A KR101225221B1 (en) 2005-12-28 2005-12-28 Driving liquid crystal display and apparatus for driving the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050132278A KR101225221B1 (en) 2005-12-28 2005-12-28 Driving liquid crystal display and apparatus for driving the same

Publications (2)

Publication Number Publication Date
KR20070069797A KR20070069797A (en) 2007-07-03
KR101225221B1 true KR101225221B1 (en) 2013-01-22

Family

ID=38505371

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050132278A KR101225221B1 (en) 2005-12-28 2005-12-28 Driving liquid crystal display and apparatus for driving the same

Country Status (1)

Country Link
KR (1) KR101225221B1 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101493081B1 (en) * 2007-10-22 2015-02-13 엘지디스플레이 주식회사 Liquid crystal display device and method of driving the same
KR101928433B1 (en) * 2012-01-09 2019-02-26 삼성전자주식회사 Reflective Display DEVICE
KR102278743B1 (en) * 2014-03-14 2021-07-19 엘지디스플레이 주식회사 Liquid Crystal Display and Driving Method thereof
KR102212454B1 (en) * 2014-09-05 2021-02-08 엘지디스플레이 주식회사 Display Device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050003261A (en) * 2003-06-30 2005-01-10 엘지.필립스 엘시디 주식회사 Driving method of liquid crystal display panel
KR20050068605A (en) * 2003-12-30 2005-07-05 비오이 하이디스 테크놀로지 주식회사 Method for driving lcd

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050003261A (en) * 2003-06-30 2005-01-10 엘지.필립스 엘시디 주식회사 Driving method of liquid crystal display panel
KR20050068605A (en) * 2003-12-30 2005-07-05 비오이 하이디스 테크놀로지 주식회사 Method for driving lcd

Also Published As

Publication number Publication date
KR20070069797A (en) 2007-07-03

Similar Documents

Publication Publication Date Title
KR101322002B1 (en) Liquid Crystal Display
US7403185B2 (en) Liquid crystal display device and method of driving the same
KR102081135B1 (en) Display Device Capable Of Driving In Low-Speed
KR101245944B1 (en) Liquid crystal display device and driving method thereof
JP4988692B2 (en) Liquid crystal display device and driving method thereof
KR101222988B1 (en) Liquid Crystal Display and Driving Method thereof
KR20070102954A (en) Display device and driving method of the same
KR20070023099A (en) Liquid Crystal Display and Driving Method Thereof
KR20090114694A (en) Liquid Crystal Display and Driving Method thereof
KR101278001B1 (en) Driving liquid crystal display and apparatus for driving the same
KR20070109296A (en) Driving liquid crystal display and apparatus for driving the same
KR101225221B1 (en) Driving liquid crystal display and apparatus for driving the same
KR100880942B1 (en) Method and apparatus for driving liquid crystal display
KR101174783B1 (en) Apparatus and method for driving of liquid crystal display device
KR101323469B1 (en) Driving liquid crystal display and apparatus for driving the same
KR100894641B1 (en) Liquid Crystal Display and Driving Method thereof
KR100874640B1 (en) LCD and its driving method
KR101201332B1 (en) Driving liquid crystal display and apparatus for driving the same
KR101166829B1 (en) Apparatus and method for driving of liquid crystal display device
KR101311677B1 (en) Driving liquid crystal display and apparatus for driving the same
KR100880934B1 (en) Liquid Crystal Display Device And Driving Method Thereof
KR100389023B1 (en) Apparatus and Method for Correcting Gamma Voltage of Liquid Crystal Display
KR20090117510A (en) Liquid crystal display and driving method thereof
KR100920375B1 (en) Liquid crystal display and method for driving the same
KR20060028900A (en) Liquid crystal display device and method for driving the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151228

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161214

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171218

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 7