KR101216142B1 - 저감된 대역폭 고성능 ｖｃ1 인텐서티 보상을 구현하는 방법 및/또는 장치 - Google Patents

저감된 대역폭 고성능 ｖｃ1 인텐서티 보상을 구현하는 방법 및/또는 장치 Download PDF

Info

Publication number
KR101216142B1
KR101216142B1 KR1020097007188A KR20097007188A KR101216142B1 KR 101216142 B1 KR101216142 B1 KR 101216142B1 KR 1020097007188 A KR1020097007188 A KR 1020097007188A KR 20097007188 A KR20097007188 A KR 20097007188A KR 101216142 B1 KR101216142 B1 KR 101216142B1
Authority
KR
South Korea
Prior art keywords
signal
intensity
bus
circuit
reference data
Prior art date
Application number
KR1020097007188A
Other languages
English (en)
Other versions
KR20090077047A (ko
Inventor
에릭 피어슨
피터 요흐
Original Assignee
엘에스아이 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘에스아이 코포레이션 filed Critical 엘에스아이 코포레이션
Publication of KR20090077047A publication Critical patent/KR20090077047A/ko
Application granted granted Critical
Publication of KR101216142B1 publication Critical patent/KR101216142B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/436—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation using parallelised computational arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/43—Hardware specially adapted for motion estimation or compensation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
    • H04N19/503—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving temporal prediction
    • H04N19/51—Motion estimation or motion compensation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
    • H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/80—Details of filtering operations specially adapted for video compression, e.g. for pixel interpolation
    • H04N19/82—Details of filtering operations specially adapted for video compression, e.g. for pixel interpolation involving filtering within a prediction loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Computing Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

제1 회로, 제2 회로, 및 제3 회로를 포함하는 장치가 개시된다. 제1 회로는 (ⅰ)비트스트림 신호 및 (ⅱ)예측기 신호에 따라 출력 신호 및 하나 이상의 움직임 벡터들을 발생시킬 수 있다. 제2 회로는 어드레스 신호 및 상기 출력신호에 따라 하나 이상의 참조 데이터 픽셀들을 발생시킬 수 있다. 제3 회로는 (ⅰ)상기 움직임 벡터들 및 (ⅱ)상기 참조 데이터 픽셀들에 따라 상기 예측기 신호 및 상기 어드레스 신호를 발생시킬 수 있다.

Description

저감된 대역폭 고성능 ＶＣ1 인텐서티 보상을 구현하는 방법 및/또는 장치{METHOD AND/OR APPARATUS FOR IMPLEMENTING REDUCED BANDWIDTH HIGH PERFORMANCE VC1 INTENSITY COMPENSATION}
본 발명은 디지털 비디오에 관한 것으로, 특히 저감된 대역폭, 고성능, VC1 인텐서티 보상을 구현하는 방법 및/또는 장치에 관한 것이다.
VC1 비디오 표준(즉, SMPTE 421M에 의해 정의)은 움직임 보상이 일어나기 전에 프레임들에 대한 인텐서티 보상을 포함한다. 인텐서티 보상은 적소에 일어나는 것 즉, 동일한 메모리 버퍼에 다시 저장되는 것으로 정의된다. 인텐서티 보상을 이용한 동일한 프레임에 대한 다음 참조는 새로운 인텐서티 보상을 이전 인텐서티 보상의 결과들에 적용한다. 도 1은 인텐서티 보상없이 VC1 인터 매크로블록들의 디코딩을 위한 흐름 및 구조가 구현되는 종래의 시스템을 나타낸다. 도 2는 인텐서티 보상을 추가한 종래 시스템을 나타낸다.
인텐서티 보상을 위한 한가지 종래의 해결책은 VC1 참조 소프트웨어에 의해 제공된다. 프리-인텐서티(pre-intensity) 보상(즉, 승산, 가산, 스케일, 및 클립)은 움직임 보상 이전에 전체 참조 프레임에 적용된다. 전형적으로 미리 정해진 승산에 의해 속박된 컴퓨터에서 구현되는 소프트웨어의 구현에 있어서, 움직임 보상 입력 데이터가 보간을 위한 여분의 픽셀들을 포함하기 때문에 승산 동작의 전체 개수는 감소된다.
이러한 시스템의 단점들은 인텐서티 보상동안에 어떠한 다른 태스크도 동시에 구현될 수 없다는 문제점을 포함한다. 만일 하드웨어 구현이 사용되는 경우라면, 이러한 구현은 전용 리소스들을 소모시킨다. 또한, 인텐서티 보상(읽기 및 쓰기)의 대역폭은 전체 메모리 대역폭에 부가된다.
움직임 보상이 인텐서티 보상과 동시에 일어날 수 있도록 하는 실시간 인텐서티 보상 시스템을 구현하는 것이 바람직하다.
본 발명은 제1 회로, 제2 회로, 및 제3 회로를 포함하는 장치에 관한 것이다. 제1 회로는 (ⅰ)비트스트림 신호 및 (ⅱ)예측기 신호에 따라 출력 신호 및 하나 이상의 움직임 벡터들을 발생시킬 수 있도록 구성될 수 있다. 제2 회로는 어드레스 신호 및 상기 출력신호에 따라 하나 이상의 참조 데이터 픽셀들을 발생시킬 수 있도록 구성될 수 있다. 제3 회로는 (ⅰ)상기 움직임 벡터들 및 (ⅱ)상기 참조 데이터 픽셀들에 따라 상기 예측기 신호 및 상기 어드레스 신호를 발생시킬 수 있도록 구성될 수 있다. 일반적으로 이 장치는 움직임 보상 및 인텐서티 보상을 동시에 제공할 수 있도록 구성되어 있다.
본 발명의 목적들, 특징들, 및 장점들은 (ⅰ)VC1 시스템에 유용하고, (ⅱ)인텐서티 보상이 별도의 단계로서 수행되지 않고 오히려 움직임 보상 메모리 읽기동안에 구현되기 때문에 메모리 대역폭을 절약하고(예를 들면, 인텐서티 보상을 위해 추가 대역폭이 필요없음), 및/또는 (ⅲ)움직임 보상이 인텐서티 보상과 동시에 일어날 수 있도록 함으로써 시간을 절약(예를 들면, 개선된 효율, 및 대응 영역 절약) 할 수 있는 인텐서티 보상 시스템을 제공하는 것을 포함한다.
본 발명의 상기 목적들, 특징들, 및 장점들은 다음의 설명, 첨부한 청구범위, 및 도면으로부터 명백할 것이다.
도 1은 인텐서티 보상없이 VC1 인터 매크로블록들을 디코딩하는 종래 시스템의 블록도이다.
도 2는 인텐서티 보상이 있는 종래 시스템의 블록도이다.
도 3은 본 발명에 따른 시스템의 블록도이다.
도 4는 인텐서티 보상을 이용한 본 발명의 일실시예의 블록도이다.
도 5는 단일 픽셀의 인텐서티 보상을 위한 흐름 및 구조를 나타낸 도면이다.
도 6은 다수의 픽셀들에 대한 인텐서티 보상을 예시하는 도면이다.
도 3은 본 발명에 따른 시스템(50)의 블록도이다. 시스템(또는 회로)(50)은 비디오 트랜스코더로 구현될 수 있다. 비디오 트랜스코더(50)는 일반적으로 모듈(또는 회로)(52) 및 메모리(54)를 포함한다. 모듈(52)은 일반적으로 프로세서(또는 회로)(56) 및 프로세서(또는 회로)(58)를 포함한다. 프로세서(58)는 프로세서 모듈(56) 및 메모리(54)에 직접 연결될 수 있다. 메모리(54)는 모듈(52)의 내부에 또는 모듈(52)의 외부에 구현될 수 있다. 신호(예를 들면, IN)는 프로세서 모듈(58) 에 의해 수신될 수 있다. 신호 IN는 압축해제된 디지털 비트스트림일 수 있다. 신호(예를 들면, OUT)는 프로세서 모듈(58)에 의해 제공될 수 있다. 신호 OUT는 압축해제된 비디오 신호일 수 있다.
프로세서 모듈(56)은 SPARC 프로세서로 구현될 수 있다. 프로세서(56)는 디코딩 동작 및 인코딩 동작 부분을 소프트웨어로 수행하도록 동작할 수 있다. 또한, 프로세서(56)는 프로세서 모듈(58)을 제어하도록 동작할 수 있다. SPARC 프로세서가 도시되어 있지만, 특정 애플리케이션의 기준을 충족시키기 위해 다른 종류의 프로세서들이 구현될 수 있다.
프로세서 모듈(58)은 VDSP(Video Digital Signal Processor)로 구현될 수 있다. VDSP 모듈(58)은 디코딩 동작 부분 및 인코딩 동작 부분을 하드웨어로 수행하도록 동작할 수 있다. VDSP 모듈(58)은 프로세서(56)에 의해 제어될 수 있다.
메모리(54)는 DRAM(Dynamic Random Access Memory)으로 구현될 수 있다. 메모리(54)는 시스템(50)의 디코딩 동작들 및 인코딩 동작들에 의해 소모 및 발생되는 정보를 저장 또는 버퍼링하도록 동작할 수 있다. 일예로, 메모리(54)는 DDR(Double Data Rate) 메모리로 구현될 수 있다. 하지만, 특정 애플리케이션의 기준을 충족시키기 위해 다른 메모리 기술들이 구현될 수 있다.
도 4는 본 발명의 일실시예에 따른 시스템(100)의 블록도이다. 일반적으로 시스템(100)은 인텐서티 보상을 제공한다. 전형적으로 시스템(100)은 프로세서(58)내에서 동작한다. 도 3으로부터의 신호 IN는 신호(예를 들면, BITSTREAM)로 도시되어 있다. 도 3으로부터의 신호 OUT는 신호(예를 들면, VIDEO_OUT)로 도시되어 있 다. 일반적으로 시스템(100)은 블록(또는 회로)(102), 블록(또는 회로)(104), 및 블록(또는 회로)(106)을 포함한다. 일반적으로 회로(102)는 블록(또는 회로)(108), 블록(또는 회로)(110), 및 블록(또는 회로)(112)을 포함한다. 일반적으로 회로(106)는 블록(또는 회로)(114), 블록(또는 회로)(116) 및 블록(또는 회로)(118)을 포함한다. 블록(108)은 엔트로피 디코드 회로로 구현될 수 있다. 블록(110)은 역양자화 및 변환 회로로 구현될 수 있다. 블록(112)은 가산 회로로 구현될 수 있다. 블록(118)은 디코드 화상 버퍼 회로로 구현될 수 있다. 블록(114)은 인텐서티 보상 회로로 구현될 수 있다. 블록(116)도 인텐서티 보상 회로로 구현될 수 있다. 블록(104)은 움직임 보상 및 보간 회로로 구현될 수 있다.
회로(108)는 신호 BITSTREAM을 수신할 수 있는 입력(120), 신호(예를 들면, COEFF)를 제공할 수 있는 출력(122), 및 신호(예를 들면, MOTION_VECTORS)를 제공할 수 있는 출력(124)을 가질 수 있다. 블록(110)은 신호 COEFF를 수신할 수 있는 입력(126) 및 신호(예를 들면, ERROR)를 제공할 수 있는 출력(128)을 가질 수 있다. 신호 COEFF는 계수 신호일 수 있다. 합산 블록(112)은 신호 ERROR를 수신할 수 있는 입력(130), 신호(예를 들면, PREDICTOR)를 수신할 수 있는 입력(132), 및 신호 VIDEO_OUT을 제공할 수 있는 출력(134)을 가질 수 있다. 블록(118)은 신호 VIDEO_OUT을 수신할 수 있는 입력(136), 신호(예를 들면, ADDRESS)를 수신할 수 있는 입력(156), 및 신호(예를 들면, INT1)를 제공하는 출력(138)을 가질 수 있다. 블록(116)은 신호 INT1을 수신할 수 있는 입력(140) 및 신호(예를 들면, INT2)를 제공할 수 있는 출력(142)을 가질 수 있다. 회로(114)는 신호 INT2를 수신할 수 있 는 입력(144) 및 신호(예를 들면, REF_DATA_PIXELS)를 제공할 수 있는 출력(146)을 가질 수 있다. 신호 INT1 및 INT2는 중간 신호들일 수 있다. 블록(104)은 신호 REF_DATA_PIXELS를 수신할 수 있는 입력(148), 신호 MOTION_VECTORS를 수신할 수 있는 입력(150), 신호 ADDRESS를 제공할 수 있는 출력(154), 및 신호 PREDICTOR를 제공할 수 있는 출력(152)을 가질 수 있다.
일반적으로 움직임 보상 블록(104)은 입력(150)으로부터 수신된 움직임 벡터들에 따라 신호 ADDRESS를 발생시킨다. 신호 ADDRESS는 디코딩된 화상 버퍼(118)로부터 직사각형의 데이터 픽셀을 읽는데 필요한 정보를 포함한다. 일예로, 신호 ADDRESS는 베이스 어드레스, 폭, 높이, 및 이미지 피치(예를 들면, 2개의 수직 인접 픽셀들 사이의 바이트 거리)를 포함한다. 대안적으로, 신호 ADDRESS는 함께 실행될 때 움직임 보상에 사용되는 직사각형 픽셀들을 기술하는 메모리 워드들 또는 픽셀들에 대응하는 어드레스들의 스트림일 수 있다.
실시간 하드웨어 구현에 있어서, 회로(100)는 인텐서티 보상 대역폭을 절감하는데 사용될 수 있다. 또한, 회로(100)는 움직임 보상 블록(104)에 제공되는 입력 데이터에 프론트 엔드 인텐서티 보상 스케일링 동작을 사용함으로써 움직임 보상이 인텐서티 보상과 동시에 일어나도록 할 수 있다. 일반적으로, 하나 또는 두개의 독립적인 스테이지의 인텐서티 보상(114 및 116)이 요구될 수 있다. 특정 구현들에 있어서, 단일 스테이지의 인텐서티 보상(예를 들면, 회로(114))이 구현될 수 있다. 다른 구현들에 있어서, 인텐서티 보상 회로(114 및 116)가 결합될 수 있다.
도 5는 단일 픽셀에서 동작하는 인텐서티 보상 회로(116)를 나타낸 도면이 다. 일반적으로 인텐서티 보상회로(116)는 블록(또는 회로)(180), 블록(또는 회로)(182), 블록(또는 회로)(184), 및 블록(또는 회로)(186)을 포함한다. 블록(180) 및 블록(184)은 승산 회로들로 구현될 수 있다. 블록(182)은 가산 회로로 구현될 수 있다. 블록(180)은 신호 INT1에 신호(예를 들면, SCALE)를 승산할 수 있다. 블록(182)은 블록(180)으로부터 수신된 결과에 신호(예를 들면, OFFSET)를 가산할 수 있다. 블록(184)은 블록으로부터 수신된 결과에 신호(예를 들면, 1/64)를 승산할 수 있다. 회로(186)는 클립 회로로 구현될 수 있다. 클립 회로는 블록(184)으로부터 수신된 신호의 크기를 정해진 양으로 제한할 수 있다. 도시한 예에서, 정해진 양은 0 내지 255 사이일 수 있다. 그리고, 클립 회로는 출력 신호 INT2를 제공한다.
인텐서티 보상 회로(116)는 필요한 만큼 병렬로 복사될 수 있다(도 6을 참조하여 보다 상세히 설명될 예정임). 데이터 전송속도의 저감없이 원하는 처리를 제공하기 위해 병렬 구성이 사용될 수 있다. 하드웨어 구현에 있어서, 패킷들내에 고정하기 위해 속박될 필요가 있는 인텐서티 보상된 픽셀들은 전형적으로 참조 패드 버퍼(118)에 연결된 메모리 버스를 통해 읽혀진다. 원하는 버스 폭을 제공하기 위해, 인텐서티 보상 블록(116)은 버스의 대역폭을 매칭시키기 위해 복제될 수 있다. 바람직한 구현에 있어서, 이러한 버스는 일반적으로 64 비트 또는 8 픽셀이다. 이러한 예로, 인텐서티 보상 유닛(116)은 2개의 인텐서티 보상 스테이지들 각각에 대하여 8번 복제될 수 있다. 8 픽셀예가 설명되었지만, 특정 구현의 설계 기준을 충족시키기 위해 다른 픽셀폭들이 구현될 수 있다.
신호 SCALE 및 신호 OFFSET은 VC1 화상 비트스트림 신텍스 엘리먼트들 LUMSCALE 및 LUMSHIFT로부터 유도될 수 있는 수이다. 엘리먼트 LUMSCALE 및 LIMSHIFT는 전형적으로 6 비트 값으로 표현된다. 엘리먼트 LUMSCALE은 전형적으로 0 내지 63의 부호가 없는 값이다. 엘리먼트 LUMSHIFT는 전형적으로 -32 내지 31의 부호를 지닌 값이다. 다음의 스크립트는 인텐서티 보상 회로(116)의 동작예를 설명한다.
if( LUMSCALE == 0)
Scale = -64
OFFSET = 255 * 64 - LUMSHIFT * 2 * 64
else
SCALE = LUMSCALE + 32
OFFSET = LUMSHIFT * 64
endif
out = ( Scale * in + Offset + 32 ) >> 6
다른 신호 A와 승산될 때 값 1/64은 출력 신호 A/64를 만들고, 가장 가까운 정수로 표시된다. 이것은 2의 제곱이기 때문에, 등가적으로 (A+32)>>6 이다(여기서, >>6은 6비트의 2진수 오른쪽 시프트(binary arithmetic right shift을 나타낸다). 일반적으로 본 발명은 2개의 서로다른 화상들로부터 추출된 2개의 서로다른 세트의 LUMSCALE 및 LUMSHIFT를 기초로 하여 픽셀들의 대부분(또는 모두)에 대하여 수행될 수 있는 인텐서티 보상 동작을 제공한다.
도 6은 다수의 비트들에서 수행되는 다수의 인텐서티 회로(116a-116n)의 동작을 나타낸 도면이다. 인텐서티 보상 회로(116a-116n) 각각은 일반적으로 도 5에서 설명된 개개의 엘리먼트를 포함한다. 인텐서티 보상 회로(116a)에 제공된 제1 픽셀(예를 들면, INT1a)이 도시되어 있다. 인텐서티 보상 회로(116b)는 일반적으로 제2 픽셀(예를 들면, INT1b)을 수신한다. 마찬가지로, 인텐서티 보상 회로(116n)는 일반적으로 마지막 픽셀(예를 들면, INT1n)을 수신한다. 인텐서티 보상 회로(116a-116n)는 일반적으로 다수의 출력(예를 들면, INT2a-INT2n)중 하나에서 각 픽셀을 제공한다.
대안적인 예로, 인텐서티 보상 회로(114 및 116)는 (예를 들면, 프로세서(56)내의) 움직임 보상 유닛의 프론트 엔드에서 구현될 수 있다. 다른 예로, 인텐서티 보상 회로(114 및 116)는 메모리(54)의 읽기 로직부에 포함될 수 있다. 또한, 메모리(54)는 로직적으로 유사한 구현을 구현하는 이 예에서 메모리 서브-시스템으로 구현될 수 있다. 디코더가 도시되었지만, (본질적으로 동일한 동작들이 수행되는) VC1 인코더의 성능을 개선시키기 위해 유사한 처리가 수행될 수 있다.
본 발명의 사용 검출은 상당히 단순할 수 있다. 일반적으로, 공지된 VC1 비트스트림을 디코딩하는 프로세서를 위한 최소 대역폭은 공지된 파라미터이다. 인텐서티 보상이 있는/없는 비트스트림들이 발생될 수 있다. 본 발명은 인텐서티 보상이 있는/없는 스트림들을 위한 메모리 대역폭 사용의 증가없이 구현될 수 있다. 디바이스 공개 데이터 시트에서 메모리 구성을 관찰함으로써, 최대 시스템 대역폭이 산출될 수 있다. 검사된 디바이스의 대역폭 사용은 상기 2 비트스트림들로 측정될 수 있기 때문에 이러한 산출은 본 발명의 사용을 추측하기에 충분하여야 한다.
본 발명의 다양한 신호들은 일반적으로 "온"(예를 들면, 디지털 HIGH, 또는 1) 또는 "오프"(예를 들면, 디지털 LOW, 또는 0) 이다. 하지만, 신호들의 온(예를 들면, 어서트(assert)) 및 오프(예를 들면, 디어서트(de-assert)) 상태의 특정 양극성은 특정 구현의 설계 기준을 충족하기 위해 조정(예를 들면, 반대로)될 수 있다.
또한, 신호들의 특정 양극성을 바꾸기 위해 인버터들이 부가될 수 있다. 여기에 사용된 용어 "동시에"는 어떤 공통 시간을 공유하는 이벤트들을 설명하기 위한 것이지만 이 용어는 시간적으로 동일한 시점에서 시작하고 시간적으로 동일한 시점에서 종료되거나 동일한 시간을 갖는 사상들로 한정되어서는 안된다.
회로(100)로 표현된 시스템은 본 발명에 따른 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 결합으로 구현될 수 있다는 것을 이 기술분야의 당업자는 이해할 것이다.
본 발명이 바람직한 실시예를 참조하여 특별히 도시되고 설명되었지만, 형태와 상세에 있어 다양한 변형물이 본 발명의 범위를 일탈하지 않고 이루어질 수 있다는 것을 이 기술분야의 당업자는 이해할 것이다.

Claims (20)

  1. (ⅰ)비트스트림 신호 및 (ⅱ)예측 신호에 따라 출력 신호 및 하나 이상의 움직임 벡터들을 생성하도록 구성된 제1 회로;
    (ⅰ)어드레스 신호 및 (ⅱ)상기 출력 신호에 응하여, 일련의 데이터 패킷들을 버스 상에 생성하도록 구성된 제2 회로로서, 상기 패킷들의 각각은 복수의 참조 데이터 픽셀을 포함하는 제2 회로; 및
    (ⅰ)상기 버스를 통해 상기 패킷들을 수신하고 및 (ii)상기 움직임 벡터들에 응하여 상기 버스로부터 수신된 상기 참조 데이터 픽셀들의 움직임 보상에 의해 상기 예측 신호 및 상기 어드레스 신호를 생성하도록 구성된 제3 회로를 포함하고,
    (i)상기 참조 데이터 픽셀들의 복수의 인텐서티 보상과 함께 상기 움직임 보상을 제공하고, 및 (ii)상기 인텐서티 보상들은 상기 패킷들 각각의 상기 참조 데이터 픽셀들상에서 병렬로 수행되는 것을 특징으로 하는 인텐서티 보상 장치.
  2. 제1항에 있어서,
    상기 제3 회로는, 병렬로 동작하는 복수의 제1 인텐서티 보상 회로를 포함하는 것을 특징으로 하는 인텐서티 보상 장치.
  3. 제2항에 있어서,
    상기 제3 회로는, 병렬로 동작하는 복수의 제2 인텐서티 보상 회로를 더 포함하는 것을 특징으로 하는 인텐서티 보상 장치.
  4. 제1항에 있어서,
    상기 비트스트림 신호는 압축된 비트스트림을 포함하는 것을 특징으로 하는 인텐서티 보상 장치.
  5. 제1항에 있어서,
    상기 출력 신호는 압축해제된 비디오 신호를 포함하는 것을 특징으로 하는 인텐서티 보상 장치.
  6. 제1항에 있어서,
    상기 제1 회로는:
    상기 비트스트림 신호에 응하여 (ⅰ)상기 움직임 벡터들 및 (ⅱ)계수 신호를 생성하도록 구성된 엔트로피 회로;
    상기 계수 신호에 응하여 에러 신호를 생성하도록 구성된 변환 회로; 및
    (ⅰ)상기 에러 신호 및 (ⅱ)상기 예측 신호에 응하여 상기 출력 신호를 생성하도록 구성된 가산 회로를 더 포함하는 것을 특징으로 하는 인텐서티 보상 장치.
  7. 제6항에 있어서,
    상기 변환 회로는 역양자화 및 변환 회로를 포함하는 것을 특징으로 하는 인텐서티 보상 장치.
  8. 제7항에 있어서,
    상기 제3 회로는 움직임 보상 및 보간 회로를 포함하는 것을 특징으로 하는 인텐서티 보상 장치.
  9. 제1항에 있어서,
    상기 장치는 상기 움직임 보상을 구현하는데 필요한 것보다 많은 상기 버스 상의 대역폭을 이용하지 않고 상기 인텐서티 보상을 구현하는 것을 특징으로 하는 인텐서티 보상 장치.
  10. 제1항에 있어서,
    상기 장치는 VC1 시스템에서 구현되는 것을 특징으로 하는 인텐서티 보상 장치.
  11. 제1항에 있어서,
    상기 제2 회로는 상기 버스 상에 상기 패킷들을 생성하도록 구성된 복수의 인텐서티 보상 회로를 포함하는 것을 특징으로 하는 인텐서티 보상 장치.
  12. 제11항에 있어서,
    상기 버스의 데이터폭은, 상기 인텐서티 보상 회로들의 개수와 상기 참조 데이터 픽셀들의 비트폭의 곱(product)에 매칭되는 것을 특징으로 하는 인텐서티 보상 장치.
  13. (ⅰ)비트스트림 신호 및 (ⅱ)예측 신호에 응하여 출력 신호 및 하나 이상의 움직임 벡터들을 생성하는 수단;
    (ⅰ)어드레스 신호 및 (ⅱ)상기 출력 신호에 응하여, 일련의 데이터 패킷들을 버스 상에 생성하는 수단으로서, 상기 패킷들의 각각은 복수의 참조 데이터 픽셀을 포함하는 수단;
    상기 버스를 통해 상기 패킷들을 수신하는 수단; 및
    상기 움직임 벡터들에 응하여 상기 버스로부터 수신된 상기 참조 데이터 픽셀들의 움직임 보상에 의해 상기 예측 신호 및 상기 어드레스 신호를 생성하는 수단을 포함하고,
    (i)상기 참조 데이터 픽셀들의 복수의 인텐서티 보상과 함께 상기 움직임 보상을 제공하고, 및 (ii)상기 인텐서티 보상들은 상기 패킷들 각각의 상기 참조 데이터 픽셀들상에서 병렬로 수행되는 것을 특징으로 하는 인텐서티 보상 장치.
  14. 인텐서티 보상을 수행하는 방법으로서,
    (A)(ⅰ)비트스트림 신호 및 (ⅱ)예측 신호에 응하여 출력 신호 및 하나이상의 움직임 벡터들을 생성하는 단계;
    (B)(ⅰ)어드레스 신호 및 (ⅱ)상기 출력 신호에 응하여 버스 상에 일련의 데이터 패킷들을 생성하는 단계로서, 상기 패킷들의 각각은 복수의 참조 데이터 픽셀들을 포함하는 단계;
    (C)상기 버스를 통해 상기 패킷들을 수신하는 단계; 및
    (D)(ⅰ)상기 움직임 벡터들에 응하여 상기 버스로부터 수신된 상기 참조 데이터 픽셀들의 움직임 보상에 의해 상기 예측 신호 및 상기 어드레스 신호를 생성하는 단계를 포함하고,
    (i)상기 참조 데이터 픽셀들의 복수의 인텐서티 보상과 함께 상기 움직임 보상을 제공하고, 및 (ii)상기 인텐서티 보상들은 상기 패킷들 각각의 상기 참조 데이터 픽셀들상에서 병렬로 수행되는 것을 특징으로 하는 인텐서티 보상 방법.
  15. 제14항에 있어서,
    상기 단계(D)는 병렬로 동작하는 복수의 제1 인텐서티 보상 회로를 사용하는 것을 특징으로 하는 인텐서티 보상 방법.
  16. 제15항에 있어서,
    상기 단계(D)는 병렬로 동작하는 복수의 제2 인텐서티 보상 회로를 더 사용하는 것을 특징으로 하는 인텐서티 보상 방법.
  17. 제14항에 있어서,
    상기 비트스트림 신호는 압축된 비트스트림을 포함하는 것을 특징으로 하는 인텐서티 보상 방법.
  18. 제14항에 있어서,
    상기 출력신호는 압축해제된 비디오 신호를 포함하는 것을 특징으로 하는 인텐서티 보상 방법.
  19. 제14항에 있어서,
    상기 인텐서티 보상들은 상기 버스 상에 상기 패킷들을 생성하도록 구성된 복수의 인텐서티 보상 회로로 구현되는 것을 특징으로 하는 인텐서티 보상 방법.
  20. 제19항에 있어서,
    상기 버스의 데이터폭은, 상기 인텐서티 보상 회로들의 개수와 상기 참조 데이터 픽셀들의 비트폭의 곱(product)에 매칭되는 것을 특징으로 하는 인텐서티 보상 방법.
KR1020097007188A 2006-09-20 2007-09-17 저감된 대역폭 고성능 ｖｃ1 인텐서티 보상을 구현하는 방법 및/또는 장치 KR101216142B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/524,125 2006-09-20
US11/524,125 US8194744B2 (en) 2006-09-20 2006-09-20 Method and/or apparatus for implementing reduced bandwidth high performance VC1 intensity compensation

Publications (2)

Publication Number Publication Date
KR20090077047A KR20090077047A (ko) 2009-07-14
KR101216142B1 true KR101216142B1 (ko) 2012-12-27

Family

ID=39188555

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097007188A KR101216142B1 (ko) 2006-09-20 2007-09-17 저감된 대역폭 고성능 ｖｃ1 인텐서티 보상을 구현하는 방법 및/또는 장치

Country Status (7)

Country Link
US (1) US8194744B2 (ko)
EP (1) EP2070194A4 (ko)
JP (1) JP5059116B2 (ko)
KR (1) KR101216142B1 (ko)
CN (1) CN101517900B (ko)
TW (1) TWI386034B (ko)
WO (1) WO2008036267A2 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4303743B2 (ja) * 2006-10-04 2009-07-29 シャープ株式会社 画像表示装置及び方法、画像処理装置及び方法
US8599920B2 (en) * 2008-08-05 2013-12-03 Qualcomm Incorporated Intensity compensation techniques in video processing
CN104754353B (zh) * 2013-12-31 2018-08-10 珠海全志科技股份有限公司 Vc-1编解码insc的实现方法及系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5870146A (en) 1997-01-21 1999-02-09 Multilink, Incorporated Device and method for digital video transcoding
US6791679B2 (en) 2003-02-04 2004-09-14 Timbre Technologies, Inc. Adaptive correlation of pattern resist structures using optical metrology
US20050232497A1 (en) 2004-04-15 2005-10-20 Microsoft Corporation High-fidelity transcoding
US20070036219A1 (en) 2005-08-09 2007-02-15 Samsung Electronics Co., Ltd. Video decoding method and apparatus for intensity compensation

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19652362A1 (de) * 1996-12-17 1998-06-18 Thomson Brandt Gmbh Verfahren und Vorrichtung zur Kompensation der durch die Verarbeitung von Chrominanz-Signalen entstehenden Luminanzdefekte
ES2431802T3 (es) * 1997-06-09 2013-11-28 Hitachi, Ltd. Procedimiento de decodificación de imágenes y decodificador de imágenes
US6360017B1 (en) * 1998-03-05 2002-03-19 Lucent Technologies Inc. Perceptual-based spatio-temporal segmentation for motion estimation
JP3797209B2 (ja) * 2001-11-30 2006-07-12 ソニー株式会社 画像情報符号化方法及び装置、画像情報復号方法及び装置、並びにプログラム
JP4015934B2 (ja) * 2002-04-18 2007-11-28 株式会社東芝 動画像符号化方法及び装置
US8064520B2 (en) * 2003-09-07 2011-11-22 Microsoft Corporation Advanced bi-directional predictive coding of interlaced video
US7916796B2 (en) * 2005-10-19 2011-03-29 Freescale Semiconductor, Inc. Region clustering based error concealment for video data

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5870146A (en) 1997-01-21 1999-02-09 Multilink, Incorporated Device and method for digital video transcoding
US6791679B2 (en) 2003-02-04 2004-09-14 Timbre Technologies, Inc. Adaptive correlation of pattern resist structures using optical metrology
US20050232497A1 (en) 2004-04-15 2005-10-20 Microsoft Corporation High-fidelity transcoding
US20070036219A1 (en) 2005-08-09 2007-02-15 Samsung Electronics Co., Ltd. Video decoding method and apparatus for intensity compensation

Also Published As

Publication number Publication date
KR20090077047A (ko) 2009-07-14
WO2008036267A3 (en) 2008-06-26
TW200830862A (en) 2008-07-16
WO2008036267A2 (en) 2008-03-27
CN101517900B (zh) 2012-08-22
CN101517900A (zh) 2009-08-26
US20080069219A1 (en) 2008-03-20
EP2070194A2 (en) 2009-06-17
EP2070194A4 (en) 2013-12-11
US8194744B2 (en) 2012-06-05
JP2010504692A (ja) 2010-02-12
TWI386034B (zh) 2013-02-11
JP5059116B2 (ja) 2012-10-24

Similar Documents

Publication Publication Date Title
US5815646A (en) Decompression processor for video applications
US5608888A (en) Method and apparatus for mapping data of a 2-dimensional space from a linearly addressed memory system
US20120201308A1 (en) Method for Low Memory Footprint Compressed Video Decoding
KR20080020947A (ko) 전력 소비를 감소시키면서 데이터 값 배열에 대해 2-차원변환을 수행하기 위한 방법 및 시스템
JPH05268590A (ja) 動画像符号化復号化回路
JPH11266460A (ja) ビデオ情報処理回路
CN113207004A (zh) 基于jpeg-ls帧间扩展的遥感图像压缩算法硬件实现方法
JP2006072363A (ja) 解像度低減器
KR101216142B1 (ko) 저감된 대역폭 고성능 ｖｃ1 인텐서티 보상을 구현하는 방법 및/또는 장치
KR960020494A (ko) 피아이피(pip) 기능의 에이치디티브이(hdtv)
US6731686B1 (en) Apparatus and method for pipelining variable length decode and inverse quantization operations in a hybrid motion-compensated and transform coded video decoder
US8443413B2 (en) Low-latency multichannel video port aggregator
KR102576630B1 (ko) 디코더의 동작 방법, 및 상기 디코더를 포함하는 어플리케이션 프로세서의 동작 방법
US5809174A (en) Decompression processor for video applications
Sampaio et al. Energy-efficient memory hierarchy for motion and disparity estimation in multiview video coding
JP5182285B2 (ja) デコード方法及びデコード装置
US6377707B1 (en) Image processing system
JP4868776B2 (ja) 画像処理装置
US6668087B1 (en) Filter arithmetic device
JPH1155668A (ja) 画像符号化装置
KR20160067577A (ko) 이미지 프로세서, 상기 이미지 프로세서의 동작 방법, 및 상기 이미지 프로세서를 포함하는 애플리케이션 프로세서
JPH05260461A (ja) 動き補償予測装置
KR100209357B1 (ko) Mpeg-1 및 mpeg-2 비디오 역양자기 회로
US12108063B2 (en) Video processing circuit and video processing method
Kawakami et al. Power and memory bandwidth reduction of an H. 264/AVC HDTV decoder LSI with elastic pipeline architecture

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee