JPH11266460A - ビデオ情報処理回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】実質的に同一の第１及び第２の予測フィルタ回
路と、複数の規格でエンコードされたビデオ情報を処理
する制御信号と、を使用して、ビデオ情報を処理する装
置を得る。 【解決手段】予測フィルタフォーマッタ、第１の１次元
予測フィルタ、ディメンションバッファ、第２の１次元
予測フィルタを含む予測フィルタの構成は、６個のレジ
スタ、２個のマルチプレクサ、及び、２個の合計回路を
含む。第１のレジスタＡは、第１の合計回路６０５に接
続され、第２のレジスタＢは、第１のマルチプレクサ６
０４に接続され、それは、第１の合計回路に接続されて
いる。第１の合計回路は、第３のレジスタＤに接続され
ている。第４のレジスタＣは、第２のマルチプレクサ６
０７に接続され、それは第５のレジスタＥに接続されて
いる。第３のレジスタ及び第５のレジスタは、第２の合
計回路６０９に接続され、それは第６のレジスタＦに接
続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、伸長回路に向け
られる。伸長回路は、複数の異なる符号化入力信号を伸
長及び／又は復号するように作動する。以下の記載のた
めに選択された実施例は、複数の符号映像の規格の復号
化に関する。より詳細には、この実施例は、Ｊｏｉｎｔ
Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐｅｒｔ Ｇｒｏｕ
ｐ（ＪＰＥＧ）、Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘ
ｐｅｒｔｓ Ｇｒｏｕｐ（ＭＰＥＧ）、及びＨ．２６１
として周知である圧縮規格の一つの復号化に関する。

【０００２】

【従来の技術】米国特許第４，８６６，５１０号（グッ
ドフェロー他）明細書は、差動パルスコード構成を開示
し、当該差動パルスコード構成は、複合カラービデオ信
号のビットレートを減少する。この減少は、再構成され
た過去のサンプルから現在の映像信号サンプルを予測
し、予測誤差を示す信号を形成することにより、達成さ
れる。ビットレートは、誤差信号を予測する信号を発生
し、誤差信号と当該誤差信号を予測する信号との間の差
に対応する信号を形成することにより、更に減少させら
れる。出力では、再構成された誤差信号及び以前の映像
信号サンプルを予測する信号を合計することにより、映
像信号サンプルが再構成される。映像信号サンプルは、
一般に、複合信号の１又はそれ以上のラインを含む。

【０００３】米国特許第５，３０１，０４０号（ホシ
他）明細書は、イメージデータを周波数ゾーンに変換す
ることにより、データを符号化する装置を開示する。こ
の装置は、２個の符号化手段を含んでもよく、当該２個
の符号化手段は、符号化を並列に実行してもよい。

【０００４】米国特許第５，３０１，２４２号（ゴンザ
レス他）明細書は、ビデオ画像を符号化する装置及び方
法を開示する。この装置及び方法は、ＭＰＥＧ規格のみ
に従って、デジタル映像信号のブロックのグループをデ
ジタル映像信号のブロックの圧縮可能なグループに変換
する。

【０００５】米国特許第４，１４２，２０５号（イイヌ
マ）明細書は、複合カラーテレビジョン信号についての
インターフレーム（フレーム間）符号化器を開示する。
インターフレーム符号化器は、１つのフレーム信号をそ
の後のフレーム信号から減算することにより、フレーム
差信号を得る。対応するインターフレーム復号化器は、
逆に動作する。

【０００６】米国特許第４，９２４，２９８号（キタム
ラ）明細書は、アナログカラー映像信号から得られたデ
ジタル信号を予測符号化する方法及び装置を開示する。
予測符号化プロセスの間に、第１走査線内の画素は、当
該第１走査線に隣接する第２走査線内の画素に基づいて
予測される。

【０００７】米国特許第４，９２４，３０８号（フッチ
ワンガー）明細書は、テレビジョン信号についての帯域
幅減少システムを開示する。このシステムは、信号に各
解像特性を課すことができる３個の空間フィルタ回路を
使用する。テレビジョン画像の各空間部分に生じる運動
度に基づいて、異なるレベルの解像度が、異なる空間フ
ィルタ回路により課される。

【０００８】米国特許第５，０８６，４８９号（シム
ラ）明細書は、イメージ信号を圧縮する方法を開示す
る。この特許明細書によれば、イメージを示す元のイメ
ージ信号成分は、ラインに沿ったサンプルの位相が隣の
ラインに沿って配置されたサンプルから位相シフトされ
るように、サンプルされる。これらの表示イメージ信号
成分は、適切なサンプリング間隔でサンプルされた主成
分と、インターポレート（補間）成分とに分類され、当
該インターポレート成分は、主成分に基づいてインター
ポレーション（補間）予測符号化処理に従う。

【０００９】

【課題を解決するための手段】本発明によれば、複数の
予測フィルタ回路は、映像情報を処理してもよく、制御
信号は、複数の規格で符号化された映像情報の処理を許
す。映像情報を処理するように使用されてもよいフィル
タ回路が開示され、当該フィルタ回路は、予測フィルタ
フォーマッタと、ディメンションバッファと、及び、２
個の１次元予測フィルタと、を含む。このような各１次
元予測フィルタは、複数の規格で符号化された映像情報
の処理が実行されてもよいように互いに接続されてい
る、６個のレジスタと、２個のマルチプレクサと、及
び、２個の合計回路と、を含んでもよい。

【００１０】伸長回路の概要 伸長回路は、空間デコーダと、時間デコーダと、及び、
ビデオフォーマッタと、を含んでもよい。このような回
路は、英国特許出願第９４０５９１４．４号においてよ
り詳細に述べられており、当該英国特許出願は、参照に
よりここに組み込まれる。

【００１１】時間デコーダの概要 時間デコーダは、１又はそれ以上の画像フレーム又は基
準フレームにおける情報を使用し、他の画像フレームに
おける情報を予測するようにする。時間デコーダの動作
は、動作における符号化規格に依存して異なり、これ
は、異なる符号化規格が異なる形式の予測動き補償及び
フレーム再順序化を許すからである。基準フレームは、
２個の外部フレームバッファに格納される。

【００１２】ＪＰＥＧ規格の概要 ＪＰＥＧ規格は、インターフレーム予測を使用しない。
従って、このモードでは、時間デコーダは、空間デコー
ダにより達成されたものを越えた実体的な復号化を実行
することなしに、ＪＰＥＧデータをビデオフォーマッタ
に通過させる。

【００１３】ＭＰＥＧ規格の概要 ＭＰＥＧは、３つの異なるフレーム形式、即ち、イント
ラ（Ｉ）、予測（Ｐ）、及び双方向インターポレート
（補間）（Ｂ）である。フレームは、画素すなわちペル
から構成されている。Ｉフレームは、時間デコーダによ
る復号化を必要としないが、しかし、Ｐ及びＢフレーム
を復号化する際に使用される。Ｉフレームは、当該Ｉフ
レームが必要とされるまで、フレームバッファに格納さ
れ得る。

【００１４】Ｐフレームの復号化には、以前に復号化さ
れたＩ又はＰフレームから予測を形成することが必要で
ある。復号化されたＰフレームは、また、Ｐ及びＢフレ
ームの復号化に後に使用するためにフレームバッファの
うちの１つに格納され得る。

【００１５】Ｂフレームは、２つの基準フレームからの
予測に基づいており、当該２つの基準フレームのうちの
一方は、未来からのものであり、他方は過去からのもの
であり、これらの２つの基準フレームはフレームバッフ
ァに格納される。しかしながら、Ｂフレームは、フレー
ムバッファのいずれにも格納されない。

【００１６】ＭＰＥＧ規格は、また、動き補償を使用
し、この動き補償は、動きベクトルの使用であり、画素
（ペル）値の予測の効率を改良するようにする。動きベ
クトルは、過去及び／又は将来の基準フレームにおける
オフセットを提供する。

【００１７】ＭＰＥＧ規格は、Ｘ次元及びＹ次元の両方
において動きベクトルを使用する。この規格は、動きベ
クトルがいずれの次元においても半画素（半ペル）の精
度に特定されるのを許す。

【００１８】ＭＰＥＧ規格の下での１つの構成におい
て、フレームは、時間デコーダに入力されるのと同じ順
序で、時間デコーダにより出力される。この構成は、再
順序化なしのＭＰＥＧ動作と称される。しかしながら、
ＭＰＥＧ規格は、将来の基準フレームからの予測を許す
ので、フレームは、再順序化されるかもしれない。この
構成において、Ｂフレームは、復号化され、前述したよ
うに、当該Ｂフレームが入力されるのと同じ順序で出力
される。しかしながら、Ｉ及びＰフレームは、当該Ｉ及
びＰフレームが復号化されるときに、出力されない。代
わりに、Ｉ及びＰフレームは、復号化され、フレームバ
ッファ内に書き込まれる。１及びＰフレームは、その後
のＩ又はＰフレームが復号化のために到達するときにの
み、出力される。

【００１９】予測の完全な詳細及び関係する演算オペレ
ーションについては、提案されているＭＰＥＧ規格の草
案が参照される。時間デコーダは、この草案にリストさ
れた要件を満たす。

【００２０】Ｈ．２６１規格の概要 Ｈ．２６１規格は、復号化されたばかりのフレームから
のみ予測を行う。動作において、各フレームが復号化さ
れるにつれて、当該各フレームは、２つのフレームバッ
ファのうちの１つに書き込まれ、次のフレームの復号化
に使用される。復号化された画像は、フレームバッファ
に書き込まれるにつれて、時間デコーダにより出力され
る。このように、Ｈ．２６１は、フレーム再順序化を支
持しない。

【００２１】Ｈ．２６１規格において、動きベクトル
は、整数画素（整数ペル）精度にのみ特定される。更
に、エンコーダは、ローパスフィルタが結果として生じ
る予測の結果に適用されることを特定してもよい。

【００２２】予測の完全な詳細及び関係する演算オペレ
ーションについては、Ｈ．２６１規格が参照される。時
間デコーダは、この規格にリストされた要件を満たす。

【００２３】時間デコーダは、予測フィルタシステムを
含む。この予測フィルタシステムは、予測で使用される
べき１ブロック又は複数ブロックの画素（ピクセル）
と、及び、フラグ又は信号の形態での追加の情報とを受
け取る。この追加の情報から、予測フィルタシステム
は、動作の規格、当該規格の構成、動きベクトルの精度
のレベル、及び、他の情報を決定する。予測フィルタシ
ステムは、それから、この情報に基づいて、正しいイン
ターポレーション（補間）機能を用いる。

【００２４】フレームのいくつかのブロックは予測され
てもよく、及び、他のブロックは、直接に符号化されて
もよいので、予測フィルタからの出力は、フレームの残
りに付加される必要があるかも知れない。予測アダー
（ａｄｄｅｒ）は、この機能を実行する。

【００２５】もしフレームがＢフレームであるならば、
時間デコーダは、当該Ｂフレームをビデオフォーマッタ
に出力する。もしフレームがＩ又はＰフレームであるな
らば、時間デコーダは、当該フレームをフレームバッフ
ァの１つに書き込み、フレーム再順序化がｉｎａｃｔｉ
ｖｅであるならば当該フレームを出力し、あるいは、フ
レーム再順序化がａｃｔｉｖｅであるならば以前のＩ又
はＰフレームを出力する。

【００２６】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の例が説明され、更なる説明がなされる。

【００２７】時間デコーダ１０は、図１、２、及び３に
示されている。ＤＲＡＭインターフェース１２からの第
１の出力は、線４０４、４０５を通って予測フィルタシ
ステム４００に供給される。この予測フィルタシステム
４００からの出力は、線４１０を通って予測アダー１３
への第２の入力として供給される。予測アダー１３から
の第１の出力は、線１４を通って出力セレクタ１５供給
される。予測アダー１３からの第２の出力は、線１６に
供給される。

【００２８】予測フィルタシステム４００は、ビデオ情
報を処理する回路であり、当該ビデオ情報回路は、ビデ
オ情報の並列処理用の第１及び第２の予測フィルタであ
って実質的に同一である第１及び第２の予測フィルタ
と、及び、複数の規格で符号化されたビデオ情報の処理
を許可する制御信号と、を含む。より詳細には、予測フ
ィルタシステム４００の１つの実施例は、ビデオ伸長に
使用されるフィルタ回路であり、当該フィルタ回路は、
予測フィルタフォーマッタと、当該予測フィルタフォー
マッタに作動的に接続された第１の１次元予測フィルタ
と、当該第１の１次元予測フィルタに作動的に接続され
たディメンションバッファと、及び、当該ディメンショ
ンバッファに作動的に接続された第２の１次元予測フィ
ルタと、を含む。前記予測フィルタフォーマッタは、所
定の順序でデータを出力する複数のマルティプルシフト
レジスタを備える。前記各予測フィルタは、第１のレジ
スタと、第２のレジスタと、当該第２のレジスタに作動
的に接続された第１のマルチプレクサと、前記第１のレ
ジスタ及び前記第１のマルチプレクサに作動的に接続さ
れた第１の合計回路と、当該第１の合計回路に作動的に
接続された第３のレジスタと、第４のレジスタと、当該
第４のレジスタに作動的に接続された第２のマルチプレ
クサと、当該第２のマルチプレクサに作動的に接続され
た第５のレジスタと、前記第３のレジスタ及び前記第５
のレジスタに作動的に接続された第２の合計回路と、及
び、当該第２の合計回路に作動的に接続された第６のレ
ジスタと、を含む。

【００２９】図４を参照すると、予測フィルタシステム
４００の全体的な構成が示されている。予測フィルタシ
ステム４００は、複数の予測フィルタ４０１、４０２
と、及び、予測フィルタアダー４０３と、を含む。フォ
ワード予測フィルタ４０１及びバックワード予測フィル
タ４０２は、同一であり、ＭＰＥＧモードにおいてフォ
ワード及びバックワード予測ブロックをフィルタリング
する。Ｈ．２６１モードでは、フォワード予測フィルタ
４０１だけが使用され、これは、Ｈ．２６１規格が、バ
ックワード予測能力を含まないからである。

【００３０】各予測フィルタ４０１、４０２は、独立し
て作用し、有効データが入力４０４、４０５に現われる
とすぐに、データを処理する。フォワード予測フィルタ
４０１からの出力は、線４０６を通って予測フィルタア
ダー４０３に供給される。バックワード予測フィルタ４
０２からの出力は、線４０７を通って予測フィルタアダ
ー４０３に供給される。予測フィルタアダー４０３への
他の入力は、線４０８−４０９を通って供給される。予
測フィルタアダー４０３からの出力は、線４１０を通っ
て供給される。予測フィルタシステム４００における線
４０４−４１０のそれぞれは、２線式インタフェースで
あってもよい。

【００３１】マルチスタンダード（多規格）動作は、予
測フィルタシステム４００がＭＰＥＧ又はＨ．２６１の
フィルタリングのいずれをも実施するように構成可能で
あることを要求する。フラグ又は他の適切な信号は、予
測フィルタシステム４００に供給され、システムを再構
成するようにしてもよい。これらのフラグは、後により
詳細に述べられるように個々の予測フィルタ４０１、４
０２に供給され、そして、予測フィルタアダー４０３に
供給される。

【００３２】予測フィルタアダー４０３を構成する４つ
のフラグ又は信号がある。これらのうち、ｆｗｄ＿ｉｍ
ａ＿ｔｗｉｎ及びｆｗｄ＿ｐ＿ｎｕｍは、フォワード予
測フィルタ４０１を介して供給され、ｂｗｄ＿ｉｍａ＿
ｔｗｉｎ及びｂｗｄ＿ｐ＿ｎｕｍは、バックワード予測
フィルタ４０２を介して供給される。

【００３３】後により詳細に述べられるように、予測フ
ィルタアダー４０３は、これらのフラグ又は信号を使用
し、２つの状態変数ｆｗｄ＿ｏｎ及びｂｗｄ＿ｏｎを活
性化しあるいは非活性化するようにする。ｆｗｄ＿ｏｎ
状態変数は、フォワード予測が現在（ｃｕｒｒｅｎｔ）
ブロック内のペル（画素）値を予測するように使用され
るか否かを指示する。同様に、ｂｗｄ＿ｏｎ状態変数
は、バックワード予測が現在（ｃｕｒｒｅｎｔ）ブロッ
ク内のペル（画素）値を予測するように使用されるか否
かを指示する。

【００３４】Ｈ．２６１動作において、バックワード予
測は使用されず、それゆえ、ｂｗｄ＿ｏｎ状態変数は、
常にインアクティブである。従って、予測フィルタアダ
ー４０３は、バックワード予測フィルタ４０２からの出
力を無視する。もしｆｗｄ＿ｏｎ状態変数がアクティブ
であるならば、フォワード予測フィルタ４０１からの出
力は、予測フィルタアダー４０３を通る。もしｆｗｄ＿
ｏｎ状態変数がインアクティブであるならば、現在（ｃ
ｕｒｒｅｎｔ）ブロックについて予測が実行されず、予
測フィルタアダー４０３は、いずれの予測フィルタ４０
１、４０２からの情報も通過させない。

【００３５】ＭＰＥＧ動作において、ｆｗｄ＿ｏｎ及び
ｂｗｄ＿ｏｎ状態変数について４つの可能な場合があ
る。もしいずれの状態変数もアクティブでないならば、
予測フィルタアダー４０３は、いずれの予測フィルタ４
０１、４０２からも情報を通過させない。

【００３６】もしｆｗｄ＿ｏｎ状態変数がアクティブで
あるがｂｗｄ＿ｏｎ状態変数がインアクティブであるな
らば、予測フィルタアダー４０３は、フォワード予測フ
ィルタ４０１からの出力を通過させる。

【００３７】もしｂｗｄ＿ｏｎ状態変数がアクティブで
あるがｆｗｄ＿ｏｎ状態変数がインアクティブであるな
らば、予測フィルタアダー４０３は、バックワード予測
フィルタ４０２からの出力を通過させる。

【００３８】もし両状態変数がアクティブであるなら
ば、予測フィルタアダー４０３は、予測フィルタ４０
１、４０２からの出力の平均であって正の無限大に向か
ってラウンドされたものを通過させる。

【００３９】図５に示されるように、各予測フィルタ４
０１、４０２は、実質的に同一の構成から成る。入力デ
ータは、予測フィルタフォーマッタ５０１に入り、当該
予測フィルタフォーマッタ５０１は、データを容易にフ
ィルタされ得る形式にする。データは、それから、第１
の１次元予測フィルタ５０２に供給され、当該第１の１
次元予測フィルタ５０２は、１次元予測を実行する。こ
の予測は、Ｘ次元又はＹ次元に基づいてもよい。データ
は、それから、ディメンションバッファ５０３に供給さ
れ、当該ディメンションバッファ５０３は、データを更
なるフィルタリングのために準備する。

【００４０】データは、それから、第２の１次元予測フ
ィルタ５０４に供給され、当該第２の１次元予測フィル
タ５０４は、第１の１次元予測フィルタ５０２により予
測されなかった次元について１次元予測を実行する。最
後に、データは出力される。

【００４１】説明の利便性のみのために、次の説明は、
１次元予測フィルタ５０２がＸ軸について動作し、１次
元予測フィルタ５０４がＹ軸について動作すると仮定す
る。１次元予測フィルタ５０２、５０４のいずれもが、
Ｘ軸又はＹ軸のいずれについて動作してもよい。それゆ
え、当業者は、次の説明から、１次元予測フィルタ５０
２、５０４がどのように動作するかを認識する。

【００４２】図６を参照すると、１次元予測フィルタ５
０２、５０４の構成が示されている。各１次元予測フィ
ルタ５０２、５０４の構成は、同一である。各フィルタ
５０２、５０４は、データを受け取る３つのレジスタ６
０１、６０２、６０３を含む。レジスタ６０２内のデー
タは、マルチプレクサ６０４に供給される。マルチプレ
クサ６０４からの結果は、合計回路６０５において、レ
ジスタ６０１内のデータに加えられ、その結果は、レジ
スタ６０６に供給される。

【００４３】レジスタ６０３内のデータは、マルチプレ
クサ６０７に供給され、その結果は、レジスタ６０８に
供給される。レジスタ６０６内のデータは、合計回路６
０９においてレジスタ６０８内のデータに加えられ、そ
の結果は、レジスタ６１０に供給される。

【００４４】更に、３つのレジスタ６１１、６１２、６
１３は、各１次元予測フィルタ５０２、５０４を介して
制御情報を通過させる。１次元予測フィルタ５０２、５
０４のデータ成分と制御レジスタの両者間を通る全ての
データは、２線式インタフェースを介して供給されても
よい。更に、レジスタ６０１、６０２、６０３への入力
とレジスタ６１０からの出力は、２線式インタフェース
であってもよい。

【００４５】３つの情報信号は、予測フィルタシステム
４００に供給され、どのモード及びどの構成が作動中で
あるかを示すようにする。第１の信号は、ｈ２６１＿ｏ
ｎ信号である。もしこの信号がアクティブであるなら
ば、Ｈ．２６１規格が作動中である。もしこの信号がイ
ンアクティブであるならば、ＭＰＥＧ規格が作動中であ
る。

【００４６】第２の信号及び第３の信号、Ｘｄｉｍ及び
Ｙｄｉｍは、特定の次元内の動きベクトルが半ペル（半
画素）又は全ペル（全画素）に基づくインターポレーシ
ョン（補間）を特定するか否かを示す。もしＸｄｉｍ信
号がインアクティブであるならば、Ｘ次元内の動きベク
トルは、ペル（画素）の整数倍を特定する。もしＸｄｉ
ｍ信号がアクティブであるならば、Ｘ次元内の動きベク
トルは、半ペル（半画素）の奇数倍を特定する。Ｙｄｉ
ｍ信号は、Ｙ次元に関して同様の情報を特定する。

【００４７】Ｈ．２６１規格は、整数ペル（整数画素）
正確性にのみ動きベクトルを許可するので、ｈ２６１＿
ｏｎ信号がアクティブであるとき、Ｘｄｉｍ及びＹｄｉ
ｍ信号は、常にインアクティブである。図７に示される
ように、予測フィルタシステム４００は、８行（８ロ
ー）の８個のペル（画素）７０１のブロックの７００を
出力する。更に、各モードで作動中の１次元予測フィル
タ５０２、５０４の機能に関して述べられるように、８
行（ロー）の８個のピクセル（画素）のブロックを出力
するのに必要な入力ブロックのサイズは、Ｘｄｉｍ又は
Ｙｄｉｍがアクティブであるか否かに依存する。特に、
もしＸｄｉｍ信号がアクティブであるならば、入力ブロ
ックは、Ｘ次元内で９ペル（画素）を有さねばならず、
もしＸｄｉｍ信号がインアクティブであるならば、入力
ブロックは、Ｘ次元内で８ペル（画素）を有さねばなら
ない。もしＹｄｉｍ信号がアクティブであるならば、入
力ブロックは、Ｙ次元内で９ペル（画素）を有さねばな
らず、もしＹｄｉｍ信号がインアクティブであるなら
ば、入力ブロックは、Ｙ次元内で８ペル（画素）を有さ
ねばならない。これは、次の表に要約される。

【００４８】

【表１】

【００４９】各１次元予測フィルタ５０２、５０４の作
動（オペレーション）は、ＭＰＥＧとＨ．２６１作動の
間で異なり、各モードの作動に関して述べられる。Ｈ．
２６１作動は、より複雑であるので、最初に説明され
る。

【００５０】Ｈ．２６１モードでは、各１次元予測フィ
ルタ６０２、６０４は、次の規格の１次元予測公式を実
施する。

【００５１】 Ｆｉ＝（Ｘ_ｉ＋１＋２Ｘ_ｉ＋Ｘ_ｉ−１）／４（１≦ｉ≦６） …（１） Ｆｉ＝Ｘｉ（その他のｉ）

【００５２】Ｈ．２６１のモードではＸｄｉｍ及びＹｄ
ｉｍが常にインアクティブであるので、入力ブロック
は、８行（８ロー）の８個のペル（画素）である。従っ
て、図７は、Ｈ．２６１モードにおいて、予測フィルタ
システム４００からの入力ブロック及び出力ブロックの
両者を正確に示す。

【００５３】前記公式（１）は、１次元Ｘ軸予測フィル
タ５０２によりブロック７００の各行（ロー）に適用さ
れ、１次元Ｙ軸予測フィルタ５０４によりブロック７０
０の各列（コラム）に適用される。図６を参照すると、
公式（１）におけるペル（画素）値Ｘ_ｉ−１、Ｘ_ｉ、及
びＸ_ｉ＋１は、それぞれ、レジスタ６０１、６０２、６
０３内にロードされる。

【００５４】ペル（画素）値Ｘ_ｉは、マルチプレクサ６
０４により２と掛け合わされ、合計回路６０５内でペル
（画素）値Ｘ_ｉ−１加えられ、その結果は、レジスタ６
０６内にロードされる。レジスタ６０３内のペル（画
素）値Ｘ_ｉ＋１は、変更されることなく、マルチプレク
サ６０７を通過し、レジスタ６０８内にロードされる。
最後に、レジスタ６０６内の値とレジスタ６０８内の値
は、合計回路６０９内で互いに加算され、レジスタ６１
０内にロードされる。

【００５５】上記プロセスは、行（ロー）又は列（コラ
ム）の内のペル（画素）についてＨ．２６１公式を実施
する。行（ロー）又は列（コラム）の内の最初及び最後
のペル（画素）についてＨ．２６１公式を実施するため
に、レジスタ６０１及び６０３はリセットされる。ペル
（画素）値Ｘ_ｉは、レジスタ６０２を流れ、マルチプレ
クサ６０４により４と掛け合わされる。その結果は、レ
ジスタ６０２、６０６を介して変更されずに流れ、これ
は、合計回路６０５、６０９のそれぞれがゼロをペル
（画素）値Ｘ_ｉに加えるからである。

【００５６】上記実施は、１次元フィルタ公式により要
求される結果の４倍に等しい値を生ずることに気付かれ
たい。演算の正確性を維持するために、４桁だけ右にシ
フトすることにより達成される１６での除算は、Ｘ次元
及びＹ次元の両フィルタリングが実行された後に、予測
フィルタアダー４０３への入力で実行される。

【００５７】ＭＰＥＧ作動（オペレーション）の間に、
１次元予測フィルタ５０２、５０４は、簡単な半ペルイ
ンターポレーション（半画素補間）を行う。

【００５８】Ｆ_ｉ＝（Ｘ_ｉ＋Ｘ_ｉ＋１）／２（０≦ｉ≦
８，半ペル（半画素）） Ｆｉ＝Ｘ_ｉ（０≦ｉ≦７，整数ペル（整数画素））

【００５９】１次元予測フィルタ５０２の作動は、整数
ペル（整数画素）動き補償をもつＭＰＥＧモードでは、
行（ロー）又は列（コラム）において最初の及び最後の
ペル（画素）についてＨ．２６１作動に関連して上述し
たのと同じである。半ペル（半画素）作動をもつＭＰＥ
Ｇモードについて、レジスタ６０１は永久的にリセット
され、ペル（画素）値Ｘ_ｉは、レジスタ６０２内にロー
ドされ、ペル（画素）値Ｘ_ｉ＋１は、レジスタ６０３内
にロードされる。レジスタ６０２内のペル（画素）値Ｘ
_ｉは、マルチプレクサ６０４により２を掛け合わされ、
レジスタ６０３内のペル（画素）値Ｘ_ｉ＋１は、マルチ
プレクサ６０７により２を掛け合わされる。これらの値
は、それから、加算回路６０９において加算され、要求
された結果の４倍の値を得るようにする。Ｈ．２６１作
動に関連して前述したように、これは、予測フィルタア
ダー４０３への入力で訂正される。

【００６０】Ｈ．２６１作動において、予測フィルタフ
ォーマッタ５０１は、データが訂正オーダにおいて第１
の１次元予測フィルタ５０２に提出されることを単に確
保する。これは、３ステージのシフトレジスタを必要と
し、第１のステージは、レジスタ６０３の入力に接続さ
れ、第２のステージは、レジスタ６０２の入力に接続さ
れ、第３のステージは、レジスタ６０１の入力に接続さ
れる。

【００６１】ＭＰＥＧ作動において、作動はより簡単で
ある。半ペルインターポレーション（半画素補間）につ
いて、予測フィルタフォーマッタ５０１は、２ステージ
のシフトレジスタのみを要求する。第１のステージは、
レジスタ６０３の入力に接続され、第２のステージは、
レジスタ６０２の入力に接続される。整数ペルインター
ポレーション（整数画素補間）について、予測フィルタ
フォーマッタ５０１は、現在のペル（画素）値をレジス
タ６０２の入力に供給するのみを必要とする。

【００６２】Ｈ．２６１モードにおいて、１次元Ｘ軸予
測フィルタ５０２と１次元Ｙ軸予測フィルタ５０４との
間で、ディメンションバッファ５０３は、データをバッ
ファし、この結果、３個の垂直ペル（画素）のグループ
が１次元Ｙ軸予測フィルタ５０４に示されるようにす
る。従って、予測フィルタシステム４００では置換は起
こらない。ディメンションバッファ５０３は、２行（ロ
ー）で８個のペル（画素）のそれぞれを保持するのに充
分に大きくなければならない。ディメンションバッファ
５０３からペル（画素）が出力されるシーケンスは、次
の表に示される。

【００６３】

【表２】

【００６４】ＭＰＥＧ作動において、１次元Ｙ軸予測フ
ィルタ５０４は、一度に、２個のペル（画素）のみを要
求する。従って、ディメンションバッファ５０３は、１
行（ロー）の８個のペル（画素）をバッファすることの
みを必要とする。

【００６５】注目に値することとして、データが１次元
Ｘ軸予測フィルタ５０２を通過した後、行（ロー）の内
に８個のペル（画素）が存在するだけであり、これは、
フィルタリング作動が９個のペル（画素）の行（ロー）
を８個のペル（画素）の行（ロー）に変換するからであ
る。”失われた”ペル（画素）は、データストリーム内
のギャップにより置き換えられる。半ペルインターポレ
ーション（半画素補間）を実行するときに、１次元Ｘ軸
予測フィルタ５０２は、８個のペル（画素）の各行（ロ
ー）の終わりにギャップを挿入し、１次元Ｙ軸予測フィ
ルタ５０４は、ブロックの終わりに８個のギャップを挿
入する。

【００６６】ＭＰＥＧ作動の間に、予測は、初めのフレ
ーム、後のフレーム、あるいはこれらの両者の平均のい
ずれかから形成されてもよい。初めのフレームから形成
される予測は、フォワード予測と称され、後のフレーム
から形成される予測は、バックワード予測と称される。
予測フィルタアダー４０３は、フォワード予測、バック
ワード予測、あるいはこれらの両者が値を予測するのに
使用されているか否かを決定する。予測フィルタアダー
４０３は、それから、フォワード又はバックワード予測
あるいはこれら２つの平均であって正の無限大に向かっ
てラウンドされるものを通過する。

【００６７】状態変数ｆｗｄ＿ｏｎ及びｂｗｄ＿ｏｎ
は、それぞれ、フォワードあるいはバックワード予測値
が使用されるか否かを決定する。いずれの時でも、これ
らの状態変数の両者、あるいはいずれか一方はアクティ
ブであってもよく、あるいは、これらの状態変数のいず
れもアクティブでなくてもよい。スタートアップ時に、
あるいは、予測フィルタアダー４０３の入力に有効なデ
ータが存在しないときにギャップがあるならば、予測フ
ィルタアダー４０３は、いずれの状態変数もアクティブ
でない状態に入る。

【００６８】予測フィルタアダー４０３は、４個のフラ
グ又は信号に基づいて状態変数ｆｗｄ＿ｏｎ及びｂｗｄ
＿ｏｎをアクティベートし、あるいは、ディアクティベ
ートする。これらのフラグ又は信号は、ｆｗｄ＿ｉｍａ
＿ｔｗｉｎ、ｆｗｄ＿ｐ＿ｎｕｍ、ｂｗｄ＿ｉｍａ＿ｔ
ｗｉｎ、及びｂｗｄ＿ｐ＿ｎｕｍであり、バックワード
及びフォワード予測ブロックのシーケンスが予測フィル
タアダー４０３への入力でシーケンスから離れることが
できるので、前記フラグ又は信号は必要である。

【００６９】状態変数ｆｗｄ＿ｏｎ及びｂｗｄ＿ｏｎに
より示される予測モードは、次のように決定される。

【００７０】（１）もしフォワード予測ブロックが存在
し、ｆｗｄ＿ｉｍａ＿ｔｗｉｎがアクティブであるなら
ば、バックワード予測ブロックがｂｗｄ＿ｉｍａ＿ｔｗ
ｉｎｓｅｔで到達するまで、フォワード予測ブロックは
ストールする。ｆｗｄ＿ｏｎ及びｂｗｄ＿ｏｎ状態変数
は、それから、アクティベートされ、予測フィルタアダ
ー４０３は、フォワード予測ブロック及びバックワード
予測ブロックを平均化する。

【００７１】（２）同様に、もしバックワード予測ブロ
ックが存在し、ｂｗｄ＿ｉｍａ＿ｔｗｉｎがアクティブ
であるならば、フォワード予測ブロックがｆｗｄ＿ｉｍ
ａ＿ｔｗｉｎ ｓｅｔで到達するまで、バックワード予
測ブロックはストールする。ｆｗｄ＿ｏｎ及びｂｗｄ＿
ｏｎ状態変数は、それから、アクティベートされ、予測
フィルタアダー４０３は、フォワード予測ブロック及び
バックワード予測ブロックを平均化する。

【００７２】（３）もしフォワード予測ブロックが存在
するが、ｆｗｄ＿ｉｍａ＿ｔｗｉｎがインアクティブで
あるならば、ｆｗｄ＿ｐ＿ｎｕｍが調べられる。ｆｗｄ
＿ｐ＿ｎｕｍは、２ビットの変数である。もしｆｗｄ＿
ｐ＿ｎｕｍが以前の予測プラス１からの数に等しいなら
ば、ｆｗｄ＿ｏｎ状態変数はアクティベートされ、ｂｗ
ｄ＿ｏｎ状態変数は、ディアクティベートされる。予測
フィルタアダー４０３は、フォワード予測ブロックを出
力する。

【００７３】（４）もしバックワード予測ブロックが存
在するが、ｂｗｄ＿ｉｍａ＿ｔｗｉｎがインアクティブ
であるならば、ｂｗｄ＿ｐ＿ｎｕｍが調べられる。ｆｗ
ｄ＿ｐ＿ｎｕｍと同様に、ｂｗｄ＿ｐ＿ｎｕｍは、２ビ
ットの変数である。もしｂｗｄ＿ｐ＿ｎｕｍが以前の予
測プラス１からの数に等しいならば、ｂｗｄ＿ｏｎ状態
変数はアクティベートされ、ｆｗｄ＿ｏｎ状態変数は、
ディアクティベートされる。予測フィルタアダー４０３
は、バックワード予測ブロックを出力する。

【００７４】予測モードは、ブロック７００間で単に変
化することができる。この状態は、スタートアップ時、
及び、ｆｗｄ＿１ｓｔ＿ｂｙｔｅ及び／又はｂｗｄ＿１
ｓｔ＿ｂｙｔｅ信号がアクティブである後に、生じる。
これらの信号は、現在の予測ブロックの最後のバイトを
指示する。もし現在のブロック７００がフォワード予測
を使用するならば、ｆｗｄ＿１ｓｔ＿ｂｙｔｅのみが調
べられる。もし現在のブロック７００がバックワード予
測を使用するならば、ｂｗｄ＿１ｓｔ＿ｂｙｔｅのみが
調べられる。もし現在のブロック７００が両方向予測を
使用するならば、ｆｗｄ＿１ｓｔ＿ｂｙｔｅ及びｂｗｄ
＿１ｓｔ＿ｂｙｔｅの両者が調べられる。

【００７５】ｉｍａ＿ｔｗｉｎ及びｐ＿ｎｕｍ信号は、
予測ブロックデータとして、フォワード及びバックワー
ド予測フィルタ４０１、４０２内の同じ線に沿って供給
されない。これは、以下の理由からである：

【００７６】（１）ｉｍａ＿ｔｗｉｎ及びｐ＿ｎｕｍ信
号は、ｆｗｄ＿１ｓｔ＿ｂｙｔｅ及び／又はｂｗｄ＿１
ｓｔ＿ｂｙｔｅがアクティブであるときに調べられるの
みである。これにより、各予測フィルタ４０１、４０２
において線を横切る約２５個の３ビットのコミュニケー
ションを節約する。

【００７７】（２）ブロックを通して、ｉｍａ＿ｔｗｉ
ｎ及びｐ＿ｎｕｍ信号は、アクティブを維持し、従っ
て、ｆｗｄ＿１ｓｔ＿ｂｙｔｅ及び／又はｂｗｄ＿１ｓ
ｔ＿ｂｙｔｅが予測フィルタアダー４０３に到達すると
きに、ｉｍａ＿ｔｗｉｎ及びｐ＿ｎｕｍ信号は、アクテ
ィブである。

【００７８】（３）ｉｍａ＿ｔｗｉｎ及びｐ＿ｎｕｍ信
号は、予測ブロックデータの１クロックサイクル前に調
べられる。

【００７９】予測アダー１３は、予測フィルタシステム
４００からのデータを誤差データに加算することによ
り、予測済みフレームを形成する。アドレス発生器、Ｄ
ＲＡＭインターフェース及び予測フィルタシステム４０
０を介しての入力からの遅延を補償するために、誤差デ
ータは、予測アダー１３に到達する前に、２５６ワード
のファーストイン・ファーストアウトバッファ（ＦＩＦ
Ｏ）を通過する。

【００８０】予測アダー１３は、また、ＦＩＦＯ及び予
測フィルタシステム４００から到達するデータにおける
不整合を検出するためのメカニズムを含む。理論上は、
予測フィルタシステム４００からのデータ量は、予測を
含むＦＩＦＯからのデータ量に正確に対応しなければな
らない。重大な故障の場合に、予測アダー１３は回復を
試みる。

【００８１】予測フィルタシステム４００からのデータ
の終わりがＦＩＦＯからのデータの終わりの前に検出さ
れると、ＦＩＦＯからのデータの残りは、予測アダー１
３の出力を変更されずに継続する。一方、もし予測フィ
ルタシステム４００からのデータがＦＩＦＯからのデー
タより長いならば、予測フィルタシステム４００からの
全ての過剰なデータが受け入れられ捨てられるまで、Ｆ
ＩＦＯから予測アダー１３への入力は、ストールされ
る。

【００８２】

【実施例】ここで、図８を参照することとし、スタート
コード検出器（ＳＣＤ）５１は、２線インターフェース
５２を介して入力を受け取る。この入力は、データトー
クンの形式であるか、或いは、データの流れ内のデータ
ビットであるかのいずれかである。スタートコード検出
器５１からの第１出力は、ライン５３を介して、第１論
理先入れ先出し方式バッファ（ＦＩＦＯ）５４に供給さ
れる。第１ＦＩＦＯ５４からの出力は、ライン５５を介
して、第１の入力として、ハフマンデコーダ５６に論理
的に供給される。スタートコード検出器５１からの第２
出力は、ライン５７を介して、第１入力として、ＤＲＡ
Ｍインターフェース５８に供給される。さらに、ＤＲＡ
Ｍインターフェース５８は、ライン６０を介して、バッ
ファマネージャ５９から入力を受け取る。信号は、ライ
ン６１を介して、ＤＲＡＭインターフェース５８によ
り、外部ＤＲＡＭ（図示せず）に対して送信および受信
される。ＤＲＡＭインターフェース５８からの第１出力
は、ライン６２を介して、第１物理入力として、ハフマ
ンデコーダ５６に供給される。ハフマンデコーダ５６か
らの出力は、データ（ＩＴＯＤ）６４までインデックス
に入力としてライン６３をを介して回される。ハフマン
デコーダ５６及びＩＴＯＤ６４は、１つの論理ユニット
として一緒に作動する。ＩＴＯＤ６４からの出力は、ラ
イン６５を介して算術論理ユニット（ＡＬＵ）６６に供
給される。ＡＬＵ６６からの第１出力は、ライン７０を
介して、読出し専用メモリ（ＲＯＭ）ステートマシン６
８に供給される。ＲＯＭステートマシン６８からの出力
は、ライン６９を介して、第２物理入力として、ハフマ
ンデコーダ５６に供給される。ＡＬＵ６６からの第２の
出力は、ライン７０を介してトークンフォーマット部
（ＴＦ）７１に供給される。

【００８３】ＴＦ７１からの第１出力は、ライン７２を
介して第２のＦＩＦＯ７３に供給される。第２のＦＩＦ
Ｏ７３からの出力は、第１の入力として、ライン７４を
介して、逆モデラー７５に供給される。Ｔ／Ｆ７１から
の第２の出力は、ライン７６を介して、第３の入力とし
て、ＤＲＡＭインターフェース５８に供給される。ＤＲ
ＡＭインターフェース５８からの第３出力は、ライン７
７を介して、第２の入力として、逆モデラ７５に供給さ
れる。逆モデラ７５からの出力は、逆量子化器７９への
入力として、ライン７８を介して供給される。逆量子化
器７９からの出力は、ライン８０を介して、逆入力とし
て、逆ジグザグ８１（ＩＺＺ）に供給される。ＩＺＺ８
１からの出力は、ライン８２を介して、離散逆コサイン
変換８３（ＩＤＣＴ）への入力として供給される。ＩＤ
ＣＴ８３からの出力は、ライン８４を介して、時間デコ
ーダ（図９）に供給される。

【００８４】ここで、更に詳細に図９を参照することと
し、時間デコーダがこの図に示される。フォーク９１
は、ライン９２を介して、入力として、ＩＤＣＴ８３
（図８）からの出力を受け取る。フォーク９１からの第
１出力として、例えば、モーションベクトル等のような
制御トークンは、ライン９３を介して、アドレス発生器
９４に供給される。更に、データトークンは、カウント
する目的で、アドレス発生器９４に供給される。このデ
ータは、フォーク９１からの第２の出力として、ライン
９５を介してＦＩＦＯ９６に供給される。次に、ＦＩＦ
Ｏ９６からの出力は、ライン９７を介して、第１の入力
として加算器９８に供給される。アドレス発生器９４か
らの出力は、第１入力として、ライン９９を介して、Ｄ
ＲＡＭインターフェース１００に供給される。信号は、
ライン９１を介して、ＤＲＡＭインターフェース１００
により、外部ＤＲＡＭ（図示されず）に対して、送信お
よび受信される。ＤＲＡＭインターフェース１００から
の第１出力は、ライン１０２を介して、予測フィルタ１
０３に供給される。予測フィルタ１０３からの出力は、
ライン１０４を介して、第２入力として、加算器９８に
供給される。加算器９８からの第１出力は、ライン１０
５を介して出力セレクタ１０６に供給される。加算器９
８からの第２の出力は、ライン１０７を介して、第２の
入力としてＤＲＡＭインターフェース１００に供給され
る。ＤＲＡＭインターフェース１００からの第２出力
は、第２入力として、ライン１０８を介して、出力セレ
クタ１０６に供給される。出力セレクタ１０６からの出
力は、ライン１０９を介して、動画フォーマッティング
部（図１０）に供給される。

【００８５】ここにおいて、図１０を参照することと
し、フォーク１１１は、ライン１１２を介して、出力セ
レクタ１０６（図９）からの入力を受け取る。フォーク
１１１からの第１の出力として、ライン１１３を介して
アドレス発生器１１４は制御トークンを供給される。ア
ドレス発生器１１４からの出力は、第１入力として、ラ
イン１１５を介してＤＲＡＭインターフェース１１６に
供給される。フォーク１１１からの第２出力としてのデ
ータは、ライン１１７を介して、第２入力として、ＤＲ
ＡＭインターフェース１１６に供給される。信号は、ラ
イン１１８を介して、ＤＲＡＭインターフェース１１６
により、外部ＤＲＡＭ（図示されず）に対して、送信お
よび受信される。ＤＲＡＭインターフェース１１６から
の出力は、ライン１１９を介して、表示パイプ１２０に
供給される。

【００８６】各ラインは、必要に応じて、複数のライン
を有しても差し支えないことは、前述の説明から明白で
ある。

【００８７】ここにおいて、図１１を参照することと
し、ＭＰＥＧ規格においては、１つのピクチャ１３１は
１つ又は複数のスライス１３２として符号化される。各
スライス１３２は、複数のブロック１３３を有し、そし
て、各列において列毎に左から右に符号化される。図に
示すように、各スライス１３２のスパンはブロック１３
３の中の正確に１行１３２であるか、ブロック１３３の
中の１行より少ないＢ、Ｃか、またはブロック１３３の
複数行Ｃであっても差し支えない。

【００８８】図１２において、スプリット１７１は、ラ
イン１７２を介して入力を受け取る。スプリット１７１
からの第１出力はライン１７３を介して、アドレス発生
器１７４に供給される。アドレス発生器１７４によって
生成されたアドレスは、ライン１７５を介して、ＤＲＡ
Ｍインターフェース１７６に供給される。信号は、ライ
ン１７７を介して、ＤＲＡＭインターフェース１７６に
より、外部ＤＲＡＭ（図示されず）に対して、送信およ
び受信される。ＤＲＡＭインターフェース１７６からの
第１出力は、ライン１７８を介して、予測フィルタ１７
９に供給される。予測フィルタ１７９からの出力は、第
１入力として、ライン１８０を介して、加算器１８１に
供給される。スプリット１７１からの第２出力は、ライ
ン１８２を介して、先入れ先出し方式バッファ（ＦＩＦ
Ｏ）１８３への入力として供給される。ＦＩＦＯ１８３
からの出力は、ライン１８４を介して、加算器１８１へ
の第２入力として供給される。加算器１８１からの出力
は、ライン１８５を介して、ライト信号発生器１８６に
供給される。ライト信号発生器１８６からの第１出力
は、ライン１８７を介して、ＤＲＡＭインターフェース
１７６に供給される。ライト信号発生器１８６からの第
２出力は、ライン１８８を介して、リード信号発生器１
８９への第１入力として供給される。ＤＲＡＭインター
フェース１７６からの第２出力は、ライン１９０を介し
て、リード信号発生器１８９への第２入力として供給さ
れる。リード信号発生器１８９からの信号はライン１９
１を介して動画フォーマッティング（図１２には図示せ
ず）へ供給される。

【００８９】図１３は、予測フィルタプロセスを示す。
フォーワード予測フィルタ２０１は、第１入力として、
２０２を介して、加算器２０３に供給される。バックワ
ード予測フィルタ２０４は、第２入力として、ライン２
０５を介して、加算器２０３に供給される。加算器２０
３からの出力は、ライン２０６を介して供給される。

【００９０】次に、下記の表Ａ及び表Ｂを参照しながら
説明する。

【００９１】特定マシン独立制御トークンにおける標準
信号の存在と欠如との間の関係を示す表Ａに示すよう
に、スタートコード検出器５１によるイメージの検波は
一連のマシン独立制御トークンを生成する。「受信イメ
ージ」カラムにリストされた各イメージは、「生成トー
クン」カラムのグループにリストされた全てのマシン独
立制御トークンの生成をスタートする。表Ａの１行目に
示すように、Ｈ．２６１処理期間中に「シーケンススタ
ート」イメージが受け取られるか、或は、ＰＥＣ処理期
間中に「ピクチャ・スタート」イメージが受け取られる
場合にはいつでも、４つの制御トークンの全グループが
生成され、各々がその対応する１つまたは複数のデータ
バリューによって後続される。更に、表Ａの２行目に示
すように、４つの制御トークンの第２グループは、スタ
ートコード検出器５１によって受け取られるイメージに
かかわりなく適切な時間に生成される。

【００９２】

【００９３】伝送されたピクチャと表示されたピクチャ
との間のタイミング関係を示す表Ｂの１行に示すよう
に、ピクチャフレームは、番号順にディスプレイされ
る。ただし、メモリーに記憶しなければならないフレー
ムの数を減少するために、フレームは、異なる順序で送
信される。イントラフレーム（Ｉフレーム）から分析を
始めることは有益である。Ｉ１フレームは、ディスプレ
イされるべき順序に送信される。次に、その次の予測さ
れるフレーム（Ｐフレーム）Ｐ４が送信される。次に、
Ｉ１フレームとＰ４フレームとの間にディスプレイされ
るべき双方向的に補間されるあらゆるフレーム（Ｂフレ
ーム）が送信される。これらのフレームをフレームＢ２
及びＢ３によって表す。これにより、送信済みのＢフレ
ームに、前のフレーム（フォーワード予測）または将来
のフレーム（バックワード予測）を参照させることが可
能にする。Ｉ１フレームとＰ４フレームとの間にディス
プレイされるべき全てのＢフレームを送信した後で、次
のＰフレームであるＰ７が送信される。次に、Ｐ４とＰ
７フレームとの間にディスプレイされるべきＢ５及びＢ
６に対応する全てのＢフレームが送信される。次に、そ
の次のＩフレームである１１０が送信される。最終的
に、Ｐ７と１１０フレームとの間にディスプレイされる
べきフレームＢ８及びＢ９に対応する全てのＢフレーム
が送信される。この順序でフレームを送信するために
は、あらゆる一時にただ２つのフレームをメモリーに保
持することが必要であり、そして、中間のＢフレームを
ディスプレイするために次のＰフレーム又はＩフレーム
の送信をデコーダに待機させることを必要としない。

【００９４】１．ＲＡＭメモリーマップ 空間デコーダ、時間デコーダ、及び動画フォーマッティ
ング部は、全て、外部ＤＲＡＭを使用する。これら全て
の３つのデバイスには同じＤＲＡＭが用いられることが
好ましい。これら３つ全てのデバイスがＤＲＡＭを用
い、更に、３つ全てのデバイスがアドレス発生器と共に
ＤＲＡＭインターフェースを使用する場合であっても、
各々がＤＲＡＭにおいて実現するものは同じでない。即
ち、各チップ、例えば、空間デコーダ及び時間デコーダ
は、同じ物理的な外部ＤＲＡＭを使用する場合であって
も、異なるＤＲＡＭインターフェース及びアドレス生成
回路を有する。

【００９５】要するに、空間デコーダは、共通ＤＲＡＭ
内に２つのＦＩＦＯを実現する。再び図８を参照するこ
ととし、一方のＦＩＦＯ５４は、ハフマンデコーダ５６
及びパーザーの前に配置され、そして、他方は、ハフマ
ンデコーダ及びパーザーの後に配置される。ＦＩＦＯ
は、比較的直截な方法において実現される。ＤＲＡＭの
特殊な部分は、各ＦＩＦＯに対して、その中にＦＩＦＯ
を実現するための物理的メモリーとして控除しておかれ
る。

【００９６】空間デコーダＤＲＡＭインターフェース５
８と関連しているアドレス発生器は、２つのポインタを
使用して、ＦＩＦＯアドレスのトラックを管理する。１
つのポインタは、ＦＩＦＯに記憶されている第１ワード
を指し、もう一方のポインタは、ＦＩＦＯに記憶されて
いる最後のワードを指し示す。従って、所定のワードへ
の読み／書き操作を可能にする。読み、又は、書き操作
における実施過程において物理的メモリーの終端に到達
した場合には、アドレス発生器は、物理的メモリーのス
タートに対して「ラップアラウンド（ｗｒａｐｓ ａｒ
ｏｕｎｄ）」する。

【００９７】要するに、どの符号化規格（ＭＰＥＧまた
はＨ．２６１）が指定されていても、時間デコーダは、
２つの完全なピクチャ又はフレームを記憶することがで
きなければならない。説明を簡易にするために、その中
に２つのフレームを記憶しようとするＤＲＡＭの物理的
メモリーを２つの半分部分に分割するものとし、各半分
は、それぞれ、（適切なポインタを用いて）２つのピク
チャのうちの特定の１つに対する専用とする。

【００９８】ＭＰＥＧは、３つの異なるタイプのピクチ
ャを用いる、即ち、イントラ（Ｉ）、予測（Ｐ）、及び
双方向補間（Ｂ）である。既に述べたように、Ｂピクチ
ャは、２つのピクチャからの予測に基づく。一方のピク
チャは未来から、そして、いま一方は過去から得られ
る。Ｉピクチャは、時間デコーダによるそれ以上の復号
化を必要としないが、しかし、Ｐ及びＢピクチャを復号
化する際に後で使用するために、２つのピクチャバッフ
ァのうちの１つに記憶されなければならない。Ｐピクチ
ャの復号化には、既に復号化済みのＰ又はＩピクチャか
ら予測を形成することが必要である。復号化されたＰピ
クチャは、Ｐ及びＢピクチャの復号化に用いるために１
つのピクチャに記憶される。Ｂピクチャは、両方のピク
チャバッファからの予測を要求することができる。ただ
し、Ｂピクチャは外部ＤＲＡＭに記憶される。

【００９９】Ｉ及びＰピクチャが復号化される場合に、
時間デコーダから出力されないことに注意されたい。そ
の代りに、Ｉ及びＰピクチャは、ピクチャバッファの１
つに記入され、そして、次のＩまたはＰピクチャが、復
号化のために、到着する場合に限り、読み出される。換
言すれば、フラッシングに関する本セクションの以降に
おいて更に説明されるように、時間デコーダは、２つの
ピクチャバッファから前のピクチャをフラッシュするた
めに、その次のＰまたはＩピクチャを信頼する。要する
に、空間デコーダは、ＰまたはＩピクチャをフラッシュ
するために、動画シーケンスの終端において偽のＩまた
はＰを供給することが出来る。結果的に、次の動画シー
ケンスがスタートするとき、この偽ピクチャはフラッシ
ュされる。 Ｂピクチャの復号化に際して、ピークメモ
リー帯域幅のロードが起きる。最悪の状態は、全ての予
測が半画素の精度を以て作成され、両方のピクチャバッ
ファから供給されるこの種の予測からＢフレームが形成
される場合である。

【０１００】以前に記述したように、時間デコーダは、
ＭＰＥＧピクチャの再順序付けを提供するように、構成
することができる。このピクチャ再順序付けにより、デ
ータストリーム内のその次のＰまたはＩピクチャの時間
デコーダによる復号化がスタートする時まで、Ｐ及びＩ
ピクチャの出力は遅延する。

【０１０１】ＰまたはＩピクチャが再順序付けされる
と、ピクチャがピクチャバッファに記入されるにつれ
て、特定のトークンは一時的にチップに記憶される。ピ
クチャがディスプレイ用に読出されると、これらの記憶
されているトークンが検索される。時間デコーダの出力
において、新規に復号化されたＰまたはＩピクチャのデ
ータトークンは、より旧いＰまたはＩピクチャと交換さ
れる。

【０１０２】一方、Ｈ．２６１は、復号化されたばかり
のピクチャからのみ予測を製作する。各ピクチャが復号
化されるにつれて、２つのピクチャバッファの１つに記
入され、次のピクチャ復号化に使用可能となる。必要と
される唯一のＤＲＡＭメモリーオペレーションは、８×
８ブロックを書くことであり、そして、整数精度のモー
ションベクトルによって予測を形成することである。

【０１０３】要するに、動画フォーマッティング部は、
３つのフレーム又はピクチャを記憶する。ピクチャの反
復またはスキップするような機能を収容するために、３
つのピクチャが記憶される必要がある。

【０１０４】２．予測フィルタ 再び図９、図１０、図１１において、そして、更に詳細
には図１５において、時間デコーダの構成図が示され
る。これには、予測フィルタが含まれる。予測フィルタ
と時間デコーダの残りのエレメントとの間の関係を図１
２に更に詳細に示す。予測フィルタの構造の本質は、図
１３及び図１４に示される。予測フィルタのオペレーシ
ョンに関する詳細は、後述される。

【０１０５】一般に、本発明に基づく予測フィルタは、
ＭＰＥＧ及びＨ．２６１モードにおいて使用されるが、
ＪＰＥＧモードでは使用されない。ＪＰＥＧモードにお
ける場合を思い起こされたい。即ち、時間デコーダは、
空間デコーダによって達成される範囲を越えて一切の実
質的な復号化を行うことなく、動画フォーマット部を通
ってデータを供給させるに過ぎない。再び図１３を参照
することとし、ＭＰＥＧモードにおいて、フォーワー
ド、及びバックワード予測フィルタは同じであり、そし
て、それぞれのＭＰＥＧフォーワード、及びバックワー
ド予測ブロックを濾過する。ただし、Ｈ．２６１はバッ
クワード予測を使わないので、Ｈ．２６１モードにおい
ては、フォーワード予測フィルタのみが使われる。

【０１０６】本発明の２つの予測フィルタの各々は、実
質的に同じである。再び図１３及び１７を参照すること
とし、更に詳細には図１４を参照することとする。図に
は、予測フィルタの構造のブロック図が示される。各予
測フィルタは、直列配置された４つのステージを有す
る。データは、フォーマットステージ５０５−７に入力
され、そして、容易にろ過され得るフォーマットにされ
る。次のステージ５０５−２において、Ｉ−Ｄ予測が、
Ｘ座標上で行われる。必要な輸送が次元バッファステー
ジ５０５−３によって行われた後で、Ｉ−Ｄ予測は、ス
テージ５０５−４におけるＹ座標上で行われる。ステー
ジがどのようにして濾過作用を実施するかについて更に
詳細に説明することとする。濾過作用に要求される条件
については圧縮規格によって定義されている。Ｈ．２６
１の場合において、現実に行われる濾過作用は、ローパ
スフィルタの場合に類似する。

【０１０７】再び図１２を参照して、多重規格オペレー
ションは、ＭＰＥＧ又はＨ．２６１フィルタリングのい
ずれかを遂行するために予測フィルタは再構成可能であ
るか、或いは、ＪＰＥＧモードにおいては全く濾過作用
を実施しないことを必要とする。３チップシステムの他
の多くの再構成可能な態様と同様に、予測フィルタは、
トークンによって再構成される。トークンは、アドレス
発生器にオペレーションの特定モードについて通知する
ためにも使用される。この場合、アドレス発生器は、Ｍ
ＰＥＧとＪＰＥＧとの間では著しく変化する必要なデー
タのアドレスを予測フィルタに供給することができる。

【０１０８】３． 「予測フィルタ」 図１６は、時間デコーダのブロック図であり、予測フィ
ルタの全体的な構造は図１７に示す。フォワード及びバ
ックワードフィルタは同じものであり、ＭＰＥＧフォワ
ード／バックワード予測ブロックをフィルタリングす
る。Ｈ．２６１モードではフォワードフィルタだけが使
用される（バックワードフィルタのｈ２６１ ｏｎ入力
はＨ．２６１ストリームがバックワード予測を含まない
ので、永久的に低くあるべきである）。全体的な予測フ
ィルタブロックは２線式インターフェースステージのパ
イプラインで構成される。

【０１０９】３．１ 「予測フィルタ」 各予測フィルタは他の予測フィルタとは完全に独立して
作用し、有効データがその入力に現れるとすぐにデータ
を処理する。図１８から明らかなように、予測フィルタ
は４つの別個のブロックから成り、その内の２つは同じ
ものである。これらのブロックのオペレーションについ
てはＭＰＥＧ及びＨ．２６１のオペレーションのために
独立して説明する方がよいであろう。Ｈ．２６１は最も
複雑であるので、最初に説明する。

【０１１０】３．１．１ 「Ｈ．２６１オペレーショ
ン」 使用される１次元フィルタ式は以下の通りである： Ｆｉ ＝（ｘｉ＋１＋２ｘｉ＋ｘｉ−１）／４（ｉ≦ｉ
≦６） Ｆｉ ＝ ｘｉ （その他のｉ）

【０１１１】これはｘ予測フィルタにより８×８ブロッ
クの各ローに適用され、ｙ予測フィルタにより各カラム
に適用される。これが達成されるメカニズムは図１９に
図示するが、それは基本的にｐｆｌｔｌｄｄ概略図を表
す。フィルタは３つの２線式インターフェースパイプラ
インステージから成る。ローの最初と最後のピクセルの
ために、レジスタＡとＣがリセットされ、データはレジ
スタＢ、Ｄ、Ｆを無変更のまま通過する（ＢとＤの内容
は０に加えられる）。Ｂ×２ｍｕｘの制御はレジスタｂ
の出力が１だけ左にシフトされるようにセットされる。
このシフティングはどのイベントにおいても常にシフト
される１つの場所に加えられるものである。こうして、
全ての値に４が（後にこれ以上が）掛けられる。他の全
てのピクセルのために、ｘｉ＋１がレジスタＣにロード
され、ｘｉがレジスタＢに、そしてｘｉ−１がレジスタ
Ａにロードされる。図１９から解るように、その後Ｈ．
２６１フィルタ式が実行される。垂直フィルタリングが
３つの水平グループにおいて遂行されるので（下記のデ
ィメンションバッファに関するノートを参照）、ローに
おける最初と最後のピクセルを別個に処理する必要がな
い。ロー内のピクセルの制御及びカウンティングは各１
次元フィルタに関連する制御ロジックによって遂行され
る。その結果が４で割られていないことに注意すべきで
ある。演算上の精度が失われないように、水平及び垂直
のフィルタリングが行われた後、予測フィルタアダー
（セクション Ｂ．１２．４．２）の入力において、１
６で割る（４だけ右にシフトする）作業が行われる。レ
ジスタＤＡ、ＤＤ、ＤＦが制御情報をパイプラインに送
る。これはｈ２６１ ｏｎとｌａｓｔ ｂｙｔｅを含
む。

【０１１２】予測フィルタ内に見つけられる他のブロッ
クの内、フォーマッティングの機能は単にデータが正し
いオーダーでｘ−フィルタに表示されることを確実にす
ることである。上記から解るように、これには単に３ス
テージのシフトレジスタが必要であり、第１のステージ
はレジスタＣの入力に接続され、第２のステージはレジ
スタＢに、第３のステージはレジスタＡに接続される。

【０１１３】ｘフィルタとｙフィルタの間で、ディメン
ションバッファがデータをバッファリングし、３つの垂
直ピクセルのグループがｙ−フィルタに表示されるよう
にする。これら３つのグループはまだ水平に処理される
が、予測フィルタ内では如何なる転置も発生しない。図
２０に関連して、ピクセルがディメンションバッファか
ら出力されるシーケンスを以下の表３、表４に示す。

【０１１４】

【表３】

【０１１５】

【表４】

【０１１６】３．１．２ 「ＭＰＥＧオペレーション」 ＭＰＥＧオペレーションの間に、予測フィルタは簡単な
半ピクセル補間を行う Ｆｉ ＝（ｘｉ＋ｘｉ＋１）／２（０≦ｉ≦８，半ピク
セル） Ｆｉ ＝ ｘｉ （０≦ｉ≦７，整数ピクセ
ル）

【０１１７】ｈ２６１ ｏｎ入力が低くなければ、これ
はディフォルトフィルタオペレーションである。１次元
フィルタへの信号ｄｉｍが低ければ、整数ピクセル補間
が実行されるであろう。従って、ｈ２６１ ｏｎが低
く、ｘｄｉｍ及びｙｄｉｍが低ければ、全てのピクセル
はフィルタリングを行わずに直接送られる。１次元フィ
ルタへのｄｉｍ信号が高い時に、ロー（またはカラム）
が８ピクセル幅（もしくはそれ以上）になることが明ら
かな必要条件である。これは表５において要約されてい
る。

【０１１８】

【表５】

【０１１９】図１９、「１次元予測フィルタ」におい
て、１次元フィルタのオペレーションは、Ｈ．２６１の
ローにおける最初と最後のピクセルのためであるのと同
様、ＭＰＥＧインターピクセルのためである。ＭＰＥＧ
半ピクセルオペレーションのために、レジスタＡは永久
的にリセットされ、レジスタＣの出力は１だけ左にシフ
トされる（レジスタＢの出力は常に１だけ左にシフトさ
れる）。こうして、２個のクロックの後、レジスタＦは
（２Ｂ＋２Ｃ）を含み、それは必要な結果の４倍である
が、これはｘフィルタ及びｙフィルタを通過した数が４
だけ右にシフトされる予測フィルタアダーの入力におい
て処理される。

【０１２０】フォーマッティング及びディメンションバ
ッファの機能はＭＰＥＧにおいてもシンプルである。フ
ォーマッティングは２個の有効なピクセルを集め、それ
らを半ピクセル補間のためにｘ−フィルタに送らなけれ
ばならない；ディメンションバッファは１つのローをバ
ッファすることだけが必要である。注目に値すること
は、データがｘ−フィルタを通過した後、フィルタリン
グオペレーションが９−ピクセルローを８−ピクセルロ
ーに変換するので、ローの中に８個のピクセルだけが存
在することである。「失われた」ピクセルはデータスト
リーム内のギャップで置き換えられる。半ピクセル補間
を遂行する時、ｘ−フィルタは各ローの終わりに（各８
個のピクセルの後に）ギャップを挿入し；ｙ−フィルタ
はブロックの終わりに８個のギャップを挿入する。この
ことは、ブロックの終わりで、８個もしくは９個のギャ
ップ・グループがデータトークンヘッダ、及びＦＩＦＯ
から来るストリーム内のデータトークン間の他のトーク
ンと整列することから、重要である。これは９ｘ９のブ
ロックがフィルタリングされる時に発生する、チップを
通じて最悪の場合を最小限に抑える。

【０１２１】３．２ 「予測フィルタアダー」 ＭＰＥＧオペレーションの間に、初期のピクチャ、後期
のピクチャ、または両者の平均を用いて予測が形成され
る。初期のフレームから形成される予測はフォワード予
測と呼ばれ、後期のフレームから形成される予測はバッ
クワード予測と呼ばれる。予測フィルタアダー（ｐｆａ
ｄｄ）の機能は、どちらのフィルター済み予測値を使用
するか（フォワード、バックワードもしくはその両
方）、そしてフォワードまたはバックワードフィルター
ド予測もしくは両者の平均のいずれを通過するかを決定
することである（正の無限大に向かってラウンドされ
る）。

【０１２２】予測モードはブロック間で、つまりパワー
アップ時に、もしくは現在の予測ブロックの最後のバイ
トを指示するｆｗｄ ｌｓｔ ｂｙｔｅ及び／もしくは
ｂｗｄ ｌｓｔ ｂｙｔｅ信号が活性になった後、変更
できるだけである。現在のブロックがフォワード予測で
あれば、ｆｗｄ ｌｓｔ ｂｙｔｅだけが調べられる。
もしそれがバックワード予測であれば、ｂｗｄ ｌｓｔ
ｂｙｔｅだけが調べられる。もしそれが二方向性の予
測であれば、ｆｗｄ ｌｓｔ ｂｙｔｅ及びｂｗｄ ｌ
ｓｔ ｂｙｔｅが調べられる。

【０１２３】信号ｆｗｄ ｏｎ及びｂｗｄ ｏｎはどの
予測値を使用するかを決定する。随時、これらの信号の
両方が活性であっても、もしくは両方共活性でなくとも
よい。スタートアップ時に、あるいは、ブロックの入力
に有効なデータが存在しない時にギャップがあれば、ブ
ロックはどちらの信号も活性でない時にステートに入
る。

【０１２４】次のブロックのための予測モードを決定す
るのに２つの基準が使用される：フォワードブロックも
しくはバックワードブロックのいずれが二方向性の予測
ペアの一部であるかを指示する信号ｆｗｄ ｉｍａ ｔ
ｗｉｎとｂｗｄ ｉｍａ ｔｗｉｎ、及びバスｆｗｄ
ｐ ｎｕｍ［１：０］及びｂｗｄ ｐ ｎｕｍ［１：
０］である。これらのバスは各々の新しい予測ブロック
もしくは予測ブロックペアのために、１だけ増分する数
字を含む。これらのブロックが必要であるのは、例え
ば、２つのフォワード予測ブロックとそれに続く二方向
性の予測ブロックがある場合、第２のフォワード予測ブ
ロックの前に予測フィルタアダーの入力に到達するよう
に、ＤＲＡＭインターフェースは充分以前に二方向性予
測のバックワードブロックを引き出すことができるから
である。同様に、他のシーケンスのバックワード及びフ
ォワード予測も予測フィルタアダーの入力においてシー
ケンスから出ることができる。このように、次の予測モ
ードは次のように決定される：

【０１２５】１）有効フォワードデータが存在し、ｆｗ
ｄ ｉｍａ ｔｗｉｎが高ければ、ブロックは有効バッ
クワードデータがｂｗｄ ｉｍａ ｔｗｉｎセットと共
に到着するまでストールし、それから各予測バリューペ
アを平均化するブロックを通過する。

【０１２６】２）有効バックワードデータが存在し、ｂ
ｗｄ ｉｍａ ｔｗｉｎが高ければ、ブロックは有効フ
ォワードデータがｆｗｄ ｉｍａ ｔｗｉｎセットと共
に到着するまでストールし、それから上述のように進
む。フォワード及びバックワードデータが共に有効であ
れば、ストールは行われない。

【０１２７】３）有効フォワードデータは存在するが、
ｆｗｄ ｉｍａ ｔｗｉｎが設定されなければ、ｆｗｄ
ｐ ｎｕｍが調べられる。これが（ｐｒｅｄ ｎｕｍ
に記憶されている）前の予測＋１からの数字と等しけれ
ば、予測モードがフォワードに設定される。

【０１２８】４）有効バックワードデータは存在する
が、ｂｗｄ ｉｍａ ｔｗｉｎが設定されなければ、ｂ
ｗｄ ｐ ｎｕｍが調べられる。これが（ｐｒｅｄ ｎ
ｕｍに記憶されている）前の予測＋１からの数字と等し
ければ、予測モードがバックワードに設定される。

【０１２９】パイプライン内の１ステージ後方からのｅ
ａｒｌｙ ｖａｌｉｄ信号が使用され、新しいブロック
からの最初のデータが到着する前に予測フィルタアダー
モードを設定することができることに注意。これはパイ
プラインに如何なるストールも導入されないことを保証
する。

【０１３０】ｉｍａ ｔｗｉｎ及びｐｒｅｄ ｎｕｍ信
号はフィルタリングされたデータと共に、フォワード及
びバックワード予測フィルタパイプラインに沿って送ら
れない。これは以下の理由からである：

【０１３１】１）これらの信号は、ｆｗｄ ｌｓｔ ｂ
ｙｔｅ及び／もしくはｂｗｄ ｌｓｔ ｂｙｔｅが有効
である時にのみ調べられる。それにより、各予測フィル
タにおいて約２５の３ビットパイプラインステージを節
約できる。

【０１３２】２）ブロック中を通じて信号は有効なまま
であるので、ｆｗｄ ｌｓｔ ｂｙｔｅ及び／もしくは
ｂｗｄ ｌｓｔ ｂｙｔｅが予測フィルタアダーに到着
する時に、有効である。

【０１３３】３）信号は、いずれにしてもデータが到着
する１クロック前に調べられる。

【０１３４】４ 「予測アダー及びＦＩＦＯ」 予測アダー（パダー）は予測フィルタからのデータを誤
差データに加算することにより、予測済みフレームを形
成する。アドレス発生器、ＤＲＡＭインターフェース及
び予測フィルタを通る入力からのディレイを補償するた
め、誤差データはパダーに達する前に２５６ワードＦＩ
ＦＯ（ｓｆｉｆｏ）を通過する。

【０１３５】コーディングスタンダードトークン、予測
モードトークン、及びデータトークンは、いつ予測ブロ
ックが形成されるかを決定するためにデコードされる。
８ビットの予測データはデータトークン内の９ビットの
２の補数誤差データに加算される。その結果は０〜２５
５の範囲に制限され、次のブロックに進む。このデータ
制限はＪＰＥＧを含む全てのイントラコード化データに
も適用されることに注意。

【０１３６】予測アダーは更に、ＦＩＦＯ及び予測フィ
ルタから到着するデータにおける不整合を検出するため
のメカニズムを含む。理論上は、フィルタからのデータ
量は、予測を含むＦＩＦＯからのデータトークン数に正
確に対応していなければならない。重大な機能不全の場
合、パダーがリカバリを試みる。

【０１３７】ＦＩＦＯ及びフィルタからのデータブロッ
クの終わりがｉｎ ｅｘｔｎ及びｆ１ ｌａｓｔ入力に
よって、各々マークされる。フィルタデータの終わりが
データトークンの終了前に検出された場合、残りのトー
クンは変更されずに出力を続ける。他方、フィルタブロ
ックがデータトークンより長い場合、全ての過剰フィル
タデータがアクセプトされ、捨てられるまで入力はスト
ールされる。

【０１３８】トークン入力ポートからのデータを直接こ
れらのブロックに送り、またトークン出力ポートにこれ
らの出力を直接送るようにチップが構成されるので、Ｆ
ＩＦＯもしくは予測アダーのいずれにもスノーパはな
い。

【０１３９】本発明は、好適な実施例及び当該実施例の
変形例を参照しながら特に示され説明されてきたが、発
明の精神及び範囲から逸脱することなく、形式及び詳細
において様々な変更がなされ得ることが当業者に理解さ
れる。

【図面の簡単な説明】

【図１】予測フィルタシステムを含む時間デコーダのブ
ロック図である。

【図２】予測フィルタシステムを含む時間デコーダの他
のブロック図である。

【図３】予測フィルタシステムを含む時間デコーダのブ
ロック図である。

【図４】本発明の実施例による予測フィルタシステムの
ブロック図である。

【図５】本発明の実施例による予測フィルタのブロック
図である。

【図６】予測フィルタの詳細な図である。

【図７】ピクセル（画素）データのブロックを示す図で
ある。

【図８】空間デコーダのブロック図。

【図９】時間デコーダのブロック図。

【図１０】ビデオフォーマッタのブロック図。

【図１１】マクロブロックの第１の構成を示すメモリマ
ップ。

【図１２】予測フィルタを含む一時的デコーダのブロッ
ク図。

【図１３】予測フィルタ処理を絵で示した図。

【図１４】予測フィルタのブロック図。

【図１５】ＪＰＥＧビデオデコーダを示す図。

【図１６】時間デコーダのブロック図。

【図１７】複数の予測フィルタを示す図。

【図１８】予測フィルタを示す図。

【図１９】１−Ｄ予測フィルタを示す図。

【図２０】１ブロックの画素を示す図。

【符号の説明】

４００…予測フィルタシステム ４０１…フォワード予測フィルタ ４０２…バックワード予測フィルタ ４０３…予測フィルタアダー

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム フィリップ ロビンス イギリス国、ジーエル11 ５ピーイー、グ ローセスターシアー、カム、スプリングヒ ル 19 (72)発明者 アンソニー マーク ジョーンズ イギリス国、ビーエス17 ５ティーエフ、 ブリストル、エート、テンプラー ロード 31 (72)発明者 アンソニー ピーター ジョーン クレイ ドン イギリス国、ビーエー２ ６ビーゼット、 エイボン、バス、シドニー ビルディング ス 14 (72)発明者 マルティン ウィリアム ソザラン イギリス国、ジーエル11 ６ビーディー、 グローセスターシアー、ダーズレイ、ステ ィンチコーム、ウィク レーン、ザ ライ ディングス（番地なし)

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ビデオ情報を処理する回路において、 ビデオ情報の並列処理用の第１及び第２の予測フィルタ
   回路であって、前記情報は、複数の圧縮規格の選択され
   た１つに従ってエンコードされており、前記第１及び第
   ２の予測フィルタ回路は、実質的に同一であり、且つ、
   前記選択された圧縮規格の要件に従って内的に構成可能
   である第１及び第２の予測フィルタ回路と、及び前記選
   択された圧縮規格を示す状態を有し、前記第１及び第２
   の予測フィルタ回路を構成する制御信号であって、前記
   選択された圧縮規格に従ってエンコードされたビデオ情
   報の処理を許可する制御信号と、 を含む回路。
2. 【請求項２】 請求項１に記載の回路において、前記第
   １の予測フィルタ回路は、フォワード予測フィルタを含
   み、前記第２の予測フィルタ回路は、バックワード予測
   フィルタを含む回路。
3. 【請求項３】 ビデオ伸長に使用されるフィルタ回路に
   おいて、 所定の順序でデータを出力する複数のマルティプルシフ
   トレジスタを備える予測フィルタフォーマッタと、 ラインにより前記予測フィルタフォーマッタに作動的に
   接続された第１の１次元予測フィルタと、 ラインにより前記第１の１次元予測フィルタに作動的に
   接続されたディメンションバッファと、及びラインによ
   り前記ディメンションバッファに作動的に接続された第
   ２の１次元予測フィルタと、 を含むフィルタ回路。
4. 【請求項４】 請求項３に記載のフィルタ回路におい
   て、前記各作動的接続ラインは、２線式インタフェース
   を含むフィルタ回路。
5. 【請求項５】 請求項３又は４に記載のフィルタ回路に
   おいて、前記第１の１次元予測フィルタは、１次元Ｘ座
   標予測フィルタを含み、前記第２の１次元予測フィルタ
   は、１次元Ｙ座標予測フィルタを含むフィルタ回路。
6. 【請求項６】 請求項３、４、又は５に記載のフィルタ
   回路において、前記ディメンションバッファは、１６よ
   り大きくないペル値を格納することができるタイプであ
   るフィルタ回路。
7. 【請求項７】 請求項３乃至６のうちいずれか１項に記
   載のフィルタ回路において、 前記各１次元予測フィルタは、 第１のレジスタと、 第２のレジスタと、 ラインにより前記第２のレジスタに作動的に接続された
   第１のマルチプレクサと、 ラインにより前記第１のレジスタに作動的に接続され且
   つラインにより前記第１のマルチプレクサに作動的に接
   続された第１の合計回路と、 ラインにより前記第１の合計回路に作動的に接続された
   第３のレジスタと、 第４のレジスタと、 ラインにより前記第４のレジスタに作動的に接続された
   第２のマルチプレクサと、 ラインにより前記第２のマルチプレクサに作動的に接続
   された第５のレジスタと、 ラインにより前記第３のレジスタに作動的に接続され且
   つラインにより前記第５のレジスタに作動的に接続され
   た第２の合計回路と、及びラインにより前記第２の合計
   回路に作動的に接続された第６のレジスタと、 を含むフィルタ回路。
8. 【請求項８】 請求項１乃至７のうちいずれか１項に記
   載の回路において、前記ビデオ情報は、ＭＰＥＧに従っ
   てエンコードされている回路。