KR101209143B1 - 슬립 상태 누설 전류 감소를 위한 회로들 및 방법들 - Google Patents

Abstract

슬립 상태 전류 누설을 감소시키기 위한 회로(100)가 설명된다. 이 회로(100)는 래치, 플립플롭, 비교기, 멀티플렉서 또는 덧셈기 중 적어도 하나로부터 선택되는 하드웨어 유닛(102)을 포함한다. 하드웨어 유닛(102)은 제 1 노드(110)를 포함한다. 하드웨어 유닛은 또한 제 1 노드에 연결되는 슬립 인에이블 조합 로직(104)을 포함하며, 슬립 상태 동안 제 1 노드의 값이 유지된다.

Description

슬립 상태 누설 전류 감소를 위한 회로들 및 방법들{CIRCUITS AND METHODS FOR SLEEP STATE LEAKAGE CURRENT REDUCTION}

본원에 개시된 발명의 개념의 실시예들은 일반적으로 데이터 처리 시스템 분야에 관한 것이다. 보다 구체적으로, 본원에 개시된 발명의 개념의 실시예들은 슬립(sleep) 상태 누설 전류 감소를 위한 회로들 및 방법들에 관한 것이다.

배터리 수명 또는 열 방출을 포함하는 분야들에서 성능을 향상시키기 위해 전자 기기와 컴퓨팅 디바이스들의 설계는 점점 전력 절약(conservation)에 집중되고 있다. 전력 절약의 한 분야는 회로 내에서 발생하는 누설 전류의 양을 감소시키는 것에 의한다. 전기 회로들은 본질적으로 다른 컴포넌트들로 통하는 누설 전류를 갖는다. 예를 들어, 디지털 로직에서 각각의 게이트는 시간에 따라 일부 전류량을 누설한다. 더 높은 누설은 더 높은 전력 소비를 의미한다. 누설 전류를 줄이기 위한 하나의 회로 상태는 대기 또는 슬립 상태인데, 이때 회로는 사용중이 아니지만 나중에 사용중일 수 있다. 따라서 슬립 상태는 회로의 활성 동작(예를 들어, 다수의 컴포넌트의 활성 스위칭)을 정지하고 슬립 상태에서 비-슬립 상태가 되길 기다림으로써 회로가 전력을 절약하게 한다. 그러므로 회로가 슬립 상태를 벗어날 때까지 현재 회로에 존재하는 값들이 슬립 상태에서 유지될 수 있다. 그 결과, 비-슬립 상태를 나오게 될 때 회로에 이미 값들이 존재하기 때문에 값들이 회로에 로딩되거나 회로에 의해 재계산되지 않는다.

회로의 전원을 오프하는 것에 비해 슬립 상태의 장점은 회로를 초기화하는 것에 비해 회로가 슬립 상태에서 더 쉽게 비-슬립 상태로 전환된다는 점이다. 초기화에서, 회로는 슬립 상태에서는 저장되었던 값들을 로딩 또는 계산한다. 따라서 초기화 동안 시간과 전력이 손실된다. 그러나 회로가 슬립 상태일 때, 회로의 컴포넌트들에 여전히 전력이 인가될 수 있기 때문에 이들 컴포넌트로부터 전류가 누설될 수 있다. 따라서 슬립 상태 동안 회로에는 여전히 누설 전류가 존재한다.

어떤 한 접근법에서는, 슬립 상태 동안 회로의 서로 다른 노드가 미리 결정된 로직 값들이 되게 함으로써 전체 누설 전류가 감소할 수 있다. 예를 들어, 회로의 노드에서 로직 1은 노드에 로직 0을 갖는 회로보다 낮은 누설 전류를 가질 수 있다. 또한, 그렇다 하더라도, 회로의 다른 다양한 노드들이 강제로 어떤 로직 값이 되게 하는 반면 회로의 특정 노드들의 값들은 유지되어야 한다.

이러한 접근법에 대한 한 구현에서는, 회로가 슬립 상태에 진입해야 할 때 로직 0으로 낮아지는 입력을 갖는 미리 정해진 노드들 각각에 로직 AND 게이트가 삽입된다. 따라서 AND 게이트로부터의 출력은 강제로 미리 결정된 로직 값이 되는 반면 AND 게이트에 대한 입력은 값을 유지하도록, 미리 정해진 노드가 분할된다. 또한, 노드 수와 동일한 다수의 AND 게이트가 회로에 추가되어 회로에 더 많은 로직을 부가한다. 이러한 구현의 한 가지 문제점은 삽입된 게이트 자체가 누설한다는 점이다. 회로 크기를 증가시키고 회로 타이밍을 저하시키는 것 외에도, 삽입된 게이트는 전력 소비를 실질적으로 증가시킬 수 있다.

다른 구현에서, 기존 로직 게이트들은 게이트의 풀업(pull up) 스택과 직렬인 트랜지스터 및 풀다운(pull down) 스택과 병렬인 다른 트랜지스터를 추가하거나 또는 그 반대를 추가하도록 개조된다. 따라서 트랜지스터들은 게이트의 출력이 강제로 로직 1이나 로직 0이 되게 한다. 하지만, 종래의 셀 라이브러리들이 사용될 수 없고 개조된 게이트들은 더 느리며 더 많은 면적을 필요로 한다는 문제점들이 있다. 다른 구현에서는, 미리 정해진 출력 벡터를 회로의 래치(latch)들로 스캔하기 위해 회로의 선재하는(preexisting) 스캔 체인(scan chain)이 사용됨으로써, 래치들의 출력을 강제로 특정 값이 되게 한다. 이러한 구현이 갖는 한 가지 문제점은 벡터에서의 스캔은 래치들을 스위칭하는 여러 단계를 필요로 한다는 점이다. 따라서 벡터를 체인으로 스캔하는 것은 시간이 걸리고 전력을 소모시킨다.

한 실시예에서, 슬립 상태 전류 누설을 감소시키기 위한 회로가 설명된다. 이 회로는 래치, 플립플롭(flip-flop), 비교기, 멀티플렉서 또는 덧셈기 중 적어도 하나로부터 선택되는 하드웨어 유닛을 포함한다. 하드웨어 유닛은 제 1 노드를 포함한다. 하드웨어 유닛은 또한 제 1 노드에 연결되는 슬립 인에이블(sleep enabled) 조합 로직을 포함하며, 슬립 상태 동안 제 1 노드의 값이 유지된다.

본원에 개시된 하나 이상의 실시예의 이점들은 회로에 대한 최소 크기 증가, 특별한 로직 게이트 라이브러리들에 대한 요건 없음, 회로의 슬립 상태에서 비-슬립 상태로의 전환 속도, 및 슬립 상태 동안의 회로의 감소한 전력 소비(누설 전류)를 포함할 수 있다.

이러한 예시적인 실시예는 본원에 개시된 발명의 개념들을 한정하거나 규정하지 않도록 기재된다. 도면의 간단한 설명, 발명을 실시하기 위한 구체적인 설명 및 특허청구범위를 포함하는 전체 출원의 검토 후 본 개시의 다른 측면들, 이점들 및 특징들이 명백해질 것이다.

본원에 개시된 발명의 개념들의 상기 및 다른 특징들, 측면들 및 이점들은 첨부 도면과 함께 다음의 상세한 설명을 참조로 더욱 잘 이해된다.
도 1은 슬립 인에이블 NAND 게이트를 구비한 예시적인 하드웨어 유닛을 설명하는 개략도이다.
도 2는 슬립 인에이블 NOR 게이트를 구비한 도 1의 예시적인 하드웨어 유닛을 설명하는 개략도이다.
도 3은 슬립 인에이블 멀티플렉서를 구비한 도 1의 예시적인 하드웨어 유닛을 설명하는 개략도이다.
도 4는 슬립 인에이블 OR 게이트를 구비한 도 1의 예시적인 하드웨어 유닛을 설명하는 개략도이다.
도 5는 슬립 인에이블 NAND 게이트를 구비한 제 2 예시적인 하드웨어 유닛을 설명하는 개략도이다.
도 6은 슬립 인에이블 NAND 게이트를 구비한 제 3 예시적인 하드웨어 유닛을 설명하는 개략도이다.
도 7은 슬립 인에이블 NAND 게이트를 구비한 제 4 예시적인 하드웨어 유닛을 설명하는 개략도이다.
도 8은 도 1 - 도 7의 슬립 인에이블 조합 로직의 동작을 위한 예시적인 방법을 설명하는 흐름도이다.
도 9는 도 1 - 도 7의 슬립 인에이블 조합 로직을 인에이블하기 위한 예시적인 방법을 설명하는 흐름도이다.
도 10은 도 1 - 도 5의 슬립 인에이블 조합 로직의 동작을 위한 예시적인 방법을 설명하는 흐름도이다.
도 11은 슬립 인에이블 조합 로직을 포함할 수 있는 디지털 회로들(예를 들어, 디지털 신호 프로세서)을 통합한 예시적인 휴대용 통신 디바이스를 설명하는 개관도이다.
도 12는 슬립 인에이블 조합 로직을 포함할 수 있는 디지털 회로들(예를 들어, 디지털 신호 프로세서)을 통합한 예시적인 셀룰러폰을 설명하는 개관도이다.
도 13은 슬립 인에이블 조합 로직을 포함할 수 있는 디지털 회로들(예를 들어, 디지털 신호 프로세서)을 통합한 예시적인 무선 인터넷 프로토콜 전화를 설명하는 개관도이다.
도 14는 슬립 인에이블 조합 로직을 포함할 수 있는 디지털 회로들(예를 들어, 디지털 신호 프로세서)을 통합한 예시적인 휴대용 디지털 보조 기기를 설명하는 개관도이다.
도 15는 슬립 인에이블 조합 로직을 포함할 수 있는 디지털 회로들(예를 들어, 디지털 신호 프로세서)을 통합한 예시적인 오디오 파일 플레이어를 설명하는 개관도이다.

상세한 설명 전반에서 설명을 목적으로, 본원에 개시된 발명의 개념들의 전반적인 이해를 제공하도록 다수의 특정 항목이 언급된다. 그러나 본원에 개시된 발명의 개념들은 이러한 특정 항목들 없이 실시될 수도 있음이 당업자들에게 명백할 것이다. 다른 경우에는, 본원에 개시된 발명의 개념들의 기본 원리를 불명료하게 하는 것을 피하기 위해 잘 알려진 구조들 및 디바이스들이 블록도 형태로 도시된다.

본원에 개시된 발명의 개념의 실시예들은 슬립 상태 누설 전류 감소를 위한 회로들과 방법들에 관한 것이다. 회로의 누설 전류를 감소시키는 데 있어, 회로의 노드들은 강제로 미리 결정된 로직 상태가 되도록 선택될 수 있다. 상기한 바와 같이, 서로 다른 로직 상태의 노드들은 회로의 누설 전류에 영향을 준다. 일 실시예에서, 회로의 하드웨어 유닛들의 출력들은 회로의 선택된 노드들일 수 있는데, 하드웨어 유닛의 출력은 다음 회로의 입력에 연결된다. 하드웨어 유닛들은 종래의 출력 드라이버를 포함하는 회로 컴포넌트들일 수도 있다. 한 예시적인 출력 드라이버는 인버터이다. 다른 예들은 이에 국한되는 것은 아니지만, NAND 또는 NOR 게이트들, 래치들, 덧셈기들, 전압 레벨 시프터들 및 비교기들과 같은 종래의 로직 게이트들을 포함할 수 있다.

인버터, NAND 게이트, NOR 게이트, 또는 다른 종래의 조합 로직 게이트일 수 있는 하드웨어 유닛의 종래의 출력 드라이버를 슬립 신호를 수신하도록 구성된 슬립 인에이블 조합 로직으로 대체함으로써, 다음 회로에 대한 입력을 강제로 미리 결정된 로직 값으로 하는 동안 하드웨어 유닛의 출력 값은 유지될 수 있다. 따라서 선재하는 게이트들이 대체될 수 있기 때문에 회로에 어떠한 추가 개수의 게이트도 추가되지 않는다. 일 실시예에서, 슬립 인에이블 조합 로직은 이에 국한되는 것은 아니지만, NAND 게이트, NOR 게이트, AND 게이트, OR 게이트 또는 멀티플렉서를 포함하며, 여기서 조합 로직의 하나의 입력은 하드웨어 유닛의 출력에 연결되고, 다른 입력은 슬립 인에이블 조합 로직이 비-슬립 상태(예를 들어, 회로의 활성 동작)와 슬립 상태(예를 들어, 회로가 최대 절전 모드(hibernation)가 될 때) 사이를 스위칭할 수 있게 하는 슬립 신호에 접속된다. 슬립 인에이블 조합 로직은 회로에서 종래의 출력 드라이버들을 하나에서부터 전부까지 교체할 수 있다. 일 실시예에서, 슬립 인에이블 조합 로직은 예를 들어 어느 부분들을 교체하는 것이 회로의 누설 전류에 더 많은 영향을 주는지에 관한 경험적 연구를 관찰함으로써 선택된 출력 드라이버들을 전략적으로 대체한다. 다른 실시예에서, 슬립 인에이블 조합 로직은 회로에서 종래의 모든 출력 드라이버를 대체할 수 있다.

슬립 신호가 디세이블(disable)(예를 들어, 로직 0)되면, 슬립 인에이블 조합 로직은 하드웨어 유닛의 출력 값을 다음 회로의 입력으로 전송할 수 있다. 또한, 슬립 인에이블 조합 로직은 하드웨어 유닛의 출력 값을 반전하여, 종래의 어떤 출력 드라이버들의 동작을 수행할 수도 있다. 슬립 신호가 인에이블(예를 들어, 로직 1)되면, 슬립 인에이블 조합 로직은 하드웨어 유닛의 출력 값(예를 들어, 상태 "q")의 송신을 차단하여 하드웨어 유닛 또는 하드웨어 유닛의 출력 노드의 값을 유지할 수 있고, 슬립 인에이블 조합 로직의 타입 및 구성에 따라 미리 결정된 로직 값을 출력할 수 있다. 예를 들어, 슬립 신호가 인에이블될 때 NOR 게이트는 로직 0을 출력하는 한편, 슬립 신호가 인에이블될 때 NAND 게이트는 로직 1을 출력한다.

도 1 - 도 7의 개략도들은 하드웨어 유닛 및 슬립 인에이블 조합 로직을 포함하는 회로의 일부의 실시예들을 설명한다. 도 1 - 도 4의 개략도들은 하드웨어 유닛(102)의 출력에 연결되는 NAND 게이트(104)(도 1), NOR 게이트(202)(도 2), 멀티플렉서(302)(도 3) 및 OR 게이트(402)(도 4)인 슬립 인에이블 조합 로직의 실시예들을 설명한다.

도 1을 참조하면, 회로(100)는 슬립 인에이블 조합 로직(104)에 연결되는 하드웨어 유닛(102)을 포함한다. 하드웨어 유닛(102)은 종래의 플립플롭에서 슬립 인에이블 조합 로직(104)의 위치에 원래 위치하는 출력 인버터를 뺀 것이다. 플립플롭은 하나 이상의 클록 사이클 동안 로직 값을 저장할 수 있는 디지털 컴포넌트이다. 다른 용도들 외에도, 플립플롭은 미리 결정된 횟수의 클록 사이클 동안 계속해서 값을 출력하거나 값의 출력을 지연시키는데 사용될 수 있다.

일 실시예에서, 플립플롭은 클록 신호(clk), 스캔-인(scan-in) 신호(si), 시프트(shift) 신호 및 입력 값(d)을 수신할 수 있다. 플립플롭은 출력 값(q) 및 스캔-아웃(scan-out) 신호(so)를 출력할 수 있다. 시프트 신호는 값들이 각각 플립플롭의 si로 입력되고 so로부터 출력되도록 스캔 체인을 인에이블하는데 사용되는 신호일 수 있다. 스캔-인 신호(si)는 플립플롭에 입력되는 스캔 체인 값일 수 있다. 스캔-아웃 신호(so)는 플립플롭으로부터의 스캔 체인 출력 신호일 수 있다. 시프트 신호는 so 상에서 플립플롭으로부터의 현재 스캔 체인 값을 시프트하고 si 상에서 새로운 스캔 체인 값을 수신하도록 플립플롭을 제어할 수 있다. 일 실시예에서, 이전 플립플롭의 so는 현재 플립플롭의 si에 연결되어 이전 플립플롭으로부터 스캔-아웃된 값이 현재 플립플롭으로 스캔-인 될 수 있다. 그 결과, 스캔 체인으로 구성된 플립플롭들의 시퀀스를 통해 값이 진행될 수 있다. 시프트가 인에이블되지 않으면, 플립플롭은 d를 수신하고 q를 출력하는 동작을 할 수 있다(즉, 스캔 체인이 인에이블되지 않는다).

일 실시예에서, 회로(100)가 슬립 상태일 때, 슬립 신호(106)는 로직 1이다. 따라서 NAND 게이트(104)의 출력(108)은 하드웨어 유닛(102)의 출력(110) 값에 관계없이 로직 1이다. 따라서 하드웨어 유닛(102)은 슬립 상태 동안 자신의 출력 값을 저장하고, 슬립 인에이블 조합 로직(104)은 다음 회로의 입력에 로직 1을 전송한다.

도 2를 참조하면, 슬립 인에이블 조합 로직(202)은 NOR 게이트이다. 이 실시예에서, 회로(100)가 슬립 상태일 때, 슬립 신호(204)는 로직 1이다. 따라서 NOR 게이트(202)의 출력은 하드웨어 유닛(102)의 출력 값에 관계없이 로직 0이다.

도 3을 참조하면, 슬립 인에이블 조합 로직(302)은 멀티플렉서이다. 이 실시예에서, 회로(100)가 슬립 상태일 때, 멀티플렉서(302)의 출력은 입력 "v"의 값에 따라 로직 1 또는 0이다.

도 4를 참조하면, 슬립 인에이블 조합 로직(402)은 OR 게이트이다. 이 실시예에서, 회로(100)가 슬립 상태일 때, OR 게이트(402)의 출력은 하드웨어 유닛(102)의 출력 값에 관계없이 로직 1이다.

일 실시예에서, 출력 벡터는 회로에 대한 슬립 인에이블 조합 로직의 벡터 출력이다. 예를 들어, 회로에 40개의 슬립 인에이블 조합 로직이 존재한다면, 출력 벡터는 40개의 슬립 인에이블 조합 로직에 의해 회로의 40개의 노드에 출력되는 40 비트일 수 있다. 따라서 다수의 슬립 인에이블 조합 로직에 대한 비트 값들의 각 조합에 대해 회로의 누설 전류가 결정될 수 있다. 다양한 조합에 대해 가능한 회로의 누설 전류의 결정시, 회로에 존재하는 실제 누설 전류를 줄이기 위해 슬립 상태 동안 구현될 출력 벡터가 선택될 수 있다.

슬립 인에이블 조합 로직에 의해 구현될 출력 벡터의 값은 어떤 타입 또는 구성의 슬립 인에이블 조합 로직이 사용되어야 하는지를 결정하는데 도움이 될 수 있다. 예를 들어, 슬립 상태(로직 1과 같은 슬립 신호(106)) 동안 도 1에서 NAND 게이트(104)의 출력은 로직 1이다. 슬립 상태(로직 1과 같은 슬립 신호(204)) 동안 도 2에서 NOR 게이트(202)의 출력은 로직 0이다. 따라서 로직 1이 실행되어야 한다면 NAND 게이트가 사용될 수 있는 반면, 로직 0이 실행되어야 한다면 NOR 게이트가 사용될 수 있다. 다른 실시예에서, 슬립 인에이블 조합 로직은 슬립 상태 동안 높은 임피던스를 출력하도록 구성될 수 있다.

도 5 - 도 7의 개략도는 슬립 인에이블 조합 로직(502, 602, 702)을 인에이블하기 위한 슬립 신호(504, 604, 704)를 갖는 슬립 인에이블 조합 로직(502, 602, 702)에 연결된 하드웨어 유닛(500, 600, 700)에 의한 다양한 실시예를 설명한다. 도 5 - 도 7의 개략도에 나타낸 실시예들에서, 도시된 하드웨어 유닛(500, 600, 700)은 슬립 인에이블 조합 로직(502, 602, 702)에 위치하는 종래의 출력 인버터가 없는 래치들이다.

슬립 인에이블 조합 로직의 동작

도 8은 도 1 - 도 7의 개략도에 나타낸 것과 같은 슬립 인에이블 조합 로직의 동작에 관한 예시적인 방법(800)을 설명하는 흐름도이다. 802에서 시작하면, 슬립 인에이블 조합 로직(예를 들어, 로직(104))이 하드웨어 유닛(예를 들어, 하드웨어 유닛(102))의 출력을 수신한다. 804로 진행하여, 슬립 인에이블 조합 로직은 회로가 슬립 상태인지 아닌지를 결정한다. 일 실시예에서, 회로가 슬립 상태인지 아닌지는 회로의 슬립 신호가 활성인지 비활성인지에 의해 결정된다. 일 실시예에서 이전에 설명한 바와 같이, 슬립 신호가 활성(예를 들어, 로직 1)이라면, 회로는 슬립 상태이고 슬립 인에이블 조합 로직이 인에이블된다. 슬립 신호가 비활성(예를 들어, 로직 0)이라면, 회로는 비-슬립 상태이고 슬립 인에이블 조합 로직이 디세이블된다.

도 9는 도 1 - 도 7의 개략도에 나타낸 것과 같이, 회로가 슬립 상태가 될 때 슬립 인에이블 조합 로직을 인에이블하기 위한 예시적인 방법(900)을 설명하는 흐름도이다. 902에서 시작하면, 슬립 신호(예를 들어, 106, 204, 304, 404, 504, 604, 704)가 스위칭 또는 활성화된다. 일 실시예에서, 회로는 제어 신호 수신시 슬립 상태에 진입하기 시작한다. 슬립 신호는 제어 신호일 수도 있고 제어 신호의 수신에 응답하는 출력일 수도 있다. 예를 들어, 회로가 슬립 상태에 진입하면, 슬립 신호가 활성화되어 회로를 슬립 상태가 되게 하는 시작을 제어한다. 다른 예에서, 슬립 신호는 슬립 상태로 진입하기 위한 제어 신호의 수신시 회로에 의해 활성화된다. 슬립 상태로 진입하기 위한 제어 신호가 발생해야 하는 시기에 관한 일 실시예는 회로가 슬립 상태로 진입할 것이라는 사용자로부터의 입력을 수신하는 외부 회로 또는 회로의 일부를 포함한다. 다른 실시예에서, 회로는 제어 신호를 발생시키기 전 미리 결정된 양의 시간 동안 회로에 의해 어떤 활성 동작도 실행되지 않아야 한다고 또는 회로가 외부 입력이 없거나 유휴 상태라고 결정할 수 있다.

따라서 슬립 신호는 비-슬립 상태 동안 0 그리고 슬립 상태 동안 1일 수 있으며, 또는 그 반대일 수도 있다. 슬립 신호의 활성화 시, 스위칭된 슬립 신호는 904에서 슬립 인에이블 조합 로직을 비-슬립 상태에서 슬립 상태로 인에이블한다. 슬립 인에이블 조합 로직은 슬립 신호의 스위칭 시 즉시 또는 얼마간의 지연 후에 인에이블될 수 있다. 다수의 슬립 인에이블 조합 로직이 사용되는 특정 실시예에서, 슬립 신호가 각 슬립 인에이블 조합 로직에 도달하는 시간은 서로 다를 수 있다. 다른 실시예에서, 비-슬립 상태에서 슬립 상태로(또는 그 반대로) 진행하는 지연은 슬립 인에이블 조합 로직마다 서로 다를 수 있다. 예를 들어, 도 1에서 로직 1과 같은 슬립 신호(106)는 강제로 NAND 게이트(104)가 로직 1을 출력하게 한다. 슬립 인에이블 조합 로직을 슬립 상태로부터 변경시키기 위해, 일 실시예에서 슬립 신호는 이전 로직 값으로 리턴함으로써(예를 들어, 슬립 신호를 로직 1에서 로직 0으로 스위칭함으로써) 비활성화될 수 있다.

다시 도 8을 참조하면, 회로가 슬립 상태가 아니라면, 슬립 인에이블 조합 로직은 806에서 하드웨어 유닛의 출력을 다음 회로의 입력으로 전송한다. 회로가 슬립 상태라면, 808에서 슬립 인에이블 조합 로직이 하드웨어 유닛의 출력 값을 유지한다. 하드웨어 유닛의 출력 값을 유지하는 일 실시예에서 이전에 설명한 바와 같이, 슬립 인에이블 조합 로직은 다음 회로의 입력으로의 출력 값 송신을 차단할 수 있다. 따라서 슬립 상태 동안 출력 값은 하드웨어 유닛에 또는 하드웨어 유닛의 출력 노드 상에 저장될 수 있다. 810으로 진행하여, 슬립 인에이블 조합 로직은 슬립 신호가 활성 상태(예를 들어, 로직 1)인 동안 미리 결정된 로직 상태를 다음 회로의 입력에 전송한다. 그 다음, 프로세스는 802로 되돌아가고 하드웨어 유닛으로부터 수신되는 각 신호에 대해 반복한다.

도 10은 슬립 인에이블 조합 로직의 동작에 관한 다른 예시적인 방법(1000)을 설명하는 흐름도이다. 도 10의 흐름도에 의해 설명되는 방법(1000)에서, 슬립 인에이블 조합 로직은 비-슬립 상태 동안 하드웨어 유닛의 출력을 전송하는 것 외에도 하드웨어 유닛의 출력 값을 반전한다.

1002에서 시작하면, 슬립 인에이블 조합 로직(예를 들어, 로직(104))이 하드웨어 유닛(예를 들어, 하드웨어 유닛(102))의 출력을 수신한다. 1004로 진행하여, 슬립 인에이블 조합 로직은 회로가 슬립 상태인지 아닌지를 결정한다. 일 실시예에서, 회로가 슬립 상태인지 아닌지는 회로의 슬립 신호가 활성인지 비활성인지에 의해 결정된다. 일 실시예에서 이전에 설명한 바와 같이, 슬립 신호가 활성(예를 들어, 로직 1)이라면, 회로는 슬립 상태이고 슬립 인에이블 조합 로직이 인에이블된다. 슬립 신호가 비활성(예를 들어, 로직 0)이라면, 회로는 비-슬립 상태이고 슬립 인에이블 조합 로직이 디세이블된다.

회로가 슬립 상태가 아니라면, 슬립 인에이블 조합 로직은 1006에서 하드웨어 유닛의 출력 값을 반전한다. 이전에 설명한 바와 같이, 슬립 인에이블 조합 로직은 회로가 비-슬립 상태일 때 대체된 종래의 인버터의 기능(즉, 값을 1 로직 상태에서 다른 상태로 반전)을 수행할 수 있다. 일 실시예에서, NAND 및 NOR 게이트는 각자의 출력을 반전하도록 구성된다. 예를 들어, 2-입력 NAND 게이트의 경우, 2개의 입력이 AND 연산되고 반전된다. 따라서 입력들이 0과 1이라면, AND 연산은 0과 같고 반전은 NAND 게이트에 의해 출력되는 0을 생성한다. 다른 예에서, 2-입력 NOR 게이트의 경우, 2개의 입력이 OR 연산되고 반전된다. 따라서 입력들이 0과 1이라면, OR 연산은 1과 같고 반전은 NOR 게이트에 의해 출력되는 0을 생성한다. 따라서 도 1의 NAND 게이트(104)의 경우, 슬립 신호(106)가 로직 0일 때, 개념상 슬립 신호는 로직 1로 반전되고 하드웨어 유닛(102)의 출력과 AND 연산된다. 반전된 슬립 신호는 로직 0이기 때문에, AND 연산의 값은 하드웨어 유닛(102)의 출력 값이다. 따라서 AND 연산된 값의 반전은 NAND 게이트(104)에 의해 전송되는 것과 같은 하드웨어 유닛(102)의 반전된 출력 값(108)을 생성한다.

다시 도 10을 참조하면, 1008에서 슬립 인에이블 조합 로직이 반전된 값을 다음 회로의 입력으로 전송한다. 1004에서 회로가 슬립 상태라면, 1010에서 슬립 인에이블 조합 로직은 하드웨어 유닛의 출력 값을 유지한다. 하드웨어 유닛의 출력 값을 유지하는 일 실시예에서 이전에 설명한 바와 같이, 슬립 인에이블 조합 로직은 다음 회로의 입력으로의 출력 값 송신을 차단할 수 있다. 따라서 슬립 상태 동안 출력 값은 하드웨어 유닛에 또는 하드웨어 유닛의 출력 노드 상에 저장될 수 있다. 1012로 진행하여, 슬립 인에이블 조합 로직은 슬립 신호가 활성 상태(예를 들어, 로직 1)인 동안 미리 결정된 로직 상태를 다음 회로의 입력에 전송한다. 그 다음, 프로세스는 1002로 되돌아가고 하드웨어 유닛으로부터 수신되는 각 신호에 대해 반복한다.

상술한 특징들을 포함하는 예시적인 디바이스들

슬립 인에이블 조합 로직은 프로세서들과 같은 임의의 디지털 회로에 포함될 수 있다. 도 11 - 도 15의 개관도들은 슬립 상태 동안 출력 벡터를 구현하기 위해 슬립 인에이블 조합 로직을 통합할 수 있는 예시적인 디바이스들을 설명한다.

도 11은 휴대용 통신 디바이스(1100)의 예시적인 실시예를 설명하는 도면이다. 도 11의 개관도에 도시된 바와 같이, 휴대용 통신 디바이스는 디지털 신호 프로세서(DSP)(1104)를 포함하는 온-칩(on-chip) 시스템 (1102)을 포함한다. 도 11의 개관도는 또한 디지털 신호 프로세서(1104) 및 디스플레이(1108)에 연결되는 디스플레이 제어기(1106)를 도시한다. 더욱이, 입력 디바이스(1110)가 DSP(1104)에 연결된다. 도시한 바와 같이, 메모리(1112)가 DSP(1104)에 연결된다. 또한, 코더/디코더(코덱(CODEC))(1114)가 DSP(1104)에 연결될 수 있다. 스피커(1116) 및 마이크(1118)가 코덱(1114)에 연결될 수 있다.

도 11의 개관도는 또한 디지털 신호 프로세서(1104) 및 무선 안테나(1122)에 연결된 무선 제어기(1120)를 나타낸다. 특정 실시예에서, 파워서플라이(1124)가 온-칩 시스템(1102)에 연결된다. 더욱이, 도 11에 나타낸 것과 같이 특정 실시예에서, 디스플레이(1108), 입력 디바이스(1110), 스피커(1116), 마이크(1118), 무선 안테나(1122) 및 파워서플라이(1124)는 온-칩 시스템(1102) 외부에 있다. 그러나 각각 온-칩 시스템(1102)의 컴포넌트에 연결된다.

특정 실시예에서, DSP(1104)는 슬립 상태 동안 출력 벡터를 구현하고 하드웨어 유닛들의 값들을 유지하기 위해 슬립 인에이블 조합 로직을 포함한다. 예를 들어, 디바이스(1100)가 슬립 상태가 될 때, 누설 전류를 감소시켜 파워서플라이(1124)를 유지하기 위해 슬립 인에이블 조합 로직의 슬립 신호들이 스위칭되고(슬립 인에이블 조합 로직을 인에이블) 다수의 슬립 인에이블 조합 로직에 의해 출력 벡터가 출력된다. 일 실시예에서, DSP(1104)는 슬립 인에이블 조합 로직을 스위칭하기 위한 슬립 제어기(1162)를 포함할 수 있다. 따라서 DSP(1104)에 의해 슬립 신호 또는 다른 신호가 수신될 수 있을 때, 슬립 제어기(1162)는 신호를 수신하고 슬립 인에이블 조합 로직을 제어한다. 예를 들어, 슬립 제어기는 도 1 - 도 7의 슬립 신호를 전송하여 슬립 인에이블 조합 로직을 활성화할 수 있다. 다른 실시예에서, 슬립 제어기는 DSP(1104)의 외부에 위치할 수도 있다.

도 12는 셀룰러폰(1200)의 예시적인 실시예를 설명하는 도면이다. 도시한 바와 같이, 셀룰러폰(1200)은 함께 연결된 디지털 기저대역 프로세서(1204) 및 아날로그 기저대역 프로세서(1204)를 포함하는 온-칩 시스템(1202)을 포함한다. 특정 실시예에서, 디지털 기저대역 프로세서(1204)는 디지털 신호 프로세서이다. 도 12의 개관도에 도시된 바와 같이, 디스플레이 제어기(1208) 및 터치스크린 제어기(1210)가 디지털 기저대역 프로세서(1204)에 연결된다. 또한, 온-칩 시스템 (1202) 외부의 터치스크린 디스플레이(1212)가 디스플레이 제어기(1208) 및 터치스크린 제어기(1210)에 연결된다.

도 12의 개관도는 또한 비디오 인코더(1214), 예를 들어 PAL(phase alternating line) 인코더, SECAM(sequential couleur a memoire) 인코더 또는 NTSC(national television system(s) committee) 인코더가 디지털 기저대역 프로세서(1204)에 연결됨을 나타낸다. 또한, 비디오 증폭기(1216)가 비디오 인코더(1214) 및 터치스크린 디스플레이(1212)에 연결된다. 또한, 비디오 포트(1218)가 비디오 증폭기(1216)에 연결된다. 도 12의 개관도에 나타낸 것과 같이, 범용 직렬 버스(USB: universal serial bus) 제어기(1220)가 디지털 기저대역 프로세서(1204)에 연결된다. 또한, USB 포트(1222)가 USB 제어기(1220)에 연결된다. 메모리(1224) 및 가입자 식별 모듈(SIM: subscriber identity module) 카드(1226) 또한 디지털 기저대역 프로세서(1204)에 연결될 수 있다. 또한, 도 12의 개관도에 도시된 바와 같이, 디지털 카메라(1228)가 디지털 기저대역 프로세서(1204)에 연결될 수 있다. 예시적인 실시예에서, 디지털 카메라(1228)는 전하 결합 소자(CCD: charge-coupled device) 카메라 또는 상보성 금속 산화막 반도체(CMOS: complementary metal-oxide semiconductor) 카메라이다.

또 도 12의 개관도에 나타낸 바와 같이, 스테레오 오디오 코덱(1230)이 아날로그 기저대역 프로세서(1206)에 연결될 수 있다. 더욱이, 오디오 증폭기(1232)가 스테레오 오디오 코덱(1230)에 연결될 수 있다. 예시적인 실시예에서, 제 1 스테레오 스피커(1234) 및 제 2 스테레오 스피커(1236)가 오디오 증폭기(1232)에 연결된다. 마이크 증폭기(1238) 또한 스테레오 오디오 코덱(1230)에 연결될 수 있다. 또한, 마이크(1240)가 마이크 증폭기(1238)에 연결될 수 있다. 특정 실시예에서, 주파수 변조(FM: frequency modulation) 라디오 튜너(1242)가 스테레오 오디오 코덱(1230)에 연결될 수 있다. 또한, FM 안테나(1244)가 FM 라디오 튜너(1242)에 연결된다. 또한, 스테레오 헤드폰들(1246)이 스테레오 오디오 코덱(1230)에 연결될 수 있다.

도 12의 개관도는 또한 무선 주파수(RF) 트랜시버(1248)가 아날로그 기저대역 프로세서(1206)에 연결될 수 있음을 나타낸다. RF 스위치(1250)가 RF 트랜시버(1248) 및 RF 안테나(1252)에 연결될 수 있다. 키패드(1254)가 아날로그 기저대역 프로세서(1206)에 연결될 수 있다. 또한, 마이크를 구비한 모노 헤드셋(1256)이 아날로그 기저대역 프로세서(1206)에 연결될 수 있다. 또한, 진동기 디바이스(1258)가 아날로그 기저대역 프로세서(1206)에 연결될 수 있다. 도 12의 개관도는 또한 파워서플라이(1260)가 온-칩 시스템(1202)에 연결될 수 있음을 보여준다. 특정 실시예에서, 파워서플라이(1260)는 셀룰러폰(1200)의 다양한 컴포넌트에 전력을 제공하는 직류(DC) 파워서플라이이다. 또한, 특정 실시예에서 파워서플라이는 교류(AC) 전원에 연결된 AC-DC 변압기로부터 유도되는 재충전 가능한 DC 배터리 또는 DC 파워서플라이이다.

도 12의 개관도에 나타낸 바와 같이, 터치스크린 디스플레이(1212), 비디오 포트(1218), USB 포트(1222), 카메라(1228), 제 1 스테레오 스피커(1234), 제 2 스테레오 스피커(1236), 마이크(1240), FM 안테나(1244), 스테레오 헤드폰들(1246), RF 스위치(1250), RF 안테나(1252), 키패드(1254), 모노 헤드셋(1256), 진동기(1258) 및 파워서플라이(1260)는 온-칩 시스템(1202) 외부에 있을 수도 있다.

특정 실시예에서, 디지털 기저대역 프로세서(1204)는 파워서플라이(1260)로부터의 전력을 유지하기 위해 슬립 상태 동안 누설 전류를 감소시키고 하드웨어 유닛 값들을 유지하도록 출력 벡터를 구현하기 위해 슬립 인에이블 조합 로직을 포함할 수 있다. 일 실시예에서, DSP(1204)는 슬립 인에이블 조합 로직을 스위칭하기 위한 슬립 제어기(1262)를 포함할 수 있다. 따라서 DSP(1204)에 의해 슬립 신호 또는 다른 신호가 수신될 수 있을 때, 슬립 제어기(1262)는 신호를 수신하고 슬립 인에이블 조합 로직을 제어한다. 예를 들어, 슬립 제어기는 도 1 - 도 7의 슬립 신호를 전송하여 슬립 인에이블 조합 로직을 활성화할 수 있다. 다른 실시예에서, 슬립 제어기는 DSP(1204)의 외부에 위치할 수도 있다.

도 13은 무선 인터넷 프로토콜(IP: Internet protocol) 전화(1300)의 예시적인 실시예를 설명하는 도면이다. 도시한 바와 같이, 무선 IP 전화(1300)는 디지털 신호 프로세서(DSP)(1304)를 포함하는 온-칩 시스템(1302)을 포함한다. 디스플레이 제어기(1306)가 DSP(1304)에 연결될 수 있고, 디스플레이(1308)가 디스플레이 제어기(1306)에 연결된다. 예시적인 실시예에서, 디스플레이(1308)는 액정 디스플레이(LCD)이다. 도 13은 또한 키패드(1310)가 DSP(1304)에 연결될 수 있음을 보여준다.

플래시 메모리(1312)가 DSP(1304)에 연결될 수 있다. 동기식 동적 랜덤 액세스 메모리(SDRAM: synchronous dynamic random access memory)(1314), 정적 랜덤 액세스 메모리(SRAM: static random access memory)(1316) 및 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM: electrically erasable programmable read only memory)(1318) 또한 DSP(1304)에 연결될 수 있다. 도 13의 개관도는 또한 발광 다이오드(LED: light emitting diode)(1320)가 DSP(1304)에 연결될 수 있음을 보여준다. 또한, 특정 실시예에서, 음성 코덱(1322)이 DSP(1304)에 연결될 수 있다. 증폭기(1324)가 음성 코덱(1322)에 연결될 수 있고 모노 스피커(1326)가 증폭기(1324)에 연결될 수 있다. 도 13의 개관도는 또한 음성 코덱(1322)에 연결된 모노 헤드셋(1328)을 나타낸다. 특정 실시예에서, 모노 헤드셋(1328)은 마이크를 포함한다.

무선 근거리 통신망(WLAN: wireless local area network) 기저대역 프로세서(1330)가 DSP(1304)에 연결될 수 있다. RF 트랜시버(1332)가 WLAN 기저대역 프로세서(1330)에 연결될 수 있고 RF 안테나(1334)가 RF 트랜시버(1332)에 연결될 수 있다. 특정 실시예에서, 블루투스 제어기(1336) 또한 DSP(1304)에 연결될 수 있고 블루투스 안테나(1338)가 제어기(1336)에 연결될 수 있다. 도 13의 개관도는 또한 USB 포트(1340) 또한 DSP(1304)에 연결될 수 있음을 보여준다. 더욱이, 파워서플라이(1342)가 온-칩 시스템(1302)에 연결되어 무선 IP 전화(1300)의 다양한 컴포넌트에 전력을 제공한다.

도 13의 개관도에 나타낸 바와 같이, 디스플레이(1308), 키패드(1310), LED(1320), 모노 스피커(1326), 모노 헤드셋(1328), RF 안테나(1334), 블루투스 안테나(1338), USB 포트(1340) 및 파워서플라이(1342)는 온-칩 시스템(1302) 외부에 있을 수도 있으며 온-칩 시스템(1302)의 하나 이상의 컴포넌트에 연결될 수 있다. 특정 실시예에서, DSP(1304)는 파워서플라이(1342)로부터의 전력을 유지하기 위해 슬립 상태 동안 누설 전류를 감소시키고 하드웨어 유닛 값들을 유지하도록 출력 벡터를 구현하기 위해 슬립 인에이블 조합 로직을 포함할 수 있다. 일 실시예에서, DSP(1304)는 슬립 인에이블 조합 로직을 스위칭하기 위한 슬립 제어기(1362)를 포함할 수 있다. 따라서 DSP(1304)에 의해 슬립 신호 또는 다른 신호가 수신될 수 있을 때, 슬립 제어기(1362)는 신호를 수신하고 슬립 인에이블 조합 로직을 제어한다. 예를 들어, 슬립 제어기는 도 1 - 도 7의 슬립 신호를 전송하여 슬립 인에이블 조합 로직을 활성화할 수 있다. 다른 실시예에서, 슬립 제어기는 DSP(1304)의 외부에 위치할 수도 있다.

도 14는 휴대용 디지털 보조 기기(PDA)(1400)의 예시적인 실시예를 설명하는 도면이다. 도시한 바와 같이, PDA(1400)는 디지털 신호 프로세서(DSP)(1404)를 포함하는 온-칩 시스템(1402)을 포함한다. 터치스크린 제어기(1406) 및 디스플레이 제어기(1408)가 DSP(1404)에 연결된다. 또한, 터치스크린 디스플레이(1410)가 터치스크린 제어기(1406) 및 디스플레이 제어기(1408)에 연결된다. 도 14의 개관도는 또한 키패드(1412)가 DSP(1404)에 연결될 수 있음을 나타낸다.

특정 실시예에서, 스테레오 오디오 코덱(1426)이 DSP(1404)에 연결될 수 있다. 제 1 스테레오 증폭기(1428)가 스테레오 오디오 코덱(1426)에 연결될 수 있고 제 1 스테레오 스피커(1430)가 제 1 스테레오 증폭기(1428)에 연결될 수 있다. 또한, 마이크 증폭기(1432)가 스테레오 오디오 코덱(1426)에 연결될 수 있고 마이크(1434)가 마이크 증폭기(1432)에 연결될 수 있다. 도 14의 개관도는 또한 제 2 스테레오 증폭기(1436)가 스테레오 오디오 코덱(1426)에 연결될 수 있고 제 2 스테레오 스피커(1438)가 제 2 스테레오 증폭기(1436)에 연결될 수 있음을 보여준다. 특정 실시예에서, 스테레오 헤드폰(1440) 또한 스테레오 오디오 코덱(1426)에 연결될 수 있다.

도 14의 개관도는 또한 802.11 제어기(1442)가 DSP(1404)에 연결될 수 있고 802.11 안테나(1444)가 802.11 제어기(1442)에 연결될 수 있음을 나타낸다. 더욱이, 블루투스 제어기(1446)가 DSP(1404)에 연결될 수 있고 블루투스 안테나(1448)가 블루투스 제어기(1446)에 연결될 수 있다. USB 제어기(1450)가 DSP(1404)에 연결될 수 있고 USB 포트(1452)가 USB 제어기(1450)에 연결될 수 있다. 또한, 스마트 카드(1454), 예를 들어 멀티미디어 카드(MMC) 또는 보안 디지털 카드(SD)가 DSP(1404)에 연결될 수 있다. 또한, 파워서플라이(1456)가 온-칩 시스템(1402)에 연결될 수 있고 PDA(1400)의 다양한 컴포넌트에 전력을 제공할 수 있다.

도 14의 개관도에 나타낸 바와 같이, 디스플레이(1410), 키패드(1412), IrDA 포트(1422), 디지털 카메라(1424), 제 1 스테레오 스피커(1430), 마이크(1434), 제 2 스테레오 스피커(1438), 스테레오 헤드폰(1440), 802.11 안테나(1444), 블루투스 안테나(1448), USB 포트(1452) 및 파워서플라이(1450)는 온-칩 시스템(1402) 외부에 있을 수도 있으며 온-칩 시스템의 하나 이상의 컴포넌트에 연결될 수 있다. 특정 실시예에서, DSP(1404)는 파워서플라이(1456)로부터의 전력을 유지하기 위해 슬립 상태 동안 누설 전류를 감소시키고 하드웨어 유닛 값들을 유지하도록 출력 벡터를 구현하기 위해 슬립 인에이블 조합 로직을 포함할 수 있다. 일 실시예에서, DSP(1404)는 슬립 인에이블 조합 로직을 스위칭하기 위한 슬립 제어기(1462)를 포함할 수 있다. 따라서 DSP(1404)에 의해 슬립 신호 또는 다른 신호가 수신될 수 있을 때, 슬립 제어기(1462)는 신호를 수신하고 슬립 인에이블 조합 로직을 제어한다. 예를 들어, 슬립 제어기는 도 1 - 도 7의 슬립 신호를 전송하여 슬립 인에이블 조합 로직을 활성화할 수 있다. 다른 실시예에서, 슬립 제어기는 DSP(1404)의 외부에 위치할 수도 있다.

도 15는 오디오 파일 플레이어(예를 들어, MP3 플레이어)(1500)의 예시적인 실시예를 설명하는 도면이다. 도시한 바와 같이, 오디오 파일 플레이어(1500)는 디지털 신호 프로세서(DSP)(1504)를 포함하는 온-칩 시스템(1502)을 포함한다. 디스플레이 제어기(1506)가 DSP(1504)에 연결될 수 있고, 디스플레이(1508)가 디스플레이 제어기(1506)에 연결된다. 예시적인 실시예에서, 디스플레이(1508)는 액정 디스플레이(LCD)이다. 키패드(1510)가 DSP(1504)에 연결될 수 있다.

또 도 15의 개관도에 나타낸 것과 같이, 플래시 메모리(1512) 및 판독 전용 메모리(ROM)(1514)가 DSP(1504)에 연결될 수 있다. 또한, 특정 실시예에서, 오디오 코덱(1516)이 DSP(1504)에 연결될 수 있다. 증폭기(1518)가 오디오 코덱(1516)에 연결될 수 있고 모노 스피커(1520)가 증폭기(1518)에 연결될 수 있다. 도 15의 개관도는 또한 마이크 입력(1522) 및 스테레오 입력(1524)이 오디오 코덱(1516)에 연결될 수 있음을 나타낸다. 특정 실시예에서, 스테레오 헤드폰(1526) 또한 오디오 코덱(1516)에 연결될 수 있다.

USB 포트 1528 및 스마트 카드(1530)가 DSP(1504)에 연결될 수 있다. 또한, 파워서플라이(1532)가 온-칩 시스템(1502)에 연결되어 오디오 파일 플레이어(1500)의 다양한 컴포넌트에 전력을 제공할 수 있다.

도 15의 개관도에 나타낸 바와 같이, 디스플레이(1508), 키패드(1510), 모노 스피커(1520), 마이크 입력(1522), 스테레오 입력(1524), 스테레오 헤드폰(1526), USB 포트(1528) 및 파워서플라이(1532)는 온-칩 시스템(1502) 외부에 있을 수도 있으며 온-칩 시스템(1502)의 하나 이상의 컴포넌트에 연결될 수 있다. 특정 실시예에서, 디지털 신호 프로세서(1504)는 파워서플라이(1532)로부터의 전력을 유지하기 위해 슬립 상태 동안 누설 전류를 감소시키고 하드웨어 유닛 값들을 유지하도록 출력 벡터를 구현하기 위해 슬립 인에이블 조합 로직을 포함할 수 있다. 일 실시예에서, DSP(1504)는 슬립 인에이블 조합 로직을 스위칭하기 위한 슬립 제어기(1562)를 포함할 수 있다. 따라서 DSP(1504)에 의해 슬립 신호 또는 다른 신호가 수신될 수 있을 때, 슬립 제어기(1562)는 신호를 수신하고 슬립 인에이블 조합 로직을 제어한다. 예를 들어, 슬립 제어기는 도 1 - 도 7의 슬립 신호를 전송하여 슬립 인에이블 조합 로직을 활성화할 수 있다. 다른 실시예에서, 슬립 제어기는 DSP(1504)의 외부에 위치할 수도 있다.

총론

본원에 개시된 발명의 개념의 실시예들의 상기 설명은 예시 및 설명을 목적으로 제시되었을 뿐, 본원에 개시된 발명의 개념들을 총망라하거나 개시된 정확한 형태들로 한정하는 것은 아니다. 본원에 개시된 발명의 개념들의 진의 및 범위를 벗어나지 않으면서 다양한 변형 및 개조가 당업자들에게 명백하다.

Claims (25)

1. 슬립 상태 전류 누설을 감소시키기 위한 회로로서,
   래치(latch), 플립플롭(flip-flop), 비교기, 멀티플렉서 또는 덧셈기 중 적어도 하나로부터 선택되는 하드웨어 유닛을 포함하며, 상기 하드웨어 유닛은,
   제 1 노드; 및
   상기 제 1 노드에 연결되는 슬립 인에이블(sleep enabled) 조합 로직을 포함하고, 슬립 상태 동안 상기 제 1 노드의 값이 유지(preserve)되며,
   상기 슬립 인에이블 조합 로직의 출력은 상기 슬립 인에이블 조합 로직이 인에이블될 때 출력 벡터의 미리 정해진 값과 매칭하도록 구성되며, 상기 슬립 인에이블 조합 로직의 타입은 상기 출력 벡터와 연관된 누설 전류 값에 좌우되는, 슬립 상태 전류 누설을 감소시키기 위한 회로.
2. 삭제
3. 제 1 항에 있어서,
   상기 출력 벡터는 상기 회로의 설계 패턴, 상기 회로의 시뮬레이션, 또는 상기 회로의 제조 공정 기술 중 적어도 하나에 의존하는, 슬립 상태 전류 누설을 감소시키기 위한 회로.
4. 제 1 항에 있어서,
   상기 슬립 인에이블 조합 로직은 상기 슬립 인에이블 조합 로직이 인에이블되지 않을 때 상기 하드웨어 유닛의 상기 제 1 노드의 값을 반전하도록 구성되는, 슬립 상태 전류 누설을 감소시키기 위한 회로.
5. 제 4 항에 있어서,
   상기 슬립 인에이블 조합 로직을 인에이블하기 위한, 상기 슬립 인에이블 조합 로직에 대한 입력으로서 슬립 신호를 더 포함하는, 슬립 상태 전류 누설을 감소시키기 위한 회로.
6. 제 1 항에 있어서,
   상기 슬립 인에이블 조합 로직의 상기 타입은: NAND 게이트, NOR 게이트, AND 게이트, OR 게이트 또는 멀티플렉서 중 적어도 하나로부터 선택되는, 슬립 상태 전류 누설을 감소시키기 위한 회로.
7. 제 1 항에 있어서,
   상기 슬립 인에이블 조합 로직은 상기 하드웨어 유닛의 출력 인버터(inverter)를 대체하도록 구성되는, 슬립 상태 전류 누설을 감소시키기 위한 회로.
8. 삭제
9. 제 1 항에 있어서,
   상기 슬립 인에이블 조합 로직은 로직 1, 로직 0, 또는 인에이블될 때 프로그램 가능한 로직 값을 출력하도록 구성되는, 슬립 상태 전류 누설을 감소시키기 위한 회로.
10. 슬립 상태 전류 누설을 감소시키기 위한 방법으로서,
    슬립 인에이블 조합 로직에 의해 슬립 상태 동안 래치, 플립플롭, 비교기, 멀티플렉서 또는 덧셈기 중 적어도 하나로부터 선택되는 하드웨어 유닛의 제 1 노드의 노드 값을 유지하는 단계;
    상기 슬립 인에이블 조합 로직의 출력에 의해 상기 슬립 상태 동안 출력 벡터의 미리 정해진 값을 매칭시키는 단계 ? 상기 슬립 인에이블 조합 로직의 타입은 상기 출력 벡터와 연관된 누설 전류 값에 좌우됨 ?; 및
    상기 슬립 인에이블 조합 로직에 의해 비-슬립 상태 동안 상기 하드웨어 유닛의 상기 노드 값을 전송하는 단계를 포함하는, 슬립 상태 전류 누설을 감소시키기 위한 방법.
11. 제 10 항에 있어서,
    상기 슬립 인에이블 조합 로직에 의해 상기 비-슬립 상태 동안 상기 하드웨어 유닛의 상기 노드 값을 반전하는 단계를 더 포함하는, 슬립 상태 전류 누설을 감소시키기 위한 방법.
12. 제 11 항에 있어서,
    상기 하드웨어 유닛을 상기 슬립 상태로 배치할 때 상기 슬립 인에이블 조합 로직을 인에이블하는 단계를 더 포함하는, 슬립 상태 전류 누설을 감소시키기 위한 방법.
13. 삭제
14. 제 10 항에 있어서,
    상기 출력 벡터는 회로의 설계 패턴, 상기 회로의 시뮬레이션, 또는 상기 회로의 제조 공정 기술 중 적어도 하나에 의존하는, 슬립 상태 전류 누설을 감소시키기 위한 방법.
15. 슬립 상태 전류 누설을 감소시키기 위한 회로로서,
    슬립 상태 동안 래치, 플립플롭, 비교기, 멀티플렉서 또는 덧셈기 중 적어도 하나로부터 선택되는 하드웨어 유닛의 노드의 노드 값을 유지하기 위한 수단;
    상기 슬립 상태 동안 출력 벡터의 미리결정된 값을 출력하기 위한 수단 ? 상기 하드웨어 유닛의 상기 노드 값을 유지하기 위한 수단의 타입은 상기 출력 벡터에 대한 상기 회로의 누설 전류 값에 좌우됨 ?; 및
    비-슬립 상태 동안 상기 하드웨어 유닛의 상기 노드 값을 전송하기 위한 수단을 포함하는, 슬립 상태 전류 누설을 감소시키기 위한 회로.
16. 제 15 항에 있어서,
    상기 비-슬립 상태 동안 상기 하드웨어 유닛의 상기 노드 값을 반전하기 위한 수단을 더 포함하는, 슬립 상태 전류 누설을 감소시키기 위한 회로.
17. 삭제
18. 제 15 항에 있어서,
    상기 출력 벡터는 상기 회로의 설계 패턴, 상기 회로의 시뮬레이션, 또는 상기 회로의 제조 공정 기술 중 적어도 하나에 의존하는, 슬립 상태 전류 누설을 감소시키기 위한 회로.
19. 제 15 항에 있어서,
    상기 미리 결정된 값은 로직 1, 로직 0 또는 인에이블될 때 프로그램 가능한 로직 값 중 하나인, 슬립 상태 전류 누설을 감소시키기 위한 회로.
20. 삭제
21. 제 10 항에 있어서, 상기 누설 전류 값을 결정하는 단계를 더 포함하는, 슬립 상태 전류 누설을 감소시키기 위한 방법.
22. 제 10 항에 있어서, 상기 하드웨어 유닛의 출력 인버터를 상기 슬립 인에이블 조합 로직과 교체하는 단계를 더 포함하는, 슬립 상태 전류 누설을 감소시키기 위한 방법.
23. 제 10 항에 있어서,
    상기 슬립 인에이블 조합 로직이 로직 1, 로직 0, 또는 프로그램 가능한 값 중 하나를 출력하도록 구성하는 단계를 더 포함하는, 슬립 상태 전류 누설을 감소시키기 위한 방법.
24. 제 10 항에 있어서, NAND 게이트, NOR 게이트, AND 게이트, OR 게이트 또는 멀티플렉서: 중 적어도 하나로부터 상기 슬립 인에이블 조합 로직의 상기 타입을 선택하는 단계를 더 포함하는, 슬립 상태 전류 누설을 감소시키기 위한 방법.
25. 제 10 항에 있어서, 상기 슬립 인에이블 조합 로직을 인에이블하기 위해 상기 슬립 인에이블 조합 로직에 대해 입력 신호로서 슬립 신호를 생성하는 단계를 더 포함하는, 슬립 상태 전류 누설을 감소시키기 위한 방법.
    

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