KR101208164B1 - 전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 집적 회로, 방법 및 시스템 - Google Patents

전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 집적 회로, 방법 및 시스템 Download PDF

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Abstract

일 실시예에서, 본 발명은 DUT(device under test) 또는 LUT(link under test)로부터의 신호를 전자기적으로 샘플링하는 전자기 커플러 프로브와, 프로브로부터 샘플링된 신호를 수신하고 이에 대응하는 디지털 신호를 출력하는, 예를 들어, 집적 회로로서 구현된 수신기를 갖는 시스템을 포함한다. 다른 실시예가 기술되고 청구된다.

Description

전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 집적 회로, 방법 및 시스템{RECEIVER FOR RECOVERING AND RETIMING ELECTROMAGNETICALLY COUPLED DATA}
반도체 장치 및 버스를 포함하는 현대의 컴퓨터 시스템에 있어서, 로직/트래픽 트레이스 프로브를 통합한 검증 시스템/툴이 새로운 선적용 시스템 및 보드를 디버그하고 검증하며, 또한 손실이 큰 제품 리콜을 방지하기 위해 설계되거나 프로세스 관련되거나 양자 모두일 수 있는 필드 리턴 이슈를 진단하는 데 사용된다. 마이크로프로세서 등과 같은 더 빠른 반도체 장치의 대역폭을 지원하기 위해, 메모리, 그래픽 및 주변장치에 그러한 장치를 접속하는 버스 상의 데이터 레이트는 더 높은 레이트로 끊임없이 스케일링해야 한다. 그러한 장치들 사이의 상호작용은 장치 및 선박 제품을 디버그하도록, 로직 검증 목적으로 관찰된다.
입력/출력(I/O) 버스와 같은 다양한 데이터 버스의 프로빙은 다양한 직접 부착 방법을 사용하여 처리되어 왔다. 예시적인 방법은 로직 분석기에 접속된 저항 기반 프로브 기술을 포함한다. 그러나, 버스 속도가 더 높은 데이터 레이트로 스케일링함에 따라, 그러한 프로빙은 LUT(link under test)에 대한 단일 무결성 이슈를 발생시킬 수 있다.
도 1은 본 발명의 예시적인 실시예에 따라 LUT에 전자기적으로 연결된 데이터 수신기의 블록도이다.
도 2는 본 발명의 다른 예시적인 실시예에 따른 수신기의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 트레이닝 동작의 순서도이다.
도 4는 본 발명의 예시적인 실시예에 따른 시스템의 블록도이다.
도 5는 본 발명의 실시예에 따라 테스트되는 시스템의 블록도이다.
DUT(device under test) 및 LUT(link under test)를 프로빙할 때 신호 무결성 이슈를 완화하기 위해, LUT에 부착된 전자기(EM) 커플러에 기초한 프로브 기술이 사용될 수 있다. EM 커플러는 LUT에 최소 교란만 발생시키면서 "제어된" 크로스토크를 사용하여 LUT 신호를 샘플링한다. 차례로, 개별 집적 회로(IC) 또는 다른 전용 반도체 장치일 수 있는 수신기 시스템은 샘플링된 신호를 복구하고 강화하며 수신기 시스템으로부터의 전송을 위해 디지털 형태로 변환하는 데 사용된다.
보다 구체적으로, 본 발명의 실시예는 직접 부착 EM 커플러 프로브(또는 커플러)에 대한 수신기를 제공할 수 있다. (직접 부착 EM 커플러 프로브와 같은) EM 커플러 프로브는 LUT 상의 신호로부터 연결된 백 크로스토크를 사용하여 LUT를 샘플링한다. 샘플링된 신호는 LUT 상에 존재하는 디지털 신호를 복구하는 데 사용된다. 이는 전자 수신기 구성요소(이하 수신기로 지칭됨)를 사용하여 달성된다. 커플러 프로브는 LUT 신호의 미분형을 출력한다. 이어서 LUT 출력 신호는 먼저 신호를 적분함으로써 복구된다. 적분 함수는 미분 함수의 역이므로, 기저대역 신호는 비록 스케일링된 형태이지만 복구된다. 본 발명의 실시예는 수신기에 연결된 분석 장치를 사용하는 로직 디버그 또는 시그널링 검증을 위한 프로빙을 제공할 수 있다.
도 1은 본 발명의 예시적인 실시에에 따라 LUT에 연결된 전자기 수신기의 블록도이다. 다른 실시예 및 구성이 사용될 수도 있다. 도 1에 도시된 실시예는 LUT 상에 전송된 직류(DC) 균형 또는 비DC 균형 데이터에 관한 것일 수 있다. 일례로서, DC 균형 데이터는 데이터 신호로 인코딩된 클록 신호를 포함할 수 있다.
도 1은 LUT(70)에 의해 접속된 수신 장치(60) 및 송신 장치(50)를 도시한다. 용어 LUT는 송신 장치(50)와 수신 장치(60) 사이의 적어도 하나의 신호 접속을 지칭한다. 송신 장치(50)와 수신 장치(60)는 상이한 IC 또는 버스, 상호접속부, 신호 라인, pcb 트레이스, 가요성 케이블, 마이크로 동축케이블 및/또는 다른 전기적 접속 수단에 의해 접속된 다른 반도체 구성요소일 수 있다.
송신 장치(50)는 LUT(70) 상에서 수신 장치(60)로 전송되는 데이터를 생성하는 처리 회로 또는 다른 처리 회로를 포함할 수 있다. 데이터는 차동 DC 인코딩 데이터일 수 있다. 송신 장치(50)는 하나의 칩 상에 제공될 수 있고, 수신 장치(60)는 데이터가 2 개의 칩 사이에 송신되게 하기 위해 적어도 LUT(70)가 2 개의 칩 사이에 접속되도록 다른 칩 상에 제공될 수 있다. 데이터는 (2 개의 칩 중 적어도 하나를 포함하는) 제품의 디버그 동안 및/또는 (2 개의 칩 중 적어도 하나를 포함하는) 제품의 실제 사용 동안에, (2 개의 칩 중 적어도 하나를 포함하는) 제품의 검증 프로세스 동안에 송신되고/송신되거나 검증될 수 있다.
도 1에 도시된 EM 수신기(100)는 LUT(70)에 연결된 EM 커플러 프로브(110) 및 EM 커플러 프로브(110)에 접속된 수신기(120)를 포함할 수 있다. 수신기(120)는 마이크로 동축 케이블을 사용하여 EM 커플러 프로브(110)에 접속될 수 있다. EM 커플러 프로브(110)는 샘플링된 전자기 신호를 제공할 수 있다. 일례로서, EM 커플러 프로브(110)는 LUT(70)의 각각의 차동 쌍의 트레이스에 제공된 2 개의 병렬 신호 트레이스를 포함할 수 있다. EM 커플러 프로브(110)는 LUT(70)에 연결, 예컨대, 직접 연결될 수 있다. 추가적으로, EM 커플러 프로브(110)는 유도성과 용량성 커플링 양자 모드를 구비함으로써 LUT(70)에 연결된 교류(AC)일 수 있다. 일례로서, 커플러 프로브 강도, LUT 신호에 연결된 신호의 측정치는 대략 0.1＜Kc＜0.2 사이에 설정될 수 있으며, Kc는 LUT 신호 전력의 대략 1% 내지 4%를 제거하도록 커플링 계수(즉, 커플러 프로브로의 입력에서의 LUT 전압에 대한 커플러 출력 전압의 비)로서 정의된다. 이는 LUT 신호 무결성 영향을 최소화할 수 있다. EM 커플러 프로브(110)의 다른 예도 본 발명의 범위 내에 있다.
수신기(120)는 LUT(70) 상에서 송신된 데이터(또는 데이터 패턴)에 기초하여 EM 커플러 프로브(110)로부터 샘플링된 전자기 신호를 수신할 수 있다. 수신기(120)는 로직 분석기와 같은 다른 장치로 전송될 수 있는 복구되고 리타이밍된 디지털 신호를 생성하도록 이 데이터를 처리하거나, 그 데이터를 직접 분석할 수 있다. EM 수신기(100)의 수신기(120)의 입력 및 출력은 상이할 수 있다. 수신기(120)의 출력 신호는 분석 장치에 제공되어 LUT 상의 데이터를 유효화하거나 무효화할 수 있다. 분석 장치는 복구된 데이터를 분석하는 오실로스코프, 로직 분석기 또는 다른 장치일 수 있다. 수신기(120)는 또한 데이터를 직접 처리할 수 있다. 따라서, 수신기(120)는 샘플링된 신호에 대응하는 리타이밍된 디지털 데이터 신호가 검증되게 하도록 수신된 전자기 신호 상에서 신호 처리를 수행한다.
일 실시예에서 EM 커플러 프로브(110)로부터 수신된 EM 연결 신호는 먼저 복구되고, 적분기, 증폭기 및 등화기 및 드룹(droop) 제어 회로와 같은 다양한 회로를 포함할 수 있는 아날로그 프론트 엔드(AFE)(125)에 의해 증폭된다. AFE(125)로부터, 조절된 아날로그 신호는 아날로그 파형을 디지털 비트로 변환하는 리타이머(130)에 제공되고, 클록-데이터 복구를 수행하며, 착신 데이터 스트림을 상이한 클록으로 리타이밍한다. 일 구현에서, 리타이머(130)는 적어도 2 개의 병렬 경로를 포함할 수 있는데, 그중 하나는 송신기(145)로의 출력을 위해 리타이밍된 디지털 데이터를 생성하기 위한 데이터 경로이고, 리타이머(130)의 데이터 경로의 샘플링 클록을 제어하는 데 사용될 수 있는 다양한 정보에 관하여 유한 상태 기계(FSM)(140)에 피드백 정보를 제공하기 위한 에러 경로로 지칭되는 제 2 병렬 경로이다. 이 구현에서, 각각의 병렬 경로는 FSM(140)에 의해 제어되는 바와 같이, 상이한 클록 위상에서 착신 아날로그 신호를 샘플링하는 샘플러를 포함할 수 있다. 예컨대, 각각의 병렬 경로는 복수의 샘플러, 예컨대, 4 개의 샘플러를 포함할 수 있으며, 그중 하나는 대응하는 샘플링 클록(즉, 데이터 경로를 위한 데이터 샘플링 클록 및 에러 경로를 위한 에러 샘플링 클록)에 의해 클로킹되지만, 다른 나머지 샘플러는 샘플링 클록에 관하여 상이한 위상에 있는 대응하는 에러 클록에 의해 클로킹될 수 있다. 이들 상이한 클록 위상에서 샘플러의 각각에 의해 샘플링된 값에 관한 정보를 피드백함으로써, FSM(140)은 클록이 최적 성능을 위해 데이터 아이(data eye)의 실질적인 중간에 위치하도록 데이터 샘플링 클록의 위상을 정확하게 제어할 수 있다.
샘플러를 제어하도록 생성되는 클록이 FSM(140)으로부터의 제어 정보에 응답하여 생성될 수 있음을 알아야 하며, FSM(140)은 그러한 정보를 리타이머(130) 내에 존재하는 다수의 위상 보간기(PI)에 제공할 수 있다. 이와 같이, 리타이머(130)는 또한 각각 다양한 샘플링 및 에러 클록을 생성하도록 이 클록을 조정하는 위상 보간기에 제공되는 클록을 생성하도록 위상 고정 루프(PLL) 또는 지연 고정 루프(DLL)와 같은 클록 제어 메커니즘을 포함할 수 있다.
FSM(140)은 아날로그 프론트 엔드(120) 및 리타이머(130)에 대한 제어 설정의 자동 트레이닝 및 교정을 제공한다. 설정은 또한 외부적으로 오버라이팅되고 모니터링될 수 있다. 그러한 오버라이트 제어 신호는 외부 하드웨어/소프트웨어 또는 다른 제어 인터페이스로부터 수신될 수 있다. 마지막으로, 송신기(145)는 수신기(120)로부터 디지털 데이터를 전송하도록 리타이머(130)의 출력에 접속된다.
실시예는 리타이밍된 디지털화 비트를 상이한 실시예에서의 다양한 장소로 송신할 수 있다. 예컨대, 일 구현에서 리타이밍된 디지털화 데이터는 분석 장비 또는 데이터 분석 및 시스템 디버그를 위한 로직 기능을 포함하는 ASIC으로 송신될 수 있다. 이와 달리, ASIC 대신에 FPGA(field programmable gate array)가 사용될 수 있도록 수신기 내에 더 많은 송신기(예컨대, 병렬식의 다수의 송신기(145)를 추가함으로써 고속 착신 데이터 스트림은 느린 트래픽으로 변환될 수 있다. 상이한 실시예에서, 링크 계층 및 프로토콜 기능이 수신기(120) 또는 백엔드 ASIC으로 집적될 수 있음을 알아야 한다.
최적의 성능을 보장하기 위해, 실시예는 착신 데이터 아이의 아이 오프닝을 모니터링하도록 온 다이 스코프(on-die scope)를 더 포함할 수 있고, 아이 폭에 기초하여 제어 설정을 트레이닝할 수 있다. 도 2에 도시된 바와 같이, 수신기(120')는 도 1의 수신기(120)와 유사하게 배치될 수 있다. 그러나, 온 다이 스코프(135)가 데이터 아이에 관하여 아이 오프닝 정보를 결정하도록 존재할 수 있음을 알아야 한다. 도시된 바와 같이, 온 다이 스코프(ODS)(135)는 리타이머(130)로부터 정보를 수신하고 아이 오프닝의 측정치를 FSM(140)에 제공하도록 연결될 수 있다. 일 실시예에서, 그러한 아이 오프닝 정보는 데이터 아이의 폭에 대응할 수 있다. 이와 달리, 다른 아이 오프닝 정보는 아이 오프닝 진폭, 아이 오프닝 영역 또는 다른 데이터 아이 메트릭 정보와 같다. 그러한 정보는 피드백 및 트레이닝 목적을 위해, 데이터를 샘플링하는 데에도 사용되는 하나 이상의 클록(예컨대, 에러 샘플링 클록)에 대해 제공될 수 있다.
이 정보에 기초하여, FSM(140)은 AFE(125)와 리타이머(130) 양자 모두에 제어 정보를 전송할 수 있다. 예컨대, 수신된 정보에 기초하여, FSM(140)은 등화기, 드룹 제어기, 오프셋 제어기, 입력 종단 저항기, 적분기 등과 같은 다양한 아날로그 프론트 엔드 구성요소를 제어할 수 있다. 또한, FSM(140)은 리타이머(130)에 제어 정보, 예컨대, 리타이머(130)에서 사용된 하나 이상의 샘플링 클록을 동적으로 갱신하도록 하나 이상의 위상 보간기에 대한 제어 정보를 제공할 수 있다.
실시예는 파워온 후에 초기 교정뿐만 아니라 전압, 온도 등과 같은 시변 요인을 보상하도록 실시간 트레이닝을 수행할 수 있다. 수행되는 초기 트레이닝이 알려져 있거나 알려져 있지 않거나 비결정론적인 즉, 랜덤 착신 정보를 사용하여 처리될 수 있음을 알아야 한다. 즉, 이 트레이닝 단계에 있어서, 알려진 트레이닝 패턴을 송신하도록 LUT에 연결되는 송신기는 필요하지 않다. 그 대신에, 실시예는 랜덤 정보를 사용하여 트레이닝을 수행할 수 있다. 보다 구체적으로, ODS(135) 및 FSM(140)은 알려진 트레이닝 패턴을 검색하고 추적하는 것보다 착신 데이터 스트림 내에 존재하는 변환을 사용하여 교정을 수행할 수 있다. 이 방법으로, 윈도우는 이 윈도우로부터 멀리 그리고 데이터 아이의 중심으로 데이터 샘플링 클록을 이동시키도록 데이터 아이의 변환이 발생하는 곳 주위에 수립될 수 있다. 예컨대, ODS(135)에 의해 FSM(140)으로 제공된 정보는 각각 아이 폭과 연관된 주어진 윈도우에서 발생한 변환에 대응하는 다수의 카운트를 포함할 수 있다. 이와 달리, ODS(135)에서 FSM(140)으로 각각의 윈도우에서 발생하는 변환을 카운팅할 수 있는 변환 표시가 전송될 수 있다. 예컨대, 3 개의 윈도우가 수립될 수 있으며, 이들 각각은 샘플링 클록과 에러 클록 사이의 유닛 간격(UI)에 대응한다. 카운트는 윈도우마다 유지될 수 있고 ODS(135)에서 FSM(140)으로 제공될 수 있다. FSM(140)은 데이터 아이의 중심에서 실질적으로 발생하는 샘플링 클록 위상에 대응할 가능성이 있는 최소 개수의 변환을 가진 윈도우를 결정하도록 다수의 카운트를 분석할 수 있다. 그러나, 다른 구현도 가능하다. 동일한 수신기 내의 각각의 레인(lane)이 독립적으로 트레이닝될 수 있음을 알아야 한다. 즉, 다양한 구현에서, 도 1의 수신기(120) 및 도 2의 수신기(120')는 각각 도 1 및 도 2에 도시된 것과 동일하게 구성되는 다수의 레인 또는 경로를 가질 수 있으며, 각각의 경로는 수신기가 연결되는 LUT의 주어진 차동 레인과 연관된다.
트레이닝(trainning)을 구현하는 다양한 방식들이 여러 실시예에서 구현될 수 있다. 도 3을 참조하면, 본 발명의 일 실시예에 따른 트레이닝 동작의 흐름도가 도시된다. 도 3에 도시된 바와 같이, 프로세스(200)는 본 발명의 실시예에 따른 수신기 내의 여러 파라미터들의 적응 제어를 가능하게 하는 정상 시스템 동작 및 초기화 동안 발생하는 트레이닝에 대응할 수 있다.
도 3에 도시된 바와 같이, 방법(200)은 오프셋 설정치를 스위핑(sweeping)함으로써 개시될 수 있다. 이러한 오프셋 설정치는 수신기의 아날로그 프론트 엔드 내의 EM 커플러 채널 또는 하나 이상의 이득 스테이지와 관련될 수 있다. 여러 오프셋 값들이 입력 데이터의 복수의 사이클 동안 아날로그 프론트 엔드의 하나 이상의 이득 스테이지와 같은 상이한 구성요소들에 제공되므로 최적의 설정치가 결정될 수 있다. 특히, 최적의 설정치는 AFE(125)의 출력으로부터 생성되는 출력 데이터가 토글될 때 발생할 수 있다. 즉, 일부 구현예, 특히 차동 구현예에서, 포지티브 라인 및 네거티브 라인 상의 값들이 토글될 때, 이는 최적의 오프셋 설정치의 표식이 될 수 있다. 따라서, 블럭 210에서, 이러한 오프셋 설정치가 획득되어 아날로그 프론트 엔드의 여러 구성요소들에 제어 신호를 제공하기 위해 사용될 수 있다. 주목할 것은 일부 구현예에서 (가령 도 1과 관련하여) 리타이머(re-timer)(130)의 피드백 경로는 출력 토글링을 결정하는데 분석되는 데이터 출력을 제공할 수 있다는 것이다.
도 3을 다시 참조하면, 블럭 220에서, 그러한 설정치들의 범위를 통해 드룹 설정치(droop settings)들이 스위핑될 수 있다. 이러한 드룹 설정치들을 사용함으로써, 아이 사이즈(eye size)에 기반한 최적의 드룹 설정치가 결정될 수 있다. 주목할 것은 블럭 220이 네스트형 루프(nested loop)를 포함하되, 이 루프 내에서는 블럭 225에서 등화 설정치들의 범위가 각각의 드룹 설정치를 위해 스위핑된다는 것이다. 따라서, 제 1 드룹 설정치에서, 등화 설정치들의 범위가 스위핑된다. 그러한 스위핑된 등화 설정치들의 범위 중에서, 최적의 설정치는 아이 사이즈에 기반하여 결정될 수 있다. 즉, 등화 설정치들의 범위 중에서 하나의 최적의 설정치는 최대값의 아이 폭(eye width)을 제공할 수 있다. 이러한 스위핑된 등화 값들의 등화 설정치는 가령 FSM과 관련된 임시 저장장치에 저장될 수 있다. 그 후 제어권은 블럭 220에서 루핑백하여 드룹 설정치들을 스위핑, 가령 드룹 설정치들을 설정 타이밍(set timing)의 범위 중 다음 설정된 값으로 조정한다. 다시, 등화 설정치들은 이러한 업데이트된 드룹 설정치에서 스위핑될 수 있으며, 최대 아이 폭과 관련된 등화 설정치가 다시 결정될 수 있다. 이러한 동작은 모든 드룹 설정치들이 스위핑될 때까지 반복적으로 수행될 수 있다. 따라서, 블럭 220의 결론에서, 드룹/등화 설정치들의 최적의 결정은 최상의 성능을 갖는 (가령, 최대 아이 폭을 갖는) 복수의 드룹 설정치들 중 제공된 하나의 설정치에 기반하여 설정될 수 있다. 이와 같이, 아날로그 프론트 엔드에 대한 여러 값들은 FSM(140)에서 AFE(130)로의 제어 신호를 통해 제공되어 수신기(120)의 최적의 동작을 가능하게 한다. 이러한 트레이닝 후, 정상 수신기 동작이 발생할 수 있으며, 도 3의 트레이닝 방법은 아이들 스테이지(230)로 들어갈 수 있다.
실시간 동작 동안 적응 동작을 더 제공하기 위해, 추가적인 실시간 트레이닝이 발생할 수 있다. 특히, 사용자에 의해 제어될 수 있거나 외부 구성요소에 의해 설정될 수 있거나 또는 FSM에 의해 결정될 수 있는 주어진 간격에서, 오프셋 트랙 트랙 인에이블이 개시될 수 있는지의 여부가 결정될 수 있다(블럭 240). 만약 개시될 수 있다고 결정되면, 오프셋 설정치가 업데이트될 수 있다. 블럭 245에서, 그러한 오프셋 설정치는 아이 측정치(eye measurement)에 기반할 수 있다. 가령, 오프셋 설정치는 제 1 방향으로 업데이트될 수 있으며 아이 폭이 측정될 수 있다. 만약 아이 폭이 더 커진다면, 오프셋 제어를 위해 이러한 업데이트된 설정치가 사용될 수 있다. 만약 개시될 수 없다고 결정되면, 그 오프셋 설정치는 (원래의 설정치와는) 다른 방향으로 조정되어 아이 폭이 보다 넓은 폭으로 변경되는지의 여부가 결정될 수 있다. 만약 그러하다면, 오프셋 값들을 제어하기 위해 제 2 업데이트된 값이 적용될 수 있다. 이와는 다른 경우 제어 값의 업데이트는 발생하지 않는다. 도 3에 도시된 바와 같이, 블럭 245로부터 제어권은 블럭 230으로 전달된다.
도 3을 다시 참조하면, 나중에, 오프셋 트랙 인에이블이 개시되는지의 여부가 결정될 수 있다. 만약 개시되지 않는다고 결정되면, 제어권은 블럭 250으로 전달되어 드룹 트랙 업데이트가 인에이블되는지의 여부가 결정될 수 있다. 만약 인에이블이 결정된다면, 제어권은 블럭 255로 전달되고, 드룹 설정치가 업데이트될 수 있다. 블럭 245와 관련한 전술한 것과 유사한 방식으로, 드룹 설정치 업데이트의 여부의 결정은 현재의 아이 폭 값과 대응 업데이트된 드룹 설정치용으로 결정된 값 사이의 아이 폭 측정치에 기반할 수 있다. (수행된다면) 그러한 업데이트 후에, 제어권은 다시 블럭 230으로 전달된다. 다시, 나중에, 오프셋 트랙 업데이트, 드룹 트랙 업데이트 또는 등화기 트랙 업데이트가 개시되는지의 여부가 결정될 수 있다. 만약 등화기 트랙 업데이트가 블럭 260에서 인에이블된다면, 제어권은 블럭 265로 전달되어 등화기 설정치가 업데이트될 수 있다. 블럭 245 및 255의 경우, 등화기 업데이트는 아이 폭의 측정치에 기반할 수 있다. 업데이트 후, 제어권은 다시 블럭 230으로 전달된다. 도 3의 실시예에서 이러한 특정의 구현예로 기술되었지만, 본 발명의 영역은 이에 국한되는 것은 아니다. 가령, 다른 제어 설정치로 확장될 수 있는 트레이닝 알고리즘이 사용될 수 있다(가령, AFE 입력 터미네이션).
따라서, 실시예들은 넌-인베이시브(non-invasive) 프로빙 기법을 사용하여 인시튜로 고속 시리얼 버스들의 디버거 및 테스팅을 제공하며, 이는 데스크탑 및 서버 프로세서와 같은 다양한 구성요소용 유닛에 대한 비용을 저감시킨다. 또한, EM 프로브 커플링을 가능하게 함으로써, (테스트 포트용으로 사용되는) 온 다이 미러 포트(on-die mirror-port)가 제거될 수 있어서 다이 면적을 크게 절감할 수 있다. 실시예들은 지점간 상호접속 기법과 같은 다양한 버스 아키텍처, PCI Express™(규정 베이스 규정 버전 1.1(2005년 3월 28일 공개)에 기반한 주변 구성요소 상호접속(PCI) Express™ (PCIe™) 링크, 더블 데이터 레이트(DDR) 및 다른 고속 레이트 버스/링크 프로빙 애플리케이션을 프로빙하는데 사용될 수 있다. 또한, 실시예들은 듀얼 인라인 메모리 모듈(DIMM) 또는 다른 장치 상에서 중계기들을 필요로 하지 않고도 전자기적으로 프로빙하는데 사용될 수 있다.
개선된 로직 프로브 신뢰성과 증가된 모니터링 링크 레이트에서의 성능은 고속의 제품 디버거를 제공하여 제품을 시장에 보다 빠르게 소개할 수 있을 뿐만 아니라 버그 보고서의 필드 반환의 고속 디버거를 가능하게 하여 버거들이 차단될 수 있도록 하고 그리고 소프트웨어, 테스팅, 프로세싱 또는 다른 작업이 제시간에 식별되어 비용 반환 및 리콜을 차단하는 것을 보장한다.
도 4는 본 발명의 예시적인 실시예에 따른 시스템을 도시하고 있다. 다른 실시예 및 구성이 사용될 수도 있다. 특히, 도 4는 도 1과 관련하여 전술한 방식과 유사하게 LTU(70)에 의해 접속되는 송신 장치(50) 및 수신 장치(60)를 도시한다. 이 예에서, DC 밸런싱된 데이터 신호 또는 넌-DC 밸런싱된 데이터 신호가 송신 장치(50)와 수신 장치(60) 사이에 송신될 수 있다.
도 4는 LTU(70)에 접속된 EM 커플러 프로브(110) 및 EM 커플러 프로브(110)에 접속된 수신기(420)를 포함하는 EM 수신기(400)를 도시한다. EM 커플러 프로브(110)는 샘플링된 전자기 신호를 제공할 수 있다. 수신기(420)는 LTU(70) 상에서 송신된 데이터(또는 데이터 패턴)에 기반하여 EM 커플러 프로브(110)로부터 샘플링된 전자기 신호를 수신할 수 있다. 수신기(420)는 디지털화되고 리타이밍된 신호를 제공할 수 있으며 전술한 수신기(120 또는 120'), 또는 EM 커플러 프로브(110)로부터 수신된 전자기 신호에 기반하여 복구되고 리타이밍된 디지털 신호를 제공하는 또다른 수신기에 대응할 수 있다.
도 4는 수신기(420)에 접속되어 리타이밍된 신호를 수신하고 그 신호를 유효화하거나 무효화하는 분석 장치(430)를 또한 도시한다. 분석 장치(430)는 디지털 신호를 분석하기 위한 오실로스코프, 로직 분석기, 커스텀 하드웨어/소프트웨어 및/또는 펌웨어를 포함할 수 있다. 예로서, 분석 장치(430)는 LTU(70)를 통해 송신되는 데이터에 대응하는 테스트 데이터와 디지털 데이터를 비교할 수 있다. 이 테스트 데이터는 메모리 장치 내의 분석 장치(430) 상에 적절히 저장될 수 있으며 저장되기 전에 다른 소스로부터 제공될 수도 있다.
실시예들은 다수의 상이한 시스템 타입을 프로빙하는데 사용될 수도 있다. 도 5를 참조하면, 본 발명의 실시예에 따른 시스템의 블럭도가 도시된다. 도 5에 도시된 바와 같이, 마이크로프로세서 시스템(500)은 지점간 상호 접속 시스템이며, 지점간 상호 접속물(550)을 통해 접속된 제 1 프로세서(570)와 제 2 프로세서(580)를 포함한다. 도 5에 도시된 바와 같이, 프로세서들(570, 580)의 각각은 제 1 프로세서 코어 및 제 2 프로세서 코어(즉, 프로세서 코어(574a, 574b) 및 프로세서 코어(584a, 584b)를 포함한 멀티코어 프로세서일 수 있다. 일 예로서, 상호접속물(550)은 본 발명의 실시예에 따라 수신기에 접속된 EM 커플링을 사용하여 프로빙될 수 있다. 주목할 것은 다른 아키텍처가 사용가능하다는 것이다. 가령, 도 5의 지점간 아키텍처 대신에, 시스템은 멀티 드롭 버스 또는 다른 지점간 아키텍처를 구현할 수 있다.
도 5를 참조하면, 제 1 프로세서(570)는 메모리 제어기 허브(MCH)(572) 및 지점간(P-P) 인터페이스(576, 578)를 더 포함한다. 마찬가지로, 제 2 프로세서(580)는 MCH(582) 및 P-P 인터페이스(586, 588)를 포함한다. 도 5에 도시된 바와 같이, MCH(572, 582)는 각각의 메모리, 즉 각각의 프로세서에 국부적으로 부착된 메인 메모리(가령, DRAM)의 일부인 메모리(532) 및 메모리(534)와 프로세서들을 접속한다. 제 1 프로세서(570) 및 제 2 프로세서(580)는 제각기 P-P 상호 접속물(552, 554)을 통해 칩셋(590)에 접속될 수 있다. 도 5에 도시된 바와 같이, 칩셋(590)은 P-P 인터페이스(594, 598)를 포함한다.
또한, 칩셋(590)은 P-P 상호 접속물(539)을 통해 고성능 그래픽 엔진(538)과 칩셋(590)을 접속하는 인터페이스(592)를 포함한다. 또한, 칩셋(590)은 인터페이스(596)를 통해 제 1 버스(516)에 접속될 수 있다. 도 5에 도시된 바와 같이, 다양한 I/O 장치(514)는, 제 1 버스(516)와 제 2 버스(520)를 접속하는 버스 브릿지(518)과 함께, 제 1 버스(516)에 접속될 수 있다. 키보드/마우스(522), 통신 장치(526) 및 데이터 저장 유닛(528)(가령, 일 실시예에서 코드(530)를 포함할 수 있는 디스크 드라이브 또는 다른 대용량 저장 장치)을 포함하는 다양한 장치들은 제 2 버스(520)에 접속될 수 있다. 또한, 오디오 I/O(524)는 제 2 버스(520)에 접속될 수 있다.
실시예들은 코드로 구현될 수 있으며 인스트럭션을 저장한 저장 매체 상에 저장될 수 있으며 인스트럭션들은 인스트럭션을 수행하는 시스템을 프로그램하는데 사용될 수 있다. 저장 매체는 플로피 디스크, 광 디스크, CD-ROM, CD-RW 및 자기 광학 디스크를 포함하는 임의의 타입의 디스크, 반도체 장치(가령, ROM, DRAM과 같은 RAM, SRAM, EPROM, 플래시 메모리, EEPROM), 자기 또는 광학 카드 또는 전자 인스트럭션을 저장하기에 적합한 임의의 다른 매체 타입을 포함하지만 이에 국한되는 것은 아니다.
본 발명이 제한된 개수의 실시예와 관련하여 기술되었지만 당업자라면 이로부터 다양한 변형 및 수정을 가할 수 있다는 것을 이해할 것이다. 첨부된 특허청구범위는 본 발명의 사상과 영역 내의 모든 변형 및 수정물을 커버하는 것으로 간주된다.

Claims (20)

  1. 전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 집적 회로로서,
    DUT(device under test) 또는 LUT(link under test)로부터의 신호를 전자기적으로 샘플링하기 위한 전자기 커플러 프로브로부터, 샘플링된 전자기 신호를 수신하는 수신기 장치를 포함하며,
    상기 수신기 장치는 상기 DUT 또는 상기 LUT로부터의 상기 샘플링된 전자기 신호에 대응하는 디지털 신호를 출력하고,
    상기 수신기 장치는 상기 샘플링된 전자기 신호를 수신하고 상기 샘플링된 전자기 신호를 상기 디지털 신호로 변환하는 리타이머(re-timer) 및 상기 리타이머로부터 아이 사이즈(eye size) 정보를 수신하고 유한 상태 머신(finite state machine : FSM)에 아이 사이즈 측정치를 제공하도록 상기 리타이머에 결합된 온 다이 스코프(on-die scope)를 포함하며,
    상기 리타이머는,
    송신기로의 출력을 위해 리타이밍된 디지털 데이터를 생성하기 위한 데이터 경로와,
    상기 FSM에 피드백 정보를 제공하기 위한 에러 경로를 포함하고,
    상기 데이터 경로와 상기 에러 경로의 각각은 복수의 샘플러를 포함하되,
    상기 복수의 샘플러 중 하나는 샘플링 클록에 의해 클로킹되고, 상기 복수의 샘플러 중 다른 샘플러들은 각각 상기 샘플링 클록에 관하여 상이한 위상에 있는 복수의 에러 클록 중 하나에 의해 클로킹되며, 상기 복수의 클록은 상기 FSM으로부터의 정보에 응답하여 생성되는
    전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 집적 회로.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 FSM은 상기 온 다이 스코프로부터의 피드백 정보에 응답하여 상기 리타이머의 샘플링 클록의 위상을 제어하는
    전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 집적 회로.
  5. 제 1 항에 있어서,
    상기 수신기 장치에 부착된 논리 분석기 또는 분석 ASIC(application specific integrated circuit)으로의 전송을 위한 상기 디지털 신호를 조정(condition)하기 위해 상기 리타이머에 결합된 송신기를 더 포함하는
    전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 집적 회로.
  6. 제 1 항에 있어서,
    상기 집적 회로는 상기 샘플링된 전자기 신호를 수신하고 상기 샘플링된 전자기 신호를 조정하기 위한 아날로그 프론트 엔드(analog front end : AFE)를 더 포함하며, 상기 아날로그 프론트 엔드의 출력은 상기 리타이머의 입력에 접속되는
    전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 집적 회로.
  7. 제 6 항에 있어서,
    상기 FSM은 상기 LUT 상에 전송된 랜덤(random) 데이터가 상기 전자기 커플러 프로브로부터 상기 수신기 장치로 제공되는 트레이닝(training) 단계 동안 상기 아날로그 프론트 엔드의 적응 제어(adaptive control)를 수행하는
    전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 집적 회로.
  8. 제 7 항에 있어서,
    상기 FSM은 상기 랜덤 데이터에 적어도 부분적으로 기초하여 샘플링 클록의 위치를 결정하는
    전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 집적 회로.
  9. 전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 방법에 있어서,
    전자기 프로브에 결합된 수신기 회로에서 LUT(link under test)에 결합된 상기 전자기 프로브로부터 랜덤 데이터를 수신하는 단계와,
    상기 수신기 회로의 아날로그 프론트 엔드(analog front end : AFE)의 적어도 하나의 제 1 제어 설정치를 상기 AFE로부터의 출력 신호가 토글(toggle)할 때까지 조정하는 단계와,
    적어도 하나의 제 2 제어 설정치를 제 1 복수회의 반복에 걸쳐 조정하고 각각의 반복 시에 상기 랜덤 데이터에 대응하는 데이터 아이 사이즈를 결정하는 단계와,
    상기 수신기 회로에 대해 트레이닝 단계를 완료하도록 상기 출력 신호가 토글할 때의 설정치에 대응하는 상기 적어도 하나의 제 1 제어 설정치를 설정하고, 상기 결정된 데이터 아이 사이즈에 기초하여 상기 적어도 하나의 제 2 제어 설정치를 설정하는 단계와,
    상기 LUT 상에서의 테스팅 동작 동안 상기 제 1 제어 설정치와 상기 제 2 제어 설정치 중 적어도 하나를 적응적으로 업데이트하는 단계를 포함하는
    전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 방법.
  10. 제 9 항에 있어서,
    상기 제 1 복수회의 반복 중 각각의 반복시에 적어도 하나의 제 3 제어 설정치를 제 2 복수회의 반복에 걸쳐 조정하는 단계를 더 포함하는
    전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 방법.
  11. 제 10 항에 있어서,
    상기 제 1 제어 설정치는 오프셋 설정치를 포함하고, 상기 제 2 제어 설정치는 드룹(droop) 설정치를 포함하고, 상기 제 3 제어 설정치는 등화 설정치를 포함하는
    전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 방법.
  12. 제 9 항에 있어서,
    상기 수신기 회로의 온 다이 스코프에서 상기 데이터 아이 사이즈를 결정하는 단계를 더 포함하되,
    상기 수신기 회로는 상기 전자기 프로브에 결합된 집적 회로인
    전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 방법.
  13. 제 12 항에 있어서,
    상태 머신에서 상기 온 다이 스코프로부터 상기 데이터 아이 사이즈를 수신하고, 상기 데이터 아이 사이즈에 적어도 부분적으로 기초하여 상기 수신기 회로의 리타이머의 샘플링 클록을 제어하는 단계를 더 포함하는
    전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 방법.
  14. 제 13 항에 있어서,
    상기 샘플링 클록에 응답하여 상기 리타이머 내의 랜덤 데이터를 샘플링하고, 상기 랜덤 데이터에 대응하는 상기 수신기 회로로부터의 디지털 신호를 송신하는 단계를 더 포함하는
    전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 방법.
  15. 전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 시스템으로서,
    DUT(device under test)로부터의 신호를 전자기적으로 샘플링하는 전자기 커플러 프로브와,
    상기 전자기 커플러 프로브에 결합되어 상기 전자기 커플러 프로브로부터 샘플링된 전자기 신호를 수신하고 상기 샘플링된 전자기 신호에 대응하는 디지털 신호를 출력하는 수신기 장치를 포함하되,
    상기 수신기 장치는 상기 샘플링된 전자기 신호를 수신하고 상기 샘플링된 전자기 신호를 상기 디지털 신호로 변환하는 리타이머 및 상기 리타이머로부터 아이 폭(eye width) 정보를 수신하고 유한 상태 머신(FSM)에 아이 폭 측정치를 제공하도록 상기 리타이머에 결합된 온 다이 스코프를 포함하고,
    상기 리타이머는,
    송신기로의 출력을 위해 리타이밍된 디지털 데이터를 생성하기 위한 데이터 경로와,
    상기 FSM에 피드백 정보를 제공하기 위한 에러 경로를 포함하고,
    상기 데이터 경로와 상기 에러 경로의 각각은 복수의 샘플러를 포함하고,
    상기 복수의 샘플러 중 하나는 샘플링 클록에 의해 클로킹되고, 상기 복수의 샘플러 중 다른 샘플러들은 각각 상기 샘플링 클록에 관하여 상이한 위상에 있는 복수의 에러 클록 중 하나에 의해 클로킹되며, 상기 복수의 클록은 상기 FSM으로부터의 정보에 응답하여 생성되는
    전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 시스템.
  16. 삭제
  17. 삭제
  18. 제 15 항에 있어서,
    상기 수신기 장치는 상기 샘플링된 전자기 신호를 수신하고 상기 샘플링된 전자기 신호를 조정하는 아날로그 프론트 엔드(AFE)를 더 포함하는 집적 회로이고, 상기 아날로그 프론트 엔드의 출력은 상기 리타이머의 입력에 결합되는
    전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 시스템.
  19. 제 18 항에 있어서,
    상기 FSM은 상기 DUT 상에 전송된 랜덤 데이터가 상기 전자기 커플러 프로브로부터 상기 수신기 장치에 제공되는 트레이닝 단계 동안 상기 리타이머의 적응 제어를 수행하는
    전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 시스템.
  20. 제 19 항에 있어서,
    상기 FSM은 상기 트레이닝 단계 동안 결정된 적어도 하나의 설정치를 업데이트하도록 정상 테스트 동작 동안 상기 적응 제어를 수행하는
    전자기적으로 커플링된 데이터를 복구하고 리타이밍하는 시스템.
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