JP2008545332A - 通信デバイスの試験におけるジッタの補償及び生成 - Google Patents

Abstract

通信システムにおけるジッタを補償するための方法、システム（１０）及びコンピュータプログラムが記載される。伝送媒体（１６）の伝達関数が測定され、伝送媒体を通って入力信号（１８）を伝搬する結果として生じる出力信号（２０）が計算される。出力信号におけるデータ依存ジッタを求められる。入力信号の補償されたエッジ位置がメモリ（２４）に記憶される。補償されたエッジ位置は、データ依存ジッタが出力信号のエッジ位置を理想的なエッジ位置に接近させるように配置されている。

Description

本発明は、試験機器を使用して通信デバイスを試験する際の確定的ジッタの削減及びジッタの生成に関する。

［関連出願の相互参照］
本願は、２００５年６月３０日に出願された米国特許出願第１１／１７２，３０６号の優先権を主張する。この米国特許出願の内容は、参照により、すべて本明細書に含まれるように援用される。

ジッタは、信号エッジの予期された発生とそのエッジが実際に発生する時刻との間の差である。また、ジッタは、信号エッジの理想的な時間的位置からの当該信号エッジの移動として表すこともできる。ジッタは、信号が送信デバイスから受信デバイスへ伝搬している時に導入される。受信デバイスでは、サンプリングインスタンスと呼ばれる特定の時刻に信号をサンプリングすることによって信号から情報が抽出される。理想的には、これらのサンプリングインスタント（時点）は、常に、２つの隣接するエッジ遷移ポイントから等距離にあるデータビット時間の中央に発生する。ジッタが存在することによって、エッジ位置はサンプリングインスタンスに対して変化し、これにより、エラー及び同期喪失が誘発される恐れがある。通信システムでは、ジッタが累積することによって、最終的にはデータエラーが引き起こされることになる。

ジッタは、ランダムジッタ及び確定的ジッタの２つの異なるタイプとして現れる。ランダムジッタは、主としてデバイスの熱雑音により引き起こされる。確定的ジッタは、電源変動、電力線雑音、クロストーク、及びデューティサイクル歪み（非対称な立ち上がりエッジ及び立ち下がりエッジ）によって引き起こされる可能性がある。

データ依存ジッタ（ＤＤＪ）は、使用されるデータパターンによって変化する、タイミングエラーを引き起こすＤＪの成分である。ＤＤＪによって引き起こされるタイミングエラーは、今度は、デューティサイクル歪み又はシンボル間干渉（ＩＳＩ）を生み出す。ＤＤＪは、多くの場合、コンポーネント及びシステムの帯域幅制限及び信号減衰に起因する。送信信号の高周波数成分ほど、低周波数成分よりも整定する時間が少なく、より高速に減衰する。これによって、信号エッジの開始状態が変化し、印加されているデータパターンに依存したタイミングエラーが生成される。イコライザで行われている方法等、ＤＤＪを削減するための現在の方法は、送信前に信号の高周波数成分を増幅することを伴う。

本発明は、通信システムにおけるジッタを補償するための、コンピュータプログラム製品を含む方法及びシステムを提供する。
一態様において、本発明は、概括的には伝送媒体の伝達関数を測定すること、伝達関数を入力信号と畳み込み処理することによって、伝送媒体を通って入力信号が伝搬する結果として生じる出力信号を計算すること、出力信号におけるデータ依存ジッタを決定すること、及び入力信号の補償されたエッジ位置をメモリに記憶し、補償されたエッジ位置は、データ依存ジッタが出力信号のエッジ位置を理想的なエッジ位置に接近させるように配置されている、ことを含む方法を特徴とする。この態様は、以下の実施の形態のうちの１つ又は２つ以上を含むことができる。

伝達関数の測定は、近似されたステップ関数が伝送媒体を通って伝搬する結果として生じる伝送媒体の出力信号を計算すること、近似されたステップ関数及び計算された出力信号から伝送媒体のステップ応答を計算すること、及びステップ応答を微分して、伝達関数を取得する、ことを含むことができる。補償されたエッジ位置を有する信号を伝達関数と畳み込み処理し、それによって、データ依存ジッタを２次補正する補償されたエッジ位置を計算することができる。

データ依存ジッタが出力信号に存在するときに、遷移ウィンドウ（すなわち、エッジ遷移が発生すると予想される時間間隔）の第１の分布を計算することができる。伝送媒体を通って第２の入力信号を伝搬することの結果として生じる第２の出力信号の遷移ウィンドウの第２の分布を計算することができる。受信デバイスにおいて、遷移ウィンドウの分布をメモリに記憶することができる。

出力信号の計算は、受信デバイスが第１の伝送媒体及び第２の伝送媒体から起因するデータ依存ジッタを受信するように、第２の伝送媒体について計算されたデータ依存ジッタを入れることを含むことができる。受信デバイスにおいて信号を捕捉することができる。信号の遷移時刻を、メモリに記憶された遷移ウィンドウの分布と比較すること、信号の遷移時刻と最も類似して一致する分布に対応するビットシーケンスをルックアップ（参照）することができる。

別の態様において、本発明は、概括的には通信システムにおけるジッタを補償するためのシステムを特徴とする。そのシステムは、測定機器であって、伝送媒体の伝達関数を測定し、伝達関数を入力信号と畳み込み処理することによって、伝送媒体を通って入力信号が伝搬することの結果として生じる出力信号を計算し、出力信号におけるデータ依存ジッタを決定するように構成される、測定機器を備える。そのシステムは、入力信号の補償されたエッジ位置を記憶するメモリであって、補償されたエッジ位置は、データ依存ジッタが出力信号のエッジ位置を理想的なエッジ位置に接近させるように配置されている、メモリと、近似されたステップ関数が伝送媒体を通って伝搬するための試験機器とを備える。測定機器は、近似されたステップ関数が伝送媒体を通って伝搬することの結果として生じる伝送媒体の出力信号を計算し、近似されたステップ関数及び計算された出力信号から伝送媒体のステップ応答を計算し、ステップ応答を微分して、伝達関数を取得するようにさらに構成される。この態様は、以下の実施の形態のうちの１つ又は２つ以上を含むことができる。

試験機器は、初期出力信号の補償されたエッジ位置のテーブルを記憶するためのメモリを備えることができる。メモリは、データ依存ジッタを２次補正する補償されたエッジ位置を記憶することができる。測定機器は、出力信号の遷移ウィンドウであって、当該エッジ遷移ウィンドウは、データ依存ジッタが出力信号に存在するときに、エッジ遷移が発生すると予想される時間間隔である、遷移ウィンドウの第１の分布を計算し、伝送媒体を通って第２の入力信号を伝搬することの結果として生じる第２の出力信号の遷移ウィンドウの第２の分布を計算するようにさらに構成することができる。

測定機器によって計算された遷移ウィンドウの分布を記憶するメモリを備える受信デバイスを提供することができる。受信デバイスは、信号を捕捉し、信号の遷移時刻を、メモリに記憶されている遷移ウィンドウの分布と比較し、且つ信号の遷移時刻と最も類似して一致する分布に対応するビットシーケンスを参照するように構成されることができる。メモリは、遷移ウィンドウの一組の冗長な分布から遷移ウィンドウの１つの分布のみを記憶することができる。

本発明の１つ又は２つ以上の実施形態の詳細は、添付図面及び以下の説明に記載されている。本発明の他の特徴、目的、及び利点は、これらの説明及び図面並びに特許請求の範囲から明らかになるであろう。

図１ａ〜図１ｃは、送信信号のデータ依存ジッタ（ＤＤＪ）を特徴づけて補償するための試験システム１０を示している。試験システム１０は、試験機器１２、受信デバイス１４、ＤＤＪ測定機器２２、伝達関数測定機器２７、及び伝送媒体１６を含む。伝送帯域媒体１６は、試験機器１２と、受信デバイス１４、ＤＤＪ測定機器２２、又は伝達関数測定機器２７のいずれかとインターフェースする。伝送媒体１６の例には、導線（たとえば、ケーブル及びワイヤ）、光ファイバ、及び無線チャネルが含まれる。いくつかの実施形態では、伝送媒体１６のデータ伝送速度は、１００ＭＨｚと１０ＧＨｚとの間にわたる。試験機器１２は、エッジ配置制御能力を有するデジタル試験信号を生成するプログラマブル信号ジェネレータを含む。試験信号が伝送媒体１６を通って伝搬される前のこの段階の試験信号は、初期出力信号１８と呼ばれ、すなわち、ｘ（ｔ）と表記される。初期出力信号１８は、ビット又はマルチレベル値のストリングとすることができる。試験信号は、伝送媒体１６を通って受信デバイス１４へ伝搬する。試験信号は、伝送媒体１６を通って伝搬された後、伝搬出力信号２０と呼ばれ、たとえば、ｙ（ｔ）と表記される。ＤＤＪ測定機器２２は、伝搬出力信号２０を測定して、その振幅を時間の関数として求める。ＤＤＪ測定機器２２及び伝達関数測定機器２７は、オシロスコープ又はロジックアナライザ等の任意のデータ取得機器とすることができる。

図１ｂは、試験機器１２のブロック図を示している。試験機器１２は、シフトレジスタ２３、方形波ジェネレータ２５、及びルックアップ（参照）テーブル２４を含む。ビットシーケンス２１が、シフトレジスタ２３の入力において入力される。シフトレジスタ２３は、一時にＮビットを保持する。ルックアップテーブル２４は、複数のビットシーケンスのエッジ位置を記憶する。ビットシーケンスがシフトレジスタ２３に入力されると、ルックアップテーブル２４は、そのビットシーケンスについて記憶されたエッジ位置を取り出す。次に、ルックアップテーブル２４は、エッジ位置を方形波ジェネレータ２５へ送信し、方形波ジェネレータ２５は、ルックアップテーブル２４から送信された指定されたエッジ位置を有する方形波としてビットシーケンスを符号化する。

図１ｃは、試験機器１２の出力で生成されて、伝送媒体１６を通って伝搬される例示的な信号のＤＤＪを示している。試験機器１２の初期出力１８は、バイナリストリング「１００１」を符号化する方形波である。バイナリ「０」は、信号振幅が所与の時間間隔（たとえば、ｔ_１’とｔ_２’との間）にわたって判定しきい値２６よりも小さいときに表される。同様に、バイナリ「１」は、方形波の振幅がしきい値２６よりも大きいときに表される。いくつかの実施形態では、バイナリ「０」は、方形波の振幅がしきい値２６よりも大きいときに表され、バイナリ「１」は、方形波の振幅がしきい値２６よりも小さいときに表される。初期出力信号１８及び伝搬信号２０がしきい値よりも上又は下に遷移するポイントがエッジ位置と呼ばれる。

理想的には、ＤＤＪが試験信号に導入さていなかった場合、伝搬出力信号２０のエッジ位置は、ｔ_０、ｔ_１、及びｔ_３で発生する。しかしながら、現実には、信号のエッジ位置は異なる。出力信号が伝送媒体１６を通って伝搬すると、出力信号は減衰される。この減衰は、周波数の平方根に比例し、結果として生じる伝搬出力信号２０に見られるエッジの丸め及び整定時間の低速化の一因になる。歪みによって、伝搬出力信号２０は、予想とは異なる時刻にしきい値の上又は下に遷移する。信号エッジの予想発生時刻（たとえば、ｔ_０）とエッジが実際に発生する時刻（たとえば、ｔ_０＋Δｔ_０）との間の差（たとえば、Δｔ_０）は、エッジタイミングエラーと呼ばれる。バイナリ値のそれぞれについてのエッジタイミングエラー（たとえば、Δｔ_０、Δｔ_１、及びΔｔ_３）は、一括するとＤＤＪである。伝搬出力信号２０のＤＤＪは、初期出力信号１８の値の組み合わせに依存する。値の一定の組み合わせは、他の組み合わせよりもＤＤＪの影響を受けやすい場合がある。たとえば、すべてがバイナリ「１」又は「０」のバイナリストリングは、交互にバイナリ「１」及び「０」を有するバイナリストリングよりもはるかにＤＤＪを受けにくい。伝搬値のタイミングエラーは、前に送信された値に依存する。試験信号の値のエッジ位置が変化する量は、試験信号の前の値のエッジ位置に依存する。いくつかの実施形態では、伝送媒体１６は、初期出力信号１８が伝送媒体１６の或る距離を進んだ後、初期出力信号１８を復元しようと試みる信号反復器（signal repetitor）を含む。多くの場合、反復器間のケーブルは伝搬信号にＤＤＪを累積させるので、伝搬出力信号２０のＤＤＪは悪化する。

試験機器１２は、プログラミングされた立ち上がりエッジ位置及び立ち下がりエッジ位置を有する初期出力信号１８を生成する。試験機器１２に新しいエッジ位置の指定を単に供給するだけで、初期出力信号１８のエッジ位置のどの組み合わせも変更することができる。特定のビットシーケンスのＤＤＪが判明している場合、初期出力信号１８の元のエッジ位置を調整して（あらかじめ配置された元のものから進めて又は遅らせて）、伝送媒体１６及び試験機器１２によって誘発されたＤＤＪを補償することができる。換言すれば、初期出力信号１８の元のエッジ位置は、信号が伝送媒体を通過した時に、信号に入れられたＤＤＪによって、伝搬出力信号２０のエッジ位置がそれらの理想的な位置、すなわちｔ_０、ｔ_１、及びｔ_３に接近するような補償されたエッジ位置に移動される。これらは、ＤＤＪが伝搬出力信号２０に導入されなかった場合に結果として生じる理想的なエッジ位置である。補償されたエッジ位置は、試験機器１２のルックアップテーブル２４に記憶される。

図２は、初期出力信号１８のエッジ位置を調整して、伝送媒体１６から誘発されたＤＤＪを補償するためのプロセス４０を示している。このプロセス４０は、伝送媒体１６の伝達特性を記述するための伝達関数（Ｈ（ｔ）によって表記される）を取得すること（４２）を含む。伝達関数は、伝達関数測定機器２７を使用して取得される（４２）。伝達特性は、伝送媒体１６の入力に適用された時に、その出力を完全に記述する伝送媒体１６サブシステムの内部パラメータである。したがって、伝送媒体１６のＨ（ｔ）が判明している場合、どの所与の初期出力信号１８（すなわち、伝送媒体１６への入力）についても、伝搬出力信号２０を計算することができる。伝搬出力信号２０ｙ（ｔ）は、伝達関数Ｈ（ｔ）と初期出力信号１ｙ（ｔ）との畳み込みとして表される。

伝達関数は、単位インパルス関数が伝送媒体１６の入力に適用されたときに生成される出力を記述するので、伝達関数Ｈ（ｔ）は、単位インパルス応答とも呼ばれる。単位インパルス関数は、無限の振幅、ゼロ幅、及び１の面積を有する。理論上、伝達関数は、単位インパルス関数を伝送媒体１６に適用して、出力における応答を測定することにより、直接見つけることができる。しかしながら、単位インパルス関数は、現実の信号ではなく、近似するのが難しい。その代わり、伝達関数は、伝送媒体１６のステップ応答を見つけ、次に、そのステップ応答の微分を取って伝達関数を取得することにより、間接的に求められる。伝送媒体のステップ応答は、伝送媒体１６の入力に単位ステップ関数を適用して出力を測定することにより取得される。出力は、単位ステップ関数とステップ応答との畳み込みである。単位ステップ関数は、その値が負の引数では０であり、正の引数では１である不連続関数である。単位ステップ関数は、簡単には、単位インパルス応答関数の累積積分（running integral）である。単位インパルス関数と同様に、単位ステップ関数は、現実には生成することができない。しかしながら、単位ステップ関数は、単位インパルス関数を近似できるよりもはるかに正確に現実の関数によって近似することができる。高速立ち上がりエッジを有する長い矩形波を使用して、単位ステップ関数が近似される。

伝送媒体１６の伝達関数が取得された（４２）後、伝達関数は、所与の初期出力信号１８（すなわち、ｘ（ｔ））の伝搬出力信号２０（すなわち、ｙ（ｔ））をシミュレーションするのに使用される。伝搬出力信号２０は、初期出力信号１８を伝達関数と畳み込みすることによって求められる。シミュレーションされた伝搬出力信号２０から、ビットシーケンスのＤＤＪが計算される（４４）。シーケンスの各ビットについて、そのビットの求められたエッジタイミングエラーが、そのビットのエッジ位置から差し引かれる。たとえば、シーケンスの最初のビットのタイミングエラーが１００ｐｓの遅れであることが判明している場合、試験機器１２は、その最初のビットのエッジ位置を１００ｐｓだけ進めて、１００ｐｓの遅れを補償する。タイミングエラーと、エッジ位置を進める（又は遅らせる）量との間の関係は、直線線形(direct linear)関係ではない。したがって、エッジ位置を１００ｐｓだけ進めることでは、ＤＤＪの結果として生じた１００ｐｓの遅れは完全に取り消されない。それどころか、この補償は、たとえば、１００ｐｓの遅れを９０％だけ取り消すが、伝搬出力のエッジ位置は、まだ、その予想された位置から１０ｐｓ遅れている。したがって、補償は、１次の精度である。より高い精度レベルが必要とされる場合（４８）、補償されたエッジ位置に伝達関数が適用され（５２）、所望のレベルの精度（たとえば、２次の精度、３次の精度等）に達するまで、シミュレーション手順（４４）及び補正手順（４６）が実行される。所望のレベルの精度が達成された（４８）後、ビットシーケンスの補償されたエッジ位置は、伝達関数測定機器２７のルックアップテーブル２４に記憶される（５０）。ルックアップテーブル２４は、その後、試験機器１２に記憶される。達成される精度のレベルは、最終的には、試験機器１２の解像度による制限を受ける。プロセス４０は、ビットシーケンスの他の組み合わせについて繰り返される。いくつかの実施形態では、ビットシーケンスの補償されたエッジ位置は、ＤＤＪ測定機器２２を使用して出力のＤＤＪを直接測定することにより求められる。これらの実施形態では、補償されたエッジ位置は、ＤＤＪ測定機器２２のルックアップテーブル２４に記憶される。ルックアップテーブル２４は、その後、試験機器１２に記憶される。

図３は、プロセス４０によって生成された１つの例示的なルックアップテーブル２４を示している。ルックアップテーブル２４は、４ビット（たとえば、ｂ_０、ｂ_１、ｂ_２、及びｂ_３）の１６個のバイナリシーケンスの補償されたエッジ位置を含む。これらの補償されたエッジ位置は、受信デバイス１４が、予想した時に（たとえば、時刻ｔ_０、ｔ_１、ｔ_２、及びｔ_３で）遷移を見るように、シーケンスの各ビットに追加される進み又は遅れの量を定めている。たとえば、「１００１」のバイナリシーケンスの補償されたエッジ位置は、（ｔ_０’−Δｔ_０、ｔ_１’−Δｔ_１、０、及びｔ_３’−Δｔ_３）である。たとえば、シーケンスの最初のビットｂ_０は、Δｔ_０だけ遅れると予想される。したがって、エッジは、その遅れを補償するためにΔｔ_０だけ進められる。この例では、補償されたエッジ位置は、エッジタイミングエラーを１次補正するための（ｔ_０’−Δｔ_０、ｔ_１’−Δｔ_１、０、及びｔ_３’−Δｔ_３）である。他の実施形態では、補償されたエッジ位置のいくつかは、より高次の補正（たとえば、２次補正及び３次補正）を提供することができる。

いくつかの実施形態では、ルックアップテーブル２４は、それぞれＢビットを含むバイナリシーケンスの２^Ｂ個の組み合わせの補償されたエッジ位置を記憶する。たとえば、ルックアップテーブル２４は、５ビットシーケンスの３２個の組み合わせ又は６ビットシーケンスの６４個の組み合わせを記憶することができる。いくつかの実施形態では、ルックアップテーブル２４は、各ビットシーケンスについて一組の補償されたエッジ位置を記憶する。他の実施形態では、冗長な数組の補償されたエッジ位置がある場合、ルックアップテーブル２４は、それらの冗長な数組の１つのみを記憶する。冗長な数組の１つのみを記憶することによって、ルックアップテーブル２４のメモリ空間が解放される。

図４ａ及び図４ｂは、受信機器６５においてジッタを特徴付けて補償するための試験システム６０を示している。試験システム６０は、試験機器１２、受信機器６５、被試験デバイス（ＤＵＴ）６４、伝送媒体１６、及び伝送媒体６７を含む。ＤＵＴ６４は、信号を受信機器６５へ送信する。伝送媒体１６は、試験デバイス１２をインターフェースする。伝送媒体６７は、受信機器６５と伝送媒体６７又はＤＵＴ６４のいずれかとをインターフェースする。伝送媒体１６及び６７の例には、導線（たとえば、ケーブル及びワイヤ）、光ファイバ、及び無線チャネルが含まれる。いくつかの実施形態では、伝送媒体１６のデータ伝送速度は、１００ＭＨｚと１０ＧＨｚとの間にわたる。ＤＵＴ６４は、任意のデータ通信デバイスとすることができる。ＤＵＴ６４の例には、モデム、イーサネット（登録商標） カード、及びオーディオコーデックが含まれる。試験機器１２によって最初に生成され、伝送媒体１６の入力に見られる信号は、初期出力信号１８と呼ばれ、すなわち、ｘ（ｔ）によって表記される。この信号は、伝送媒体１６を通って伝搬された後は、伝搬出力信号２０と呼ばれ、すなわち、ｙ（ｔ）と表記される。初期出力信号１８のエッジ位置は、システム１０（図１ａ）及びプロセス４０（図２）を使用して調整され、伝送媒体１６によって誘発されるＤＤＪが補償される。伝搬出力信号２０は、伝送媒体６７に達する前は、ＤＤＪをほとんど有しないか又は全く有しない。試験機器１２によって送信され、伝送媒体６７を通って伝搬された信号は、受信信号６８と呼ばれ、すなわち、ｚ（ｔ）と表記される。受信機器６５は、受信信号６８を測定し、その振幅を時間の関数として求める。また、受信機器６５は、受信信号６８のＤＤＪも求める。測定されるＤＤＪは、伝送媒体６７及び受信機器６５の双方から起因するものである。受信機器６５は、オシロスコープ又はロジックアナライザ等、任意のデータ取得機器とすることができる。伝送媒体６７の入力への接続は、ＤＵＴ６４の出力に接続するように切り換えられる。ＤＵＴ６４は、初期出力信号６９を生成する。初期出力信号６９は、すなわち、ｗ（ｔ）と表記される。ＤＵＴ６４から信号は、伝送媒体６７を通って伝搬し、受信機器６５に受信される。ＤＵＴ６４によって送信され、伝送媒体６７を通って伝搬された信号は、伝搬出力信号７１と呼ばれ、すなわち、ｖ（ｔ）（図４ｂ）と表記される。受信機器６５は、ＤＵＴ６４から受信した信号７１のＤＤＪを測定する。受信機器６５は、次に、伝送媒体６７及び自身に起因するＤＤＪを差し引く。この差し引くことの結果として生じたＤＤＪは、ＤＵＴ６４に起因するＤＤＪである。このようにして、試験システム６０は、ＤＵＴ６４のみに起因するＤＤＪを求める。

システム６０では、ＤＤＪ補償は、信号を送信しているＤＵＴ６４ではなく受信機器６５で行われる。図４ｂに示すように、受信機器６５では、サンプリングインスタンス（上向き矢印及び下向き矢印として図示）と呼ばれる特定の時刻で信号７１をサンプリングすることによって、情報がＤＵＴ６４の伝搬出力信号７１から抽出される。タイミング図６２は、エッジ遷移が発生すると予想される時間の遷移ウィンドウを示している。ＤＤＪのない理想的な状況下では、ウィンドウは、ｔ_０±ε、ｔ_１±ε、及びｔ_３±εである。上部を暗線でマーキングされた遷移ウィンドウは、ローからハイへの遷移を予想し、下部を暗線でマーキングされたウィンドウは、ハイからローへの遷移を予想している。理想的には、ＤＤＪのないシステムでは、遷移ウィンドウは均一に分布するであろう。ジッタが存在することによって、遷移ウィンドウの分布は変化する。

システム６０は、受信された伝搬出力信号７１について計算されたＤＤＪの量に従って遷移ウィンドウの位置を移動させることにより、受信機器６５においてＤＤＪを補償する。たとえば、ｔ_０を中心とする遷移ウィンドウは、最初のビットｂ_０に存在するジッタを補償するために、ｔ_０の代わりにｔ_０＋Δｔ_０を中心にする。ＤＵＴ６４及び伝送媒体６７の伝達関数Ｈ（ｔ）は、受信機器６５において測定される。ビットシーケンスの異なる組み合わせの遷移ウィンドウの位置が、伝達関数を使用して計算され、次に、機器６５のルックアップテーブル６６に記憶され、メモリに記憶される。受信機器６５は、ＤＵＴ６４から送信された信号を捕捉すると、その信号の遷移時刻を、ルックアップテーブル６６に記憶された遷移ウィンドウ位置の多くの異なる分布と比較する。受信機器６５は、一致したものを決定した後、一致した遷移ウィンドウ位置分布に割り当てられたビットシーケンスを参照する。このようにして、受信機器６５は、ＤＤＪが存在する伝搬出力信号７１から正確な値を抽出する。

図５は、受信機器６５においてＤＤＪを補償するためのプロセス７０を示している。ＤＵＴ６４及び伝送媒体６７の伝達関数が、ＤＵＴ６４及び伝送媒体６７のステップ応答を測定し、そのステップ応答関数の微分を取ることによって取得される（７２）。伝送媒体６７及びＤＵＴ６４の伝達関数が取得された後（７２）、伝達関数を使用して、ＤＵＴ６４からの所与の初期出力信号６９（すなわち、ｗ（ｔ））の伝搬出力信号７１（すなわち、ｖ（ｔ））がシミュレーションされる。伝搬出力信号７１は、ＤＵＴ６４の初期出力信号６９を伝達関数と畳み込み処理することによって求められる。シミュレーションされた受信信号６８から、ビットシーケンスのＤＤＪが求められる（７４）。シーケンスの各ビットについて、遷移ウィンドウが計算される（７６）。たとえば、最初のビットのエッジ位置が、ｔ_０＋Δｔ_０に発生すると求められた場合、最初のビットに割り当てられる遷移ウィンドウは、ｔ_０＋Δｔ_０を中心とする。遷移ウィンドウが幅εを有する場合、遷移ウィンドウはｔ_０＋Δｔ_０±εとなる。ビットシーケンスの計算された遷移ウィンドウは、受信機器６５のルックアップテーブル６６に記憶される（７８）。プロセス６０は、ビットシーケンスの他の組み合わせについて繰り返される。いくつかの実施形態では、ビットシーケンスのＤＤＪは、ＤＤＪ測定機器２２を使用して直接測定される。これらの実施形態では、遷移ウィンドウは、ＤＤＪ測定機器２２に存在するルックアップテーブル６６に記憶される。ルックアップテーブル６６は、その後、受信機器６５に送信されて、そのメモリに記憶される。

受信機器６５は、ＤＵＴ６４から送信された信号を捕捉すると、その信号の遷移時刻を、ルックアップテーブル６６に記憶された遷移ウィンドウ位置の多くの異なる分布と比較する。受信機器６５は、一致したものを決定した後、一致した遷移ウィンドウ位置分布に割り当てられたビットシーケンスを参照する。このようにして、受信機器６５は、ＤＤＪが存在する伝搬出力信号７１から正確な値を抽出する。

図６は、プロセス４０によって生成された１つの例示的なルックアップテーブル６６を示している。ルックアップテーブル６６は、４ビット（たとえば、ｂ_０、ｂ_１、ｂ_２、及びｂ_３）の１６個のバイナリシーケンスについて計算された遷移ウィンドウ。遷移ウィンドウは、各ビットに存在するＤＤＪの量を考慮している。たとえば、ビットシーケンス「１００１」の最初のビット、２番目のビット、及び３番目のビット（それぞれ、ｂ_０、ｂ_１、及びｂ_３）の遷移ウィンドウの中心は、ＤＤＪを補償するために、それぞれ、ｔ_０＋Δｔ_０、ｔ_１＋Δｔ_１、及びｔ_３＋Δｔ_３を中心とする。このビットシーケンスでは、ｂ_１及びｂ_２は共に同じ値であるので、ｂ_１とｂ_２との間の遷移ウィンドウはない。いくつかの実施形態では、ルックアップテーブル６６は、それぞれＢビットを含むバイナリシーケンスの２^Ｂ個の組み合わせの補償されたエッジ位置を記憶する。たとえば、ルックアップテーブル６６は、５ビットシーケンスの３２個の組み合わせ又は６ビットシーケンスの６４個の組み合わせを記憶することができる。いくつかの実施形態では、ルックアップテーブル６６は、各ビットシーケンスの遷移ウィンドウの分布を記憶する。他の実施形態では、遷移ウィンドウの冗長な分布が存在する場合、ルックアップテーブル６６は、それらの冗長な分布の１つのみを記憶する。冗長な分布の１つのみを記憶することによって、ルックアップテーブル６６のメモリ空間が解放される。

プロセス４０及び７０は、本明細書に説明したハードウェア及びソフトウェアと共に使用することに限定されるものではない。プロセス４０及び７０は、デジタル電子回路機構で実施することもできるし、コンピュータのハードウェア、ファームウェア、ソフトウェア、又はそれらの組み合わせで実施することもできる。

プロセス４０及び７０は、たとえば、プログラマブルプロセッサ、コンピュータ、又は複数のコンピュータといったデータ処理装置による実行のために又は当該データ処理装置のオペレーションを制御するために、コンピュータプログラム製品を介して、すなわち、たとえばマシン可読ストレージデバイス（機械読み取り可能記憶装置）又は伝搬信号といった情報担体に明確に具体化されたコンピュータプログラムを介して、少なくとも部分的に実施することができる。コンピュータプログラムは、コンパイラ型言語又はインタープリタ型言語を含めて、任意の形式のプログラミング言語で記述することができ、スタンドアロンプログラムとして、又は、モジュール、コンポーネント、サブルーチン、若しくはコンピューティング環境で使用するのに適した他のユニットとしての形式を含む任意の形式でデプロイすることができる。コンピュータプログラムは、１つのコンピュータ上で実行されるようにデプロイすることもできるし、１つのサイトにおける複数のコンピュータ上又は複数のサイトにわたって分散されて通信ネットワークにより相互接続された複数のコンピュータ上で実行されるようにデプロイすることもできる。

プロセス４０及び７０を実施することに関連付けられた方法ステップは、１つ又は２つ以上のプログラマブルプロセッサが、それらのプロセスの機能を実行する１つ又は２つ以上のコンピュータプログラムを実行することによって実行することができる。プロセス４０及び７０のすべて又は一部は、たとえばＦＰＧＡ（フィールドプログラマブルゲートアレイ）及び／又はＡＳＩＣ（特定用途向け集積回路）といった専用論理回路機構として実施することができる。

コンピュータプログラムの実行に適したプロセッサには、例として、汎用マイクロプロセッサ及び専用マイクロプロセッサの双方、並びに、任意の種類のデジタルコンピュータの任意の１つ又は２つ以上のプロセッサが含まれる。一般に、プロセッサは、読み出し専用メモリ若しくはランダムアクセスメモリ又はその双方から命令及びデータを受け取る。コンピュータのエレメントには、命令を実行するためのプロセッサ、並びに、命令及びデータを記憶するための１つ又は２つ以上のメモリデバイスが含まれる。

試験機器１２、伝送媒体１６、受信機器６５、及びＤＵＴ６４、並びに／又はそれらの一部を含めて、本明細書で説明した回路機構は、試験システム１０及び６０の一部として実施することもできるし、試験システム１０及び６０と共に使用するための別個の回路機構として実施することもできる。

本発明の複数の実施形態を説明したが、本発明の趣旨及び範囲から逸脱することなくさまざまな変更が可能であることが理解されよう。たとえば、システム１０及び６０の伝送媒体が、長いケーブル又は研究所で容易に試験できない他の設備を含むいくつかの実施形態では、長いケーブルの伝達関数は、別個に測定されるか又は見積もられる。長いケーブルの伝達関数は、複数の既知のビットシーケンスについて結果として生じるＤＤＪをシミュレーションするのに使用される。研究所では、システム１０及び６０が構築される。しかしながら、伝送媒体１６は、研究所に適合できるコンポーネントしか含まず、他のコンポーネント（たとえば、長いケーブル）は含まれない。いくつかの実施形態では、伝送媒体は、研究所では容易に試験できない長いケーブルである。したがって、長いケーブルの小さな部分が、試験システム１２に含められる。これらの実施形態では、伝送媒体１６は、ケーブルの小さな部分のみを含む。ケーブルの残りの部分に起因するＤＤＪは、別個に計算されるか又は見積もられる。ケーブルの残りの部分を通る伝搬の結果として生じるシミュレーションされたＤＤＪは、その後、信号が伝送媒体１６（すなわち、ケーブルのより小さな部分）を通って伝搬される前に、初期出力信号１８に追加される。したがって、たとえケーブルの小さな部分しか、物理的な試験設定で使用されなくても、伝搬出力信号２０に存在するＤＤＪは、ケーブル全体に起因するＤＤＪである。たとえば、Ｈ_Ｌ（ｔ）が、ケーブルの残りの（すなわち、より長い）部分の伝達関数を表記し、Ｈ（ｔ）が、ケーブルの小さな部分である伝送媒体１６の伝達関数を表記する場合、伝送媒体１６を通って入力ｘ（ｔ）を伝搬することの結果として生じる出力信号は、次のように与えられる。

このようにして、試験システム１０及び６０に物理的に含めることが容易にできない伝送媒体のコンポーネントから起因するＤＤＪが測定されて補償される。伝送媒体に存在する他のコンポーネントから起因するＤＤＪは、図２及び図５でそれぞれ説明したプロセス４０及び７０を使用して求められる。したがって、他の実施形態は、特許請求の範囲の範囲に含まれる。

通信システムにおけるデータ依存ジッタを特徴づけるための試験システムのブロック図である。 図１ａの試験システムに示す試験機器のブロック図である。 図１ａに示す試験システムを通って伝送される前後の出力信号波形を示す図である。 図１ａの試験システムを使用してデータ依存ジッタを補償するためのプロセスのフローチャートである。 図２で説明したプロセスによって生成される１つの例示的なルックアップテーブルを示す図である。 通信システムにおけるジッタを特徴付けるための別の試験システムのブロック図である。 図４ａに示す試験システムを通って伝送される前後の出力信号波形を示す図である。 図１ａの試験システムを使用してデータ依存ジッタを補償するためのプロセスのフローチャートである。 図５で説明したプロセスによって生成される１つの例示的なルックアップテーブルを示す図である。

Claims (20)

1. 通信システムにおけるジッタを補償する方法であって、
   伝送媒体の伝達関数を測定し、
   前記伝達関数を入力信号と畳み込み処理することによって、前記伝送媒体を通って前記入力信号を伝搬させる結果として生じる出力信号を計算し、
   前記出力信号におけるデータ依存ジッタを決定し、
   前記入力信号の補償されたエッジ位置をメモリに記憶し、該補償されたエッジ位置は、前記データ依存ジッタが前記出力信号のエッジ位置を理想的なエッジ位置に接近させるように配置されている、
   ことを含む方法。
2. 前記伝達関数の測定は、
   前記伝送媒体を通って近似されたステップ関数を伝搬させる結果として生じる該伝送媒体の出力信号を計算し、
   前記近似されたステップ関数及び前記計算された出力信号から前記伝送媒体のステップ応答を計算し、
   前記ステップ応答を微分して、前記伝達関数を取得する、
   ことを含む、請求項１に記載の方法。
3. 前記補償されたエッジ位置を有する信号を前記伝達関数と畳み込み処理して、前記データ依存ジッタを２次補正する補償されたエッジ位置を計算する、ことをさらに含む、請求項１に記載の方法。
4. 前記出力信号の遷移ウィンドウの第１の分布を計算することをさらに含み、該遷移ウィンドウは、前記データ依存ジッタが前記出力信号に存在するときに、エッジ遷移が発生すると予想される時間間隔である、請求項１に記載の方法。
5. 前記伝送媒体を通って第２の入力信号を伝搬させることの結果として生じる第２の出力信号の遷移ウィンドウの第２の分布を計算し、
   前記受信デバイスにおいて、前記遷移ウィンドウの前記分布をメモリに記憶する、
   ことをさらに含む、請求項４に記載の方法。
6. 前記出力信号の計算は、前記受信デバイスが前記第１の伝送媒体及び第２の伝送媒体から起因するデータ依存ジッタを受信するように、前記第２の伝送媒体について計算されたデータ依存ジッタを入れることをさらに含む、請求項１に記載の方法。
7. 前記受信デバイスにおいて信号を捕捉し、
   前記信号の遷移時刻を、メモリに記憶された前記遷移ウィンドウの前記分布と比較し、
   前記信号の前記遷移時刻と最も類似して一致する前記分布に対応するビットシーケンスを参照する、
   ことをさらに含む、請求項５に記載の方法。
8. 通信システムにおけるジッタを補償するシステムであって、該システムは、
   測定機器であって、
   伝送媒体の伝達関数を測定し、
   前記伝達関数を入力信号と畳み込み処理することによって、前記伝送媒体を通って前記入力信号を伝搬させることの結果として生じる出力信号を計算し、
   前記出力信号におけるデータ依存ジッタを求める、
   ように構成される、測定機器と、
   前記入力信号の補償されたエッジ位置を記憶するメモリであって、該補償されたエッジ位置は、前記データ依存ジッタが前記出力信号のエッジ位置を理想的なエッジ位置に接近させるように配置されている、メモリと、
   前記伝送媒体を通って近似されたステップ関数を伝搬させる試験機器と、
   を備え、前記測定機器は、
   前記伝送媒体を通って前記近似されたステップ関数を伝搬させることの結果として生じる該伝送媒体の出力信号を計算し、
   前記近似されたステップ関数及び前記計算された出力信号から前記伝送媒体のステップ応答を計算し、
   前記ステップ応答を微分して、前記伝達関数を取得する、
   ようにさらに構成される、システム。
9. 前記試験機器は、前記初期出力信号の前記補償されたエッジ位置のテーブルを記憶するメモリをさらに備える、請求項１０に記載のシステム。
10. 前記メモリは、前記データ依存ジッタを２次補正する前記補償されたエッジ位置を記憶する、請求項９に記載のシステム。
11. 前記測定機器は、
    前記出力信号の遷移ウィンドウであって、該エッジ遷移ウィンドウは、前記データ依存ジッタが前記出力信号に存在するときに、エッジ遷移が発生すると予想される時間間隔である、遷移ウィンドウの第１の分布を計算し、
    前記伝送媒体を通って第２の入力信号を伝搬させることの結果として生じる第２の出力信号の遷移ウィンドウの第２の分布を計算する、
    ようにさらに構成される、請求項８に記載のシステム。
12. 前記測定機器によって計算された前記遷移ウィンドウの前記分布を記憶するメモリを備える受信デバイスをさらに備え、該受信デバイスは、
    信号を捕捉し、
    前記信号の遷移時刻を、前記メモリに記憶されている前記遷移ウィンドウの前記分布と比較し、
    前記信号の前記遷移時刻と最も類似して一致する前記分布に対応するビットシーケンスを参照する、
    ように構成される、請求項１１に記載のシステム。
13. 前記メモリは、前記遷移ウィンドウの一組の冗長な分布から該遷移ウィンドウの１つの分布のみを記憶する、請求項１２に記載のシステム。
14. 情報担体に明確に具体化されているコンピュータプログラム製品であって、該コンピュータプログラム製品は、コンピュータに、
    伝送媒体の伝達関数を測定し、
    前記伝達関数を入力信号と畳み込み処理することによって、前記伝送媒体を通って前記入力信号を伝搬させる結果として生じる出力信号を計算し、
    前記出力信号におけるデータ依存ジッタを決定し、
    前記入力信号の補償されたエッジ位置であって、前記データ依存ジッタが前記出力信号のエッジ位置を理想的なエッジ位置に接近させるように配置されている補償されたエッジ位置をメモリに記憶させる、
    命令を含む、コンピュータプログラム製品。
15. 前記コンピュータに、
    前記伝送媒体を通って近似されたステップ関数を伝搬させる結果として生じる該伝送媒体の出力信号を計算させ、
    前記近似されたステップ関数及び前記計算された出力信号から前記伝送媒体のステップ応答を計算させ、
    前記ステップ応答を微分させて、前記伝達関数を取得させる、
    さらなる命令を含む、請求項１４に記載のコンピュータプログラム製品。
16. 前記コンピュータに、前記補償されたエッジ位置を有する信号を前記伝達関数と畳み込み処理させ、それによって、前記データ依存ジッタを２次補正する補償されたエッジ位置を計算させるさらなる命令を含む、請求項１５に記載のコンピュータプログラム製品。
17. 前記コンピュータに、前記出力信号の遷移ウィンドウであって、前記データ依存ジッタが前記出力信号に存在するときに、エッジ遷移が発生すると予想される時間間隔である、遷移ウィンドウの第１の分布を計算させるさらなる命令を含む、請求項１４に記載のコンピュータプログラム製品。
18. 前記コンピュータに、前記伝送媒体を通って第２の入力信号が伝搬することの結果として生じる第２の出力信号の遷移ウィンドウの第２の分布を計算させるさらなる命令を含む、請求項１５に記載のコンピュータプログラム製品。
19. 前記コンピュータに、メモリに前記遷移ウィンドウの前記分布を記憶させるさらなる命令を含む、請求項１８に記載のコンピュータプログラム製品。
20. 前記コンピュータに、
    前記受信デバイスにおいて信号を捕捉させ、
    前記信号の遷移時刻を、メモリに記憶された前記遷移ウィンドウの前記分布と比較させ、
    前記信号の前記遷移時刻と最も類似して一致する前記分布に対応するビットシーケンスを前記メモリ内で参照させる、
    さらなる命令を含む、請求項１９に記載のコンピュータプログラム製品。

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