KR101206289B1 - 부품 내장형 인쇄회로기판의 홀 가공 방법 - Google Patents

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Abstract

본 발명은 복수 개의 패널을 동시에 가공하되 각각 패널의 굴곡을 고려하여 홀 천공을 위한 위치좌표를 미세조정하기 위하여, 각각의 패널에 대해 네 개의 모서리에 가이드 마크를 형성하고, 각각의 패널에 별도의 CCD 카메라를 제공하는 것을 특징으로 한다. 본 발명에 따르면, 각각의 패널에 할당된 CCD 카메라를 이용해서 가이드 마크 사이의 거리를 실측함으로써 각각의 패널마다 고유의 배율을 설정하고, 상기 미세조정된 배율에 따라 정렬을 하여 CNC 홀 가공을 수행한다.

Description

부품 내장형 인쇄회로기판의 홀 가공 방법{METHOD OF PROCESSING HOLES FOR PRINTED CIRCUIT BOARD EMBEDDED WITH COMPONENTS}
본 발명은 부품 내장형 인쇄회로기판 제조방법에 관한 것으로, 부품 내장형 기판에 대해 홀 가공을 진행할 때에 기판팽창률 및 수축률의 불균일성으로 인하여 CNC 홀 위치 정렬의 부정합 문제를 해결하는 홀 가공방법에 관한 것이다.
최근 들어, 반도체 칩(Semiconductor Chip)과 같은 능동소자를 인쇄회로기판 속에 내장하여 제작하는 내장형 인쇄회로기판(Embedded Printed Circuit Board) 기술이 일반화하고 있다. 칩을 기판 속에 내장하게 되면, 전자부품의 사이즈가 축소되어 전자기기의 소형화 및 경량화에 도움이 되며, 기생성분을 제거할 수 있어서 회로의 동작주파수를 증대시킬 수 있음은 물론, 잡음을 일으키는 외부 전자파의 영향을 차단하는 장점이 있다.
이하, 명세서에서 기판에 내장할 수 있는 반도체 칩, 다이, 모듈, 기타 전자 부품을 통칭해서 부품이라 칭하기로 한다.
도1a 내지 도1d는 부품내장형 인쇄회로기판을 제작하는 전형적 과정을 나타낸 도면이다.
도1a를 참조하면, 종래기술은 동박(210)에, 도면부호 400으로 표시한 다이 어태치 필름(die attach film) 또는 기타 접착제를 사용해서, 부품(300)을 부착한다. 이때에, 부품은 동박(210)과 전기적으로 접속하기 위한 패드 또는 단자(도시생략)를 외장하여 구비하고 있으며, 동박(210)과 적절히 전기적으로 접속이 되어야 한다.
도1b를 참조하면, 일반적으로 레진 계열의 절연층(100)을 재단하여 정렬하고, 절연층(100)과 동박(200)을 적층하고 라미네이션 함으로써, 부품을 실장 완료하게 된다. 도1c는 실장한 부품(300) 위에 절연층(100)과 동박(200)을 적층 라미네이션 한 후의 구조물의 단면을 나타낸 도면이다.
도1d를 참조하면, 상층의 동박(200)과 하층의 동박(210)을 전기적으로 접속하기 위해 홀을 가공한다. 이때에 통상적으로 CNC 드릴을 진행하여 홀 가공을 수행한다. 그리고나면 최종적으로 동도금을 수행하여 상층의 동박(200)과 하층의 동박(210)을 서로 전기적으로 접속하게 된다.
레진 계열의 절연층(100)과, 동박, 내장되는 부품의 물성이 상이하고, 특히 열에 대한 팽창 또는 수축률이 서로 상이하므로, 도1b에서 도시한 고온 고압이 인가되는 적층 라미네이트 공정을 진행하고 상온으로 냉각하는 과정 중에, 적층된 기판이 구부러지고 휘는 굴곡 현상이 발생하게 된다. 그런데, 도1d에 도시한 홀 가공을 위해서 기존의 CNC 드릴 장비를 사용할 경우, 작업효율을 향상시키기 위해서 4개 내지 6개의 패널 동시에 작업대 위에 올려놓고, 동일 배율로 CNC 드릴 가공을 실시하게 된다. 이 과정 중에, 앞서 지적한 대로 4개 내지 6개의 패널의 굴곡 정도가 서로 제각기 다르므로, 동일 배율로 획일적으로 CNC 드릴을 수행하는 경우 설계자가 원하는 제 위치에 정확히 홀을 천공하는 것이 불가능하다.
즉, 도1d의 부품 내장형 인쇄회로기판의 CNC 홀을 종래기술에 따라 가공하면, 패널 간의 불균일한 수축률과 패널 내의 수축 불균일성으로 인하여, CNC 홀이 원래 정해진 위치에서 이탈된 위치에 가공되어 제품불량이 발생하게 된다.
따라서, 본 발명의 목적은 적층 물질의 수축률 차이로 인해 기판에 구부러짐 또는 휨이 존재하는 부품 내장형 인쇄회로기판에 CNC 홀 가공을 수행하는데 있어서, CNC 홀 가공을 하여야 할 위치에 정확히 홀 가공을 할 수 있는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 복수 개의 패널을 동시에 가공하되 각각 패널의 굴곡을 고려하여 홀 천공을 위한 위치좌표를 미세조정하기 위하여, 각각의 패널에 대해 네 개의 모서리에 가이드 마크를 형성하고, 각각의 패널에 별도의 CCD 카메라를 제공하는 것을 특징으로 한다.
본 발명에 따르면, 각각의 패널에 할당된 CCD 카메라를 이용해서 가이드 마크(guide mark) 사이의 거리를 실측함으로써 각각의 패널마다 고유의 배율을 설정하고, 상기 미세조정된 배율에 따라 정렬을 하여 CNC 홀 가공을 수행한다.
즉, 본 발명에 따른 CNC 홀 가공장비는, 예를 들어 6개의 패널을 동시에 가공할 경우, 6 개의 패널 각각에 대응하여 CCD 카메라 6개를 구비하고, 6개 각각 패널의 휨 정도에 적응해서 CNC 홀의 위치를 정확히 조정해서 홀 가공을 진행한다.
종래기술에 따르면 CNC 가공작업에 앞서서 패널의 쿠폰에 홀 가공을 해서 우선 CNC 홀 정합이 되고 있는지 여부를 판별하고 배율을 조정한 후 작업을 하는데 반하여, 본 발명은 각각의 패널에 대해 별도의 CCD 카메라가 탑재되어 있어 쿠폰 확인을 하는 절차 없이 배율을 각각의 패널에 맞게 지정해서 홀 가공을 진행하므로 작업성이 향상되고 불량률을 감소시키는 유리한 효과가 있다.
도1a 내지 도1d는 부품내장형 인쇄회로기판을 제작하는 전형적 과정을 나타낸 도면.
도2는 본 발명에 따라 패널에 형성된 가이드 마크를 나타낸 도면.
본 발명은 제1 동박 위에 부품이 실장되고, 상기 제1 동박과 상기 부품 주위에는 절연층이 에워싸서 밀봉하고, 상기 절연층 위에는 제2 동박이 형성되도록 적층 라미네이트 공정을 거쳐 제작되는 인쇄회로기판 패널에 상기 제1 동박과 상기 제2 동박을 전기적으로 접속하는 홀을 천공하는 방법에 있어서, 상기 적층 라미네이트 공정에 사용되는 제2 동박은 네 모서리에 가이드 마크가 형성되어 있는 것을 특징으로 하고, (a) CNC 장비의 선반에 놓인 복수 개의 인쇄회로기판 패널 각각에 대해 가이드 마크 사이의 간격을 CCD 카메라로 실측하는 단계; (b) 각각의 인쇄회로기판 패널에 대한 가이드 마크 간 거리에 따라 배율을 조절하여 CNC 천공을 할 홀 위치좌표를 조정하는 단계; 및 (c) 조절된 배율에 따라 각각의 인쇄회로기판 패널에 대해 CNC 천공을 실시하는 단계를 포함하는 방법을 제공한다.
이하에서는 첨부도면 도2를 참조해서 본 발명을 상세히 설명하기로 한다.
도2는 본 발명에 따라 패널에 형성된 가이드 마크를 나타낸 도면이다. 도2에는, 일 실시예로서 CNC 홀 가공을 위해 6개의 패널(120, 220, 320, 420, 520, 620)이 선반에 올려 있는 것을 상징적으로 도시하고 있다. 도2를 참조하면, 각각의 패널(120, 220, 320, 420, 520, 620)은, 4 개의 모서리에 가이드 마크(130, 230, 330, 430, 530, 630)를 구비하고 있으며, 칩이 실장되고 라미네이트 적층을 하기 전에 동박에 형성된다.
도1a 내지 도1d는 부품내장형 인쇄회로기판을 제작하는 전형적 과정을 나타낸 도면으로서, 본 발명의 사상을 설명하는데 참조될 수 있다.
내장할 부품을 동박(210)에 접착제(400)를 이용해서 실장하고, 절연층(100)과 동박(200)을 적층 라미네이트 한다. 또 다른 실시예로서, 동박에 부품을 실장하는 대신에 캐리어 또는 기타 동박과 절연층이 합체된 기판 위에 실장할 수 있다.
그런데, 본 발명은 동박(200)에 가이드 마크를 제작하여 두어서 후속 단계에서 가이드 마크를 이용해서 정렬을 하는 것을 특징으로 한다. 이하 설명에서, 도면부호 210의 동박을 제1 동박, 도면부호 200의 동박을 제2 동박이라 칭하기로 한다.
적층 라미네이션 과정에서, 내장되는 부품의 밀도와 적층 절연층의 열팽창 및 수축계수의 차이에 따라, 각각의 패널은 적층 라미네이트 후 코어 기판의 휨 정도가 다르게 된다. 즉, 도2에 도시한, 각각의 패널에 형성한 가이드 마크(130, 230, 330, 430, 530, 630) 간의 간격이, 각각 패널의 휨 정도에 따라 실질적으로 편차가 발생하게 된다.
이 상태에서, 제1 동박과 제2 동박 사이를 전기적으로 접속하기 위해 CNC 드릴 작업을 할 경우, 각각의 패널의 휨 정도로 인하여 CNC 홀 가공된 홀의 위치가 제 위치에 제작되지 않을 수 있다.
본 발명은 각각의 패널마다 가이드 마크(130, 230, 330, 430, 530, 630) 사이의 간격의 편차를 보상하기 위하여, 각각의 패널 위에 CCD 카메라(도시생략)를 개별적으로 설치하고 있음을 특징으로 한다. 각각의 패널 위에 설치된 CCD 카메라는 4개의 모서리에 형성된 가이드 마크(130, 230, 330, 430, 530, 630)를 인식하고, 가이드 마크 간의 간격을 계산해서 패널마다 배율을 계산한다. 그리고 나면, 종래기술에서와 같이 획일적으로 CNC 드릴을 수행하는 것이 아니라, 각각의 패널에 대해 계산된 배율로써 CNC 드릴을 수행한다.
전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술 될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.
이상과 같이, 본 발명은 인쇄회로기판 제작, 특히 반도체 칩 내장형 인쇄회로기판 또는 패키지기판 제조 시에 응용할 수 있어 제품의 수율을 증가시키고 신뢰성을 증대시킬 수 있는 장점이 있다.
100 : 절연층
200, 210 : 동박
300 : 부품
400 : 접착제
120, 220, 320, 420, 520, 620 : 패널
130, 230, 330, 430, 530, 630 : 가이드 마크

Claims (1)

  1. 각각의 패널은 복수개의 스트립으로 구성되어 있고, 각각의 스트립은 복수개의 유닛으로 구성되고, 상기 유닛은 일 표면의 제1 동박과 반대측 표면의 제2 동박 사이의 절연체 속에 부품을 내장한 부품내장형 인쇄회로기판으로서, 상기 부품내장형 인쇄회로기판은 부품을 매립하고 절연층과 동박을 가열가압하여 적층성형한 것으로서, 상기 부품내장형 인쇄회로기판의 제1 동박과 제2 동박을 연결하는 홀을 CNC 장비로 천공하되, CNC 장비의 선반에 복수 개의 패널을 올려 놓고 동시에 가공하는 방법에 있어서,
    (a) 각각의 패널의 제2 동박 네 모서리에 가이드 마크를 형성하는 단계;
    (b) 복수개의 패널 각각에 대해 가이드 마크 사이의 상호 간격을 CCD 카메라로 실측하는 단계;
    (c) 상기 단계 (b)에서 실측한 각각의 가이드 마크 사이의 간격에 따라 각각의 패널에 대한 배율을 조절하여 CNC 천공을 할 홀 위치좌표를 재조정하는 단계; 및
    (d) 조절된 배율에 따라 각각의 인쇄회로기판 패널에 대해 제2 동박 표면으로부터 관통하여 제1 동박에 이르기까지 CNC 천공하여 홀을 제작하는 단계
    를 포함하는 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101569167B1 (ko) * 2014-03-03 2015-11-13 주식회사 디에이피 가이드홀의 가공방법 및 그 가이드 홀을 갖는 인쇄회로기판
KR101570023B1 (ko) * 2015-04-21 2015-11-17 주식회사 케이앤제이 인쇄 회로 기판 자동 분류 방법
CN110493959A (zh) * 2019-07-29 2019-11-22 苏州浪潮智能科技有限公司 基于Cadence skill自动摆放工艺边tooling hole的方法和系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004523101A (ja) 2000-11-08 2004-07-29 オルボテック リミテッド 複層プリント回路基板製造システム及び方法
JP2008270633A (ja) 2007-04-24 2008-11-06 Cmk Corp 半導体素子内蔵基板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004523101A (ja) 2000-11-08 2004-07-29 オルボテック リミテッド 複層プリント回路基板製造システム及び方法
JP2008270633A (ja) 2007-04-24 2008-11-06 Cmk Corp 半導体素子内蔵基板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101569167B1 (ko) * 2014-03-03 2015-11-13 주식회사 디에이피 가이드홀의 가공방법 및 그 가이드 홀을 갖는 인쇄회로기판
KR101570023B1 (ko) * 2015-04-21 2015-11-17 주식회사 케이앤제이 인쇄 회로 기판 자동 분류 방법
CN110493959A (zh) * 2019-07-29 2019-11-22 苏州浪潮智能科技有限公司 基于Cadence skill自动摆放工艺边tooling hole的方法和系统

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