KR20110017299A - 내장형 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은, 액상의 접착제를 사용하여 절연층을 형성함으로써, 내장되는 디바이스에 의한 적층 단차가 발생하지 아니하는 내장형 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다. 본 발명은, 적어도 일 면에 도전성의 제1 회로 패턴이 형성되는 필름 타입의 제1 기판; 상기 제1 기판의 적어도 일면에 실장되는 제1 디바이스; 상기 제1 디바이스 및 상기 제1 기판 위에 절연성의 접착체가 배치되어 형성되는 절연층; 및 상기 절연층의 상기 제1 기판의 반대면에 배치되는 도전성의 제2 회로 패턴을 구비하는 내장형 기판을 제공한다.
Description
본 발명은 내장형 기판 및 그 제조방법에 관한 것으로서, 보다 상세하게는 전자 칩이 내장되는 내장형 기판으로서 임의 형상으로 구현 가능하도록 유연성이 있는(flexible) 내장형 기판 및 그 제조 방법에 관한 것이다.
최근의 전자 제품은 휴대폰 또는 다양한 IT(Information Technology) 이동 기기 등의 유비쿼터스(ubiquitous) 컴퓨팅을 이용한 다기능 집적화 시대로 접어들었다. 이러한 전자 기기의 진화와 더불어 다양한 정보를 인간에게 언제 어디서나 전달하는 정보 전달 매체로서, 외부 충격에 강하며 휴대 용이성 등이 필요하다.
이를 위하여, 반도체 칩 등의 다양한 디바이스를 내부에 포함하는 디바이스 내장형 기판의 필요성이 대두되었다. 이러한 내장형 기판은 내층 코아(Core) 기판의 양면 또는 단면에 DES(Development Etching and Strip) 공정을 이용하여 배선을 형성한 후, 패턴이 형성된 코아(Core) 기판 윗면에 반도체 칩 등의 디바이스를 장착한 후에, 외층 기판을 적층하여 제조될 수 있다.
통상의 내장형 기판의 제조 방법에서는 적층용 절연층 물질은 시트(sheet) 또는 롤(roll) 형태의 필름이 사용될 수 있다. 하지만, 필름을 사용하여 적층을 하는 경우 칩본딩 영역에서 적층 단차가 발생하는 구조적인 문제점이 있다.
따라서, 단차를 최소화하는 공정 프로세스를 최적화하기가 어렵고, 반도체 칩의 적층시에 칩 손상이 발생될 수 있는 문제점이 있다. 또한, 필름 타입인 적층용 소재를 제어하기가 어려운 문제점이 있다.
본 발명은, 액상의 접착제를 사용하여 절연층을 형성함으로써, 내장되는 디바이스에 의한 적층 단차가 발생하지 아니하는 내장형 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 적어도 일 면에 도전성의 제1 회로 패턴이 형성되는 필름 타입의 제1 기판; 상기 제1 기판의 적어도 일면에 실장되는 제1 디바이스; 상기 제1 디바이스 및 상기 제1 기판 위에 절연성의 접착체가 배치되어 형성되는 절연층; 및 상기 절연층의 상기 제1 기판의 반대면에 배치되는 도전성의 제2 회로 패턴을 구비하는 내장형 기판을 제공한다.
상기 절연층의 상기 제2 회로 패턴이 배치되는 면의 상기 제2 회로 패턴이 배치되지 아니하는 영역에 배치되는 도전성의 제3 회로 패턴, 및 상기 제3 회로 패턴 위에 배치되는 제2 디바이스를 더 구비할 수 있다.
상기 제1 디바이스가 상기 제1 기판에 플립칩 본딩 또는 와이어 본딩의 형태로 전기적으로 연결될 수 있다.
상기 절연층에 상기 제2 회로 패턴으로부터 상기 제1 회로 패턴으로 비아 홀이 형성되고, 상기 비아 홀이 도전성 물질로 채워질 수 있다.
상기 절연층이 액상의 접착제가 경화되어 형성될 수 있다.
상기 제1 기판과 상기 제2 회로 패턴 사이의 간격이 실질적으로 일정하게 될 수 있다.
본 발명의 다른 측면은, 필름 타입의 코아 기판에 도전층이 적층된 베이스 기판을 공급하는 단계; 상기 코아 기판 위에 상기 도전층을 제1 회로 패턴으로 형성하는 단계; 상기 제1 회로 패턴 위에 제1 디바이스를 실장하는 단계; 상기 제1 디바이스와 상기 코아 기판 위에 액상의 접착제와 도전성 호일(foil)을 함께 공급하여 적층하는 단계; 상기 접착제를 경화시켜 절연층을 형성하는 단계; 및 상기 도전성 호일을 제2 회로 패턴으로 형성하는 단계를 구비하는 내장형 기판의 제조방법을 제공한다.
상기 베이스 기판이 릴(reel) 형태로 공급되어 상기 제1 디바이스가 내장되는 내장형 기판이 릴투릴(reel to reel) 방식으로 연속 공정에 의하여 제조될 수 있다.
상기 절연층의 상기 제2 회로 패턴이 배치되는 면의 상기 제2 회로 패턴이 배치되지 아니하는 영역에 배치되는 도전성의 제3 회로 패턴을 형성하는 단계; 및 제2 디바이스를 상기 제3 회로 패턴 위에 배치하는 단계를 더 구비할 수 있다.
상기 제1 디바이스가 상기 코아 기판의 윗면에 실장되고, 상기 제1 디바이스가 아래에 위치되도록 상기 코아 기판을 뒤집은 후에, 상기 접착제와 상기 도전성 호일을 아래로부터 릴 타입으로 공급하여 적층할 수 있다.
상기 제1 디바이스가 상기 제1 기판에 플립칩 본딩 또는 와이어 본딩에 의하여 전기적으로 연결될 수 있다.
상기 절연층에 상기 제2 회로 패턴으로부터 상기 제1 회로 패턴으로 비아 홀 이 형성하는 단계; 및 상기 비아 홀을 도전성 물질로 채우는 단계를 더 구비할 수 있다.
상기 제1 기판과 상기 제2 회로 기판 사이의 간격이 실질적으로 일정할 수 있다.
상기 베이스 기판이 양면 또는 단면의 FCCL(Flexible Copper Clad Laminate)이 될 수 있다.
본 발명에 따른 내장형 기판 및 그 제조 방법에 의하면, 액상의 접착제를 사용하여 절연층을 형성함으로써, 내장되는 디바이스에 의한 적층 단차의 발생을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다.
도 1에는 본 발명에 따른 바람직한 실시예로서, 내장형 기판(100)의 개략적인 일 단면도가 도시되어 있다.
도면을 참조하면, 본 발명에 따른 내장형 기판(100)은 제1 기판(110); 제1 디바이스(120); 절연층(130); 및 제2 회로 패턴(140)을 구비할 수 있다.
제1 기판(110)은 필름 타입으로 형성되는 것으로, 적어도 일 면에 도전성의 제1 회로 패턴(112)이 형성될 수 있다. 제1 디바이스(120)는 제1 기판(110)의 적어도 일면에 실장될 수 있다.
절연층(130)은 제1 디바이스(120) 및 제1 기판(110) 위에 절연성의 접착체가 배치되어 형성될 수 있다. 제2 회로 패턴(140)은 도전성 재질을 포함하여 형성되는 것으로, 절연층(130)의 제1 기판(110)의 반대 면에 배치될 수 있다.
내장형 기판(100)은 내부에 반도체 소자 또는 능동 및/또는 수동 전기 전자 소자들을 포함하는 것으로, 필름 타입으로 형성되어 유연성을 갖는 플렉시블(flexible) 기판이 될 수 있다. 이때, 제1 디바이스(120)가 기판들 사이에 포함되는 반도체 소자 또는 능동 및/또는 수동 전기 전자 소자들이 될 수 있다.
한편, 내장형 기판(100)은 제3 회로 패턴(150), 및 제2 디바이스(160)를 더 구비할 수 있다.
제3 회로 패턴(150)은 도전성 재질을 포함하여 형성되는 것으로, 절연층(130)의 제2 회로 패턴(140)이 배치되는 면의 제2 회로 패턴(140)이 배치되지 아니하는 영역에 배치될 수 있다.
제2 디바이스(160)는 제3 회로 패턴(150) 위에 배치될 수 있다. 이때, 제2 디바이스(160)는 실시예에 따라서 제2 회로 패턴(140) 위에 배치될 수도 있다. 제2 디바이스(160)는 반도체 소자 또는 능동 및/또는 수동 전기 전자 소자들이 될 수 있다.
제1 기판(110)은 양면 또는 단면의 플렉시블 동박 적층 기판(Flexible Copper Clad Laminate, FCCL)을 베이스 기판으로 하여 형성될 수 있다. 즉, 플렉시블 동박 적층 기판(FCCL)은 코아 기판(111)과 구리 소재의 도전성의 금속층을 포함하여 이루어질 수 있다.
제1 회로 패턴(112)은 플렉시블 동박 적층 기판(FCCL)의 도전성의 금속층을 가공하여 형성될 수 있다. 제1 회로 패턴(112)은 통상의 노광, 현상, 및 에칭 등의 공정에 의하여 형성될 수 있다.
제1 디바이스(120)는 제1 기판(110)에 플립칩 본딩(flip chip bonding) 또는 와이어 본딩(wire bonding)의 형태로 전기적으로 연결될 수 있다. 제1 디바이스(120)는 제1 기판(110)에 가열 및 압력을 가함으로써 실장될 수 있다. 그 일 실시예로서, 도 1에는 제1 디바이스(120)가 플립칩 본딩에 의하여 제1 기판(110)에 연결되는 실시예가 도시되어 있다.
제1 디바이스(120)는 제1 기판(110)에 형성된 범프(113) 위에 실장될 수 있다. 이를 위하여 제1 디바이스(120)가 외부와 신호를 주고받거나 전원을 공급하거나 받는 전극(121)을 구비하고, 전극(121)을 통하여 제1 기판의 범프(113)와 전기적으로 연결될 수 있다. 이때, 범프(113)의 표면에는 도금에 의한 범프 도금층(113a)이 형성되고, 전극(121)과 범프 도금층(113a)을 통하여 연결될 수 있다.
종래의 내장형 기판에서는, 적층용 절연층 물질로 시트(sheet) 또는 롤(roll) 형태의 필름이 사용된다. 시트 또는 롤 형태의 필름을 사용하여 절연층을 적층하는 경우, 칩본딩 영역에서 적층 단차가 발생할 수 있다. 또한, 시트 또는 롤 형태의 필름을 가열 압착하여 절연층이 형성되도록 하는데, 그 과정에서 내부에 포함되는 디바이스에 충격이 가해질 수 있다.
하지만, 본 발명에 따른 내장형 기판(100)에서는 절연층(130)이 액상의 접착제가 경화되어 형성될 수 있다. 따라서, 제1 디바이스(120) 주위를 액상의 접착제 가 둘러싸도록 함으로써, 제1 디바이스(120)가 배치되는 위치에서도 제1 기판(110)과 제2 회로 패턴(140) 사이의 간격이 실질적으로 일정하게 유지될 수 있다.
따라서, 절연층(130)의 적층 단차의 발생을 최소화할 수 있다. 제2 회로 패턴(140) 및/또는 제3 회로 패턴(150) 등의 외층 패턴 형성 시에 향상된 정밀도로 미세 피치 패턴을 구현할 수 있다. 따라서, 패턴 박리의 발생을 방지할 수 있으며, 고집적 전자 모듈을 제조할 수 있게 된다. 또한, 적층 및 경화 공정에서 미세 결함의 발생을 방지할 수 있으므로, 제품의 신뢰성을 향상시킬 수 있게 된다.
또한, 액상의 접착체의 경화 시에 필름 타입의 경우보다 작은 압력에 의하여 가능하므로, 충격으로 인한 칩 데미지 등이 발생하는 것을 방지할 수 있다. 또한, 액상의 접착제을 사용하므로, 적층용 소재의 제어가 용이하게 된다.
절연층(130)에는 제2 회로 패턴(140)으로부터 제1 회로 패턴(112)으로 비아 홀(131)이 형성되고, 비아 홀(131)이 도전성 물질로 채워져 연결부(132)가 형성되고, 연결부(132)에 의하여 제1 회로 패턴(112)과 제2 회로 패턴(140)이 전기적으로 상호 연결될 수 있다.
제2 회로 패턴(140)은 제2 도전층(141)과 보호층(142)을 구비할 수 있다. 제2 도전층(141)은 금속성의 도전층으로써, 통상의 회로 패턴 형성 방법에 의하여 형성될 수 있다. 보호층(142)은 제2 도전층(141)을 둘러싸 보호하는 것으로, 통상의 커버레이(coverlay) 및/또는 DFSR(Dry Film Solder Resist)을 포함하여 이루어질 수 있다.
제3 회로 패턴(150)은 통상의 회로 패턴 형성 공정에 의하여 형성될 수 있 다. 제3 회로 패턴(150)은 제3 도전층(151)과 제3 도금층(152)을 구비할 수 있다. 제3 도전층(151)은 금속성의 도전층으로써, 통상의 회로 패턴 형성 방법에 의하여 형성될 수 있다. 제3 도금층(152)은 제3 도전층(151)을 도금 등의 방법에 의하여 둘러싸도록 하는 것으로, 제3 도전층(151)을 외부로부터 보호할 수 있다.
본 발명에 따르면, 액상의 접착제를 사용하여 절연층을 형성함으로써, 내장되는 디바이스에 의한 적층 단차의 발생을 방지할 수 있다.
도 2 내지 도 5에는 본 발명에 따른 바람직한 실시예인 내장형 기판의 제조방법을 설명하기 위한 도면들로서, 릴투릴(reel to reel) 방식으로 제조되는 공정순서에 따른 제조단계별 수직 단면도들이 도시되어 있다.
도면을 참조하면, 본 발명에 따른 내장형 기판의 제조방법(도 2 내지 도 5)은 베이스 기판 공급단계(S210); 제1 패턴 형성단계(S220, S230); 디바이스 실장단계(S240); 접착제와 호일 공급 및 적층단계(S250, S260); 경화단계(S270); 외층 패턴 형성단계(S300)를 구비할 수 있다.
베이스 기판 공급단계(S210)에는 필름 타입의 코아 기판(111)에 도전층(112a)이 적층된 베이스 기판(110a)을 공급한다. 제1 패턴 형성단계(S220, S230)에는 코아 기판(111) 위에 도전층(112a)을 제1 회로 패턴(112)으로 형성한다.
디바이스 실장단계(S240)에는 제1 회로 패턴(112) 위에 제1 디바이스(120)를 실장한다. 접착제 및 호일 공급 및 적층단계(S250, S260)에는 제1 디바이스(120)와 코아 기판(111) 위에 액상의 접착제(130a)와 도전성 호일(141a)을 함께 공급하여 적층한다.
경화단계(S270)에는 접착제(130a)를 경화시켜 절연층(130)을 형성한다. 외층 패턴 형성단계(S300)에는 도전성 호일(141a)을 제2 회로 패턴(140)으로 형성한다.
본 발명에 따른 내장형 기판의 제조방법(도 2 내지 도 5)은 베이스 기판(110a)이 릴(reel) 형태로 공급되어 제1 디바이스(120)가 내장되는 내장형 기판이 릴투릴(reel to reel) 방식으로 연속 공정에 의하여 제조된다. 내장형 기판의 제조방법(도 2 내지 도 5)에 의하여 도 1의 플렉시블(flexible)하고 기판 내부에 디바이스가 내장되는 내장형 기판이 제조될 수 있다.
이를 위하여, 베이스 기판(110a)이 양면 또는 단면의 플렉시블 동박 적층 기판(Flexible Copper Clad Laminate, FCCL)이 될 수 있다. 플렉시블 동박 적층 기판(FCCL)은 코아 기판(111)과 구리 소재의 도전층(112a)을 포함하여 이루어질 수 있다.
제1 패턴 형성단계(S220, S230)에는 코아 기판(111) 위에 도전층(112a)을 통상의 회로 패턴 형성 공정에 의하여 제1 회로 패턴(112)으로 형성할 수 있다. 제1 패턴 형성단계(S220, S230)는 노광 단계(S220)와 현상 에칭 및 전처리(S230)를 포함할 수 있다.
노광 단계(S220)에는 도전층(112a) 위에 PR(Photo Resist) 또는 DFR(Dry Film Resit) 등의 감광층(221)을 형성하고, 원하는 회로 패턴에 따른 마스크(222)를 통하여 자외선(Ultraviolet)을 투과하여 마스크 패턴을 형성한다. 현상 에칭 및 전처리(S230)에는 통상의 회로 패턴 형성 공정에서 사용되는 현상, 에칭, 및 박리 공정이 적용되고, 칩 본딩 및 적층 밀착력 향상을 위한 표면처리 작업이 수행된다.
한편, 외층 패턴 형성단계(S300)는 제3 회로 패턴 형성단계 및 디바이스 배치단계를 더 구비할 수 있다. 제3 회로 패턴 형성단계에는 절연층(130)의 제2 회로 패턴(140)이 배치되는 면의 제2 회로 패턴(140)이 배치되지 아니하는 영역에 배치되는 도전성의 제3 회로 패턴(150)을 형성한다. 디바이스 배치단계에는 제2 디바이스(160)를 제3 회로 패턴(150) 위에 배치한다.
제3 회로 패턴(150)은 통상의 회로 패턴 형성 공정에 의하여 형성될 수 있다. 제3 회로 패턴(150)은 제3 도전층(151)과 제3 도금층(152)을 구비할 수 있다. 제3 도전층(151)은 금속성의 도전층으로써, 통상의 회로 패턴 형성 방법에 의하여 형성될 수 있다. 제3 도금층(152)은 제3 도전층(151)을 도금 등에 의하여 둘러싸도록 하는 것으로, 제3 도전층(151)을 외부로부터 보호할 수 있다.
제2 디바이스(160)는 제3 회로 패턴(150) 위에 배치될 수 있다. 이때, 제2 디바이스(160)는 실시예에 따라서 제2 회로 패턴(140) 위에 배치될 수도 있다. 제2 디바이스(160)는 반도체 소자 또는 능동 및/또는 수동 전기 전자 소자들이 될 수 있다.
디바이스 실장단계(S240)에는 제1 회로 패턴(112) 위에 제1 디바이스(120)를 실장하는데, 이를 위하여 제1 회로 패턴(112) 상의 칩 본딩 영역의 범프(113)의 표면에 범프 도금층(113a)을 형성할 수 있다. 제1 디바이스(120)는 제1 기판(110)에 가열 및 압력을 가함으로써 실장될 수 있다.
이때, 제1 디바이스(120)는 제1 기판(110)에 플립칩 본딩(flip chip bonding) 또는 와이어 본딩(wire bonding)의 형태로 전기적으로 연결될 수 있다. 그 일 실시예로서, 도 2에는 제1 디바이스(120)가 플립칩 본딩에 의하여 제1 회로 패턴(112)과 연결되는 실시예가 도시되어 있다.
제1 디바이스(120)는 제1 기판(110)에 형성된 범프(113) 위에 실장될 수 있다. 이를 위하여 제1 디바이스(120)가 외부와 신호를 주고받거나 전원을 공급하거나 받는 전극(121)을 구비하고, 전극(121)을 통하여 제1 기판의 범프(113)와 전기적으로 연결될 수 있다. 이때, 범프(113)의 표면에는 도금에 의한 범프 도금층(113a)이 형성되고, 전극(121)과 범프 도금층(113a)을 통하여 연결될 수 있다.
이때, 제1 디바이스(120)가 기판들 사이에 포함되는 반도체 소자 또는 능동 및/또는 수동 전기 전자 소자들이 될 수 있다.
한편, 통상의 내장형 기판의 제조방법에서는, 적층용 절연층 물질로 시트(sheet) 또는 롤(roll) 형태의 필름이 사용될 수 있다. 시트 또는 롤 형태의 필름을 사용하여 절연층을 적층하는 경우, 칩본딩 영역에서 적층 단차가 발생할 수 있다. 또한, 시트 또는 롤 형태의 필름을 가열 압착하여 절연층이 형성되도록 하는데, 그 과정에서 내부에 포함되는 디바이스에 충격이 가해질 수 있다.
하지만, 본 발명에 따른 내장형 기판의 제조방법에서는 접착제 및 호일 공급 및 적층단계(S250, S260)에 액상의 접착제(130a)와 도전성 호일(141a)이 동시에 적층되어 도포된다. 따라서, 제1 디바이스(120) 주위를 액상의 접착제가 둘러싸도록 함으로써, 제1 디바이스(120)가 배치되는 위치에서도 제1 기판(110)과 제2 회로 패턴(140) 사이의 간격이 실질적으로 일정하게 유지될 수 있다.
따라서, 본 발명에 따른 내장형 기판의 제조방법에 의하여 절연층(130)의 적 층 단차의 발생을 최소화할 수 있다. 제2 회로 패턴(140) 및/또는 제3 회로 패턴(150) 등의 외층 패턴 형성 시에 향상된 정밀도로 미세 피치 패턴을 구현할 수 있다. 따라서, 패턴 박리의 발생을 방지할 수 있으며, 고집적 전자 모듈을 제조할 수 있게 된다. 또한, 적층 및 경화 공정에서 미세 결함의 발생을 방지할 수 있으므로, 제품의 신뢰성을 향상시킬 수 있게 된다.
또한, 액상의 접착체의 경화 시에 필름 타입의 경우보다 작은 압력에 의하여 가능하므로, 충격으로 인한 칩 데미지 등이 발생하는 것을 방지할 수 있다. 또한, 액상의 접착제을 사용하므로, 적층용 소재의 제어가 용이하게 된다.
접착제와 호일 공급 및 적층단계(S250, S260)는 접착제(130a)와 도전성 호일(141a)을 함께 공급하는 공급단계(S250) 및 동시에 적층하는 적층단계(S260)를 구비할 수 있다. 공급단계(S250)에는 플렉시블(flexible)한 도전성 호일(141a)이 릴(reel) 형태로 공급되고 도전성 호일(141a) 위에 액상의 접착제(130a)가 소정의 디스펜서(251)를 통하여 도포되어, 액상의 접착제(130a)와 도전성 호일(141a)이 함께 공급된다.
이를 위하여, 제1 디바이스(120)가 코아 기판(111)의 윗면에 실장되고, 제1 디바이스(120)가 아래에 위치되도록 코아 기판(111)을 로울러에 의하여 이송하면서 뒤집은 후에, 접착제(130a)와 도전성 호일(141a)이 아래로부터 릴 타입으로 공급되어 제1 디바이스(120)와 제1 기판(110) 위에 적층되도록 한다.
적층단계(S260)에는 로울러의 온도를 접착제의 처리 온도를 종래 필름 타입의 경우의 약40%이하로 설정하고, 제1 디바이스(120)가 내장된 제1 기판(110)과 액 상 접착제(130a)가 도포된 도전성 호일(141a)을 라미네이션(lamination)시킬 수 있다.
도 3에 도시된 바와 같은 구조에 의하여 액상의 접착제(130a)와 도전성 호일(141a)이 함께 공급되도록 함으로써, 액상의 접착제(130a)가 제1 디바이스(120)와 제1 기판(110) 위에 적층될 수 있다. 이처럼 모든 제조 공정이 릴투릴 연속 공정에 의하여 진행되므로, 내장형 기판 제조의 생산성을 향상시키고, 그로 인한 가격 경쟁력을 확보할 수 있게 된다.
경화단계(S270)에는 접착제(130a)를 경화(cure)시켜 절연층(130)을 형성한다. 이때, 적층단계(S260)에서의 온도보다 높은 온도 환경에서 경화시키는 것이 바람직하다.
제2 패턴 형성단계(S300)에는 도전성 호일(141a)을 제2 회로 패턴(140)으로 형성한다. 제2 회로 패턴(140)은 제2 도전층(141)과 보호층(142)을 구비할 수 있다. 제2 도전층(141)은 금속성의 도전층으로써, 통상의 회로 패턴 형성 방법에 의하여 형성될 수 있다. 보호층(142)은 제2 도전층(141)을 둘러싸 보호하는 것으로, 통상의 커버레이(coverlay) 및/또는 DFSR(Dry Film Solder Resist)을 포함하여 이루어질 수 있다.
한편, 내장형 기판 제조방법은 홀 가공 단계(S280) 및 홀 충진 단계(S290)를 구비할 수 있다. 홀 가공 단계(S280) 및 홀 충진 단계(S290)를 통하여 제1 회로 패턴(112)과 제2 회로 패턴(140)이 전기적으로 상호 연결될 수 있다.
홀 가공 단계(S280)에는 절연층(130)에 제2 회로 패턴(140)으로부터 제1 회 로 패턴(112)으로 비아 홀(131)을 형성할 수 있다. 이때, 비아 홀(131)은 CNC(computer numerical control) 드릴 또는 레이저 드릴(laser drill)에 의하여 가공될 수 있다.
홀 충진 단계(S290)에는 비아 홀(131)이 도전성 물질로 채워져 연결부(132)를 형성하여, 연결부(132)에 의하여 제1 회로 패턴(112)과 제2 회로 패턴(140)을 전기적으로 상호 연결할 수 있다.
내장형 기판 제조방법은 외층 패턴 형성단계(S300)를 수행하여 완성된 내장형 기판을 검사 및 포장하는 단계를 더 구비할 수 있다.
본 발명에 따르면, 릴투릴 연속 공정에 의하여 내장형 기판을 제조함으로써, 생산성을 향상시키고, 액상의 접착제를 사용하여 절연층을 용이하게 형성할 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
도 1은 본 발명에 따른 바람직한 실시예로서, 내장형 기판을 개략적으로 도시한 단면도이다.
도 2 내지 도 5는 본 발명에 따른 바람직한 실시예로서, 내장형 기판의 제조방법을 설명하기 위한 도면들로서, 릴투릴(reel to reel) 방식으로 제조되는 공정순서에 따른 제조단계별 수직 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 내장형 기판, 110: 제1 기판,
120: 제1 디바이스, 130: 절연층,
140: 제2 회로 패턴.
Claims (14)
- 적어도 일 면에 도전성의 제1 회로 패턴이 형성되는 필름 타입의 제1 기판;상기 제1 기판의 적어도 일면에 실장되는 제1 디바이스;상기 제1 디바이스 및 상기 제1 기판 위에 절연성의 접착체가 배치되어 형성되는 절연층; 및상기 절연층의 상기 제1 기판의 반대면에 배치되는 도전성의 제2 회로 패턴을 구비하는 내장형 기판.
- 제1항에 있어서,상기 절연층의 상기 제2 회로 패턴이 배치되는 면의 상기 제2 회로 패턴이 배치되지 아니하는 영역에 배치되는 도전성의 제3 회로 패턴, 및상기 제3 회로 패턴 위에 배치되는 제2 디바이스를 더 구비하는 내장형 기판.
- 제1항에 있어서,상기 제1 디바이스가 상기 제1 기판에 플립칩 본딩 또는 와이어 본딩의 형태로 전기적으로 연결되는 내장형 기판.
- 제1항에 있어서,상기 절연층에 상기 제2 회로 패턴으로부터 상기 제1 회로 패턴으로 비아 홀이 형성되고, 상기 비아 홀이 도전성 물질로 채워지는 내장형 기판.
- 제1항에 있어서,상기 절연층이 액상의 접착제가 경화되어 형성되는 내장형 기판.
- 제1항에 있어서,상기 제1 기판과 상기 제2 회로 패턴 사이의 간격이 실질적으로 일정한 내장형 기판.
- 필름 타입의 코아 기판에 도전층이 적층된 베이스 기판을 공급하는 단계;상기 코아 기판 위에 상기 도전층을 제1 회로 패턴으로 형성하는 단계;상기 제1 회로 패턴 위에 제1 디바이스를 실장하는 단계;상기 제1 디바이스와 상기 코아 기판 위에 액상의 접착제와 도전성 호일(foil)을 함께 공급하여 적층하는 단계;상기 접착제를 경화시켜 절연층을 형성하는 단계; 및상기 도전성 호일을 제2 회로 패턴으로 형성하는 단계를 구비하는 내장형 기판의 제조방법.
- 제7항에 있어서,상기 베이스 기판이 릴(reel) 형태로 공급되어 상기 제1 디바이스가 내장되는 내장형 기판이 릴투릴(reel to reel) 방식으로 연속 공정에 의하여 제조되는 내장형 기판의 제조방법.
- 제8항에 있어서,상기 절연층의 상기 제2 회로 패턴이 배치되는 면의 상기 제2 회로 패턴이 배치되지 아니하는 영역에 배치되는 도전성의 제3 회로 패턴을 형성하는 단계; 및제2 디바이스를 상기 제3 회로 패턴 위에 배치하는 단계를 더 구비하는 내장형 기판의 제조방법.
- 제8항에 있어서,상기 제1 디바이스가 상기 코아 기판의 윗면에 실장되고, 상기 제1 디바이스가 아래에 위치되도록 상기 코아 기판을 뒤집은 후에, 상기 접착제와 상기 도전성 호일을 아래로부터 릴 타입으로 공급하여 적층하는 내장형 기판의 제조방법.
- 제8항에 있어서,상기 제1 디바이스가 상기 제1 기판에 플립칩 본딩 또는 와이어 본딩에 의하여 전기적으로 연결되는 내장형 기판의 제조방법.
- 제8항에 있어서,상기 절연층에 상기 제2 회로 패턴으로부터 상기 제1 회로 패턴으로 비아 홀이 형성하는 단계; 및 상기 비아 홀을 도전성 물질로 채우는 단계를 더 구비하는 내장형 기판의 제조방법.
- 제8항에 있어서,상기 제1 기판과 상기 제2 회로 기판 사이의 간격이 실질적으로 일정한 내장형 기판의 제조방법.
- 제8항에 있어서,상기 베이스 기판이 양면 또는 단면의 FCCL(Flexible Copper Clad Laminate)인 내장형 기판의 제조방법.
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