KR101205488B1 - 패킷 크기에 기초한 ｆｅｃ코드 레이트 선택 - Google Patents

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Abstract

데이터를 인코딩 및 디코딩하기 위한 기술들이 제시된다. 일 양상에서, 순방향 에러 정정(FEC) 코드에 대한 다수의 코드 레이트들이 지원될 수 있으며, 적절한 코드 레이트가 패킷 크기에 기초하여 선택될 수 있다. 송신기는 코드 레이트 선택을 위하여 사용할 적어도 하나의 임계치를 획득할 수 있으며, 데이터 전송을 위하여 사용할 패킷 크기를 결정하며, 패킷 크기 및 적어도 하나의 임계치에 기초하여 다수의 코드 레이트들중에서 코드 레이트를 선택할 수 있다. 다른 양상에서, 상이한 타입들의 다수의 FEC 코드들(예컨대, 터보, LDPC, 및 컨벌루션 코드들)이 지원될 수 있으며, 적절한 FEC 코드는 패킷 크기에 기초하여 선택될 수 있다. 송신기는 FEC 코드 선택을 위하여 사용할 적어도 하나의 임계치를 획득하고, 패킷 크기 및 적어도 하나의 임계치에 기초하여 다수의 FEC 코드들중에서 FEC 코드를 선택할 수 있다.

Description

패킷 크기에 기초한 ＦＥＣ코드 레이트 선택{FEC CODE RATE SELECTION BASED ON PACKET SIZE}
본 출원은 "AT 능력에 기초한 선택적 레이트-1/3 코드"라는 명칭으로 2007년 1월 5일에 출원된 미국 가출원번호 제60/883,715호의 우선권을 주장하며, 이 가출원은 본 발명의 양수인에게 양도되고 여기에 참조로 통합된다.
본 발명은 일반적으로 통신, 특히 데이터를 인코딩 및 디코딩하기 위한 기술들에 관한 것이다.
통신 시스템에서, 송신기는 데이터의 패킷을 인코딩하여 코드 비트들을 획득하고, 코드 비트들을 인터리빙하거나 또는 재정렬(reorder)하며, 인터리빙된 비트들을 변조 심볼들에 매핑할 수 있다. 그 다음에, 송신기는 변조 심볼들을 처리하여 통신 채널을 통해 전송할 수 있다. 통신 채널은 특정 채널 응답으로 데이터 전송을 왜곡시키고 추가로 잡음 및 간섭으로 데이터 전송을 저하시킬 수 있다. 수신기는 전송된 변조 심볼들의 왜곡 및 저하된 버전들일 수 있는 수신된 심볼들을 획득하고, 전송된 패킷을 복원하기 위하여 수신된 심볼들을 처리할 수 있다.
송신기에 의한 인코딩은 수신기로 하여금 저하되어 수신된 심볼들에 기초하여 전송된 패킷을 신뢰성있게 복원하도록 할 수 있다. 송신기는 코드 비트들에 리던던시(redundancy)를 생성하는 순방향 에러 정정(FEC: Forward Error Correction) 코드에 기초하여 인코딩을 수행할 수 있다. 리던던시의 양은 FEC 코드의 코드 레이트에 의하여 결정된다. 너무 작은 리던던시는 수신기가 패킷을 디코딩할 수 없게 할 수 있다. 역으로, 너무 큰 리던던시는 통신 채널 용량의 과소이용(under utilization) 및/또는 다른 악영향들을 유발할 수 있다.
따라서, 데이터를 효율적으로 인코딩 및 디코딩하기 위한 기술들에 대한 필요성이 요구된다.
데이터를 효율적으로 인코딩 및 디코딩하기 위한 기술들이 여기에서 제시된다. 일 양상에서, FEC 코드에 대한 다수의 코드 레이트들이 지원될 수 있으며, 적절한 코드 레이트는 패킷 크기에 기초하여 선택될 수 있다. 일반적으로, 높은 코드 레이트들은 큰 패킷 크기들을 위하여 사용될 수 있으며, 낮은 코드 레이트들은 작은 패킷 크기들을 위하여 사용될 수 있다. 이는 제한된 크기의 메모리를 가진 수신기에 대한 디코딩 성능을 개선시킬 수 있다.
일 설계에서, 송신기(예컨대, 기지국)는 (예컨대, 단말과 같은 수신기로부터) 코드 레이트 선택을 위하여 사용할 적어도 하나의 임계치를 획득할 수 있다. 송신기는 데이터 전송을 위하여 사용할 패킷 크기를 결정할 수 있다. 그 다음에, 송신기는 패킷 크기 및 적어도 하나의 임계치에 기초하여 FEC 코드에 대한 다수의 코드 레이트들중에서 코드 레이트를 선택할 수 있다. FEC 코드는 터보 코드, 저밀도 패리티 검사(LDPC: low density parity check) 코드, 컨벌루션(convolutional) 코드 또는 임의의 다른 코드일 수 있다. 송신기는 코딩된 패킷을 획득하기 위하여 FEC 코드에 대한 기본 코드 레이트에 따라 패킷을 인코딩할 수 있으며, 패킷에 대한 선택된 코드 레이트를 획득하기 위하여 필요한 경우에 코딩된 패킷을 펑처링(puncture)할 수 있다. 그 다음에, 송신기는 임의의 펑처링후에 수신기에 코딩된 패킷을 전송할 수 있다.
다른 양상에서, 상이한 타입들의 다수의 FEC 코드들이 지원될 수 있으며, 적절한 FEC 코드는 패킷 크기에 기초하여 선택될 수 있다. 일 설계에서, 송신기는 FEC 코드 선택을 위하여 사용할 적어도 하나의 임계치를 획득할 수 있으며, 데이터 전송을 위하여 사용할 패킷 크기를 결정할 수 있다. 그 다음에, 송신기는 패킷 크기 및 적어도 하나의 임계치에 기초하여 상이한 타입들의 다수의 FEC 코드들중에서 FEC 코드를 선택할 수 있다. 송신기는 코딩된 패킷을 획득하기 위하여 선택된 FEC 코드에 따라 패킷을 인코딩할 수 있으며, 코딩된 패킷을 추가로 처리하고 전송할 수 있다.
수신기는 송신기에 의하여 전송된 패킷을 복원하기 위하여 상호 보완적인 처리를 수행할 수 있다. 본 발명의 다양한 양상들 및 특징들은 이하에서 더 상세히 설명될 것이다.
도 1은 무선 통신 시스템을 도시한다.
도 2는 HARQ을 사용한 데이터 전송을 도시한다.
도 3은 기지국 및 단말의 블록도이다.
도 4는 데이터 전송을 위한 인코딩 및 디코딩을 도시한다.
도 5는 코드 레이트 대 패킷 크기의 플롯을 도시한다.
도 6은 FEC 코드 대 패킷 크기의 플롯을 도시한다.
도 7은 전송(TX) 데이터 프로세서의 블록도를 도시한다.
도 8은 터보 인코더의 블록도들 도시한다.
도 9는 컨벌루션 인코더의 블록도를 도시한다.
도 10은 수신(RX) 데이터 프로세서의 블록도를 도시한다.
도 11 및 도 12는 각각이 패킷 크기에 기초하여 코드 레이트를 선택하여 데이터를 전송하기 위한 프로세스 및 장치를 도시한다.
도 13 및 도 14는 각각이 패킷 크기에 기초하여 코드 레이트를 선택하여 데이터를 수신하기 위한 프로세스 및 장치를 도시한다.
도 15 및 도 16은 각각이 패킷 크기에 기초하여 FEC 코드를 선택하여 데이터를 전송하기 위한 프로세스 및 장치를 도시한다.
도 17 및 도 18은 각각이 패킷 크기에 기초하여 FEC 코드를 선택하여 데이터를 수신하기 위한 프로세스 및 장치를 도시한다.
여기에서 제시된 기술들은 다양한 무선 통신 시스템들 및 네트워크들을 위하여 사용될 수 있다. 용어 "시스템" 및 "네트워크"는 종종 상호 교환하여 사용된다. 예컨대, 상기 기술들은 유선 통신 시스템들, 무선 통신 시스템들, 무선 근거리 통신망들(WLAN: Wireless Local Area Network)을 위하여 사용될 수 있다. 무선 통신 시스템들은 코드 분할 다중접속(CDMA) 시스템들, 시분할 다중접속(TDMA) 시스템들, 주파수 분할 다중접속(FDMA) 시스템들, 직교 FDMA(OFDMA) 시스템들, 단일-캐리어 FDMA(SC-FDMA) 시스템들 등일 수 있다. CDMA 시스템은 cdma2000, 유니버셜 지상 무선 액세스(UTRA) 등과 같은 무선 기술을 구현할 수 있다. OFDMA 시스템은 울트라 모바일 브로드밴드(UMB), 이벌브드 UTRA(E-UTRA), IEEE 802.16, IEEE 802.20, 플래쉬 OFDM?, 등과 같은 무선 기술을 구현할 수 있다. UTRA 및 E-UTRA는 "3세대 파트너쉽 프로젝트(3GPP)"의 문서들에 제시된다. cdma2000 및 UMB는 "3세대 파트너쉽 프로젝트 2(3GPP2)"의 문서들에 제시된다. 이러한 다양한 무선 기술들 및 표준들은 공지되어 있다. 명확화를 위해, 이러한 기술들의 임의의 양상들이 UMB와 관련하여 아래에서 제시되며, UMB 용어가 아래 설명에서 많이 사용된다. UMB는 명칭이 "Physical Layer for Ultra Mobile Broadband(UMB) Air Interface Specification"이고 2007년 8월에 공개된 3GPP2 C.S0084-001에 제시된다.
도 1은 액세스 네트워크(AN)로서 지칭될 수 있는 무선 통신 시스템(100)을 도시한다. 간략화를 위하여, 단지 하나의 기지국(110) 및 2개의 단말들(120, 122)만이 도 1에 도시된다. 기지국은 단말들과 통신하는 국이다. 기지국은 또한 액세스 포인트, 노드 B, 이벌브드 노드 B(evolved Node B) 등으로서 지칭될 수 있다. 단말은 고정적이거나 또는 이동적일 수 있으며, 액세스 단말(AT), 이동국, 사용자 장비, 가입자 유닛, 국 등으로서 지칭될 수 있다. 단말은 셀룰라 폰, 개인휴대단말(PDA), 무선 통신 장치, 무선 모뎀, 핸드헬드 장치, 랩탑 컴퓨터, 코드레스 전화 등일 수 있다. 단말은 임의의 주어진 시간에 순방향 및/또는 역방향 링크들을 통해 하나 이상의 기지국들과 통신할 수 있다. 순방향 링크(또는 다운링크)는 기지국들로부터 단말들로의 통신 링크를 지칭하며, 역방향 링크(또는 업링크)는 단말들로부터 기지국들로의 통신 링크를 지칭한다.
시스템은 하이브리드 자동 재전송(HARQ: Hybrid Automatic Retransmission)을 지원할 수 있다. HARQ에 있어서, 송신기는 패킷이 수신기에 의하여 정확하게 디코딩될때까지 또는 최대수의 전송들이 전송될때까지 또는 임의의 다른 종료 상황이 발생될때까지 패킷에 대한 하나 이상의 전송들을 전송할 수 있다. HARQ는 데이터 전송의 신뢰성을 개선시킬 수 있다.
도 2는 HARQ를 사용하여 순방향 링크를 통해 데이터를 전송하는 것을 도시한다. 전송 시간라인은 프레임들로 분할될 수 있으며, 여기서 각각의 프레임은 특정 기간을 가진다. 다수의(Q개의) HARQ 인터레이스들이 정의될 수 있으며, 여기서 Q는 고정 또는 구성가능 값일 수 있다. 예컨대, Q는 4, 6, 8 등과 동일할 수 있다. 각각의 HARQ 인터레이스는 Q개의 프레임들만큼 이격된 프레임들을 포함할 수 있다. 따라서, HARQ 인터레이스 q는 q∈{0,...,Q-1}에 대하여 프레임들 n+q, n+Q+q, n+2Q+q 등을 포함할 수 있다.
최대 Q개의 패킷들은 Q개의 HARQ 인터레이스들을 통해 병렬로 전송될 수 있으며, 여기서 HARQ 인터레이스마다 하나의 패킷이 전송된다. 하나 이상의 HARQ 전송들은 각각의 패킷을 위하여 사용되는 HARQ 인터레이스상의 각각의 패킷으로 전송될 수 있다. HARQ 전송은 하나의 프레임내의 하나의 패킷에 대한 전송이다. 패킷은 처리(예컨대, 인코딩 및 변조)될 수 있으며, 그것이 2번, 3번, 4번 등일 수 있는 목표수의 HARQ 전송들로 정확하게 디코딩될 수 있도록 전송될 수 있다.
순방향 링크를 통한 데이터 전송에 있어서, 단말(120)은 순방향 링크 채널 품질을 주기적으로 추정하고 기지국(110)에 채널 품질 지시자(CQI)를 전송할 수 있다. 기지국(110)은 단말(120)로의 각각의 HARQ 전송을 위하여 사용할 패킷 포맷을 선택하기 위하여 CQI 및/또는 다른 정보를 사용할 수 있다. 패킷 포맷은 패킷 크기, 스펙트럼 효율성, 코드 레이트, 변조 순서 또는 방식, 및/또는 패킷 또는 전송에 대한 다른 파라미터들과 연관될 수 있다. 기지국(110)은 선택된 패킷 포맷에 기초하여 패킷(패킷 1)을 처리하고 HARQ 인터레이스 0을 통해 제 1 HARQ 전송(전송 1)을 전송할 수 있다. 단말(120)은 제 1 HARQ 전송을 수신하고, 에러로 패킷 1을 디코딩하며, 부정 응답(NAK)을 전송할 수 있다. 기지국(110)은 NAK를 수신하고, 동일한 HARQ 인터레이스 0를 통해 패킷 1에 대한 제 2HARQ 전송(전송 2)를 전송할 수 있다. 단말(120)은 제 2 HARQ 전송을 수신하고, 제 1 및 제 2 HARQ 전송들에 기초하여 패킷 1을 정확하게 디코딩하며, 긍정응답(ACK)을 전송할 수 있다. 기지국(110)은 ACK를 수신하고, 유사한 방식으로 다른 패킷(패킷 2)을 처리하여 HARQ 인터레이스 0를 통해 전송할 수 있다.
간략화를 위하여, 도 2는 하나의 HARQ 인터레이스를 통해 단말(120)에 데이터를 전송하는 것을 도시한다. 기지국(110)은 최대 Q개의 HARQ 인터레이스들을 통해 최대 Q개의 패킷들을 병렬로 단말(120)에 전송할 수 있다. 이들 패킷들은 상이한 시간들에 시작 및 종료할 수 있다.
도 3은 도 1의 기지국(110) 및 단말(120)의 일 설계에 대한 블록도를 도시한다. 이러한 설계에서, 기지국(110)은 S개의 안테나들(324a 내지 324s)을 갖추고 있으며, 단말(120)은 T개의 안테나들(352a 내지 352t)을 갖추고 있으며, 여기서 일반적으로 S≥1이고 T≥1이다.
순방향 링크상에서, 기지국(110)에서, TX 데이터 프로세서(310)는 데이터 소스(308)로부터 단말(120)에 대한 데이터의 패킷을 수신하고, 패킷 포맷에 기초하여 패킷을 처리하며(예컨대, 인코딩하고, 인터리빙하며, 심볼 매핑하며), 데이터에 대한 변조 심볼들인 데이터 심볼들을 제공할 수 있다. TX MIMO 프로세서(320)는 파일럿 심볼들과 데이터 심볼들을 다중화하며, 적용가능한 경우 직접(direct) MIMO 매핑 또는 프리코딩/빔포밍(beamforming)을 수행하며, S개의 송신기들(TMTR)(322a 내지 322s)에 S개의 출력 심볼 스트림들을 제공할 수 있다. 각각의 송신기(322)는 출력 칩 스트림을 획득하기 위하여 그것의 출력 심볼 스트림을 처리할 수 있다(예컨대 OFDM을 위하여). 각각의 송신기(322)는 그것의 출력 칩 스트림을 추가로 컨디셔닝하고(예컨대, 아날로그로 변환하고, 필터링하며, 증폭하며, 상향변환(upconvert)하며), 순방향 링크 신호를 생성할 수 있다. 송신기들(322a 내지 322s)로부터의 S개의 순방향 링크 신호들은 각각 S개의 안테나들(324a 내지 324s)로부터 전송될 수 있다.
단말(120)에서, T개의 안테나들(352a 내지 352t)은 기지국(110)으로부터 순방향 링크 신호들을 수신할 수 있고, 각각의 안테나(352)는 수신된 신호를 각각의 수신기(RCVR)(354)에 제공할 수 있다. 각각의 수신기(354)는 샘플들을 획득하기 위하여 그것의 수신된 신호를 처리할 수 있으며(예컨대, 필터링하고, 증폭하며, 하향변환(downconvert)하며, 디지털화할 수 있으며), 수신된 심볼들을 획득하기 위하여 샘플들을 처리할 수 있으며(예컨대, OFDM을 위하여), 수신된 심볼들을 MIMO 검출기(356)에 제공할 수 있다. MIMO 검출기(356)는 적용가능한 경우 수신된 심볼들에 대하여 MIMO 검출을 수행하고, 검출된 심볼들을 제공할 수 있다. RX 데이터 프로세서(360)는 검출된 심볼들을 처리하고(예컨대, 심볼 디매핑하고, 디인터리빙하며, 디코딩하며), 데이터 싱크(362)에 디코딩된 데이터를 제공할 수 있다. 일반적으로, MIMO 검출기(356) 및 RX 데이터 프로세서(360)에 의한 처리는 기지국(110)의 TX MIMO 프로세서(320) 및 TX 데이터 프로세서(310)에 의한 처리와 상호 보완적이다.
역방향 링크상에서, 단말(110)에서, 데이터의 패킷은 데이터 소스(378)에 의하여 제공되며, TX 데이터 프로세서(380)에 의하여 처리될 수 있다(예컨대, 인코딩되고, 인터리빙되며, 심볼 매핑될 수 있다). TX 데이터 프로세서(380)로부터의 데이터 심볼들은 파일럿 심볼들과 다중화될 수 있으며, TX MIMO 프로세서(382)에 의하여 공간적으로 처리될 수 있으며, 안테나들(352a 내지 352t)을 통해 전송될 수 있는 T개의 역방향 링크 신호들을 획득하기 위하여 송신기들(354a 내지 354t)에 의하여 추가로 처리될 수 있다. 기지국(110)에서, 단말(120)로부터의 역방향 링크 신호들은 안테나들(324a 내지 324s)에 의하여 수신되고, 수신기들(322a 내지 322s)에 의하여 처리되며, MIMO 검출기(338)에 의하여 검출되며, 단말(120)에 의하여 전송된 패킷을 복원하기 위하여 RX 데이터 프로세서(340)에 의하여 처리될 수 있다.
제어기들/프로세서들(330, 370)은 각각 기지국(110) 및 단말(120)에서의 동작을 제어할 수 있다. 제어기들/프로세서들(330 및/또는 370)은 또한 이하에 기술된 바와같이 순방향 및 역방향 링크들을 통해 데이터를 전송하기 위하여 코드 레이트 선택 및/또는 FEC 코드 선택을 수행할 수 있다. 메모리들(332, 372)은 각각 기지국(110) 및 단말(120)에 대한 데이터 및 프로그램 코드들을 저장할 수 있다.
여기에서 제시된 기술들은 순방향 링크 뿐만아니라 역방향 링크를 통해 데이터를 전송하기 위하여 사용될 수 있다. 명확화를 위하여, 순방향 링크를 통해 데이터를 전송하기 위한 일부 양상들이 이하에 기술된다.
도 4는 순방향 링크를 통해 데이터를 전송하기 위한 인코딩 및 디코딩을 도시한다. 기지국(110)에서, K개의 정보 비트들의 패킷은 대략 K
Figure 112011102391912-pat00001
R 코드 비트들의 코딩된 패킷을 생성하기 위하여 레이트 1/R FEC 인코더에 의하여 인코딩될 수 있다. 코드 비트들은 추가로 처리되어 통신 링크를 통해 전송될 수 있는 변조 심볼들에 매핑될 수 있다. 단말(120)에서, 통신 링크를 통해 수신된 전송은 검출된 심볼들을 획득하기 위하여 처리될 수 있으며, 검출된 심볼들은 패킷에 대한 수신된 최대 K
Figure 112011102391912-pat00002
R 코드 비트들에 대한 최대 K
Figure 112011102391912-pat00003
R 로그 우도 비율들(LLR: log-likelihood ratio)을 획득하기 위하여 추가로 처리될 수 있다. 변조 심볼은 신호 성좌도(Constellation)에서 복소수 값에 B 코드 비트들을 매핑함으로써 획득될 수 있으며, 여기서 B≥1이다. 대응하는 검출된 심볼에 기초하여 변조 심볼의 B개의 코드 비트들에 대한 B개의 LLR들이 계산될 수 있다. 각각의 코드 비트에 대한 LLR은 코드 비트에 대한 검출된 심볼이 제공되는 경우에 코드 비트가 0 또는 1인 가능성을 지시할 수 있다. 레이트 1/R FEC 디코더는 K개의 정보 비트들의 디코딩된 패킷을 획득하기 위하여 LLR들을 디코딩할 수 있다.
만일 HARQ가 데이터 전송을 위하여 사용되면, 패킷에 대한 K
Figure 112011102391912-pat00004
R개의 코드 비트들의 일부분이 HARQ 전송마다 전송될 수 있다. 만일 모든 K
Figure 112011102391912-pat00005
R개의 코드 비트들이 전송되고 패킷이 여전히 정확하게 디코딩되지 않으면, 동일한 코드 비트들의 일부 또는 모두는 다음 HARQ 전송들에서 재전송될 수 있다. 나중의(later) HARQ 전송으로 재전송되는 코드 비트들에 대한 LLR들은 이전 HARQ 전송으로 수신된 동일한 코드 비트들에 대한 LLR들과 결합될 수 있다.
일반적으로, 양호한 디코딩 성능은 패킷에 대하여 상이한 코드 비트들이 전송되도록 낮은 코드 레이트를 사용함으로써 획득될 수 있다. 그러나, 낮은 코드 레이트는 또한 더 많은 LLR들의 저장을 야기할 수 있다. 역으로, 높은 코드 레이트는 보다 적은 코드 비트들을 제공할 수 있어서 더 적은 LLR들의 저장을 야기할 수 있다. 그러나, 높은 코드 레이트는 불량한 디코딩 성능을 야기할 수 있다. 적절한 코드 레이트는 메모리 요건들과 디코딩 성능간의 트레이드오프(tradeoff)에 기초하여 선택될 수 있다.
패킷의 패킷 크기는 다양한 방식들로 선택될 수 있다. 일 설계에서, 패킷 크기는 다음과 같이 선택될 수 있다.
패킷 크기 = HARQ목표 * SE목표 * N자원들, 수식(1)
여기서, HARQ목표는 패킷에 대한 HARQ 전송들의 목표수이며,
SE목표는 패킷에 대한 목표 스펙트럼 효율성이며,
N자원들은 패킷을 전송하기 위하여 사용되는 물리적 자원들의 양이다.
목표 스펙트럼 효율성은 보고된 CQI에 기초하여 선택될 수 있는데, 예컨대 높은 CQI에 대하여 높은 목표 스펙트럼 효율성이 선택될 수 있다. 패킷 크기는 또한 파라미터들의 다른 세트들에 기초하여 선택될 수 있다.
단말(120)은 패킷에 대한 데이터 심볼들이 수신될때 코드 비트들에 대한 LLR들을 계산할 수 있고, 버퍼 메모리에 LLR들을 일시적으로 저장할 수 있다. 메모리는 고정 크기를 가질 수 있으며, 최대 M개의 LLR들을 저장할 수 있다. 메모리 크기 M은 임의의 값일 수 있으며, 단말 능력에 종속될 수 있다. 패킷 크기, 코드 레이트 및 메모리 크기간의 관계는 다음과 같이 표현될 수 있다.
Figure 112011102391912-pat00006
수식(2)
수식(2)에 기술된 바와같이, 주어진 메모리 크기 M에 대하여, 패킷 크기 K와 코드 레이트 1/R간의 트레이드오프가 존재한다. 예컨대, 10,000개의 LLR들을 저장할 수 있는 메모리는 1/5의 코드 레이트로 2000개의 정보의 패킷 크기를 지원하고, 1/3의 코드 레이트로 3333개의 정보 비트의 패킷 크기를 지원하며, 1/2의 코드 레이트로 5000개의 정보 비트의 패킷 크기를 지원하며, 2/3의 코드 레이트로 6666개의 정보 비트의 패킷 크기를 지원할 수 있다. 수식(2)는 단일 패킷이 전송되고 메모리가 단지 이러한 패킷에 대한 LLR들을 저장한다는 것을 가정한다. 도 2와 관련하여 앞서 기술된 바와같이, 최대 Q개의 패킷들은 최대 Q개의 상이한 HARQ 인터레이스들을 통해 병렬로 전송될 수 있다. 이러한 경우에, 메모리는 최대 Q개의 섹션들로 분할될 수 있으며, 여기서 각각의 섹션은 하나의 패킷에 대한 LLR들을 저장한다. 그 다음에, 패킷 크기, 코드 레이트, HARQ 인터레이스들의 수 및 메모리 크기간의 관계는 다음과 같이 표현될 수 있다.
Figure 112011102391912-pat00007
수식(3)
수식(3)에서 HARQ 인터레이스들의 수는 데이터 전송을 위하여 이용가능한 HARQ 인터레이스들의 수(Q), 데이터 전송을 위하여 사용되는 HARQ 인터레이스들의 수 등일 수 있다.
일 양상에서, 패킷 크기에 따라 데이터를 전송하기 위하여 FEC 코드의 상이한 코드 레이트들이 사용될 수 있다. 일반적으로, 높은 코드 레이트들은 큰 패킷 크기들을 위하여 사용될 수 있으며, 낮은 코드 레이트들은 작은 패킷 크기들을 위하여 사용될 수 있다.
도 5는 일 설계에 따른, 코드 레이트 대 패킷 크기의 플롯을 도시한다. 이러한 설계에서, 1/5, 1/3, 1/2 및 2/3의 4개의 FEC 코드 레이트들이 지원된다. 레이트 1/5 FEC 코드는 패킷 크기가 제 1 임계치 최대레이트1/5패킷크기와 동일하거나 또는 작은 경우에 선택된다. 레이트 1/3 FEC 코드는 패킷 크기가 최대레이트1/5패킷크기보다 크고 제 2 임계치 최대레이트1/3패킷크기와 동일하거나 또는 작은 경우에 선택된다. 레이트 1/2 FEC 코드는 패킷 크기가 최대레이트1/3패킷크기보다 크고 제 3 임계치 최대레이트1/2패킷크기와 동일하거나 또는 작은 경우에 선택된다. 레이트 2/3 FEC 코드는 패킷 크기가 최대레이트1/2패킷크기보다 큰 경우에 선택된다. 표 1은 도 5에 도시된 설계에 대한 코드 레이트 선택을 요약한다.
FEC 코드 코드 레이트 선택 기준
레이트 1/5 패킷 크기 ≤ 최대레이트1/5패킷크기
레이트 1/3 최대레이트1/5패킷크기< 패킷크기≤최대레이트1/3패킷크기
레이트 1/2 최대레이트1/3패킷크기< 패킷크기≤최대레이트1/2패킷크기
레이트 2/3 최대레이트1/2패킷크기< 패킷크기
만일 다수의 HARQ 인터레이스들이 데이터 전송을 위하여 사용될 수 있으면, 표 1의 임계치들은 HARQ 인터레이스들의 수에 기초하여 세팅될 수 있다. 일 설계에서, 임계치들은 다음과 같이 세팅될 수 있다.
만일 Q=8 HARQ 인터레이스들이 사용을 위하여 이용가능하면,
최대레이트1/5패킷크기 = 최대레이트1/5패킷크기8인터레이스,
최대레이트1/3패킷크기 = 최대레이트1/3패킷크기8인터레이스, 및
최대레이트1/2패킷크기 = 최대레이트1/2패킷크기8인터레이스이다.
만일 Q=6 HARQ 인터레이스들이 사용을 위하여 이용가능하면,
최대레이트1/5패킷크기 = 최대레이트1/5패킷크기6인터레이스,
최대레이트1/3패킷크기 = 최대레이트1/3패킷크기6인터레이스, 및
최대레이트1/2패킷크기 = 최대레이트1/2패킷크기6인터레이스이다.
HARQ 인터레이스들의 수는 구성가능하며 시스템에 의하여 세팅될 수 있다. 최대레이트1/5패킷크기8인터레이스, 최대레이트1/3패킷크기8인터레이스, 최대레이트1/2패킷크기8인터레이스, 최대레이트1/5패킷크기6인터레이스, 최대레이트1/3패킷크기6인터레이스 및 최대레이트1/2패킷크기6인터레이스는 구성가능한 속성값들일 수 있다. 단말(120)은 그것의 메모리 크기, HARQ 인터레이스들의 수, 및/또는 다른 파라미터들에 기초하여 이들 구성가능한 속성값들을 결정할 수 있다. 일 설계에서, 코드 레이트 선택을 위한 임계치들은 다음과 같이 결정될 수 있다.
Figure 112011102391912-pat00008
수식(4)
여기서, 코드 레이트(r)은 1/5, 1/2, 1/3 또는 2/3과 동일할 수 있다.
β는 1.0보다 작은 값이며 마진(margin)을 제공하기 위하여 사용된다.
임계치(r)는 주어진 수의 HARQ 인터레이스에 대한 코드 레이트(r)의 임계치이다.
일 설계에서, 단말(120)은 예컨대 수식(4)에 기술된 바와같이 FEC 코드에 대하여 지원된 모든 코드 레이트들에 대한 임계치들을 결정할 수 있다. 임계치(r)는 상이한 수의 HARQ 인터레이스들과 관련하여 앞서 제공된 최대레이트 파라미터들에 대응할 수 있다. 단말(120)은 시스템에 그것의 능력으로서 임계치들 또는 속성값들을 전송할 수 있다. 다른 설계에서, 단말(120)은 시스템에 능력 정보(예컨대, 그것의 메모리 크기)를 전송할 수 있다. 그 다음에, 시스템은 능력 정보에 기초하여 단말(120)에 대한 임계치들을 결정할 수 있다. 임의의 경우에, 시스템은 이들 임계치들에 기초하여 선택된 코드 레이트들에 따라 단말(120)에 데이터를 전송할 수 있다.
일반적으로, 도 5에 도시된 FEC 코드는 임의의 타입의 FEC 코드일 수 있다. 예컨대, FEC 코드는 터보 코드, 컨벌루션 코드, LDPC 코드, 블록 코드 또는 임의의 다른 타입의 코드일 수 있다.
시스템은 또한 상이한 타입들의 FEC 코드들을 지원할 수 있다. 일 설계에서, 시스템은 터보 코드, 컨벌루션 코드, 및 LDPC 코드를 지원할 수 있다. 이들 상이한 타입들의 FEC 코드들은 상이한 특징들 및 성능을 가질 수 있다.
다른 양상에서, 적절한 FEC 코드는 패킷 크기에 기초하여 사용하기 위하여 선택될 수 있다. 터보 코드는 큰 패킷들에 대하여 양호한 디코딩 성능을 제공할 수 있는 반면에, 컨벌루션 코드는 작은 패킷들에 대하여 양호한 디코딩 성능을 제공할 수 있다.
도 6은 일 설계에 따른, FEC 코드 대 패킷 크기의 플롯을 도시한다. 이러한 설계에서, 컨벌루션 코드는 패킷 크기가 제 1 임계치보다 작거나 또는 동일한 경우에 사용을 위하여 선택된다. 터보 코드는 패킷 크기가 제 1 임계치보다 크고 제 2 임계치보다 작거나 또는 동일한 경우에 사용을 위하여 선택된다. LDPC 코드는 패킷 크기가 제 2 임계치보다 큰 경우에 사용을 위하여 선택된다. 일반적으로, 제 1 및 제 2 임계치들은 각각 고정 또는 구성가능 값일 수 있다. 일 설계에서, 제 1 임계치는 128 비트 또는 임의의 다른 값일 수 있는 고정값이다. 일 설계에서, 제 2 임계치는 단말(120)에 의하여 결정되고 시스템에 그것의 능력으로서 전송될 수 있는 구성가능 값이다.
일반적으로, 시스템은 상이한 타입들의 FEC 코드들과 임의의 타입의 FEC 코드의 임의의 조합을 지원할 수 있다. 게다가, 시스템은 임의의 수의 코드 레이트들 및 각각의 FEC 코드에 대한 임의의 코드 레이트를 지원할 수 있다. 다수의 코드 레이트들을 가진 각각의 FEC 코드에 대하여, 임계치들의 세트는 수신기의 메모리 크기, 사용을 위하여 이용가능한 HARQ 인터레이스들의 수, 데이터 전송을 위하여 사용된 HARQ 인터레이스들의 수, 병렬로 전송할 패킷들의 수, HARQ 전송들의 목표 수, 수신기의 디코딩 속도 등과 같은 다양한 인자들에 기초하여 결정될 수 있다.
단말(120)은 다수의 코드 레이트들을 가진 각각의 FEC 코드에 대한 임계치들의 세트를 결정할 수 있으며, 시스템에 그것의 능력으로서 모든 FEC 코드들에 대한 임계치들을 전송할 수 있다. 시스템은 FEC 코드 선택을 수행할 수 있으며, 상이한 FEC 코드들에 대한 임계치들 및 패킷 크기에 기초하여 단말(120)에 데이터를 전송하기 위하여 사용할 적절한 FEC 코드를 결정할 수 있다. 시스템은 또한 선택된 FEC 코드에 대한 임계치들의 세트와 패킷 크기에 기초하여 선택된 FEC 코드에 대한 코드 레이트 선택을 수행할 수 있다.
비록 도 6에 도시되지 않을지라도, 간략화를 위하여, 각각의 타입의 FEC 코드에 대하여 하나 이상의 코드 레이트들이 지원될 수 있다. 일 설계에서, 시스템은 터보 코드에 대하여 레이트 1/5, 레이트 1/3, 레이트 1/2 및 레이트 2/3을 지원할 수 있다. 이들 임계치들은 제 1 및 제 2 임계치들사이에서 정의될 수 있으며, 이들 4개의 터보 코드 레이트들중 하나를 선택하기 위하여 사용될 수 있다. 대안적으로 또는 부가적으로, 시스템은 LDPC 코드에 대하여 레이트 1/5, 레이트 1/3, 레이트 1/2 및 레이트 2/3을 지원할 수 있다. 3개의 임계치들은 제 2 임계치 이상으로 정의될 수 있으며, 이들 4개의 LDPC 코드 레이트들중 하나를 선택하기 위하여 사용될 수 있다. 시스템은 또한 컨벌루션 코드에 대하여 다수의 코드 레이트들을 지원할 수 있으며, 하나 이상의 임계치들은 지원된 컨벌루션 코드 레이트들중 하나를 선택하기 위하여 사용될 수 있다.
만일 주어진 FEC 코드에 대한 임계치들이 이용가능한 HARQ 인터레이스들의 수(Q)에 기초하여 결정되면, 동일한 임계치들은 병렬로 전송되는 패킷들의 수와 관계없이 사용될 수 있다. 만일 임계치들이 데이터 전송을 위하여 사용된 HARQ 인터레이스들의 수에 기초하여 결정되면, 임계치들은 병렬로 전송되는 패킷들의 수에 기초하여 계산될 수 있다.
도 7은 도 3에서 TX 데이터 프로세서(380) 대신에 사용될 수 있는 TX 데이터 프로세서(310)의 일 설계에 대한 블록도를 도시한다. TX 데이터 프로세서(310)내에서, 순환 중복 검사(CRC: cyclic redundancy check) 생성기(710)는 데이터의 패킷을 수신하고, 패킷에 대한 CRC를 생성하며, 패킷에 추가된 CRC를 가진 포맷된 패킷을 제공할 수 있다. CRC는 패킷이 정확하게 디코딩되는지 또는 에러로 디코딩되는지를 결정하기 위하여 수신기에 의하여 사용될 수 있다.
FEC 인코더(720)는 포맷된 패킷을 수신하고, 패킷에 대하여 선택된 FEC 코드에 따라 패킷을 인코딩하며, 코딩된 패킷을 제공할 수 있다. 도 7에 도시된 설계에서, FEC 인코더(720)는 스위치들(722, 752), 터보 인코더(730), 컨벌루션 인코더(740), 및 LDPC 인코더(750)를 포함한다. 스위치(722)는 선택된 FEC 코드에 따라 포맷된 패킷을 터보 인코더(730), 컨벌루션 인코더(740) 또는 LDPC 인코더(750)에 제공할 수 있다. 터보 인코더(730)는 터보 코드가 선택되는 경우에 기본 코드 레이트(예컨대, 레이트 1/5)에 따라 포맷된 패킷을 인코딩할 수 있다. 컨벌루션 인코더(740)는 컨벌루션 코드가 선택되는 경우에 기본 코드 레이트(예컨대, 레이트 1/3)에 따라 포맷된 패킷을 인코딩할 수 있다. LDPC 인코더(750)는 LDPC 코드가 선택되는 경우에 기본 코드 레이트(예컨대, 레이트 1/5)에 따라 포맷된 패킷을 인코딩할 수 있다. FEC 코드에 대한 기본 코드 레이트는 FEC 코드에 대한 가장 낮은 코드 레이트이다. 선택된 FEC 코드에 따라, 스위치(752)는 터보 인코더(730), 컨벌루션 인코더(740) 또는 LDPC 인코더(750)로부터의 코드 비트들을 코딩된 패킷으로서 제공할 수 있다.
인터리버(760)는 인터리빙 방식에 따라 FEC 인코더(720)로부터의 코드 비트들을 인터리빙하거나 또는 재정렬(reorder)할 수 있다. 일 설계에서, 인터리버(760)는 전술한 3GPP2 C.S0084-001 문헌에 개시된 PBRI(pruned bit-reversal interleaver)를 구현한다. PBRI는 코딩된 패킷이 패딩 비트들(padding bit)을 추가함으로써 2의 제곱으로 확장되며 확장된 패킷이 비트 리버설(Bit Reversal) 인터리버에 따라 인터리빙되며 순열화된 패킷(permuted packet)이 순열화된 비트들을 판독하여 패딩 비트들을 제거함으로써 획득되는 방법과 기능적으로 균등할 수 있다.
펑처링 유닛(762)은, 이하에 기술된 바와같이, 인터리버(760)로부터 패킷에 대한 모든 코드 비트들을 수신하고 선택된 코드 레이트에 기초하여 0 또는 이 이상의 코드 비트들을 펑처링/폐기할 수 있다. 유닛(762)은 선택된 코드 레이트 및 패킷 크기에 기초하여 적절한 수의 코드 비트들을 제공할 수 있다. 반복 유닛(764)은 원하는 전체 수의 비트들을 얻기 위하여 필요한 경우에 유닛(762)으로부터의 비트들을 반복할 수 있다. 스크램블러(766)는 데이터를 랜덤화(randomize)하기 위하여 유닛(764)으로부터의 비트들을 스크램블링할 수 있다. 스크램블링 시퀀스는 특정 생성기 다항식(polynomial)을 구현하는 선형 피드백 시프트 레지스터(LFSR)에 기초하여 생성될 수 있다. LFSR은 단말(120)의 MAC ID, 서빙(serving) 섹터의 파일럿 위상 또는 섹터 ID, 패킷에 대한 패킷 포맷 인덱스, 패킷이 전송되는 제 1 프레임의 프레임 인덱스, 및/또는 임의의 다른 파라미터에 기초하여 결정될 수 있는 시드 값(seed value)을 가진 패킷의 시작부분에서 초기화될 수 있다. 스크램블러(766)는 스크램블링된 비트들을 생성하기 위하여 스크램블링 시퀀스의 비트들과 유닛(764)으로부터의 비트들에 대하여 배타적 OR(XOR)를 수행할 수 있다. 심볼 매퍼(768)는 QPSK, 16-QAM, 64-QAM 등과 같은 선택된 변조 방식에 기초하여 변조 심볼들에 스크램블링된 비트들을 매핑할 수 있다.
도 7은 TX 데이터 프로세서(310)의 특정 설계를 도시한다. 패킷은 또한 다른 방식들로 처리될 수 있다. 예컨대, 반복 및/또는 스크램블링은 임의의 전송들을 위하여 생략될 수 있다.
도 8은 도 7의 터보 인코더(730)의 일 설계에 대한 블록도를 도시한다. 이러한 설계에서, 터보 인코더(730)는 병렬로 연결된 컨벌루션 코드(PCCC: paralled concatenated convolutional code)를 구현하며, 2개의 구성 인코더들(constituent encoder)(810a, 810b), 터보 인터리버(830), 및 다중화기(Mux)(840)를 포함한다. 터보 인코더(730)는 1/5의 기본 코드 레이트에 따라 K개의 정보 비트들의 패킷을 인코딩하며, 약 5K개의 코드 비트들의 코딩된 패킷을 제공한다.
터버 인코더(730)내에서, 터보 인터리버(830)는 인터리빙 방식에 기초하여 패킷의 K개의 정보 비트들을 인터리빙한다. 구성 인코더(810a)는 패킷의 K개의 정보/입력 비트들로 구성된 X 시퀀스를 수신한다. 인코더(810a)는 패리티 비트들의 Y0 시퀀스를 획득하기 위하여 제 1 구성 코드(constituent code)에 기초하여 X 시퀀스를 인코딩하고 패리티 비트들의 Y1 시퀀스를 획득하기 위하여 제 2 구성 코드에 기초하여 X 시퀀스를 인코딩한다. 유사하게, 구성 인코더(810b)는 터보 인터리버(830)로부터의 K개의 인터리빙된 비트들로 구성된 X' 시퀀스를 수신한다. 인코더(810b)는 패리티 비트들의
Figure 112011102391912-pat00009
시퀀스를 획득하기 위하여 제 1 구성 코드에 기초하여 X' 시퀀스를 인코딩하고, 패리티 비트들의
Figure 112011102391912-pat00010
시퀀스를 획득하기 위하여 제 2 구성 코드에 기초하여 X' 시퀀스를 인코딩한다.
각각의 구성 인코더(810)내에서, 스위치(812)는 먼저 모든 K개의 입력 비트들을(상부 위치) 통과시키며, 그 다음에 3개의 클록 사이클들동안 가산기(822)로부터의 비트들을(하부 위치) 통과시킨다. 가산기(814)는 가산기(822)로부터의 비트들과 스위치(812)로부터의 비트들을 합산한다. 지연 유닛들(816, 818, 820)은 직렬로 접속되며, 여기서 지연 유닛(816)은 가산기(814)의 출력을 수신한다. 가산기(822)는 지연 유닛들(818, 820)의 출력들을 합산하며, 그것의 출력을 가산기(814) 및 스위치(812)에 제공한다. 가산기(824)는 가산기(814)의 출력 및 지연 유닛들(816, 820)의 출력들을 합산하며,
Figure 112011102391912-pat00011
또는
Figure 112011102391912-pat00012
시퀀스에 대한 패리티 비트들을 제공한다. 가산기(826)는 가산기(814)의 출력 및 지연 유닛들(816, 818, 820)의 출력들을 합산하고,
Figure 112011102391912-pat00013
또는
Figure 112011102391912-pat00014
시퀀스에 대한 패리티 비트들을 제공한다. 모든 가산기들은 모듈로-2 가산기들이다. 구성 인코더(810a)는 K개의 체계적 비트(systematic bit)들의 X 시퀀스, K개의 패리티 비트들의
Figure 112011102391912-pat00015
시퀀스, K개의 패리티 비트들의
Figure 112011102391912-pat00016
시퀀스 및 9개의 테일(tail) 비트들로 구성된 3K+9개의 코드 비트들을 제공한다. 유사하게, 구성 인코더(810b)는 K개의 체계적 비트들의
Figure 112011102391912-pat00017
시퀀스, K개의 패리티 비트들의
Figure 112011102391912-pat00018
시퀀스, K개의 패리티 비트들의
Figure 112011102391912-pat00019
시퀀스, 및 9개의 테일 비트들로 구성된 3K+9개의 코드 비트들을 제공한다.
다중화기(840)는 구성 인코더들(810a, 810b)로부터 6K+19개의 코드 비트들을 수신하고, 5개의 시퀀스들
Figure 112011102391912-pat00020
,
Figure 112011102391912-pat00021
,
Figure 112011102391912-pat00022
,
Figure 112011102391912-pat00023
및
Figure 112011102391912-pat00024
에서 5K+18개의 코드 비트들을 제공한다.
Figure 112011102391912-pat00025
시퀀스는 구성 인코더들(810a, 810b) 둘다의 스위치(812)로부터의 6개의 테일 비트들 + X 시퀀스의 K개의 체계적 비트들을 포함한다.
Figure 112011102391912-pat00026
시퀀스는 구성 인코더(810a)의 가산기(824)로부터의 3개의 테일 비트들 +
Figure 112011102391912-pat00027
시퀀스의 K개의 패리티 비트들을 포함한다.
Figure 112011102391912-pat00028
시퀀스는 구성 인코더(810a)의 가산기(826)로부터의 3개의 테일 비트들 +
Figure 112011102391912-pat00029
시퀀스의 K개의 패리티 비트들을 포함한다.
Figure 112011102391912-pat00030
시퀀스는 구성 인코더(810b)의 가산기(824)로부터의 3개의 테일 비트들 +
Figure 112011102391912-pat00031
시퀀스의 K개의 패리티 비트들을 포함한다.
Figure 112011102391912-pat00032
시퀀스는 구성 인코더(810b)의 가산기(826)로부터의 3개의 테일 비트들 +
Figure 112011102391912-pat00033
시퀀스의 K개의 패리티 비트들을 포함한다.
도 7를 다시 참조하면, 일 설계에서, 인터리버(760)는 U 시퀀스를 인터리빙하고 순열화된 U 시퀀스를 제공할 수 있다. 인터리버(760)는 또한
Figure 112011102391912-pat00034
시퀀스를 획득하기 위하여
Figure 112011102391912-pat00035
시퀀스를 인터리빙하고,
Figure 112011102391912-pat00036
시퀀스를 획득하기 위하여
Figure 112011102391912-pat00037
시퀀스를 인터리빙하며,
Figure 112011102391912-pat00038
및
Figure 112011102391912-pat00039
시퀀스들로부터의 교체(alternate) 비트들로 구성된 순열화된
Figure 112011102391912-pat00040
시퀀스를 제공할 수 있다. 인터리버(760)는
Figure 112011102391912-pat00041
시퀀스를 획득하기 위하여
Figure 112011102391912-pat00042
시퀀스를 인터리빙하며,
Figure 112011102391912-pat00043
시퀀스를 획득하기 위하여
Figure 112011102391912-pat00044
시퀀스를 인터리링하며,
Figure 112011102391912-pat00045
및
Figure 112011102391912-pat00046
시퀀스들로부터의 교체 비트들로 구성된 순열화된
Figure 112011102391912-pat00047
시퀀스를 제공할 수 있다.
펑처링 유닛(762)은 인터리버(760)로부터 3개의 순열화된 시퀀스들을 수신하고, 선택된 코드 레이트에 기초하여 충분한 수의 코드 비트들을 제공할 수 있다. 만일 터보 코드 레이트 1/5가 선택되면, 유닛(762)은 순열화된 U 시퀀스, 그 다음에 순열화된
Figure 112011102391912-pat00048
시퀀스, 그 다음에 순열화된
Figure 112011102391912-pat00049
시퀀스를 제공할 수 있다. 만일 터보 코드 레이트 1/3이 선택되면, 유닛(762)은 순열화된 U 시퀀스, 그 다음에 순열화된
Figure 112011102391912-pat00050
시퀀스를 제공할 수 있다. 순열화된
Figure 112011102391912-pat00051
시퀀스는 폐기될 수 있다. 만일 터보 코드 레이트 1/2가 선택되면, 유닛(762)은 순열화된 U 시퀀스, 그 다음에 순열화된
Figure 112011102391912-pat00052
시퀀스의 제 1 K+3개의 비트들을 제공할 수 있다. 나머지 비트들은 폐기될 수 있다. 만일 터보 코드 레이트 2/3가 선택되면, 유닛(762)은 순열화된 U 시퀀스, 그 다음에 순열화된
Figure 112011102391912-pat00053
시퀀스의 제 1
Figure 112011102391912-pat00054
개의 비트들을 제공할 수 있다. 나머지 비트들은 폐기될 수 있다.
도 7 및 도 8에 도시된 설계에서, 레이트 1/5 터보 코드는 기본 코드 레이트로서 사용되며, 다른 코드 레이트들 1/3, 1/2 및 2/3은 코드 비트들중 일부를 펑처링함으로써 획득된다. 이러한 터보 코드 설계는 단일 터보 디코더가 터보 코드 레이트들의 모두를 지원하도록 할 수 있다. 다른 설계들, 예컨대 상이한 터보 코드들에 대하여 다수의 터보 코드 레이트들이 지원될 수 있다.
도 9는 도 7의 컨벌루션 인코더(740)의 일 설계에 대한 블록도를 도시한다. 이러한 설계에서, 컨벌루션 인코더(740)는 억제 길이 9를 가진 레이트 1/3 컨벌루션 코드를 구현한다. 컨벌루션 인코더(740)내에서, 8개의 지연 유닛들(912a 내지 912h)는 직렬로 접속되며, 지연 유닛(912a)은 패킷의 정보/입력 비트들을 수신한다. 가산기(914)는 지연 유닛(912a)의 입력과 지연 유닛들(912b, 912c, 912e, 912f, 912g, 912h)의 출력들을 합산하며, 코드 비트들의
Figure 112011102391912-pat00055
시퀀스를 제공한다. 가산기(916)는 지연 유닛(912a)의 입력과 지연 유닛들(912a, 912c, 912d, 912g, 912h)의 출력들을 합산하며, 코드 비트들의
Figure 112011102391912-pat00056
시퀀스를 제공한다. 가산기(918)는 지연 유닛(912a)의 입력과 지연 유닛들(912a, 912b, 912e, 912h)의 출력들을 합산하며, 코드 비트들의
Figure 112011102391912-pat00057
시퀀스를 제공한다. 다중화기(920)는
Figure 112011102391912-pat00058
,
Figure 112011102391912-pat00059
및
Figure 112011102391912-pat00060
시퀀스들을 다중화하며, 약 3K개의 코드 비트들의 코딩된 패킷을 제공한다.
도 7을 다시 참조하면, 일 설계에서, 인터리버(760)는 컨벌루션 인코더(740)로부터
Figure 112011102391912-pat00061
,
Figure 112011102391912-pat00062
및
Figure 112011102391912-pat00063
시퀀스들을 수신하고, 순열화된
Figure 112011102391912-pat00064
시퀀스를 제공할 수 있다. 인터리버(760)는 A 시퀀스를 획득하기 위하여
Figure 112011102391912-pat00065
시퀀스를 인터리빙하며, B 시퀀스를 획득하기 위하여
Figure 112011102391912-pat00066
시퀀스를 인터리빙하며, C 시퀀스를 획득하기 위하여
Figure 112011102391912-pat00067
시퀀스를 인터리빙할 수 있다. 그 다음에, 인터리버(760)는 순열화된
Figure 112011102391912-pat00068
시퀀스로서 A 시퀀스, 그 다음에 B 시퀀스, 그 다음에 C 시퀀스를 제공할 수 있다. 기본 코드 레이트에 따라 인코딩하고 펑처링하여 높은 코드 레이트들을 획득함으로써 컨벌루션 코드에 대하여 다수의 코드 레이트들이 지원될 수 있다. 또한, 상이한 컨벌루션 코드들에 대하여 다수의 코드 레이트들이 지원될 수 있다.
LDPC 인코더(750)는 전술한 3GPP2 C.S0084-001 문헌에 개시된 바와같이 또는 공지된 다른 방식들로 구현될 수 있다. 예컨대 전술한 3GPP2 C.S0084-001 문헌에 기술된 바와같이 LDPC 코드에 대하여 다수의 코드 레이트들이 지원될 수 있다.
도 10은 도 3의 RX 데이터 프로세서(340) 대신에 사용될 수 있는 RX 데이터 프로세서(360)의 일 설계에 대한 블록도를 도시한다. RX 데이터 프로세서(360)내에서, LLR 계산 유닛(1010)은 MIMO 검출기(356)로부터 검출된 심볼들을 수신하고, 검출된 심볼들에 기초하여 패킷에 대한 수신된 코드 비트들에 대한 LLR들을 계산할 수 있다. 디스크램블러(1012)는 송신기에 의하여 사용된 스크램블링 시퀀스에 기초하여 LLR들을 디스크램블링할 수 있다. LLR 결합기(1014)는 예컨대 나중의(later) HARQ 전송들로 전송된 반복된 코드 비트들에 대한 LLR들을 결합할 수 있다. 소거(erasure) 삽입 유닛(1016)은 패킷에 대한 수신되지 않은 코드 비트들에 대한 소거들을 삽입할 수 있다. 소거는 0의 LLR일 수 있으며, 이는 코드 비트가 "0" 또는 "1"인 동일한 가능성을 지시할 수 있다. 수신되지 않은 코드 비트들은 도 7의 펑처링 유닛(762)에 의하여 폐기된 코드 비트들 뿐만아니라 아직 전송되지 않은 코드 비트들을 포함할 수 있다. 디인터리버(1018)는 도 7의 인터리버(760)에 의한 인터리빙과 상호 보완적인 방식으로 유닛(1016)으로부터의 LLR들을 디인터리빙할 수 있다.
FEC 디코더(1020)는 패킷에 대한 LLR들을 수신하고, 패킷에 대하여 선택된 FEC 코드에 따라 LLR들을 디코딩하며, 디코딩된 패킷을 제공할 수 있다. 도 10에 도시된 설계에서, FEC 디코더(1020)는 스위치들(1022, 1052), 터보 디코더(1030), 비터비 디코더(1040) 및 LDPC 디코더(1050)를 포함한다. 스위치(1022)는 선택된 FEC 코드에 따라 LLR들을 터보 디코더(1030), 비터비 디코더(1040) 또는 LDPC 디코더(1050)에 제공할 수 있다. 터보 디코더(1030)는 터보 코드가 선택되는 경우에 LLR들을 디코딩할 수 있다. 비터비 디코더(1040)는 컨벌루션 코드가 선택되는 경우에 LLR들을 디코딩할 수 있다. LDPC 디코더(1050)는 LDPC 코드가 선택되는 경우에 LLR들을 디코딩할 수 있다. 선택된 FEC 코드에 따라, 스위치(1052)는 터보 디코더(1030), 비터비 디코더(1040), 또는 LDPC 디코더(1050)로부터의 디코딩된 비트들을 디코딩된 패킷으로서 제공할 수 있다. CRC 체커(checker)(1060)는 디코딩된 패킷을 검사하고, 패킷에 대한 디코딩 상태를 제공할 수 있다.
도 11은 패킷 크기에 기초하여 코드 레이트를 선택하여 데이터를 전송하는 프로세스(1100)의 일 설계를 도시한다. 코드 레이트 선택을 위하여 사용할 적어도 하나의 임계치가 획득될 수 있으며, 예컨대 단말로부터 수신되거나 또는 단말로부터 수신된 능력 정보(예컨대, 메모리 크기)에 기초하여 계산될 수 있다(블록 1112). 데이터 전송을 위하여 사용할 패킷 크기는 예컨대 수식(1)에 기술된 바와같이 결정될 수 있다(블록 1114). 코드 레이트는 패킷 크기 및 적어도 하나의 임계치에 기초하여 FEC 코드에 대한 다수의 코드 레이트들중에서 선택될 수 있으며, 점진적으로 큰 패킷 크기들에 대하여 점진적으로 높은 코드 레이트들이 선택된다(블록 1116). FEC 코드는 터보 코드, LDPC 코드, 컨벌루션 코드 또는 임의의 다른 코드를 포함할 수 있다. 패킷은 코딩된 패킷을 획득하기 위하여 FEC 코드에 대한 기본적인 코드 레이트에 따라 인코딩될 수 있다(블록 1118). 코딩된 패킷은 패킷에 대한 선택된 코드 레이트를 획득하기 위하여 필요한 경우에 펑처링될 수 있다(블록 1120). 임의의 펑처링후에, 코딩된 패킷은 추가로 처리되어 전송될 수 있다(블록 1122).
블록(1116)에서, 패킷 크기는 적어도 하나의 임계치와 비교될 수 있으며, 코드 레이트는 비교 결과에 기초하여 다수의 코드 레이트들중에서 선택될 수 있다. 일 설계에서, 다수의 코드 레이트들은 코드 레이트 1/5, 코드 레이트 1/3, 코드 레이트 1/2 및 코드 레이트 2/3을 포함할 수 있다. 코드 레이트 1/5는 패킷 크기가 제 1 임계치보다 작거나 또는 동일한 경우에 선택될 수 있다. 코드 레이트 1/3은 패킷 크기가 제 1 임계치보다 크고 제 2 임계치보다 작거나 또는 동일한 경우에 선택될 수 있다. 코드 레이트 1/2는 패킷 크기가 제 2 임계치보다 크고 제 3 임계치보다 작거나 또는 동일한 경우에 선택될 수 있다. 코드 레이트 2/3는 패킷 크기가 제 3 임계치보다 큰 경우에 선택될 수 있다.
도 12는 패킷 크기에 기초하여 코드 레이트를 선택하여 데이터를 전송하기 위한 장치(1200)의 일 설계를 도시한다. 장치(1200)는 코드 레이트 선택을 위하여 사용할 적어도 하나의 임계치를 획득하기 위한 수단(모듈 1212), 데이터 전송을 위하여 사용할 패킷 크기를 결정하기 위한 수단(모듈 1214), 패킷 크기 및 적어도 하나의 임계치에 기초하여 FEC 코드에 대한 다수의 코드 레이트들중에서 코드 레이트를 선택하기 위한 수단(모듈 1216), 코딩된 패킷을 획득하기 위하여 FEC 코드에 대한 기본 코드 레이트에 따라 패킷을 인코딩하기 위한 수단(모듈 1218), 패킷에 대한 선택된 코드 레이트를 획득하기 위하여 필요한 경우에 코딩된 패킷을 펑처링하기 위한 수단(모듈 1220), 및 임의의 펑처링후에 코딩된 패킷을 처리하고 전송하기 위한 수단(모듈 1222)을 포함한다.
도 13은 패킷 크기에 기초하여 코드 레이트를 선택하여 데이터를 수신하기 위한 프로세스(1300)의 일 설계를 도시한다. 코드 레이트 선택을 위하여 사용할 적어도 하나의 임계치는 예컨대 메모리 크기, 데이터 전송을 위하여 이용가능한 HARQ 인터레이스들의 수, 병렬로 수신할 패킷들의 수 등에 기초하여 결정될 수 있다(블록 1312). 적어도 하나의 임계치는 송신기, 예컨대 기지국에 전송될 수 있다(블록 1314). 대안적으로, 능력 정보(예컨대, 메모리 크기)가 송신기에 전송될 수 있으며, 송신기는 능력 정보에 기초하여 적어도 하나의 임계치를 결정할 수 있다.
FEC 코드에 대한 선택된 코드 레이트에 따라 인코딩된 패킷이 수신될 수 있다(블록 1316). FEC 코드는 터보 코드, LDPC 코드, 컨벌루션 코드 또는 임의의 다른 코드를 포함할 수 있다. 코드 레이트는 패킷의 패킷 크기 및 적어도 하나의 임계치에 기초하여 FEC 코드에 대한 다수의 코드 레이트들중에서 선택될 수 있다. 패킷은 FEC 코드에 대한 선택된 코드 레이트에 따라 디코딩될 수 있다(블록 1318). 블록(1318)에서, 패킷에 대한 수신된 코드 비트들에 대한 LLR들이 계산된다. 패킷에 대한 수신되지 않은 코드 비트들, 예컨대 펑처링되거나 또는 아직 전송되지 않은 코드 비트들에 대한 소거들이 삽입될 수 있다. 패킷은 수신된 코드 비트들에 대한 LLR들 및 수신되지 않은 코드 비트들에 대한 소거들에 기초하여 디코딩될 수 있다.
도 14는 패킷 크기에 기초하여 코드 레이트를 선택하여 데이터를 수신하기 위한 장치(1400)의 일 설계를 도시한다. 장치(1400)는 코드 레이트 선택을 위하여 사용할 적어도 하나의 임계치를 결정하기 위한 수단(모듈 1412), 송신기에 적어도 하나의 임계치를 전송하기 위한 수단(모듈 1414), FEC 코드에 대한 선택된 코드 레이트에 따라 인코딩된 패킷을 수신하기 위한 수단 ― 상기 코드 레이트는 패킷의 패킷 크기 및 적어도 하나의 임계치에 기초하여 FEC 코드에 대한 다수의 코드 레이트들중에서 선택됨 ―(모듈 1416), 및 FEC 코드에 대한 선택된 코드 레이트에 따라 패킷을 디코딩하기 위한 수단(모듈 1418)을 포함한다.
도 15는 패킷 크기에 기초하여 FEC 코드를 선택하여 데이터를 전송하기 위한 프로세스(1500)의 일 설계를 도시한다. FEC 코드 선택을 위하여 사용할 적어도 하나의 임계치가 획득되며, 예컨대 단말로부터 수신되거나 또는 단말로부터 수신된 능력 정보(예컨대, 메모리 크기)에 기초하여 계산될 수 있다(블록 1512). 데이터 전송을 위하여 사용할 패킷 크기는 예컨대 수식(1)에 기술된 바와같이 결정될 수 있다(블록 1514). FEC 코드는 패킷 크기 및 적어도 하나의 임계치에 기초하여 상이한 타입들의 다수의 FEC 코드들중에서 선택될 수 있다(블록 1516). 패킷은 코딩된 패킷을 획득하기 위하여 선택된 FEC 코드에 따라 인코딩될 수 있다(블록 1518). 코딩된 패킷이 처리되고 전송될 수 있다(블록 1520).
블록(1516)에서, 패킷 크기는 적어도 하나의 임계치와 비교될 수 있으며, FEC 코드는 비교 결과에 기초하여 다수의 FEC 코드들중에서 선택될 수 있다. 일 설계에서, 다수의 FEC 코드들은 터보 코드, LDPC 코드 및 컨벌루션 코드를 포함할 수 있다. 컨벌루션 코드는 패킷 크기가 제 1 임계치보다 작거나 또는 동일한 경우에 선택될 수 있다. 터보 코드는 패킷 크기가 제 1 임계치보다 크고 제 2 임계치보다 작거나 또는 동일한 경우에 선택될 수 있다. LDPC 코드는 패킷 크기가 제 2 임계치보다 큰 경우에 선택될 수 있다.
도 16은 패킷 크기에 기초하여 FEC 코드를 선택하여 데이터를 전송하기 위한 장치(1600)의 일 설계를 도시한다. 장치(1600)는 FEC 코드 선택을 위하여 사용할 적어도 하나의 임계치를 획득하기 위한 수단(모듈 1612), 데이터 전송을 위하여 사용할 패킷 크기를 결정하기 위한 수단(모듈 1614), 패킷 크기 및 적어도 하나의 임계치에 기초하여 상이한 타입의 다수의 FEC 코드들중에서 FEC 코드를 선택하기 위한 수단(모듈 1616), 코딩된 패킷을 획득하기 위하여 선택된 FEC 코드에 따라 패킷을 인코딩하기 위한 수단(모듈 1618), 및 코딩된 패킷을 처리하고 전송하기 위한 수단(모듈 1620)을 포함한다.
도 17은 패킷 크기에 기초하여 FEC 코드를 선택하여 데이터를 수신하기 위한 프로세스(1700)의 일 설계를 도시한다. FEC 코드 선택을 위하여 사용할 적어도 하나의 임계치는 예컨대 메모리 크기, 데이터 전송을 위하여 이용가능한 HARQ 인터레이스들의 수, 병렬로 수신할 패킷들의 수 등에 기초하여 결정될 수 있다(블록 1712). 적어도 하나의 임계치는 송신기, 예컨대 기지국에 전송될 수 있다(블록 1714). 대안적으로, 능력 정보(예컨대, 메모리 크기)는 송신기에 전송되고 적어도 하나의 임계치를 결정하기 위하여 송신기에 의하여 사용될 수 있다.
선택된 FEC 코드에 따라 인코딩된 패킷이 수신될 수 있다(블록 1716). FEC 코드는 패킷의 패킷 크기 및 적어도 하나의 임계치에 기초하여 상이한 타입들의 다수의 FEC 코드들중에서 선택될 수 있다. 다수의 FEC 코드들은 터보 코드, LDPC 코드, 컨벌루션 코드 등을 포함할 수 있다. 패킷은 선택된 FEC 코드에 따라 디코딩될 수 있다(블록 1718). 블록(1718)에서, 패킷에 대한 수신된 코드 비트들에 대한 LLR들이 계산될 수 있다. 패킷에 대한 수신되지 않은 코드 비트들, 예컨대 펑처링되거나 또는 아직 전송되지 않은 코드 비트들에 대한 소거들이 삽입될 수 있다. 패킷은 수신된 코드 비트들에 대한 LLR들 및 수신되지 않은 코드 비트들에 대한 소거들에 기초하여 디코딩될 수 있다.
도 18은 패킷 크기에 기초하여 FEC 코드 레이트를 선택하여 데이터를 수신하기 위한 장치(1800)의 일 설계를 도시한다. 장치(1800)는 FEC 코드 선택을 위하여 사용할 적어도 하나의 임계치를 결정하기 위한 수단(모듈 1812), 적어도 하나의 임계치를 송신기에 전송하기 위한 수단(모듈 1814), 선택된 FEC 코드에 따라 인코딩된 패킷을 수신하기 위한 수단 ― 상기 FEC 코드는 패킷의 패킷 크기 및 적어도 하나의 임계치에 기초하여 상이한 타입들의 다수의 FEC 코드들중에서 선택됨 ―(모듈 1816), 및 선택된 FEC 코드에 따라 패킷을 디코딩하기 위한 수단(모듈 1818)을 포함한다.
도 12, 14, 16 및 18의 모듈들은 프로세서들, 전자장치들, 하드웨어 장치들, 전자 컴포넌트들, 논리 회로들, 메모리들 등 또는 이들의 임의의 조합을 포함할 수 있다.
여기에서 제시된 기술들은 다양한 수단들에 의하여 구현될 수 있다. 예컨대, 이들 기술들은 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합으로 구현될 수 있다. 하드웨어 구현에서, 엔티티(예컨대, 기지국 또는 단말)에서 상기 기술들을 수행하기 위하여 사용되는 처리 유닛들은 하나 이상의 주문형 집적회로들(ASIC), 디지털 신호 프로세서들(DSP), 디지털 신호 처리 장치들(DSPD), 프로그램 논리 장치들(PLD), 필드 프로그램가능 게이트 어레이들(FPGA), 프로세서들, 제어기들, 마이크로-제어기들, 마이크로프로세서들, 전자장치들, 여기에 기술된 기능들을 수행하도록 설계된 다른 전자 유닛들, 컴퓨터 또는 이들의 조합내에서 구현될 수 있다.
펌웨어 및/또는 소프트웨어 구현에 있어서, 기술들은 여기에 기술된 기능들을 수행하는 코드(예컨대, 프로시저들, 함수들, 모듈들, 명령들 등)으로 구현될 수 있다. 일반적으로, 펌웨어 및/또는 소프트웨어 코드를 포함하는 임의의 컴퓨터/프로세서-판독가능 매체는 여기에서 제시된 기술들은 구현할때 사용될 수 있다. 예컨대, 펌웨어 및/또는 소프트웨어 코드는 메모리(예컨대, 도 3의 메모리(332 또는 372))에 저장되고 프로세서(예컨대 프로세서(330 또는 370)에 의하여 실행될 수 있다. 메모리는 프로세서 내부에 또는 프로세서 외부에 배치될 수 있다. 펌웨어 및/또는 소프트웨어 코드는 또한 랜덤 액세스 메모리(RAM), 판독-전용 메모리(ROM), 비휘발성 랜덤 액세스 메모리(NVRAM), 프로그램가능 판독-전용 메모리(PROM), 전기적 소거가능 PROM(EEPROM), FLASH 메모리, 플로피 디스크, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD), 자기 또는 광학 데이터 저장 장치 등과 같은 컴퓨터/프로세서-판독가능 매체에 저장될 수 있다. 코드는 하나 이상의 컴퓨터들/프로세서들에 의하여 실행가능하고 컴퓨터/프로세서(들)로 하여금 여기에 기술된 기능의 임의의 양상들을 수행하도록 할 수 있다.
본 발명의 이전 설명은 당업자로 하여금 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 본 발명에 대한 다양한 수정들은 당업자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어남이 없이 다른 변형들에 적용될 수 있다. 따라서, 본 발명은 여기에 제시된 예들 및 설계들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의 범위에서 해석되어야 할 것이다.

Claims (8)

  1. 데이터 전송을 위하여 사용할 패킷 크기를 결정하고, 상기 패킷 크기에 기초하여 다수의 순방향 에러 정정(FEC: Forward Error Correction) 코드들 중에서 FEC 코드를 선택하도록 구성된 적어도 하나의 프로세서; 및
    상기 적어도 하나의 프로세서에 접속된 메모리를 포함하며,
    상기 다수의 FEC 코드들은 컨벌루션 코드 및 터보 코드를 포함하며,
    상기 적어도 하나의 프로세서는 만일 상기 패킷 크기가 제 1 임계치보다 작거나 또는 동일하면 상기 컨벌루션 코드를 선택하고, 만일 상기 패킷 크기가 상기 제 1 임계치보다 크고 제 2 임계치보다 작거나 또는 동일하면 상기 터보 코드를 선택하도록 구성되는,
    통신을 위한 장치.
  2. 제 1항에 있어서, 상기 다수의 FEC 코드들은 저밀도 패리티 검사(LDPC) 코드를 추가로 포함하며;
    상기 적어도 하나의 프로세서는 만일 상기 패킷 크기가 상기 제 2 임계치보다 크면 상기 LDPC 코드를 선택하도록 구성되는, 통신을 위한 장치.
  3. 통신을 위한 방법으로서,
    데이터 전송을 위하여 사용할 패킷 크기를 결정하는 단계; 및
    상기 패킷 크기에 기초하여 다수의 순방향 에러 정정(FEC: Forward Error Correction) 코드들 중에서 FEC 코드를 선택하는 단계를 포함하며,
    상기 다수의 FEC 코드들은 컨벌루션 코드 및 터보 코드를 포함하며,
    상기 FEC 코드 선택 단계는,
    만일 상기 패킷 크기가 제 1 임계치보다 작거나 또는 동일하면 상기 컨벌루션 코드를 선택하는 단계; 및
    만일 상기 패킷 크기가 상기 제 1 임계치보다 크고 제 2 임계치보다 작거나 또는 동일하면 상기 터보 코드를 선택하는 단계를 포함하는, 통신을 위한 방법.
  4. 제 3항에 있어서, 상기 다수의 FEC 코드들은 저밀도 패리티 검사(LDPC) 코드를 추가로 포함하며,
    상기 FEC 코드 선택 단계는 만일 상기 패킷 크기가 상기 제 2 임계치보다 크면 상기 LDPC 코드를 선택하는 단계를 추가로 포함하는, 통신을 위한 방법.
  5. 통신을 위한 장치로서,
    데이터 전송을 위하여 사용할 패킷 크기를 결정하기 위한 수단; 및
    상기 패킷 크기에 기초하여 다수의 순방향 에러 정정(FEC: Forward Error Correction) 코드들 중에서 FEC 코드를 선택하기 위한 수단을 포함하며,
    상기 다수의 FEC 코드들은 컨벌루션 코드 및 터보 코드를 포함하며,
    상기 FEC 코드 선택 수단은,
    만일 상기 패킷 크기가 제 1 임계치보다 작거나 또는 동일하면 상기 컨벌루션 코드를 선택하기 위한 수단; 및
    만일 상기 패킷 크기가 상기 제 1 임계치보다 크고 제 2 임계치보다 작거나 또는 동일하면 상기 터보 코드를 선택하기 위한 수단을 포함하는, 통신을 위한 장치.
  6. 제 5항에 있어서, 상기 다수의 FEC 코드들은 저밀도 패리티 검사(LDPC) 코드를 추가로 포함하며,
    상기 FEC 코드 선택 수단은 만일 상기 패킷 크기가 상기 제 2 임계치보다 크면 상기 LDPC 코드를 선택하기 위한 수단을 추가로 포함하는, 통신을 위한 장치.
  7. 컴퓨터 판독가능한 매체로서,
    적어도 하나의 컴퓨터로 하여금 데이터 전송을 위하여 사용할 패킷 크기를 결정하도록 하기 위한 코드; 및
    상기 적어도 하나의 컴퓨터로 하여금 상기 패킷 크기에 기초하여 다수의 순방향 에러 정정(FEC: Forward Error Correction) 코드들 중에서 FEC 코드를 선택하도록 하기 위한 코드를 포함하며,
    상기 다수의 FEC 코드들은 컨벌루션 코드 및 터보 코드를 포함하며,
    상기 FEC 코드를 선택하도록 하기 위한 코드는,
    만일 상기 패킷 크기가 제 1 임계치보다 작거나 또는 동일하면 상기 컨벌루션 코드를 선택하도록 하기 위한 코드; 및
    만일 상기 패킷 크기가 상기 제 1 임계치보다 크고 제 2 임계치보다 작거나 또는 동일하면 상기 터보 코드를 선택하도록 하기 위한 코드를 포함하는, 컴퓨터 판독가능한 매체.
  8. 제 7항에 있어서, 상기 다수의 FEC 코드들은 저밀도 패리티 검사(LDPC) 코드를 추가로 포함하며,
    상기 FEC 코드를 선택하도록 하기 위한 코드는 만일 상기 패킷 크기가 상기 제 2 임계치보다 크면 상기 LDPC 코드를 선택하도록 하기 위한 코드를 추가로 포함하는, 컴퓨터 판독가능한 매체.
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TW (2) TW201304429A (ko)
WO (1) WO2008086236A2 (ko)

Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58103907A (ja) * 1981-12-16 1983-06-21 Hitachi Ltd 段付圧延制御方法
US7587005B2 (en) * 2006-03-28 2009-09-08 Research In Motion Limited Exploiting known padding data to improve block decode success rate
US8566676B2 (en) 2007-01-05 2013-10-22 Qualcomm Incorporated FEC code and code rate selection based on packet size
KR20080084456A (ko) * 2007-03-16 2008-09-19 삼성전자주식회사 다중 입력 다중 출력 이동 통신 시스템에서 신호 송수신장치 및 방법
JPWO2009069262A1 (ja) * 2007-11-29 2011-04-07 パナソニック株式会社 無線送信装置および無線送信方法
CN101471689B (zh) * 2007-12-29 2013-03-20 中国移动通信集团公司 在通信系统中传送数据的方法、通信装置及通信系统
US8290077B1 (en) 2008-02-12 2012-10-16 Marvell International Ltd. Communication with multiple users over a single time slot using high-order modulation
US8873671B2 (en) * 2008-03-26 2014-10-28 Qualcomm Incorporated Method and system for LLR buffer reduction in a wireless communication modem
JP4626669B2 (ja) * 2008-04-14 2011-02-09 ソニー株式会社 送信装置、通信システム、送信方法及びプログラム
CN102047565B (zh) 2008-07-02 2013-07-17 松下电器产业株式会社 纠删编码装置和纠删编码方法
US8266497B1 (en) 2008-10-17 2012-09-11 Link—A—Media Devices Corporation Manufacturing testing for LDPC codes
US8209590B2 (en) * 2008-11-05 2012-06-26 Broadcom Corporation Header encoding/decoding
JP5312484B2 (ja) * 2008-12-26 2013-10-09 パナソニック株式会社 符号化方法、符号化器及び復号器
US8276052B1 (en) * 2009-01-20 2012-09-25 Marvell International Ltd. Iterative PRBS seed recovery using soft decisions
US8675538B2 (en) * 2009-04-30 2014-03-18 Empire Technology Development Llc Wireless one-to-one communication using multicast
CN101931492A (zh) * 2009-06-25 2010-12-29 中兴通讯股份有限公司 数据块前向纠错算法的确定方法与装置
US20110044299A1 (en) * 2009-08-24 2011-02-24 Spencer Paul S VAMOS transmission schemes
US8416740B2 (en) * 2009-08-25 2013-04-09 Marvell World Trade Ltd. Grouping of users onto traffic channels in multiple-users-per-channel transmission schemes
TWI700898B (zh) 2009-11-13 2020-08-01 美商松下電器（美國）知識產權公司 解碼裝置、接收裝置、編碼方法及接收方法
EP2337259B1 (en) 2009-11-18 2021-08-25 Samsung Electronics Co., Ltd. Method and apparatus for transmitting and receiving data in a communication system
WO2011099281A1 (ja) 2010-02-10 2011-08-18 パナソニック株式会社 送信装置、受信装置、送信方法及び受信方法
US20110216857A1 (en) * 2010-03-04 2011-09-08 Designart Networks Ltd Receiver for a wireless telecommunication system with a channel deinterleaver
US8914709B1 (en) * 2010-03-04 2014-12-16 Sk Hynix Memory Solutions Inc. Manufacturing testing for LDPC codes
US8566354B2 (en) * 2010-04-26 2013-10-22 Cleversafe, Inc. Storage and retrieval of required slices in a dispersed storage network
US8958499B2 (en) 2010-07-16 2015-02-17 The Board Of Regents Of The University Of Texas System Transmitting data over a communications channel
US8923453B2 (en) * 2010-08-27 2014-12-30 Futurewei Technologies, Inc. System and method for iteration scheduling in joint equalization and turbo decoding
JP5748471B2 (ja) 2010-12-14 2015-07-15 キヤノン株式会社 配信装置、配信方法、プログラム
CN103348612B (zh) * 2011-02-23 2017-02-22 中兴通讯股份有限公司 在物理上行共享信道上传输多个信道状态信息报告的方法和装置
US8583993B2 (en) * 2011-06-17 2013-11-12 Lsi Corporation Turbo parallel concatenated convolutional code implementation on multiple-issue processor cores
US8532112B2 (en) * 2011-09-23 2013-09-10 Lsi Corporation Interleaving for wideband code division multiple access
KR20130094160A (ko) 2012-01-20 2013-08-23 삼성전자주식회사 스트리밍 서비스를 제공하는 방법 및 장치
US8850295B2 (en) * 2012-02-01 2014-09-30 Lsi Corporation Symbol flipping data processor
US20130324138A1 (en) * 2012-05-31 2013-12-05 Mediatek Inc. Method and apparatus for performing channel coding type control
US9060252B2 (en) 2012-07-31 2015-06-16 International Business Machines Corporation Rate adaptive transmission of wireless broadcast packets
US10015486B2 (en) 2012-10-26 2018-07-03 Intel Corporation Enhanced video decoding with application layer forward error correction
US20140122977A1 (en) * 2012-11-01 2014-05-01 Peter Alexander CARIDES Variable control for a forward error correction capability
WO2014131186A1 (zh) 2013-02-28 2014-09-04 华为技术有限公司 数据发送方法、接收方法及设备
US9059847B2 (en) 2013-04-26 2015-06-16 International Business Machines Corporation Reliable multicast broadcast in wireless networks
EP2993793B1 (en) * 2013-05-02 2021-06-23 Sony Corporation Ldpc coded modulation in combination with 8psk and 16apsk
BR112015028094B1 (pt) * 2013-05-07 2021-10-26 Huawei Technologies Co., Ltd Método e dispositivo de decodificação e de codificação de dados em larga escala e um sistema de comunicação
CN105359510B (zh) * 2013-07-05 2018-11-20 Lg电子株式会社 传输广播信号的装置和方法、接收广播信号的装置和方法
CN105393481B (zh) * 2013-07-30 2019-06-18 索尼公司 信息处理装置和信息处理方法
US9807786B2 (en) * 2013-09-11 2017-10-31 Lg Electronics Inc. Method and apparatus for transmitting signal of device to device user equipment in wireless communication system
TWI519143B (zh) 2013-12-30 2016-01-21 財團法人工業技術研究院 通訊系統、其方法與其接收端
US9595352B2 (en) * 2014-03-17 2017-03-14 Seagate Technology Llc Manufacturer self-test for solid-state drives
CN111510245B (zh) 2014-04-21 2023-05-30 Lg电子株式会社 广播信号发送设备、广播信号接收设备、广播信号发送方法以及广播信号接收方法
US9794341B2 (en) * 2014-06-30 2017-10-17 Sandisk Technologies Llc Data storage verification in distributed storage system
US10764012B2 (en) * 2014-11-06 2020-09-01 Qualcomm Incorporated Reducing processing time for low latency transmission and reception
CN107979448B (zh) * 2015-03-13 2020-06-05 清华大学 基于穿孔交织映射的差错控制方法
JP6317696B2 (ja) * 2015-03-16 2018-04-25 株式会社東芝 通信装置および通信システム
CN105187156B (zh) * 2015-06-12 2018-06-08 北京理工大学 一种前向纠错码处理器
US10367605B2 (en) * 2015-07-02 2019-07-30 Intel Corporation High speed interconnect symbol stream forward error-correction
US20170026976A1 (en) * 2015-07-20 2017-01-26 Qualcomm Incorporated Flexible coding schemes
US10367530B2 (en) 2016-01-14 2019-07-30 Qualcomm Incorporated Unified code block segmentation providing a cyclic redundancy check for low density parity check code codewords
EP3629537B1 (en) * 2016-01-14 2022-01-05 Panasonic Intellectual Property Management Co., Ltd. Method and system for padding and packet extension for downlink multiuser transmission
US20170222759A1 (en) * 2016-01-28 2017-08-03 Htc Corporation Device and Method of Handling Data Transmission
WO2017171396A1 (ko) * 2016-03-29 2017-10-05 엘지전자 주식회사 무선 통신 시스템에서 기지국과 단말이 데이터 신호를 송수신하는 방법 및 이를 지원하는 장치
US9942939B2 (en) * 2016-04-11 2018-04-10 Verizon Patent And Licensing Inc. Coding scheme selection for 5G air interface
US11075711B2 (en) * 2016-04-29 2021-07-27 Telefonaktiebolaget Lm Ericsson (Publ) Wireless device specific maximum code rate limit adjustment
EP3264611A1 (en) 2016-05-12 2018-01-03 MediaTek Inc. Qc-ldpc coding methods and apparatus
US10122384B2 (en) * 2016-05-18 2018-11-06 Arm Limited Logical interleaver
JP2019165269A (ja) * 2016-07-28 2019-09-26 シャープ株式会社 基地局装置、端末装置および通信方法
CN107888331A (zh) * 2016-09-30 2018-04-06 中兴通讯股份有限公司 数据发送方法、装置及信源
US20190238260A1 (en) * 2016-10-13 2019-08-01 Samsung Electronics Co., Ltd. Method and apparatus for encoding and decoding data in multiple rat system
US20180131392A1 (en) * 2016-11-04 2018-05-10 Mediatek Inc. NR LDPC With Interleaver
CN110430010B (zh) 2017-01-05 2020-08-07 华为技术有限公司 信息处理的方法和设备
US10225046B2 (en) 2017-01-09 2019-03-05 At&T Intellectual Property I, L.P. Adaptive cyclic redundancy check for uplink control information encoding
US10581457B2 (en) 2017-01-09 2020-03-03 Mediatek Inc. Shift coefficient and lifting factor design for NR LDPC code
US10608785B2 (en) 2017-01-19 2020-03-31 Qualcomm Incorporated Resource-based code block segmentation
US10630319B2 (en) * 2017-01-24 2020-04-21 Mediatek Inc. Structure of interleaver with LDPC code
US10432227B2 (en) 2017-01-24 2019-10-01 Mediatek Inc. Location of interleaver with LDPC code
US10484011B2 (en) 2017-05-12 2019-11-19 Mediatek Inc. Shift-coefficient table design of QC-LDPC code for larger code block sizes in mobile communications
US10567116B2 (en) 2017-05-12 2020-02-18 Mediatek Inc. Wireless communication using codebooks from a QC-LDPC code for shorter processing latency and improved decoder throughput efficiency
US10484013B2 (en) 2017-05-12 2019-11-19 Mediatek Inc. Shift-coefficient table design of QC-LDPC code for smaller code block sizes in mobile communications
US10630424B2 (en) 2017-06-30 2020-04-21 Silicon Motion, Inc. Methods for reducing data errors in transceiving of a flash storage interface and apparatuses using the same
US10637509B2 (en) 2017-06-30 2020-04-28 Silicon Motion, Inc. Methods for reducing data errors in transceiving of a flash storage interface and apparatuses using the same
TWI645298B (zh) 2017-06-30 2018-12-21 慧榮科技股份有限公司 降低快閃儲存介面中傳收資料錯誤方法以及使用該方法的裝置
US10848263B2 (en) 2017-06-30 2020-11-24 Silicon Motion, Inc. Methods for reducing data errors in transceiving of a flash storage interface and apparatuses using the same
CN109213436B (zh) 2017-06-30 2021-08-24 慧荣科技股份有限公司 降低快闪储存介面中传收数据错误方法及装置
US10587362B2 (en) * 2017-07-03 2020-03-10 Qualcomm Incorporated Support for multiple coding schemes
JP6899271B2 (ja) * 2017-07-14 2021-07-07 株式会社東芝 無線通信装置及び無線通信方法
US11070314B2 (en) * 2017-08-18 2021-07-20 Nokia Solutions And Networks Oy Use of LDPC base graphs for NR
JP6554532B2 (ja) * 2017-12-27 2019-07-31 ▲ホア▼▲ウェイ▼技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． データ送信および受信方法およびデバイス
CN110034851B (zh) * 2018-01-12 2020-12-01 华为技术有限公司 编码方法、编码设备以及系统
CN108988868A (zh) * 2018-08-02 2018-12-11 西安安源智造机电设备有限公司 G网转无线数字通信中继设备
US10826801B1 (en) 2019-07-31 2020-11-03 Bank Of America Corporation Multi-level data channel and inspection architectures
US11115310B2 (en) 2019-08-06 2021-09-07 Bank Of America Corporation Multi-level data channel and inspection architectures having data pipes in parallel connections
US11470046B2 (en) 2019-08-26 2022-10-11 Bank Of America Corporation Multi-level data channel and inspection architecture including security-level-based filters for diverting network traffic
CN115298981A (zh) * 2020-06-12 2022-11-04 Oppo广东移动通信有限公司 信道编码方法、控制设备和受控设备
CN113810155B (zh) * 2020-06-17 2022-11-18 华为技术有限公司 信道编译码方法和通信装置
CN113489933B (zh) * 2020-08-18 2024-04-30 海信集团控股股份有限公司 数据传输设备及码率动态调节方法
IL282469A (en) * 2021-04-20 2022-11-01 Maris Tech Ltd Network media streaming with error correction redundancy
CN113438054B (zh) * 2021-06-23 2022-08-16 杭州海康威视数字技术股份有限公司 数据传输方法及装置

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU94015375A (ru) 1994-04-26 1996-04-27 Военная академия связи Адаптивное устройство управления потоками пакетов
US5822318A (en) * 1994-07-29 1998-10-13 Qualcomm Incorporated Method and apparatus for controlling power in a variable rate communication system
US5533004A (en) * 1994-11-07 1996-07-02 Motorola, Inc. Method for providing and selecting amongst multiple data rates in a time division multiplexed system
DE19651593B4 (de) * 1996-12-11 2008-11-20 Rohde & Schwarz Gmbh & Co. Kg Anordnung zum Optimieren der Datenübertragung über einen bidirektionalen Funkkanal
US6049537A (en) * 1997-09-05 2000-04-11 Motorola, Inc. Method and system for controlling speech encoding in a communication system
JP3375537B2 (ja) 1998-01-23 2003-02-10 沖電気工業株式会社 スペクトラム拡散送信機及び受信機
KR100557177B1 (ko) * 1998-04-04 2006-07-21 삼성전자주식회사 적응 채널 부호/복호화 방법 및 그 부호/복호 장치
EP0999669A1 (en) * 1998-11-06 2000-05-10 Nortel Matra Cellular Method and apparatus for diversity reception of user messages with different forward error correction
US6397368B1 (en) * 1999-12-06 2002-05-28 Intellon Corporation Forward error correction with channel adaptation
CN1212010C (zh) 2000-10-17 2005-07-20 皇家菲利浦电子有限公司 多标准信道解码器以及信道解码方法
BR0107356A (pt) 2000-10-21 2002-09-10 Samsung Electronics Co Ltd Dispositivo e método de harq para sistema de comunicação móvel
US7437654B2 (en) * 2000-11-29 2008-10-14 Lucent Technologies Inc. Sub-packet adaptation in a wireless communication system
KR100450948B1 (ko) * 2001-07-12 2004-10-02 삼성전자주식회사 통신시스템에서 변조방식 결정장치 및 방법
US20030039226A1 (en) * 2001-08-24 2003-02-27 Kwak Joseph A. Physical layer automatic repeat request (ARQ)
KR100474719B1 (ko) * 2001-11-30 2005-03-08 삼성전자주식회사 이동통신시스템에서 제어정보를 송수신하는 방법 및 장치
KR20030095995A (ko) 2002-06-14 2003-12-24 마츠시타 덴끼 산교 가부시키가이샤 미디어 전송방법 및 그 송신장치 및 수신장치
JP3816470B2 (ja) * 2002-10-18 2006-08-30 株式会社日立国際電気 符号変調適応可変多重伝送方法及びその方法を用いた符号変調適応可変多重伝送装置
US7702986B2 (en) * 2002-11-18 2010-04-20 Qualcomm Incorporated Rate-compatible LDPC codes
JP4336792B2 (ja) 2003-03-13 2009-09-30 日本電気株式会社 パケット送信方法および無線アクセスネットワーク
JP4215601B2 (ja) * 2003-09-05 2009-01-28 富士通株式会社 無線通信装置
US7181657B2 (en) * 2003-09-25 2007-02-20 Oki Electric Industry Co., Ltd. Data transmission apparatus adaptive to data quality on radio-transmission and a method of data transmission therefor
JP2005117579A (ja) 2003-10-10 2005-04-28 Fujitsu Ltd 無線送信装置，無線受信装置，移動通信システムおよび無線リソース制御方法
JP3924574B2 (ja) * 2004-06-21 2007-06-06 松下電器産業株式会社 ハイブリッドａｒｑ方法及びハイブリッドａｒｑ送信機
JP4488810B2 (ja) 2004-06-30 2010-06-23 富士通株式会社 通信システム及び受信方法
US20060218459A1 (en) 2004-08-13 2006-09-28 David Hedberg Coding systems and methods
US7471620B2 (en) * 2004-09-30 2008-12-30 Motorola, Inc. Method for the selection of forward error correction (FEC)/ constellation pairings for digital transmitted segments based on learning radio link adaptation (RLA)
EP1657845A3 (en) * 2004-11-10 2012-03-07 Alcatel Lucent Dynamic retransmission mode selector
US7096401B2 (en) 2004-11-15 2006-08-22 Motorola, Inc. Multi-mode hybrid ARQ scheme
US9385843B2 (en) 2004-12-22 2016-07-05 Qualcomm Incorporated Method and apparatus for using multiple modulation schemes for a single packet
JP2006229693A (ja) 2005-02-18 2006-08-31 Matsushita Electric Ind Co Ltd 符号化装置、復号化装置、送信装置、受信装置および符号化方法
US7366132B2 (en) * 2005-03-30 2008-04-29 At&T Corp. Loss tolerant transmission control protocol
EP1924001A4 (en) * 2005-08-10 2009-03-04 Mitsubishi Electric Corp TEST MATRIX GENERATING METHOD, ENCODING METHOD, DECODING METHOD, COMMUNICATION APPARATUS, COMMUNICATION SYSTEM, ENCODER AND DECODER
US8566676B2 (en) * 2007-01-05 2013-10-22 Qualcomm Incorporated FEC code and code rate selection based on packet size

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Nortel Networks, Channel Coding for the low bit rates, 3GPP TSG RAN WG1 meeting #4, R1-99465, 25-29 March 1999*

Also Published As

Publication number Publication date
WO2008086236A3 (en) 2008-09-04
JP2010516119A (ja) 2010-05-13
RU2009129948A (ru) 2011-02-10
CN101584143A (zh) 2009-11-18
EP2122887A2 (en) 2009-11-25
EP2458766A1 (en) 2012-05-30
WO2008086236A2 (en) 2008-07-17
US8365047B2 (en) 2013-01-29
TWI387247B (zh) 2013-02-21
BRPI0806300A2 (pt) 2011-09-06
JP2012165416A (ja) 2012-08-30
EP2458766B1 (en) 2020-04-15
KR20090108616A (ko) 2009-10-15
CA2673878A1 (en) 2008-07-17
JP2012165417A (ja) 2012-08-30
KR20120024832A (ko) 2012-03-14
CN102932108B (zh) 2016-08-03
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