KR101197502B1 - 중첩 엘리먼트 마이크로 구조물을 집단 생성하는 방법 - Google Patents
중첩 엘리먼트 마이크로 구조물을 집단 생성하는 방법 Download PDFInfo
- Publication number
- KR101197502B1 KR101197502B1 KR1020077013453A KR20077013453A KR101197502B1 KR 101197502 B1 KR101197502 B1 KR 101197502B1 KR 1020077013453 A KR1020077013453 A KR 1020077013453A KR 20077013453 A KR20077013453 A KR 20077013453A KR 101197502 B1 KR101197502 B1 KR 101197502B1
- Authority
- KR
- South Korea
- Prior art keywords
- dicing
- plate
- chip
- line
- wafer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 58
- 239000011521 glass Substances 0.000 claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 claims abstract description 25
- 239000000853 adhesive Substances 0.000 claims abstract description 4
- 230000001070 adhesive effect Effects 0.000 claims abstract description 4
- 230000008569 process Effects 0.000 claims description 35
- 238000007373 indentation Methods 0.000 claims description 16
- 230000003287 optical effect Effects 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 11
- 230000010070 molecular adhesion Effects 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 239000011241 protective layer Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 239000000835 fiber Substances 0.000 claims description 3
- 230000005226 mechanical processes and functions Effects 0.000 claims description 3
- 239000005350 fused silica glass Substances 0.000 claims description 2
- 230000005855 radiation Effects 0.000 claims description 2
- 230000001681 protective effect Effects 0.000 abstract description 7
- 235000012431 wafers Nutrition 0.000 description 68
- 239000010410 layer Substances 0.000 description 18
- 239000004065 semiconductor Substances 0.000 description 14
- 238000005520 cutting process Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000000151 deposition Methods 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 239000013307 optical fiber Substances 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 238000000137 annealing Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 230000000977 initiatory effect Effects 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000009760 electrical discharge machining Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
- B81C1/0023—Packaging together an electronic processing unit die and a micromechanical structure die
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1462—Coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/146—Mixed devices
- H01L2924/1461—MEMS
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electromagnetism (AREA)
- Dicing (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Micromachines (AREA)
Abstract
본 발명은 집적 회로와 보호 커버와 같은, 중첩 마이크로 구조물의 집단 제작에 관한 것이다.
각각이 중첩된 제 1 및 제 2 엘리먼트를 포함하는 개별 구조물이 집단으로 제작된다. 제 1 엘리먼트 (예를 들어, 집단 회로 칩) 는 제 1 플레이트 (10) 상에 준비되고 제 2 엘리먼트 (예를 들어, 투명한 커버) 는 제 2 플레이트 (40) 상에 준비된다. 플레이트들은 그들의 대향 표면의 대부분에 걸쳐 서로 접합되지만 접착이 존재하지 않는 제한된 구역 (ZDn) 에는 접합이 없다. 그 후, 개별 구조물은, 다이싱 후에, 제 1 엘리먼트가 제 2 엘리먼트에 의해 커버되지 않는 (평행한 다이싱 라인 사이에 놓인) 표면 부분을 계속 보유하도록, 접착이 없는 구역을 통해 통과하는 서로 다른 평행한 다이싱 라인 (LH1n, LH2n, LDn) 을 따라 한편에선 최상부를 통해 다른 한편에선 저부를 통해 다이싱된다. 따라서, 접속 패드 (PLn) 는 이 시점에서 여전히 액세스 가능해야 할 것이다.
본 발명은, 유리 플레이트로 커버되는 이미지 센서 또는 디스플레이의 제작에 적용되고 있지만, 보다 일반적으로는 모든 종류의 마이크로 머시닝된 구조물 (MEMS, MOEMS) 에 적용된다.
중첩 엘리먼트, 투명한 유리 플레이트, 다이싱 경로
Description
본 발명은 일반적으로 중첩 접합된 마이크로 구조물의 집단 제작에 관한 것으로 특히 집적 전자 회로의 제작에 적용되며, 확대 해석하면 집적 전자 회로의 제작시에 사용되는 것과 유사한 집단 프로세스를 이용하여 제작되는 마이크로 머시닝된 (micromachined) 구조물에 적용된다. 이들 마이크로 머시닝된 구조물들은, 그들이 전기 및 기계적 기능 (예를 들어, 압력 마이크로센서, 가속도 마이크로센서 등) 을 포함할 경우에는 MEMS 라는 명칭으로 알려져 있고 그들이 전기 및 광학적 기능 (이미지 센서, 디스플레이) 을 포함할 경우에는 MOEMS 라는 명칭으로 알려져 있다.
본 발명을 보다 명료하게 이해시키기 위하여, 단지 예로서, 전자 이미지 센서의 제작에의 적용이 보다 정확하게 설명될 것이다. 통상, 전자 이미지 센서는 예를 들어 디지털 카메라의 코어를 형성하도록 의도된다. 그것은 그것의 감지면 상에 투사된 이미지를 전기 신호로 컨버팅한다.
종래, 상기 이미지 센서는 실리콘 기판상에 형성되는 모놀리식 전자 집적 회로이다. 이 기판의 표면상에, 한편에는 광검출기의 매트릭스가 형성되고 다른 한편에는 "드라이버" 라 지칭되는 주변 전자 회로가 형성된다. 드라이버는, 매트릭스를 구동시키고, 매트릭스에 의해 출력되고 목적물에 의해 매크릭스 상에 투사된 이미지를 전자 형식으로 나타내는 신호를 추출 및 처리하도록 사용된다.
따라서, 모놀리식 집적 회로는 검출될 이미지를 매트릭스의 감광면 상에 투사하는 투사 광학기 (렌즈 또는 수개의 중첩 렌즈) 와 함께, 카메라 내에 결합되도록 의도된다. 이 투사 광학기는 센서의 일부를 형성할 수도 있는데, 다시 말해, 투사 광학기는 그것의 상부 표면 앞에 배치된 센서와 통합될 수도 있고, 또한, 분리되어 카메라의 일부를 형성할 수도 있다. 그러나, 비록 분리되더라도, 센서 자체 위에는, 그것의 제작 동안 센서 상에 직접 장착되는, 투명한 보호 웨이퍼 또는 광학 필터와 같은 또 다른 광학 엘리먼트를 제공하는 것이 유용할 수도 있다. 이것은, 가시 범위에서의 사진 촬영의 경우뿐만 아니라, 예를 들어, X 선 이미징 분야에서 사실이며, 여기서, 센서 상에, 센서의 제작 동안, 신틸레이터 재료의 웨이퍼, 및 광학적으로는 광검출기의 매트릭스와 신틸레이터 사이의 광섬유 웨이퍼를 장착하는 것이 바람직할 수도 있다.
따라서, 전자 기능을 갖는 집적 회로와 함께, 실제 집적 회로와 동일한 기판의 일부를 초기 형성하는 것이 아니라 그것의 제작 동안 이 기판에 부착되어야 하는 기계 또는 광학 구조물을 결합하는 것이 유용한 예가 주어질 수도 있다. 가장 단순한 예가 이미지 센서 상의 투명한 웨이퍼이며, 비록 본 발명이 상기 언급된 것과 다른 구조물 (렌즈, 파이버 웨이퍼 등) 에 적용되거나 심지어는 투명한지 여부에 관계없이 단순한 보호 커버 또는 전자 회로 플레이트들의 중첩에 적용되더라도, 이 단순한 경우와 관련하여 설명이 계속될 것이다. 이런 집적 회로로의 보호 플레이트 또는 또 다른 구조물의 이송은 지금까지 문제점을 제기해 왔으며, 본 발명은 이들 문제점들을 해결하는 것을 목적으로 한다.
종래, 집적 회로의 제작은 실리콘 웨이퍼로부터 시작하여 집단으로 수행된다. 이 웨이퍼 상에는 연속 공정, 즉, 층들의 증착, 이들 층의 포토리소그래피 및 화학적 에칭 또는 이온 에칭에 의해, 열과 행의 어레이로 배열된 다수의 동일한 개별 집적 회로가 형성된다. 다음에, 웨이퍼는 각각이 단일 집적 회로에 대응하는 개별 "칩" 으로 다이싱된다. 이어서 각 칩은 개별 패키지 내에 장착된다.
투명한 유리 플레이트가 집적 회로의 전면 (front face) 에 부착되어야 하는 경우, 그 집적 회로가 그것의 개별 패키지 내에 장착되기 전에, 이 플레이트는 먼저 원하는 치수 (칩 자체의 치수보다 약간 더 작음) 로 절삭된 후 칩의 상부 면에 접합된다. 다음의 내용에서, 칩의 또는 기판의 "상부 면" 또는 "전면" 이란 용어는, 이미지 센서의 전자 기능을 한정하는 회로 피쳐가 연속적인 증착 및 에칭 공정에 의해 형성된 면을 지칭한다. 이들 피쳐 가운데, 센서를 제어하고 이미지를 나타내는 신호를 수신하기 위한 센서 외부와의 전기 접속용 콘택 패드가 존재한다. 이들 패드는 칩의 외연 상에 위치되고 패키지 상의 접속 핀과 결합될 수 있도록 여전히 액세스 가능해야 한다. 이것이 유리 플레이트가 칩의 표면보다 더 작은 치수로 절삭되어야 하는 이유이며, 칩의 주변 상의 패드는 반드시 유리 플레이트에 의해 커버될 필요는 없다.
이 제작 기술은 투명한 웨이퍼가 각 칩에 개별 접합되어야 한다는 것을 의미한다. 따라서, 접합 단계는 전체 웨이퍼의 다수의 칩에 대한 집단 단계가 아니다. 제작 비용을 줄이기 위해서는, 이 단계가 집단 단계인 것이 바람직할 것이다. 또한, 다이싱 전에 접합 단계가 집단으로 수행되면, 투명한 플레이트가 다이싱 공정으로부터 발생하는 먼지로부터 칩을 보호하고, 다이싱 후에만 접합이 발생하는 경우에는 그렇지 않다.
그러나, 집단 제작 기술은, 유리 플레이트가 웨이퍼에 접합되면, 이 유리 플레이트가 칩 전체, 즉, 감광성 매트릭스와 그것의 드라이버뿐만 아니라 콘택 패드를 커버할 것이며, 이로써 그들과의 액세스를 어렵게 만든다는 근본적인 어려움에 직면한다.
이 어려움을 해결하는 집단 제작 기술은 이미 계획되어 있다. 따라서, 미국 특허 제 6 040 235 호는, 투명한 플레이트를 접합시킨 후 패드를 절삭한 경사진 측벽을 갖는 트렌치를 만든 다음에, 패드의 절삭부와 접촉하도록 이 트렌치 내에 금속을 증착하는 단계로 구성된 기술을 제안하고 있다. 이 트렌치 내에 증착된 금속은 액세스 가능한 새로운 패드를 형성하도록 플레이트의 상부 면까지 존재한다. 이 기술은 마이크로전자공학에서 통상적이지 않은 프로세스 단계를 이용하고 있고 트렌치 내부에 콘택을 확립하기가 쉽지 않기 때문에 복잡하다.
또 다른 기술은 칩의 배면 (rear face) 상에 위치되지만 여전히 반도체 웨이퍼의 두께를 통해 칩의 전면 상에 형성된 회로와 접속되는 콘택 패드를 준비하는 단계로 구성된다. 이 기술은 특히 얇은 반도체 기판을 갖는 이미지 센서용으로 사용되고 있다. 그러나, 기판의 전면 (집적 회로의 모든 엘리먼트가 생성된 면) 에서 배면까지 콘택을 통과시키기가 어렵고 한편에는 딥 에칭을 필요로 하고 다른 한편에는 기판의 양 측면 상에 증착 및 에칭 처리를 필요로 하므로, 이는 바람직하지 않다.
마이크로 머시닝된 전자 기계 센서의 특정 분야에서, 예를 들면, 가속도계의 경우, 예를 들어, 미국 특허 5 668 033 호에서와 같이, 2 개의 실리콘 웨이퍼를 접합시키기 위한 다양한 접합 기술이 또한 제안되어 있다. 그러나, 이들 기술은, 2 개의 실리콘 웨이퍼가 접촉을 야기하기 전에 2 개의 웨이퍼에 대해 개별적인 텍스쳐링을 필요로 하기 때문에 복잡하다.
따라서, 플레이트를 웨이퍼의 전면에 집단으로 접합시키지만, 웨이퍼가 다수의 칩으로 분할된 후에 후자의 전면을 통해 센서 상의 콘택과의 전기에 의한 액세스를 허용하는, 웨이퍼에서 시작하는 칩의 보다 단순한 집단 제작이 필요하다.
요약하면, 본 발명은 각각이 제 1 및 제 2 중첩 엘리먼트를 포함하는 개별 구조물들의 집단 제작을 위한 프로세스를 제안한다. 제 1 엘리먼트는 제 1 집단 구조물 상에 준비되고 제 2 엘리먼트는 제 2 집단 구조물 상에 준비된다. 집단 구조물들은 그들의 대향 표면의 대부분에 걸쳐 함께 접합되지만, 그들의 표면은 접착이 없는 제한된 구역을 한정하도록 미리 준비되어 있다. 그 후, 개별 구조물들은, 제 1 엘리먼트가 다이싱된 후에 제 2 엘리먼트에 의해 커버되지 않는 (평행한 다이싱 라인들 사이에 놓인) 표면 부분이 여전히 존재하도록, 접착이 없는 구역을 통해 통과하는 서로 다른 평행한 다이싱 라인에 따라 한편에선 위에서부터 절삭하고 다른 한편에선 아래에서부터 절삭함으로써 다이싱된다.
보다 상세하게는, 본 발명은 2 개의 플레이트에서 시작하는, 함께 접합된 2 개의 중첩 엘리먼트로 구성되는 구조물의 집단 제작을 위한 프로세스를 제공하며, 여기서, 2 개의 플레이트 중 하나는 제 2 플레이트에 속하는 제 2 엘리먼트가 접합 되어야 하는 제 1 엘리먼트의 어레이를 포함하고 제 1 플레이트는 절연 보호층에 의해 보호되는 전자 회로 엘리먼트를 포함하며, 상기 프로세스는 다음의 공정:
- 제 2 플레이트의 하부면을 그들 각각의 표면의 대부분에 걸쳐 제 1 플레이트의 상부 면에 접합시키지만, 제 1 플레이트 상의 절연 보호층에 만입부 (indentation) 를 에칭함으로써 형성되는 "다이싱 경로" 로 지칭되는 구역을 접합시키지 않는 공정; 및
- 플레이트를 하부 플레이트 엘리먼트와 상부 플레이트 엘리먼트를 포함하는 2 개의 중첩 엘리먼트로 구성되는 개별 구조물로 다이싱하는 공정으로서, 상기 다이싱 공정은 적어도 다이싱 경로를 따라 통과하는 제 1 다이싱 라인을 따라 그것의 최상 측을 통해 제 2 플레이트의 엘리먼트를 다이싱하는 단계, 및 2 개의 다이싱 라인 사이에 놓인 하부 플레이트 엘리먼트의 일부가 제 1 엘리먼트에 접합되는 상부 플레이트 엘리먼트에 의해 커버되지 않도록 동일한 다이싱 경로를 따라 통과하지만 제 1 다이싱 라인과 중첩되지 않는 제 2 다이싱 라인을 따라 하측을 통해 제 2 플레이트의 엘리먼트 아래에 놓이는 제 1 플레이트의 엘리먼트를 다이싱하는 단계를 포함하는, 상기 다이싱 공정을 포함한다.
"상부 플레이트" 및 "하부 플레이트" 또는 "상면" 및 "하면" 이란 용어는 이들 플레이트 또는 이들 면의 개개의 기능성을 의미하는 것이 아니며, 이들 플레이트 또는 면은 활성 또는 비활성인 것이 가능하다.
그 후, 하부 플레이트 엘리먼트는 그것의 상부 면상과 이 노출 부분 내에, 구조물과의 액세스를 위한 하나의 전기 콘택 (또는 수개의 콘택들) 을 포함할 수도 있으며, 2 개의 다이싱 라인 사이의 측면 간격은 이 콘택의 폭보다 더 크다 (통상은 집적 회로 상의 콘택 패드의 폭은 수십 마이크론이며 다이싱 라인 사이의 측면 공간은 적어도 약 백 마이크론일 수도 있다). 하부 플레이트 엘리먼트가 집적 회로 칩인 경우, 콘택은 칩의 전면, 즉, 증착 및 에칭 공정이 수행되어 칩의 전자 회로를 형성하도록 수행된 면 상에 있다.
제 1 플레이트 엘리먼트는 임의의 전자 기능을 갖는 집적 전자 회로일 수도 있다. 2 개의 중첩 엘리먼트로 구성된 구조물은 순전히 전자 또는 광전자 구조물이거나 전자 및 기계적 기능 (MEMS) 또는 광학적 기능 (MOEMS) 양자를 갖는 마이크로 머시닝된 구조물이다. 제 2 플레이트의 엘리먼트는, 단순한 투명한 보호 웨이퍼이거나 보다 정교한 기능 (필터링, 컬러 필터 모자이크, 렌즈, 마이크로렌즈의 어레이, 광섬유 웨이퍼, X 선 이미징을 위한 파이버 웨이퍼를 갖거나 갖지 않는 신틸레이터 구조물 등) 을 갖는 웨이퍼 중 하나인 제 1 플레이트의 엘리먼트와 결합될 광학 엘리먼트일 수도 있다.
개별 광학 구조물로 커버된 집적 회로 칩을 포함한 이미지 센서 또는 이미지 디스플레이의 제작에 있어서, 제 1 엘리먼트는 센서 또는 디스플레이 칩이고, 제 1 플레이트는 열과 행으로 배열된 동일한 칩의 어레이가 형성된 반도체 웨이퍼이며, 제 2 플레이트는 에칭된 피쳐를 반드시 포함하는 것은 아닌 단순한 투명 플레이트일 수도 있으며, 그렇지 않으면 제 2 플레이트는 후술되는 것처럼, 반도체 웨이퍼의 칩과 동일한 열과 행 주기성으로 배열된 에칭된 개별 피쳐를 포함할 수도 있다는 것을 이해하게 될 것이다.
통상, 다이싱 경로는 폭이 수십 마이크론인 패드에 대해 수 마이크론의 폭을 가지며, 칩은 수 밀리미터, 통상은 5 내지 10 밀리미터의 측면을 갖는다.
접합은 접합 재료 (접착제, 브레이즈) 의 부가로 인한 접합일 수도 있고 또는 재료의 부가 없는 접합일 수도 있다. 특히, 매우 평탄하고 깨끗하며 조도가 낮은 2 개의 표면 사이의, 단순한 분자 접착에 의한 직접 접합을 이용하는 것이 매우 유용하다. 표면이 매우 평탄하며 매우 대규모라면, 플레이트 사이의 접합력은, 특히 어닐링 공정 후에 매우 높다. 접합되지 않은 구역은 이런 경우에는 플레이트 중 하나 (또는 그들의 양자의) 의 표면에 있는 만입부에 의해 간단히 한정된다. 만입부 내의 상기 구역을 제외하고는 플레이트 사이의 접착이 모든 곳에서 발생하도록 제 1 및 제 2 플레이트의 표면은 거의 모든 곳에서 접촉하고 있지만, 만입부에서는 접촉하고 있지 않다. 접합은 또한 열 접합, 애노딕 접합 (anodic bonding), 용융 접합 등에 의해 수행될 수도 있다.
다이싱 경로에 따른 다이싱은 대체로 기계 톱에 의해 수행되지만, 레이저, 화학적 에칭, 플라즈마 에칭, 전기 방전 머시닝 등을 이용하여 다이싱하도록 또한 계획될 수도 있다.
제 1 플레이트의 다이싱은 대체로 각 다이싱 경로마다, 칩의 2 개의 행 사이의 다이싱 경로를 통해 통과하는 단일의 미세 다이싱 라인을 따라 발생한다. 다이싱 라인의 폭, 즉 다이싱을 수행하는 것이 톱인 경우에는 톱날의 폭은, 통상 약 30 내지 50 마이크론의 폭으로 작다.
그러나, 제 2 플레이트에 관하여는 몇 가지 가능성, 즉,
- 칩의 2 개의 행 사이의 다이싱 경로를 통해 통과하는 단일의 미세 다이싱 라인을 따른 다이싱 가능성으로서, 이 라인은 제 1 플레이트의 다이싱 라인과 평행하는 (그러나, 제 1 플레이트의 다이싱 라인과 중첩되지 않음), 상기 다이싱 가능성;
- 또는 칩의 2 개의 행 사이의 다이싱 경로를 통해 통과하는 2 개의 평행한 미세 다이싱 라인을 따른 다이싱 가능성으로서, 이들 라인은 제 1 칩의 다이싱 라인과 평행하지만 그들 중 하나 이상은 제 1 칩의 다이싱 라인과 중첩되지 않으며, 이 제 2 경우에는, 제 2 플레이트의 2 개의 다이싱 라인 사이에 놓인 부분은 제거되어 2 개의 중첩 엘리먼트로 구성된 최종 구조물의 일부를 형성하지 않는 조각 (scrap) 인, 상기 다이싱 가능성;
- 또는 그외, 제 1 플레이트의 미세 다이싱 라인의 폭보다 더 큰 커프 (kerf) 폭을 가지는 제 2 플레이트의 다이싱 가능성이 있다. 이 경우에, 이 커프는 본 발명에 따라 제 1 플레이트의 다이싱 라인에 비해 측면으로 오프셋된 하나 이상의 에지를 갖는 것으로 간주되며, 그것은 제 1 플레이트 다이싱 라인과 중첩되지 않는, 제 2 플레이트 다이싱 라인을 구성하는 에지이다. 여기서, 다시 한번, 다이싱 후에, 제 1 플레이트 엘리먼트는 그것과 접합되는 제 2 플레이트 엘리먼트에 의해 커버되지 않는 부분을 포함한다. 이 노출 부분은 하나 이상의 외부 접속 패드를 포함한다.
본 발명의 다른 특징은 첨부된 도면을 참조하여 얻어진 다음의 상세한 설명을 판독함에 따라 명백해질 것이다.
도 1 은 웨이퍼 상의 개별 칩에 대한 2 가지의 콘택 패드 구성의 실리콘 웨이퍼를 나타낸 상부도이다.
도 2 는 실리콘 웨이퍼를 나타낸 확대 단면도이다.
도 3 은 분자 접착에 의해 접합된 투명한 유리 플레이트와 웨이퍼의 중첩 어셈블리를 나타낸 도면이다.
도 4 는 중첩 어셈블리의 상부 및 하부 다이싱 라인을 나타낸 도면이다.
도 5 는 다이싱으로부터 발생한 개별 중첩 구조물을 나타낸 도면이다.
도 6 은 구조물과 패키지 사이의 전기 접속과 함께 패키지 상의 구조물의 장착을 나타낸 도면이다.
도 7 은 콘택 패드를 오버랩하는 넓은 커프를 가진 상부 플레이트의 다이싱을 나타낸 도면이다.
도 8 은 도 7 의 다이싱으로부터 발생한 개별 중첩 구조물을 나타낸 도면이다.
도 9 는 칩의 2 개의 대향 측면 상에 콘택 패드를 갖는 전자 칩의 경우에, 대응하는 다이싱 라인을 갖는 반도체 웨이퍼와 보호 플레이트의 중첩 어셈블리를 나타낸 도면이다.
도 10 은 도 9 의 어셈블리를 다이싱함으로부터 발생한 개별 구조물을 나타낸 도면이다.
도 11 은 넓은 커프를 갖는 단면도이다.
도 12 는 상부 플레이트의 만입부에 의해 한정되는 다이싱 경로를 갖는 2 개 의 플레이트를 나타낸 도면이다.
도 13 은 2 개의 깊이 레벨을 갖는 만입부에 의해 한정되는 다이싱 경로를 갖는 2 개의 플레이트를 나타낸 도면이다.
본 발명은, 투명한 유리 플레이트로 커버된 실리콘 칩에 의해 형성되는 이미지 센서인 단순한 예와 관련하여 상세히 설명될 것이며, 그 투명한 유리 플레이트는 센서의 외부와 칩 사이의 전기 접속을 허용하도록 액세스 가능한 칩 상에 콘택 패드를 방치한다. 그러나, 이 특정 예로 본 발명이 한정되지는 것은 아니다.
프로세스는, 종래의 증착 및 포토에칭 프로세스에 의해, 열과 행으로, 각각이 개개의 이미지 센서에 대응하는 동일 칩들의 어레이가 위에 제작되는 반도체 웨이퍼 (실제로는, 단결정 실리콘 웨이퍼) 에서 시작된다. 첨자 n 은 어레이의 행 n 의 칩에 할당되고, 첨자 n-1 은 일 측면에 인접한 칩에 할당되고 첨자 n+1 은 타 측면에 인접한 칩에 할당된다. 각 칩 Pn 은 감광성 엘리먼트의 매트릭스 및 관련 전자 드라이버를 포함하는 활성 구역 ZAn 을 갖는다. 이 활성 구역의 외연 위 및 이 활성 구역의 외측에는, 웨이퍼가 개별 칩으로 다이싱된 후 그리고 보호 패키지 내의 칩의 캡슐화하는 동안, 패키지 상의 단자에 후속 접속될 도전성 콘택 패드 PLn 이 배치된다. 콘택 패드와 외부 단자 사이의 접속은 일반적으로 일 측면에서는 콘택 패드에 접합되고 타 측면에서는 패키지에 접합된 금 또는 알루미늄 와이어에 의해 행해진다.
여기서 콘택 패드를 포함하고 있는 구역과 활성 구역의 사이에 행해진 구별 (distinction) 은 활성 구역 외부에 활성 엘리먼트가 존재하지 않는다는 것을 의미하는 것은 물론 아니다. 이 구별은 오직 외부의 콘택 패드를 포함하는 구역을 외부의 콘택 패드를 포함하지 않는 구역과 구별하기 위해서 행해지며, 여기서 패드를 포함하는 구역은 패드를 포함하지 않는 구역의 주변에 위치된다.
콘택 패드는 칩의 하나 또는 수개의 측면을 따라 배치될 수도 있다. 도 1a 에 있어서, 패드는 칩의 2 개의 인접한 측면을 따라서만 배치되며, 2 개의 대향 측면에는 배치되지 않는다. 도 1b 에 있어서, 패드는, 칩 Pn 상의 패드 PL1n 이 칩 Pn 을 칩 Pn -1 과 분리하는 측면을 따라 칩 Pn -1 상의 패드를 향하고 있고, 동일한 방식으로, 대향 측면에서, 칩 Pn 상의 패드 PL2n 가 칩 Pn 을 칩 Pn +1 과 분리하는 측면을 따라 칩 Pn +1 상의 패드를 향하고 있도록 칩의 적어도 2 개의 대향 측면에 배치된다. 일 예로서, 도 1b 는 칩의 3 개의 측면 상의 패드를 나타내고 있다. 제작 프로세스는 후술되는 것처럼 패드의 배열에 의존한다.
도 2 는 오직 일 측면 또는 2 개의 인접한 측면 상에 패드를 갖고 2 개의 대향 측면 상에는 패드를 갖지 않는 병렬 칩을 갖는 실리콘 웨이퍼 (10) 에 대한 확대 단면도이다. 도 1 에서와 같이, 인접 칩은 Pn -1, Pn, Pn +1 로 나타내고, 칩 Pn 의 활성 구역은 ZAn 으로 나타낸다. 활성 구역 외부에 놓인 콘택 패드 PLn 은 개략적으로 도시되어 있다. 활성 구역의 피쳐의 상세는 물론 도시되어 있지 않다. 이들 피쳐는 웨이퍼의 전면 (도 2 의 최상부에 놓인 상부면) 상에 절연층, 반도체 층 및 도전층을 증착시키고 이들 층을 포토에칭하는 종래의 공정에 의해 필수적으로 제조되는 수십만 개의 회로 엘리먼트를 포함할 수도 있다. 설명을 간략하게 하기 위해, 각 활성 구역의 회로들은 각각 직사각형 (50) 에 의해 도 2 에 개략적으로 도시되어 있다.
센서가 제작된 이후, "평탄화" 로 지칭되는 공정이 웨이퍼의 표면상에서 수행될 수도 있다. 이는 다양한 도전성층, 절연층 또는 반도체 층을 증착 및 에칭하는 공정이 웨이퍼 상에 릴리프 (relief) 를 생성시키기 때문이며, 그 표면의 대부분에 걸쳐 가능한 평탄한 웨이퍼 표면이 되도록 이 릴리프는 가능한 멀리 제거되는 것이 바람직하다. 실제로, 평탄화 공정은 필수적으로, 릴리프의 홈을 채우는 수 마이크론 두께의 보호층 (30; 일반적으로는 실리카로 제조됨) 으로 웨이퍼를 커버하는 단계로 구성되는데, 그 후 이 층은 그 층의 원하는 두께만을 남기기 위해 균일하게 에칭되며, 이는 센서에, 외부의 환경에 의한 공격으로부터 충분한 보호를 제공하도록 선택된다. 평탄화는 필수적인 것이 아니지만, 30 과 같은 절연 층이 웨이퍼의 표면상에서 사용되며, 다음의 내용에서는 이 층을 "평탄화 층" 으로 지칭할 것이다.
종래, 평탄화 공정 전 또는 후에, 콘택 패드의 적어도 중심을 베어링하고 이로써 도전체 와이어를 후속 결합하기 위해 그들을 액세스 가능하게 하도록 층 (30) 내에 개구를 만든다. 그러나, 본 발명에서는, 콘택 패드뿐만 아니라 콘택 패드에 인접한 구역을 오버랩시켜 더 넓은 개구를 만들 것이다. 보다 상세하게는, 이들 개구는 칩 Pn 의 활성 구역 ZAn 을 인접한 칩의 활성 구역 ZAn -1 또는 ZAn +1 과 분리하는 공간을 차지하는, "다이싱 경로" 라 지칭될 구역의 전체 폭을 넘어 연장한다. 칩 Pn-1 과 Pn 사이의 다이싱 경로는 ZDn 으로 나타낸다.
도 2 의 점선은 웨이퍼가 개별 칩으로 분할되도록 다이싱되는 다이싱 라인 LDn, LDn +1, LDn +2 를 나타낸다. 커프의 두께는 도 2 에서는 무시해도 좋은 것으로 간주된다. 실제로, 그들은 폭이 30 내지 50 마이크론이다. 절삭 라인 LDn 는 칩 Pn 의 패드 PLn 과 인접한 칩 Pn -1 의 활성 구역과의 사이의 다이싱 경로 ZDn 를 통해 통과한다. 이들 다이싱 라인은 다이싱 경로를 따라 전진함으로써 이동하는 수직 톱의 와이어 날 (wire blade) 로서 이미징될 것이다. 실제로, 다이싱 경로는 규칙적인 어레이로 칩의 행 사이 및 열 사이에 놓인 수직의 대역이다.
평탄화 층은 다이싱 경로에서 완전히 제거된다.
따라서, 도 2 에 나타낸 스테이지에서 제작되는 웨이퍼는 칩, 패드, 활성 구역, 및 인접한 칩의 활성 구역들 사이에 놓인 다이싱 경로를 포함한다. 활성 구역은 평탄한 보호층으로 커버된다. 다이싱 경로는, 패드를 오버랩하고, 패드를 베어링하도록 평탄화 층 (30) 을 국소적으로 제거함으로써 스트립된다. 후속 다이싱의 면은 하나의 칩의 패드와 인접한 칩의 활성 구역과의 사이의 다이싱 경로를 통해 통과할 것이다.
도 3 은 제작의 다음 단계를 나타낸 것이다. 칩을 보호하거나 또 다른 광학적 기능을 제공하기 위하여, 이런 보호 기능 또는 이런 광학적 기능에 대응하는 플레이트로 웨이퍼를 커버한다. 이 예에서, 이것은 단순히 균일한 두께의 투명한 유리 플레이트 (40) 이지만, 그 플레이트가 반도체 표면상에 준비된 칩들의 패턴에 대응하는 기능 (예를 들면, 광학적 기능) 의 패턴으로 준비될 수도 있다는 것을 이해하게 될 것이다. 플레이트의 두께는 예를 들어, 1mm 정도이다.
유리 플레이트 (40) 의 하부 표면 및 웨이퍼 (10) 의 상부 표면은 매우 평탄하며 분자 접착에 의해 서로 직접 접합될 수 있다. 분자 접착에 의한 접합은, 다이싱 경로 내에 및 특히 패드 상에 넘칠 위험이 따르고 200℃ 이상의 온도를 견딜 수 없는, 접합 재료의 부가를 필요로 하지 않는다는 이점이 있다. 접착은 실질적으로 이들 표면의 전 면적에 걸쳐 발생하지만, 그들은 평탄화 층 (30) 의 표면에 관하여 만입부를 내게 되기 때문에 그들이 플레이트와 접촉하고 있지 않다는 사실로 인해 다이싱 경로 ZD 에는 접착이 없다. 이 스테이지에 있어서, 다이싱 경로인 동일한 구역에서, 실리콘 웨이퍼보다 오히려 유리 플레이트에 만입부를 제공하고 동일한 결과인 접착이 없는 구역을 획득할 가능성이 있음을 주목하게 될 것이다. 그러나, 이것은 그 후 유리 플레이트에 에칭된 다이싱 경로를 웨이퍼 상의 다이싱될 칩과 정확한 정렬로 존재하게 할 필요가 있으며, 이 해결책은, 어느 경우나 콘택 패드를 베어링할 필요가 있기 때문에 평탄화 층을 에칭하지 않으면 안된다.
도 4 는 이렇게 하여 획득된 접합 구조물의 다이싱 라인을 나타낸 것이다. 각 다이싱 구역 ZDn 에는 2 개의 다이싱 라인, 즉, 하부 반도체 웨이퍼의 미리 언급된 다이싱 라인 LDn 과 상부 플레이트의 다이싱 라인 LHn 이 존재한다. 이들 라인 모두는 다이싱 경로에 존재하지만, 그들은 하나를 다른 하나와 관련하여 측면 오프셋시킨다. 웨이퍼 (10) 의 다이싱 라인 LDn 은 언급된 바와 같이, 칩 Pn -1 의 활성 구역 ZAn -1 과 칩 Pn 의 패드 PLn 사이를 통과한다. 상부 플레이트 (40) 의 다이싱 라인 LHn 은 동일한 칩 Pn 의 활성 구역 ZAn 와 패드 PLn 사이를 통과한다. 라인 간의 간격은 콘택 패드의 폭보다 더 크다.
다이싱 라인 LHn 을 따른 다이싱은 상부 플레이트의 상부 면을 통해 수행되지만 라인 LDn 을 따른 다이싱은 하부 플레이트의 하부 면을 통해 수행된다.
도 5 는 이런 이중의 다이싱 공정으로부터 발생하는 유리 플레이트 (상부 플레이트 엘리먼트) 와 칩 (하부 플레이트 엘리먼트) 의 중첩 구조물을 나타낸 것이다. 투명한 웨이퍼는 본질적으로 칩의 전체 상부 표면을 커버하고, 다이싱 부분에 대응하는 부분을 제외하고는 이 전체 표면에 강하게 접착된다. 패드 PLn 는 유리 플레이트 (40) 에 의해서도 평탄화 층 (30) 에 의해서도 커버되지 않아 완전히 액세스 가능하다.
패드 PLn 를 갖지 않는 칩의 측면 (도 5 에서는 칩의 우측) 의 경우, 유리 플레이트는 칩을 넘어서 연장한다.
도 6 은 캡슐화 패키지 베이스 (60) 상에, 그것의 투명한 플레이트에 의해 보호되는 칩의 장착을 나타낸 도면이다. 그 칩은 그것의 하부 면을 통해 베이스 (일반적으로는 베이스 상에 제공되는 도전성 표면상) 에 접합되며, 도전성 와이어 (62) 는 칩 상의 패드 PLn 와 베이스 상에 제공되는 대응 패드 (64) 사이에 통상적으로 와이어 접합되며, 여기서 후자의 패드는 대체로 이와 같이 제조된 컴포넌트의 외부 접속용 핀에 접속되어 있다.
도 4 내지 도 6 에 나타낸 예에서, 다이싱 라인은, 매우 미세한 커프 폭 (50 마이크론 미만) 및 하부 플레이트 엘리먼트 상에서 볼 수 있게 남기는 것이 바람직한 콘택 패드의 폭보다 더 작은 모든 경우를 야기하는 톱 (또는 또 다른 절삭 기구) 에 의해 획득된 것으로 간주된다.
도 7 은 하부 플레이트 엘리먼트 상에 노출된 채 있는 것이 바람직한 부분의 폭과 대략 동일한, 더 큰 폭의 톱날 (또는 다른 절삭 기구) 을 이용하는 단계로 구성된 또 다른 진행 방식을 나타낸 것이다. 도 7 은 넓은 커프의 이용으로부터 발생하는 다이싱 개시 (dicing initiation) 를 나타낸 것이다. 하부 플레이트의 미세 다이싱 라인 LDn 은 변형되지 않는다. 상부 플레이트의 넓은 다이싱 스트립 BHn 은, 일 측면에는 도 4 의 경우에서와 동일한 다이싱 라인 LHn 에 의해 형성되고 라인 LDn 에 대해 측면 오프셋되는 에지, 및 타 측면에는 LDn 에 대해 오프셋될 수도 있고 오프셋되지 않을 수도 있는 에지 LH'n 를 포함한다. 이 경우에, 다이싱 라인 LHn 및 LH'n 사이의 다이싱 스트립 BHn 은 콘택 패드를 오버랩하는데, 이 콘택 패드는 상부 플레이트 엘리먼트에 의해 여전히 커버되지 않은 채여야 한다. 이 해결책의 이점은, 다이싱 후, 볼 수 있는 패드를 갖지 않는 컴포넌트의 측면이 제 1 플레이트를 넘어 돌출하는 제 2 플레이트의 부분을 포함하지 않는다는 것이다. 그러나, (돌출부 바로 밑의) 상부 플레이트의 하부 면 상에서 접촉을 취하는 것이 바람직하다면, 돌출부를 갖는 것이 때때로 바람직할 수도 있다는 것에 주목해야 할 것이다.
도 8 은 라인 LH'n 이 라인 LDn 과 중첩되는 경우 다이싱 후의 결과의 컴포넌트를 나타낸 것이다.
도 9 는 도 1b 에 나타낸 것처럼, 칩이 2 개의 대향 측면 상에 패드를 포함하는 경우의 중첩 웨이퍼와 플레이트를 나타낸 것이다. 패드는 칩 Pn 의 왼쪽 측면 상에는 PL1n 으로 나타내고 오른쪽 측면 상에는 PL2n 으로 나타낸다. 이런 경우, 제 1 칩의 활성 구역을 제 2 칩의 활성 구역과 분리하는 전체 공간에서 또 한번 연장하는 칩 Pn 과 칩 Pn -1 사이의 다이싱 경로 ZDn 는, 칩 Pn -1 의 패드 PL2n -1 와 인접한 칩 Pn 의 패드 PL1n 모두를 넘어서 연장한다.
칩 Pn 과 Pn -1 사이의 웨이퍼의 다이싱 라인 LDn 은 칩 Pn -1 의 패드 PL2n -1 와 칩 Pn 의 패드 PL1n 사이의 다이싱 경로 ZDn 를 통해 통과한다.
상부 플레이트 (40) 의 다이싱을 한정하기 위하여, 이번에는 2 개의 분리된 평행한 다이싱 라인, 라인 LH1n 과 라인 LH2n 각각이 존재한다. 첫번째 라인은 칩 Pn 의 활성 구역 ZAn 과 동일한 칩의 패드 PL1n 사이의 다이싱 경로를 통해 통과하지만, 두번째 라인은 칩 Pn -1 의 패드 PL2n -1 와 동일한 칩의 활성 구역 ZAn -1 사이의 동일한 다이싱 경로 ZDn 내에 있다. 다이싱 라인 LH1n 및 LH2n 은 어느 경우도 하부 플레이트의 다이싱 라인 LDn 또는 LDn +1 과 중첩되지 않는다.
도 3 및 도 4 에 관한 설명에서와 같이, 다이싱 경로는 평탄화 공정 후에, 다이싱 경로의 전반에 걸친 평탄화 층 (30) 의 국소 제거에 의해 형성된다. 이는 먼저 전체 경로 위의 웨이퍼의 표면에 만입부를 생성하고, 두번째로, 콘택 패드를 베어링한다. 분자 접착에 의한 접합 동안, 거의 전체 플레이트가 웨이퍼에 강하게 접착되지만, 다이싱 경로에는 플레이트와 웨이퍼 사이의 접착이 존재하지 않는다.
웨이퍼가 다이싱 경로를 따라, 실제로는 먼저 최상부를 통해, 그 후 저부를 통해 다이싱되는 경우, 이중의 최상부 다이싱은 조각을 발생시키는데, 이 조각은 동일한 다이싱 경로의 2 개의 다이싱 라인 LH1 및 LH2 사이에 놓인 플레이트의 부분이다.
도 10 은 다이싱 공정 후의 2 개의 엘리먼트 구조물을 나타낸 것이다. 각 칩을 커버하는 유리 플레이트는 일 측면에서나 타 측면에서나 콘택 패드를 커버하지 않으며, 또한, 그것은 오른쪽에서나 왼쪽에서나 칩을 넘어서 연장하지 않는다. 다이싱 라인 LH2n-1 과 LH1n 사이에 놓인 유리 플레이트 부분을 구성하는 조각 또는 잔여물 Rn 은 다이싱 후의 세정 공정 동안 제거된다. 유리 조각은, 그것이 완전히 2 개의 다이싱 라인 사이에 놓인 구역에서 온 것이기 때문에 반도체 웨이퍼에 접착하지 않으며, 여기서, 2 개의 다이싱 라인들은 완전히 비접착 다이싱 경로 내에 놓여 있다.
칩이 오직 3 개의 측면 (도 1b 의 경우) 에만 패드를 갖는다면, 열의 다이싱 경로에 대해서는 도 4 에서와 같이 수행되고 행의 절삭 경로에 대해서는 도 9 에서와 같이 수행된다. 3 개의 측면 상에서는, 유리 플레이트가 액세스 가능한 패드를 남기도록 칩을 넘어서 돌출하지 않지만, 4 번째 측면 상에서는, 유리 플레이트는 그들로부터 돌출할 수도 있다. 칩이 4 개의 측면에 패드를 갖는다면, 다이싱은 행의 다이싱 방향에 대해 그리고 열의 다이싱 방향에 대해서는 도 9 에서와 같이 수행될 것이고, 유리 플레이트는 측면들 중 어느 측면에서도 칩을 넘어서 돌출하지 않을 것이다.
2 개의 대향 측면 중 하나에 패드가 존재하지 않는 경우 (도 1a 및 도 3 과 도 5 의 경우), 그러나, 그것은 도 5 에 나타낸 것과 달리, 유리 플레이트가 칩을 넘어서 돌출하지 않는 것이 바람직할 수도 있다. 이 경우에, 도 9 와 도 10 에서와 동일한 유형의 것으로 다이싱, 즉, 잔여물 Rn 을 남기는 동일한 다이싱 경로에서의 유리 플레이트를 이중의 다이싱하기에 충분하다. 도 4 와 비교해서, 도 9 의 다이싱 라인 LH2n -1 과 유사한 유리 플레이트의 제 2 다이싱 라인이 제공되지만 다이싱 라인 LDn 과는 중첩되는 것이 바람직하며 이로써 돌출부를 제거한다.
칩이 도 9 및 도 10 에서와 같이, 2 개의 대향 측면에 패드를 갖는다면, 도 7 에 도시된 바와 같은 방식으로 넓은 커프를 갖는 상부 플레이트를 다이싱하는 것 또한 가능하다. 이 경우에, 2 개의 이웃한 미세 다이싱 라인 LH1n 과 LH2n - 1 를 갖는 대신에, 오직 단일의 넓은 커프가 이용되며, 이 커프의 하나의 에지는 라인 LH1n 에 의해 형성되고 다른 에지는 라인 LH2n -1 에 의해 형성된다. 도 11 은 넓은 커프로 톱질하여 발생하는 다이싱 개시를 나타낸 것이다. 다이싱은 패드 PL2n-1 과 PL1n 의 최상부의 재료를 동시에 제거한다. 이 다이싱으로부터 발생하는 컴포넌트는 도 10 에서와 동일하다.
일반적으로, 다이싱은 레이저 또는 톱을 이용하여 수행된다. 전체 웨이퍼에 걸쳐 선형인 것이 바람직하며, 다이싱 경로는 개별 칩의 행과 열 사이의 세로 대역이다. 다이싱은 먼저 최상부를 통해 수행될 수도 있고 또는 저부를 통해 먼저 수행될 수도 있다. 실제로, 그 절차는 다음과 같다: 제 1 다이싱은 투명한 플레이트 (40) 의 상부 면을 통해, 플레이트 (40) 의 두께 또는 약간 더 작은 두께에 대응하는 깊이를 넘어 행해진다. 다이싱은 반도체 웨이퍼의 하부 면을 통해 웨이퍼 (10) 의 두께와 동일하거나 약간 더 작은 두께에 대응하는 깊이를 넘어 진행된다. 절삭되지 않은 두께 부분이 플레이트 위나 웨이퍼 위에 남아있다면, 개별 칩을 형성하기 위해, 다이싱 라인을 따라 플레이트 및 웨이퍼를 브레이킹함으로써 분리가 완료된다.
전술에서는, 분자 접착이 바람직한 접합 방법이기 때문에, 그 분자 접착에 의해 플레이트와 웨이퍼가 접합되는 것으로 간주되었다. 이 때문에, 한편에는 표면의 높은 평면성으로 인해, 그리고 대향 표면의 전 면적이 거의 서로 직접 접촉하고 있고 그 후 오직 좁은 다이싱 경로만이 집적 접촉하고 있지 않다는 사실로 인해 접착이 강하고 다른 한편에는 반도체 웨이퍼의 표면을 접합 재료가 오염시킬 위험이 없기 때문에 프로세스는 매우 깨끗하다. 플레이트들을 접촉시키는 공정 다음에는 일반적으로 어닐링 공정이 후속되는데, 이는 접착을 완료한다.
플레이트 (40) 를 다이싱하는 공정 동안, 다이싱 라인이 칩의 활성 부분 위에 놓이기 때문에 레이저 또는 톱이 칩의 표면을 손상시키지 않도록 주의할 필요가 있다. 이것은, 비록 분자 접착에 의해 접합이 수행되더라도, 플레이트에 다이싱 경로보다 (도 12 에서와 같이, 예를 들어 수십 마이크론의 깊이) 큰 만입부를 제공하는 것이 바람직한 이유이다. 따라서, 절삭 깊이는 반도체 웨이퍼에 절삭 툴이 도달할 위험이 없도록 조정될 수도 있다. 이는 도 7 및 도 11 에서와 같이 넓은 커프에 의한 다이싱이 사용될 경우에 특히 유용하다.
또한, 다이싱 경로 내에서의 접착을 방지할 목적을 위한 얕은 만입부 및 절삭 툴에 의해 웨이퍼 (10) 의 상부 표면이 손상되는 것을 방지할 목적을 위한 플레이트 (40) 내의 더 깊은 만입부를 결합하는 것이 가능하다. 따라서, 더 깊은 만입부 (80) 는 유리 플레이트 (40) 의 다이싱 라인에 집중 배치된다 (localize). 도 13 은 다이싱 경로에 2 개의 깊이를 갖는 만입부를 가진 유리 플레이트의 구성예를 나타낸 것이다. 동일한 다이싱 경로 내의 플레이트 (40) 에 2 개의 다 이싱 라인이 있다면, 2 개의 깊은 만입부가 있다. 그 깊이는 수십 마이크론일 수도 있다.
만입부는 원하는 깊이에 따라 포토리소그래픽 에칭에 의해 또는 기계 머시닝 또는 레이저 머시닝에 의해 만들어진다. 상부 플레이트가 하부 플레이트 위에 배치될 때, 그 플레이트들은 만입부가 다이싱 경로에 대해 정확하게 위치되도록 정렬된다. 정렬은 상부 플레이트가 투명한 경우에 특히 간단하다.
따라서, 본 발명은 투명한 유리 플레이트에 의한 이미지 센서의 보호의 경우에 있어서 더 상세히 설명되고 있다. 또한 본 발명은 2 개의 중첩 엘리먼트로 구성된 모든 종류의 다른 구조물들에도 적용가능하다. 상부 플레이트 (40) 는 애플리케이션에서의 웨이퍼 (10) 와 동일한 재료의 플레이트일 수 있으며, 여기서, 가시광에 대한 플레이트의 투명성이 중요한 파라미터가 아니라 팽창 계수가 동일한 것이 중요하며 상부 플레이트 상에서 수행되는 처리가 하부 플레이트 상에서 수행되는 처리와 동일한 성질인 것이 또한 중요하다.
그 플레이트는 또한 광섬유 웨이퍼일 수도 있다.
방사선의 경우, 상부 구조 엘리먼트는 (하부 구조 엘리먼트) 이미지 센서에 의해 검출될 수 있는 광 이미지로 X 선을 컨버팅하는 신틸레이터 구조를 가질 수도 있다. 이 신틸레이터 구조는 광섬유가 센서의 표면에 수직으로 방향지정되는 병렬 광섬유 웨이퍼와 결합될 수도 있다. 이 광섬유 웨이퍼는 그 후 신틸레이터 재료의 층으로 커버된다.
유리 플레이트는 계획된 애플리케이션에 따라 용융 실리카 또는 다른 재료의 플레이트로 대체될 수도 있다. 예를 들어 압전 재료가 압전 애플리케이션용으로 제공될 수도 있다.
Claims (12)
- 2 개의 플레이트 (10, 40) 에서 시작하여, 서로 접합되는 2 개의 중첩 엘리먼트로 구성되는 구조물의 집단 제작을 위한 프로세스로서,상기 플레이트 중 하나는 제 2 플레이트에 속하는 제 2 엘리먼트가 접합되어야 하는 제 1 엘리먼트의 어레이를 포함하고, 제 1 플레이트는 절연 보호층에 의해 보호되는 전자 회로 엘리먼트를 포함하며,상기 프로세스는,- 상기 제 2 플레이트 (40) 의 하부 면을 그들 각각의 표면의 대부분에 걸쳐 상기 제 1 플레이트 (10) 의 상부 면에 접합시키지만, 상기 제 1 플레이트 상의 절연 보호층에 만입부를 에칭함으로써 형성되는 "다이싱 경로" (ZDn) 로 지칭되는 구역을 접합시키지 않는, 공정; 및- 상기 플레이트를 하부 플레이트 엘리먼트와 상부 플레이트 엘리먼트를 포함하는 2 개의 중첩 엘리먼트로 구성되는 개별 구조물로 다이싱하는 공정으로서, 상기 다이싱 공정은 적어도 다이싱 경로 (ZDn) 를 따라 통과하는 제 1 다이싱 라인 (LHn; LH1n) 을 따라 상기 제 2 플레이트의 최상 측을 통해 상기 제 2 플레이트 (40) 의 엘리먼트를 다이싱하는 단계, 및 상기 2 개의 다이싱 라인 사이에 놓인 상기 하부 플레이트 엘리먼트의 일부가 상기 상부 플레이트 엘리먼트에 의해 커버되지 않도록 동일한 다이싱 경로에 따라 통과하지만 상기 제 1 다이싱 라인과 중첩되지 않는 제 2 다이싱 라인 (LDn) 을 따라 하측을 통해 상기 제 2 플레이트의 엘리먼트 아래에 위치되는, 상기 제 1 플레이트 (10) 의 엘리먼트를 다이싱하는 단계를 포함하는, 상기 다이싱 공정을 포함하는, 구조물의 집단 제작을 위한 프로세스.
- 제 1 항에 있어서,상기 다이싱 공정은, 상기 동일한 다이싱 경로 (ZDn) 를 통해 통과하지만 상기 제 1 및 제 2 다이싱 라인과 중첩되지 않는 제 3 다이싱 라인 (LH2n-1) 을 따라 상기 제 2 플레이트의 상측을 통해 상기 제 2 플레이트를 다이싱하는 단계를 포함하며,상기 제 1 다이싱 라인과 제 3 다이싱 라인 사이에 놓인 부분은 상기 플레이트를 다이싱함으로부터 발생하는 2 개의 엘리먼트의 중첩 구조물의 일부를 형성하지 않는 조각 (Rn) 을 구성하는 것을 특징으로 하는 구조물의 집단 제작을 위한 프로세스.
- 제 1 항에 있어서,상기 제 2 플레이트의 다이싱은 상기 제 1 플레이트의 다이싱 폭보다 더 큰 커프 폭으로 수행되며, 더 넓은 커프의 일 에지는 상기 제 1 플레이트의 다이싱 라인과 중첩되지 않는 상기 제 2 플레이트의 다이싱 라인을 구성하는 것을 특징으로 하는 구조물의 집단 제작을 위한 프로세스.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 하부 플레이트 엘리먼트는 집적 회로 칩이며, 상기 상부 플레이트 엘리먼트에 의해 커버되지 않는 상기 하부 플레이트 엘리먼트의 일부는 상기 칩 상에 형성되는 전자 회로에 액세스하기 위한 하나 이상의 전기 콘택 (PLn) 을 포함하며, 이 콘택은 상기 하부 플레이트 엘리먼트의 상부 면 상에 위치되는 것을 특징으로 하는 구조물의 집단 제작을 위한 프로세스.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 플레이트들의 서로에 대한 접합은, 상기 제 1 플레이트의 평탄한 상부 면과 상기 제 2 플레이트의 평탄한 하부 면과의 사이에 접착 재료가 없는 분자 접착에 의한 접착이며, 상기 만입부가 국소 접착을 방지하는 것을 특징으로 하는 구조물의 집단 제작을 위한 프로세스.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 상부 플레이트 엘리먼트는 상기 하부 플레이트 엘리먼트를 보호하기 위한 엘리먼트인 것을 특징으로 하는 구조물의 집단 제작을 위한 프로세스.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 상부 플레이트는 투명한 플레이트인 것을 특징으로 하는 구조물의 집단 제작을 위한 프로세스.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 상부 플레이트는 개별 광학 엘리먼트의 어레이를 포함하며, 각각의 광학 엘리먼트는 상기 하부 플레이트에 형성되는 각각의 집적 회로 칩에 대응하는 것을 특징으로 하는 구조물의 집단 제작을 위한 프로세스.
- 제 8 항에 있어서,상기 하부 플레이트 엘리먼트는 이미지 센서 또는 이미지 디스플레이이며, 상기 상부 플레이트 엘리먼트는 이 센서와 관련된 광학 구조물인 것을 특징으로 하는 구조물의 집단 제작을 위한 프로세스.
- 제 9 항에 있어서,상기 2 개의 중첩 엘리먼트로 구성되는 구조물은 방사선 이미지 센서이며, 상기 상부 플레이트 엘리먼트는 상기 이미지 센서에 의해 검출될 수 있는 광 이미지로 X 선을 컨버팅하는 파이버 웨이퍼 및 신틸레이터 구조물 중 하나 이상을 포함하는 것을 특징으로 하는 구조물의 집단 제작을 위한 프로세스.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 2 개의 중첩 엘리먼트로 구성되는 구조물은 전기 및 기계적 기능, 및 전기 및 광학적 기능 중 하나 이상을 결합하는 MEMS 또는 MOEMS 타입의 마이크로 머시닝된 구조물인 것을 특징으로 하는 구조물의 집단 제작을 위한 프로세스.
- 제 7 항에 있어서,상기 투명한 플레이트는 유리 및 용융 실리카 중 어느 하나로부터 형성되는 것을 특징으로 하는 구조물의 집단 제작을 위한 프로세스.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0413345 | 2004-12-15 | ||
| FR0413345A FR2879183B1 (fr) | 2004-12-15 | 2004-12-15 | Procede de fabrication collective de microstructures a elements superposes |
| PCT/EP2005/056599 WO2006063961A1 (fr) | 2004-12-15 | 2005-12-08 | Procede de fabrication collective de microstructures a elements superposes |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070110831A KR20070110831A (ko) | 2007-11-20 |
| KR101197502B1 true KR101197502B1 (ko) | 2012-11-09 |
Family
ID=34952598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020077013453A KR101197502B1 (ko) | 2004-12-15 | 2005-12-08 | 중첩 엘리먼트 마이크로 구조물을 집단 생성하는 방법 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US7737000B2 (ko) |
| EP (1) | EP1825510B1 (ko) |
| JP (1) | JP5145593B2 (ko) |
| KR (1) | KR101197502B1 (ko) |
| CN (1) | CN100541766C (ko) |
| CA (1) | CA2587431C (ko) |
| DE (1) | DE602005015483D1 (ko) |
| FR (1) | FR2879183B1 (ko) |
| WO (1) | WO2006063961A1 (ko) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5164532B2 (ja) * | 2007-11-14 | 2013-03-21 | オンセミコンダクター・トレーディング・リミテッド | 半導体モジュールおよび撮像装置 |
| US20090127694A1 (en) * | 2007-11-14 | 2009-05-21 | Satoshi Noro | Semiconductor module and image pickup apparatus |
| JP2011224931A (ja) * | 2010-04-22 | 2011-11-10 | Disco Corp | 光デバイスウエーハの加工方法およびレーザー加工装置 |
| KR101217697B1 (ko) * | 2010-08-16 | 2013-01-02 | 주식회사 이오테크닉스 | 웨이퍼 가공방법 |
| FR2992465B1 (fr) * | 2012-06-22 | 2015-03-20 | Soitec Silicon On Insulator | Procede de fabrication collective de leds et structure pour la fabrication collective de leds |
| CN104507853B (zh) | 2012-07-31 | 2016-11-23 | 索泰克公司 | 形成半导体设备的方法 |
| US9105485B2 (en) * | 2013-03-08 | 2015-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bonding structures and methods of forming the same |
| US9449876B2 (en) * | 2014-01-17 | 2016-09-20 | Infineon Technologies Ag | Singulation of semiconductor dies with contact metallization by electrical discharge machining |
| US9466638B2 (en) * | 2014-10-07 | 2016-10-11 | Terapede Systems Inc. | Seemless tiling and high pixel density in a 3D high resolution x-ray sensor with integrated scintillator grid for low noise and high image quality |
| US10971541B2 (en) * | 2017-12-21 | 2021-04-06 | Varex Imaging Corporation | Detector architecture using photodetector arrays on thinned substrates |
| US10643860B2 (en) | 2018-03-26 | 2020-05-05 | Infineon Technologies Ag | Methods of thinning and structuring semiconductor wafers by electrical discharge machining |
| US10967450B2 (en) | 2018-05-04 | 2021-04-06 | Infineon Technologies Ag | Slicing SiC material by wire electrical discharge machining |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020170175A1 (en) | 1999-12-22 | 2002-11-21 | Robert Aigner | Method for producing micromechanical structures |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL108359A (en) | 1994-01-17 | 2001-04-30 | Shellcase Ltd | Method and device for creating integrated circular devices |
| JP3613838B2 (ja) * | 1995-05-18 | 2005-01-26 | 株式会社デンソー | 半導体装置の製造方法 |
| JP3584635B2 (ja) * | 1996-10-04 | 2004-11-04 | 株式会社デンソー | 半導体装置及びその製造方法 |
| JP2000182915A (ja) * | 1998-12-16 | 2000-06-30 | Ricoh Co Ltd | 半導体装置およびその製造方法 |
| FR2803394B1 (fr) * | 1999-12-30 | 2003-04-25 | Thomson Tubes Electroniques | Systeme de detection d'image radiologique pour generateur de rayons x a balayage |
| US6902987B1 (en) * | 2000-02-16 | 2005-06-07 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US6407381B1 (en) * | 2000-07-05 | 2002-06-18 | Amkor Technology, Inc. | Wafer scale image sensor package |
| US7307775B2 (en) * | 2000-12-07 | 2007-12-11 | Texas Instruments Incorporated | Methods for depositing, releasing and packaging micro-electromechanical devices on wafer substrates |
| US20040012698A1 (en) * | 2001-03-05 | 2004-01-22 | Yasuo Suda | Image pickup model and image pickup device |
| JP2002329851A (ja) * | 2001-05-01 | 2002-11-15 | Canon Inc | 撮像モジュールとその製造方法、および撮像モジュールを備えた撮像機器 |
| FR2837981B1 (fr) * | 2002-03-28 | 2005-01-07 | Commissariat Energie Atomique | Procede de manipulation de couches semiconductrices pour leur amincissement |
| JP4241160B2 (ja) * | 2002-04-22 | 2009-03-18 | 富士フイルム株式会社 | 固体撮像装置の製造方法 |
| DE10232190A1 (de) * | 2002-07-16 | 2004-02-05 | Austriamicrosystems Ag | Verfahren zur Herstellung eines Bauelements mit tiefliegenden Anschlußflächen |
| JP2004207460A (ja) * | 2002-12-25 | 2004-07-22 | Olympus Corp | 半導体装置及びその製造方法 |
| JP4180982B2 (ja) * | 2003-06-16 | 2008-11-12 | 富士通メディアデバイス株式会社 | 弾性表面波デバイス、そのパッケージ及びその製造方法 |
| WO2005062356A1 (ja) * | 2003-12-24 | 2005-07-07 | Hitachi, Ltd. | 装置とその製造方法 |
| FR2880128B1 (fr) * | 2004-12-29 | 2007-02-02 | Commissariat Energie Atomique | Accelerometre micro-usine a peignes capacitifs |
-
2004
- 2004-12-15 FR FR0413345A patent/FR2879183B1/fr not_active Expired - Fee Related
-
2005
- 2005-12-08 DE DE602005015483T patent/DE602005015483D1/de active Active
- 2005-12-08 CA CA2587431A patent/CA2587431C/fr not_active Expired - Fee Related
- 2005-12-08 US US11/721,928 patent/US7737000B2/en active Active
- 2005-12-08 JP JP2007546026A patent/JP5145593B2/ja active Active
- 2005-12-08 KR KR1020077013453A patent/KR101197502B1/ko active IP Right Grant
- 2005-12-08 WO PCT/EP2005/056599 patent/WO2006063961A1/fr active Application Filing
- 2005-12-08 CN CNB2005800465934A patent/CN100541766C/zh active Active
- 2005-12-08 EP EP05815827A patent/EP1825510B1/fr active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020170175A1 (en) | 1999-12-22 | 2002-11-21 | Robert Aigner | Method for producing micromechanical structures |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2587431A1 (fr) | 2006-06-22 |
| EP1825510A1 (fr) | 2007-08-29 |
| CN100541766C (zh) | 2009-09-16 |
| CA2587431C (fr) | 2014-06-10 |
| US20090275152A1 (en) | 2009-11-05 |
| KR20070110831A (ko) | 2007-11-20 |
| FR2879183A1 (fr) | 2006-06-16 |
| FR2879183B1 (fr) | 2007-04-27 |
| DE602005015483D1 (de) | 2009-08-27 |
| EP1825510B1 (fr) | 2009-07-15 |
| WO2006063961A1 (fr) | 2006-06-22 |
| JP2008523999A (ja) | 2008-07-10 |
| CN101124673A (zh) | 2008-02-13 |
| US7737000B2 (en) | 2010-06-15 |
| JP5145593B2 (ja) | 2013-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101197502B1 (ko) | 중첩 엘리먼트 마이크로 구조물을 집단 생성하는 방법 | |
| EP1247293B1 (en) | Methods for producing packaged integrated circuit devices & packaged integrated circuit devices produced thereby | |
| JP3675402B2 (ja) | 光デバイス及びその製造方法、光モジュール、回路基板並びに電子機器 | |
| KR100758887B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2007201260A (ja) | 封止構造体及び封止構造体の製造方法及び半導体装置及び半導体装置の製造方法 | |
| US8030180B2 (en) | Method of manufacturing a semiconductor device | |
| JP2007165789A (ja) | 半導体装置の製造方法 | |
| TWI458058B (zh) | 晶片封裝體及其形成方法 | |
| US20140113412A1 (en) | Chip package and fabrication method thereof | |
| JP4863214B2 (ja) | 薄膜化シリコンからなる電子チップの製造方法 | |
| KR100919964B1 (ko) | 투명 기판 상의 컬러 이미지 센서 및 그 제조 방법 | |
| US20070166958A1 (en) | Method of wafer level packaging and cutting | |
| JP4180512B2 (ja) | 薄化前に接触孔が開けられるカラー画像センサの製造方法 | |
| JP2004063782A (ja) | 固体撮像装置およびその製造方法 | |
| JP2000040677A (ja) | 半導体素子の製造方法 | |
| CN102386198A (zh) | 制造光学传感器的方法 | |
| TW201545220A (zh) | 半導體結構的製造方法 | |
| JP3425747B2 (ja) | 液晶表示素子の製造方法 | |
| TW201537734A (zh) | 半導體結構的製造方法 | |
| JP7098755B2 (ja) | 傾斜光学窓を有するマイクロメカニカル装置の製造方法および対応するマイクロメカニカル装置 | |
| JP4347091B2 (ja) | 光学素子の製造方法 | |
| JP2009141163A (ja) | フォトダイオードアレイ製造方法 | |
| JP2576190B2 (ja) | 大規模集積回路およびその製造方法 | |
| JP2006253597A (ja) | 積層板の加工方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20151002 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20160929 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20181001 Year of fee payment: 7 |