KR101184201B1 - 집적 회로 패키지 - Google Patents

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KR101184201B1
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마이클 에프. 디베라디노
로렌스 웨인 골릭
징글링 주
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에이저 시스템즈 인크
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Abstract

본 발명은, 많은 핀 수(pin counts)를 가진 고성능 디지털 IC 장치들을 얻을 수 있도록 하며 와이어 본드(wire bond) 기술을 사용하여 패키징되는 리드프레임을 기술한다. 본 발명에 따르면, 패들(paddle)의 구성은 리드프레임 디자인에 새로운 크기(dimension)를 부가하도록 수정된다. 바람직한 실시예에서, 선택된 와이어 본드들의 길이가 감소되도록 하나 이상의 슬롯들이 패들에 형성된다. 이는 기생 커패시턴스들(parasitic capacitances)에 대한 이러한 선택된 리드들의 자화율(susceptibility)을 감소시킨다. 선택된 리드들은 전형적으로 초고속 신호들을 반송하는 리드들이다.
와이어 본드, 리드프레임, 집적 회로, 리드 핑거, 패들

Description

집적 회로 패키지{Integrated circuit package}
도 1는 종래의 TQFP IC 패키지의 단면도.
도 2는 도 1의 장치에 대한 전형적인 리드프레임 디자인의 개략적 평면도.
도 3은 IC 칩의 다이 본딩 및 와이어 본딩 후 도 2의 리드프레임을 도시한 평면도.
도 4는 본 발명의 일 실시예를 예시한 수정된 패들의 기하학적 형태를 가진 리드프레임의 개략적 평면도.
도 5는 IC 칩의 다이 본딩 및 와이어 본딩 후 도 4의 리드프레임을 도시한 평면도.
도 6은 도 5의 슬롯 부분에 대한 상세도.
도 7-9는 슬롯으로 연장되는 선택된 리드들의 구성에 대한 다른 실시예들을 도시한 도면.
* 도면부호에 대한 간단한 설명*
11: 반도체 칩 12: 패들
14: 리드 핑거 21: 슬롯
기술 분야
본 발명은 일반적으로 집적 회로(IC) 패키징(packaging)에 관한 것이며, 보다 상세하게는, 오버몰딩된 와이어-본딩된 IC 패키지들(overmolded wire-bonded IC packagies)에 대한 리드프레임들(leadframes)의 디자인에 관한 것이다.
종래 기술
집적 회로 패키지들에 대한 와이어-본딩 기술은 IC 제조시 주요 기술로 유지되고 있다. 정밀 피치(fine pitch)를 가진 많은 핀 수의 장치들(pin count device)에서는, 플립-칩 땝납 범프 기술(flip-chip solder bump technology)과 매칭되기에 곤란한 정밀 요소가 있다. 전형적인 많은 핀 수의 패키지들, 예컨대 TQFP(Thin Quad Flat Pack) 패키지들은, IC 칩이 4개의 변들로부터 연장하는 리드들과 함께 본딩되는 정사각형 또는 직사각형 패들(paddle)을 가진다. 리드들은 IC 칩에서 매우 정밀한 리드 피치(lead pitch)를 와이어 본드 사이트들에서 넓은 피치와 상호접속 사이트들, 즉 리드 단부들에서 훨씬 넓은 피치로 전이되도록 부채꼴로 전개된다. 최신 기술의 고속 디지털 장치들은 와이어 본드들 및 와이어 본드들이 부착되는 리드프레임 핑거들(fingers)의 길이 및 구성은 최적 성능을 위하여 제어될 필요가 있는 회로 요소를 포함한다. 다양한 리드프레임 디자인들은 종래기술의 문제점들을 개선하기 위하여 개발되었으나 개선점들은 계속해서 연구되고 있다.
본 발명의 목적은, 많은 핀 수를 가진 고성능 디지털 IC 장치들을 얻을 수 있도록 하며 와이어-본드 기술을 사용하여 패키징되는 새로운 리드프레임 및 IC 패키지를 제공하는데 있다. 본 발명에 따르면, 패들의 구성은 리드프레임 디자인에 새로운 크기를 추가하도록 수정된다. 바람직한 실시예에서, 선택된 와이어 본드들의 길이가 감소되도록 하나 이상의 슬롯들이 패들에 형성된다. 이는 기생 레지스턴스/인덕턴스에 대한 이러한 선택된 리드들에 대한 와이어 본드의 자화율을 최소화한다. 선택된 리드들은 전형적으로 초고속 디지털 신호들을 반송하는 리드들이다.
본 발명은 프로토타입으로서 노출된 패들의 얇은 평면 팩 IC 패키지(eTQFP)를 사용하여 기술될 것이다. 그러나, 본 발명이 이에 제한되지 않는다는 것이 이해되어야 한다. 또한, 본 발명은 다양한 와이어 본딩된 IC 장치들에 적용할 수 있다. 전형적으로, 이들은 여기에서 예시적으로 기술되는 바와 같이 오버몰딩된 플라스틱 패키지들이거나 또는 플라스틱 공동 패키지들이거나 또는 임의의 다른 형태의 많은 핀 수의 패키징일 것이다. 또한, 패들 구성이 장치의 전기적 성능의 다른 특징에 영향을 미치도록 수정되는 IC 또는 전기적 소자 패키지들은 본 발명의 범위 내에서 고려된다. 패키지는 하이브리드 IC들 또는 집적 수동 장치(Integrated Passive Device; IPD) 칩들을 포함할 수 있다. 또한, 패키지는 디지털 칩들로 패키징된 MEMS 장치들과 같은 광학 서브어셈블리들을 포함할 수 있다.
도 1에서는 반도체 칩(11)은 리드프레임에 결합되는 것으로 도시된다. 리드프레임은, 패들에 칩을 결합하는 매체로서 땝납 또는 도전성 접착제(13)를 가진 패 들(12)을 포함한다. 이러한 패키지 디자인에 있어서, 패들은 접지 I.O 접속이 노출된 패들에 직접 형성되도록 패키지의 하부에서 노출된다. 패들은 또한 패키지의 측면으로부터 연장하는 리드 핑거(14)를 포함한다. 반도체 장치 패키지의 형성은 IC 칩 및 리드들(14)상의 본드 패드들(16) 사이에 결합된 와이어 본드들(15)을 특징으로 한다. 도 1은 또한 통상의 플라스틱 밀봉제(17)를 도시한다.
도 2는 패들(12)로부터 연장하는 리드 핑거들(14)의 구성을 개략적으로 도시하는 도 1의 리드프레임의 평면도이다. 이러한 디자인에 있어서의 리드들은 앞서 기술된 이유로 인하여 부채꼴 형태를 가진다. 부채꼴 형상의 어레이는 대략적으로 동일한 와이어 본드들의 길이들을 제공한다. 패들(12)은 도시된 4개의 에지들을 가진 4변형 형상(quadrilateral shape)을 가진다. 일반적인 경우에, 패들은 길이 L, 폭 W 및 4개의 에지들을 가진 4변형 형상을 가진다. 도 2에서, 복수의 핑거들은 4개의 에지들에 따라 패들로부터 연장한다. 다른 디자인들이 가능하나, 리드 핑거들은 통상적으로 적어도 두개의 에지들로부터 될 것이다.
도 3은 패들(12)에 결합된 IC 칩 다이를 가진 도 2의 리드프레임을 도시한다. 이러한 디자인에 있어서 IC 칩은 정사각형 형상을 가지나, 일반적인 경우에 IC 칩은 길이 L' 및 폭 W'을 가진 4변형 형상을 가지며, 여기서 L'은 L(패들의) 보다 작으며 W'는 W보다 작으며, IC 칩은 패들의 에지를 따라 노출된 영역들을 제외하고 패들을 커버한다(여기서, 노출된 영역은 각각 L 및 W보다 작은 L' 및 W'의 결과이다. 도 3은 IC 칩 및 리드들(14)간의 와이어 본드들(15)을 도시한다. 앞서 기술된 리드 핑거들의 부채꼴 형상 및 리드 핑거들의 어레이에 대한 곡선형 구성으 로 인하여, 어레이에서 모든 와이어 본드들의 길이는 대략적으로 동일하다.
도 4는 본 발명의 일 실시예를 도시한다. 패들(12)은 하나 이상의 슬롯들(12)을 가진다. 도 4는 패들(12)의 각각의 측면상에 각각 대칭적으로 배치된 4개의 슬롯들(21)을 도시한다. 그러나, 임의의 수의 슬롯들이 존재할 수 있으며 이들 슬롯들은 패들의 에지상의 임의의 위치에 배치될 수 있다. 중심 위치는 슬롯의 기하학적 형태가 본질적으로 연장된 리드 핑거들의 형상과 매칭되기 때문에 바람직하다. 슬롯들은 실질적으로 L보다 작은, 즉 보통 0.25L보다 작은 패들의 길이 L(또는 폭)을 따라 측정된 폭 SL을 전형적으로 가진다. 슬롯 SW의 폭은 바람직하게 차이 W-W', 예컨대 적어도 50% 및 바람직하게 W-W'의 75%만큼 허용된 대부분의 공간을 점유한다.
슬롯들(21)은 도 4에 도시된 슬롯들로 연장되는 두개 이상의 리드 핑거들(22)의 선택된 그룹을 수용한다. 이는 IC 칩으로부터 리드 핑거들의 선택된 그룹으로의 와이어 본드들이 실질적으로 감소된 길이를 가지도록 한다.
도 5 및 도 6은 이를 더 상세히 예시한다. 도 5는 IC 칩(11)이 부착된 도 4의 리드프레임과 IC 칩 및 리드 핑거들(14)사이에 결합된 와이어 본드들(15)을 도시한다. 리드 핑거들(22)의 선택된 그룹은 도시된 바와 같이 슬롯(21)으로 연장된다. 와이어 본드들(15')은 종래의 리드 핑거들, 즉 슬롯으로 연장되지 않는 핑거들까지 와이어 본드들(15)보다 짧은 길이를 가진다. 바람직한 실시예에서, 와이어 본드들(15')의 길이는 와이어 본드들(15)의 길이의 1/2보다 짧다. 임의의 경우에, 직사각형 슬롯들을 사용하는 것보다 오히려, 리드 핑거들이 슬롯 내에서 연장하는 영역에서 연장되는 리드 핑거들의 어레이에 대한 형상과 매칭되는 하나 이상의 슬롯들의 측벽들쪽으로 경사지는 것이 편리할 수 있다.
앞의 설명 및 도 4-6를 참조하면, 리드 핑거들(22)의 선택된 그룹이 패키지내의 전체 수의 리드 핑거들보다 적은 것이 명백하다. 도 4에 도시된 바와같이, 본 발명에 따라 28 또는 17.5% 연장되는 패키지에 전체 160 리드 핑거들이 존재한다. 명백하게, 상기 비율은 크거나 작을 수 있다. 전형적으로, 상기 비율은 약 3-30%의 범위 내에 있을 것이다.
도 5 및 도 6을 참조하면, 만일 핑거들의 외부 단부들에서 모든 핑거들의 피치, 즉 팬 어레이의 외부 에지가 대략적으로 동일하면, 슬롯(핑거들의 내부 단부)으로 연장되는 리드 핑거들의 부분은 연장되지 않는 리드 핑거들의 내부 단부에서 피치보다 작은 피치를 가질 것이라는 것은 당업자게 인식할 것이다. 이는, 모든 리드 핑거들이 수렴하고 슬롯으로 연장되는 리드 핑거들이 길기 때문이다. 따라서, 짧은 리드 핑거들의 피치와 다른 피치에 연장되는 리드 핑거들의 공간을 조절하는 것이 유리하다. 이러한 실시예는 연장된 리드 핑거들(72), 즉 슬롯으로 연장되는 리드 핑거들이 짧은 리드 핑거들(14)의 외부 단부에서의 피치보다 긴 외부 단부에서의 피치를 가진 도 7에 예시된다. 이는 연장된 리드 핑거들(72)이 짧은 핑거들(14)의 내부 단부에서의 피치와 개략적으로 동일한 슬롯으로 연장되기 때문에 연장된 리드 핑거들의 피치를 유발한다. 모든 리드 핑거들의 내부 단부에서의 피치가 최소 디자인 규칙을 충족하는 수단이 필요할 수 있다.
다른 대안 디자인이 도 8에 도시된다. 여기서, 연장된 리드 핑거들(82)의 일부는 어레이에서 다른 리드 핑거들(14)의 내부 단부들의 피치와 매칭되는 피치로 리드 핑거들의 내부 단부들의 피치를 유지하는 방향으로 구부러진다.
선택된 리드 핑거들의 길이를 연장함으로써 핑거들의 임피던스가 변화할 것이라는 것은 당업자에게 명백할 것이다. 이를 조절하기 위하여 , 본 발명에 따르면, 리드 핑거들의 형상이 수정된다. 이러한 예는 연장된 리드 핑거들(92)이 연장된 리드 핑거들의 임피던스를 조절하기 위하여 테이퍼지는 것으로 도 9에 도시된다.
앞서 기술된 방식들중 일부가 단독으로 또는 임의의 적절한 결합으로 사용될 수 있다는 것을 유의해야 한다.
본 발명의 다양한 추가 수정들이 당업자에게 이루어질 수 있다. 기술적으로 진보된 원리들 및 이들의 균등물들에 기본적으로 의존하는 상세한 설명의 특정 기술들의 모든 변형들은 기술된 및 청구된 본 발명의 범위내에서 적절하게 고려된다.
본 발명은, 많은 핀 수를 가진 고성능 디지털 IC 장치들을 얻을 수 있도록 하며 와이어-본드 기술을 사용하여 패키징되는 새로운 리드프레임 및 IC 패키지를 제공한다.

Claims (9)

  1. 집적 회로 패키지에 있어서:
    패들(paddle)을 가지는 리드프레임(leadframe)으로서, 상기 패들은 길이와 상기 패들에 형성된 슬롯을 갖는 에지를 가진, 상기 리드프레임;
    상기 패들에 고정된 집적 회로 칩;
    상기 패들 주위에 위치되고, 상기 패들의 중심에서 먼 쪽에 있는 제 1 단부 및 상기 패들에 인접한 제 2 단부를 각각 가진 복수의 리드 핑거들을 포함하고,
    상기 복수의 리드 핑거들은 상기 복수의 리드 핑거들의 서브셋을 포함하고, 상기 리드 핑거들의 상기 서브셋의 상기 제 2 단부들은 상기 슬롯 내로 연장하고, 상기 제 2 단부들이 상기 슬롯 내로 연장함으로써 상기 집적 회로 칩 상의 본드 패드로부터 상기 서브셋의 리드 핑거의 상기 제 2 단부로 연장하는 와이어 본드는 상기 집적 회로 칩 상의 본드 패드로부터 상기 서브셋에 포함되지 않는 상기 복수의 리드 핑거들 중 한 리드 핑거의 상기 제 2 단부로 연장하는 와이어 본드보다 짧은, 집적 회로 패키지.
  2. 제 1 항에 있어서,
    상기 슬롯은 상기 패들의 상기 에지에 형성된 다수의 슬롯들 중 하나이고 상기 서브셋은 상기 복수의 리드 핑거들의 복수의 서브셋들 중 하나이고 상기 서브셋들 각각의 제 2 단부들은 상기 다수의 슬롯들 중 하나로 연장하는, 집적 회로 패키지.
  3. 제 1 항에 있어서,
    상기 서브셋의 상기 리드 핑거의 상기 제 2 단부로 연장하는 상기 와이어 본드의 길이는 상기 서브셋에 포함되지 않는 상기 리드 핑거의 상기 제 2 단부로 연장하는 상기 와이어 본드의 길이의 50%보다 작은, 집적 회로 패키지.
  4. 제 1 항에 있어서,
    상기 IC 칩은 디지털 IC 칩이고, 복수의 리드 핑거들은 선택된 고속 디지털 I/O 리드들인, 집적 회로 패키지.
  5. 제 1 항에 있어서,
    상기 슬롯은 상기 에지의 폭(W)의 0.25배보다 작은 길이(SL)를 갖는, 집적 회로 패키지.
  6. 제 1 항에 있어서,
    상기 에지는 4변을 가진 형상(quadrilateral shape)이고 슬롯은 상기 4변의 각 측면에 형성되는, 집적 회로 패키지.
  7. 제 6 항에 있어서,
    상기 슬롯은 상기 4변형의 각 측면의 중심에 형성되는, 집적 회로 패키지.
  8. 제 1 항에 있어서,
    상기 서브셋에 포함되지 않은 상기 복수의 리드 핑거들은 제 1 피치를 가지며 상기 리드 핑거들의 서브셋은 제 2 피치를 가지며, 상기 제 2 피치는 상기 제 1 피치보다 큰, 집적 회로 패키지.
  9. 집적 회로를 제조하는 방법에 있어서,
    집적 회로 칩 상의 본드 패드와, 상기 집적 회로가 고정되는 패들 지지부 내의 슬롯으로 연장하지 않는 칩에 인접하는 리드 핑거들의 말단 단부(distal end) 사이에 상대적으로 더 긴 와이어 본드들을 형성하는 단계, 및
    상기 집적 회로 칩 상의 본드 패드와, 상기 집적 회로가 고정되는 상기 패들 지지부 내의 슬롯으로 연장하는 상기 칩에 인접하는 리드 핑거들의 상기 말단 단부 사이에 상대적으로 더 짧은 와이어 본드들을 형성하는 단계를 포함하고,
    상기 더 짧은 와이어 본드들은 상기 더 긴 와이어 본드들의 길이의 1/2보다 작은, 집적 회로 제조 방법.
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