KR101183163B1 - 보조 전원 장치 및 그것을 포함하는 사용자 장치 - Google Patents

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Abstract

본 발명은 보조 전원 장치 및 그것을 포함하는 사용자 장치에 관한 것이다. 본 발명의 기술적 사상의 실시 예에 따른 사용자 장치는 메인 전원을 제공하기 위한 메인 전원 장치 및 상기 메인 전원 장치의 서든 파워 오프 시에 보조 전원을 제공하기 위한 보조 전원 장치를 포함하되, 상기 보조 전원 장치는 서든 파워 오프 시에 상기 메인 전원의 레벨 천이를 소정시간 지연하여 상기 보조 전원을 자동적으로 제공한다. 따라서, 본 발명의 실시 예에 따른 사용자 장치는 서든 파워 오프 시에 보조 전원을 제공받아 안정적으로 작업을 수행할 수 있다.

Description

보조 전원 장치 및 그것을 포함하는 사용자 장치{AUXILIARY POWER SUPPLY DEVICE AND USER DEVICE INCLUDING THE SAME}
본 발명은 사용자 장치(user device)에 관한 것으로, 좀 더 구체적으로는 보조 전원 장치를 포함하는 사용자 장치에 관한 것이다.
사용자 장치(user device)는 퍼스널 컴퓨터, 디지털 카메라, 캠코더, 휴대 전화, MP3, PMP, PDA 등과 같은 전자 장치들뿐만 아니라, 메모리 카드, USB 메모리, 솔리드 스테이트 디스크(SSD) 등과 같은 저장 장치를 포함한다. 사용자 장치(user device)는 대부분 내부 또는 외부에 있는 전원 공급 장치(power supply)로부터 동작에 필요한 전원을 공급받는다. 그러나, 전원 공급 장의 전원 공급은 사용자 부주의나 장치 결함 등 예기치 않은 상황으로 갑자기 차단될 수 있다.
전원 공급 장치가 서든 파워 오프(SPO: Sudden Power Off)되면, 사용자 장치는 더 이상 동작할 수 없게 된다. 이때 사용자 장치는 서든 파워 오프로 인해 치면적인 손상을 입을 수 있다. 예를 들어, 사용자 장치가 저장 장치이면 현재 수행 중인 데이터를 잃어버릴 수 있고, 사용자 장치가 계산 장치이면 지금까지 수행한 계산 결과를 잃어버릴 수 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 본 발명의 목적은 서든 파워 오프 시에 안정적으로 작업을 수행할 수 있는 사용자 장치를 제공하는 데 있다.
본 발명의 기술적 사상의 실시 예에 따른 사용자 장치는 메인 전원을 제공하기 위한 메인 전원 장치; 및 상기 메인 전원 장치의 서든 파워 오프 시에 보조 전원을 제공하기 위한 보조 전원 장치를 포함하되, 상기 보조 전원 장치는 서든 파워 오프 시에 상기 메인 전원의 레벨 천이를 소정시간 지연하여 상기 보조 전원을 자동적으로 제공한다.
실시 예로서, 상기 보조 전원 장치는 상기 보조 전원을 발생하기 위한 보조 전원 발생부; 및 상기 메인 전원의 레벨 천이를 소정 시간 지연하고, 상기 지연된 메인 전원의 레벨을 이용하여 서든 파워 오프 동안 상기 보조 전원을 자동적으로 제공하기 위한 보조 전원 제어부를 포함한다.
실시 예로서, 상기 보조 전원 제어부는 상기 메인 전원의 레벨 천이를 소정 시간 지연하기 위한 시간 지연부; 상기 지연된 메인 전원의 레벨을 이용하여, 서든 파워 오프 동안 일정 레벨의 출력 신호를 발생하는 신호 유지부; 및 상기 일정 레벨의 출력 신호에 응답하여, 상기 보조 전원을 제공하는 스위치부를 포함한다.
실시 예로서, 상기 메인 전원 장치 및 상기 신호 유지부 사이에 연결되며, 상기 메인 전원의 레벨을 감지하여 제 1 및 제 2 신호를 발생하는 파워 검출부를 더 포함하되, 상기 신호 유지부는 상기 제 1 신호가 논리 하이(high)인 경우에 상기 제 2 신호의 논리 레벨을 갖는 제 3 신호를 출력하고, 상기 제 1 신호가 논리 로우(low)인 경우에 상기 제 3 신호의 논리 레벨을 유지한다.
실시 예로서, 상기 시간 지연부는 상기 파워 검출부에 연결되며, 상기 제 1 신호의 논리 레벨의 천이를 소정 시간 지연시킨다.
실시 예로서, 상기 파워 검출부 및 상기 보조 전원 발생부 사이에 연결되며, 상기 제 1 신호를 논리 로우(low)에서 논리 하이(high)로 천이하기 위한 풀업 레지스터를 더 포함한다.
실시 예로서, 상기 스위치부는 상기 보조 전원 발생부 및 접지 사이에 연결되며, 상기 제 3 신호의 논리 레벨에 응답하여 전류 통로를 형성하는 제 1 스위치; 및 상기 보조 전원 발생부에 연결되며, 상기 제 1 스위치의 논리 레벨에 따라 상기 보조 전원을 제공하기 위한 제 2 스위치를 포함한다.
실시 예로서, 상기 보조 전원 발생부에 연결되며, 상기 제 3 신호의 논리 레벨에 응답하여 파워 오프 신호(PFF)를 전달하기 위한 제 3 스위치를 더 포함한다.
실시 예로서, 상기 시간 지연부는 적어도 하나의 커패시터를 포함하고, 상기 신호 유지부는 적어도 하나의 D 래치를 포함한다.
실시 예로서, 상기 시간 지연부는 상기 파워 검출부에 연결되며, 상기 제 2 신호의 논리 레벨의 천이를 소정 시간 지연시킨다.
실시 예로서, 불휘발성 메모리와 휘발성 메모리를 포함하는 메모리 장치를 더 포함하되,상기 메모리 장치는 상기 메인 전원 장치의 서든 파워 오프 시에, 상기 보조 전원을 사용하여 상기 휘발성 메모리로부터 상기 불휘발성 메모리로 데이터를 백업한다.
본 발명의 기술적 사상의 실시 예에 따른 사용자 장치는 상기 사용자 장치에 메인 전원을 공급하기 위한 메인 전원 장치; 및 서든 파워 오프 시에, 보조 전원을 상기 사용자 장치에 제공하기 위한 보조 전원 장치를 포함하되, 상기 보조 전원 장치는 서든 파워 오프 시에 상기 메인 전원의 레벨 천이를 소정 시간 지연하고, 상기 지연된 메인 전원의 레벨을 이용하여, 서든 파워 오프 동안 일정 레벨의 출력 신호를 발생한다.
실시 예로서, 상기 보조 전원 장치는 상기 보조 전원을 발생하기 위한 보조 전원 발생부; 및 서든 파워 오프 시에 상기 보조 전원을 상기 사용자 장치에 자동적으로 제공하기 위한 보조 전원 제어부를 포함하되, 상기 보조 전원 제어부는 상기 메인 전원에 의하여 충전되며, 서든 파워 오프 시에 상기 메인 전원의 레벨 천이를 소정 시간 지연하는 커패시터; 상기 지연된 메인 전원의 레벨을 이용하여, 서든 파워 오프 동안 일정 레벨의 출력 신호를 발생하는 D 래치; 및 상기 일정 레벨의 출력 신호에 응답하여, 상기 보조 전원을 상기 사용자 장치에 제공하는 스위치를 포함한다.
실시 예로서, 상기 메인 전원 장치 및 상기 신호 유지부 사이에 연결되며, 상기 메인 전원의 레벨을 감지하여 제 1 및 제 2 신호를 발생하는 파워 검출부를 더 포함하되, 상기 D 래치는 상기 제 1 신호가 논리 하이(high)인 경우에 상기 제 2 신호의 논리 레벨을 갖는 제 3 신호를 출력하고, 상기 제 1 신호가 논리 로우(low)인 경우에 상기 제 3 신호의 논리 레벨을 유지한다.
실시 예로서, 상기 커패시터는 상기 파워 검출부 및 상기 D 래치 사이에 연결되며, 상기 제 1 신호에 의하여 충전된다.
실시 예로서, 상기 스위치는 상기 보조 전원 발생부 및 접지 사이에 연결되며, 상기 제 3 신호의 논리 레벨에 응답하여 전류 통로를 형성하는 NMOS 트랜지스터; 및 상기 보조 전원 발생부에 연결되며, 상기 NMOS 트랜지스터의 드레인 전압에 응답하여 상기 보조 전원을 제공하기 위한 PMOS 트랜지스터를 포함한다.
본 발명의 기술적 사상의 실시 예에 따른 보조 전원 장치는 보조 전원을 발생하는 보조 전원 발생부; 및 서든 파워 오프 시에, 상기 보조 전원을 사용자 장치에 제공하기 위한 보조 전원 제어부를 포함하되, 상기 보조 전원 제어부는 메인 전원의 레벨을 감지하는 파워 검출부; 서든 파워 오프 시에 상기 메인 전원의 레벨 천이를 소정 시간 지연하기 위한 시간 지연부; 상기 지연된 메인 전원의 레벨을 이용하여, 서든 파워 오프 동안 일정 레벨의 출력 신호를 발생하는 신호 유지부; 및 상기 일정 레벨의 출력 신호에 응답하여, 상기 보조 전원을 제공하는 스위치부를 포함한다.
실시 예로서, 상기 메인 전원의 레벨을 감지하여 제 1 및 제 2 신호를 발생하는 파워 검출부를 더 포함하되, 상기 신호 유지부는 상기 제 1 신호가 논리 하이(high)인 경우에 상기 제 2 신호의 논리 레벨을 갖는 제 3 신호를 출력하고, 상기 제 1 신호가 논리 로우(low)인 경우에 상기 제 3 신호의 논리 레벨을 유지한다.
실시 예로서, 상기 파워 검출부 및 상기 보조 전원 발생부 사이에 연결되며, 상기 제 1 신호를 논리 로우(low)에서 논리 하이(high)로 풀업(pull up)하기 위한 풀업 레지스터를 더 포함한다.
실시 예로서, 상기 파워 검출부는 메인 전원의 레벨이 논리 하이(high)인 경우에, 상기 제 1 신호를 논리 하이(high)를 유지하고, 상기 제 1 신호를 논리 로우(low)로 유지한다.
실시 예로서, 상기 스위치부는 상기 보조 전원 발생부 및 접지 사이에 연결되며, 상기 제 3 신호의 논리 레벨에 응답하여 전류 통로를 형성하는 NMOS 트랜지스터; 및 상기 보조 전원 발생부에 연결되며, 상기 NMOS 트랜지스터의 드레인 전압에 응답하여 상기 보조 전원을 제공하기 위한 PMOS 트랜지스터를 포함한다.
본 발명의 기술적 사상의 실시 예에 따른 사용자 장치는 서든 파워 오프 시에 보조 전원을 인가받아 안정적으로 작업을 수행할 수 있다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 사용자 장치(user device)를 보여주는 블록도이다.
도 2는 본 발명의 기술적 사상의 실시 예에 따른 사용자 장치를 SSD로 구현한 예를 보여주는 블록도이다.
도 3은 본 발명의 기술적 사상의 제 1 실시 예에 따른 보조 전원 장치를 보여주는 블록도이다.
도 4는 도 3의 보조 전원 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 기술적 사상의 제 2 실시 예에 따른 보조 전원 장치를 보여주는 블록도이다.
도 6은 도 5의 보조 전원 장치의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 기술적 사상의 제 3 실시 예에 따른 보조 전원 장치를 보여주는 블록도이다.
도 8은 본 발명의 기술적 사상의 제 4 실시 예에 따른 보조 전원 장치를 보여주는 블록도이다.
도 9는 도 8의 보조 전원 장치의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 기술적 사상의 제 5 실시 예에 따른 보조 전원 장치를 보여주는 블록도이다.
도 11은 도 10의 보조 전원 장치의 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 보여주는 블록도이다.
도 13은 도 12에 도시된 SSD 컨트롤러(1210)의 구성을 예시적으로 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치를 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 메모리 카드를 보여주는 블록도이다.
도 16은 도 15에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 보여주는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 사용자 장치(user device)를 보여주는 블록도이다. 도 1을 참조하면, 사용자 장치(10)는 중앙처리장치(CPU, 11), 휘발성 메모리(VN, 12) 불휘발성 메모리(NVM, 13), 메인 전원 장치(14), 파워 검출부(15), 보조 전원 제어부(16), 스위치부(17), 보조 전원 발생부(18), 그리고 데이터 버스 및 전원 라인(20)을 포함한다. 이 경우, 파워 검출부(15), 보조 전원 제어부(16), 스위치부(17), 보조 전원 발생부(18)는 보조 전원 장치(19)라고 칭해질 수 있다.
메인 전원 장치(14)는 사용자 장치(10)의 동작 전원을 제공한다. 메인 전원 장치(14)에는 DC 전원, AC 전원, 그리고 충전식 배터리 등 다양한 형태의 전원 공급 장치가 포함될 수 있다. 메인 전원 장치(14)는 사용자 장치 내 또는 사용자 장치 밖에 위치할 수 있다.
도 1에서는 저장 장치의 예로서 휘발성 메모리(12)와 불휘발성 메모리(13)가 도시되어 있다. 휘발성 메모리(12)와 불휘발성 메모리(13)는 데이터 버스 및 전원 라인(20)을 이용하여 데이터를 주고 받는다.
예를 들어, 휘발성 메모리(12)는 전원이 차단될 때 데이터를 잃을 수 있는 저장장치로, DRAM 이나 SRAM 등을 포함한다. 불휘발성 메모리(13)는 전원이 차단되더라도 데이터를 보존할 수 있는 저장 장치로, EEPROM, FRAM, PRAM, MRAM, Flash Memory 등을 포함한다. 일반적으로 불휘발성 메모리는 전원이 차단되더라도 데이터를 보존할 수 있지만, 데이터 처리 속도가 느리다는 단점을 갖는다. 이러한 단점을 보완하기 위해, 사용자 장치는 불휘발성 메모리에 저장된 데이터를 휘발성 메모리로 읽어온 다음에, 휘발성 메모리를 이용하여 데이터를 처리한다. 사용자 장치는 휘발성 메모리에서 처리된 데이터를 불휘발성 메모리에 백업한다.
또한, 휘발성 메모리(12)와 불휘발성 메모리(13)는 데이터 버스 및 전원 라인(20)을 이용하여 메인 전원 장치(14) 또는 보조 전원 장치(19)로부터 전원을 공급받는다.
예를 들어, 휘발성 메모리(12) 또는 불휘발성 메모리(13)는 메인 전원 장치(14) 또는 보조 전원 장치(14)로부터 동작을 위한 전원을 제공받는다. 즉, 메인 전원 장치(14) 또는 보조 전원 장치(14)는 휘발성 메모리(12) 또는 불휘발성 메모리(13)의 쓰기/읽기/소거 동작이나, 휘발성 메모리(12)로부터 불휘발성 메모리(13)로의 데이터 백업 동작을 위한 전원을 제공한다.
계속해서 도 1을 참조하면, 도 1에 도시된 사용자 장치(10)는 서든 파워 오프(SPO)로 인한 손실을 줄이기 위해, 보조 전원 장치(19)를 구비한다. 보조 전원 장치(19)는 메인 전원 장치(14)의 서든 파워 오프 시에, 보조 전원 장치(19) 내의 보조 전원 발생부(18)로부터 보조전원을 자동으로 공급한다.
자세히 설명하면, 메인 전원 장치(14)는 사용자 부주의나 장치 결함 등 예기치 않은 상황으로 인해, 갑자기 전원이 차단될 수 있다. 이는 보통 서든 파워 오프(SPO, Sudden Power Off)라고 칭해질 수 있다. 메인 전원 장치(14)가 서든 파워 오프 되면, 휘발성 메모리(12)에서 처리된 데이터가 손실될 위험이 있다. 특히, 휘발성 메모리(12)에서 처리된 데이터가 캐시 데이터나 메타 데이터 같이 중요한 정보라면, 사용자 장치(10)는 서든 파워 오프로 인하여 치명적인 손상을 입을 수 있다.
메인 전원 장치(14)의 서든 파워 오프로 인한 손실을 줄이기 위해, 본 발명의 기술적 사상의 실시 예에 따른 사용자 장치(10)는 보조 전원 장치(19)를 구비한다. 메인 전원 장치(14)가 서든 파워 오프 되면, 보조 전원 장치(19)는 보조 전원 장치(19) 내의 보조 전원 발생부(18)로부터 보조전원을 자동으로 공급한다. 보조 전원 장치(19)는 파워 검출부(15), 보조 전원 제어부(16), 스위치부(17), 그리고 보조 전원 발생부(18)를 포함한다. 보조 전원 장치(19)는 사용자 장치 내 또는 사용자 장치 밖에 위치할 수 있다.
파워 검출부(15)는 메인 전원 장치(14)의 서든 파워 오프 여부를 감지한다. 예를 들어, 파워 검출부(15)는 메인 전원 장치(14)로부터 전원을 공급받고, 활성화된 감지 신호들을 발생하다. 메인 전원 장치(14)가 서든 파워 오프 되면, 파워 검출부(15)는 비활성화된 감지 신호들을 발생한다.
보조 전원 제어부(16)는 파워 검출부(15)로부터 감지 신호들을 전달받는다. 보조 전원 제어부(16)는 전달받은 감지 신호들에 응답하여, 스위치부(19)를 제어한다. 예를 들어, 메인 전원 장치(14)가 서든 파워 오프 되면, 보조 전원 제어부(16)는 감지 신호들에 응답하여 스위치부(17)를 턴 온(turn on) 시킨다. 이 경우, 보조 전원 발생부(18)는 스위치부(17)를 통하여 보조 전원을 데이터 및 전원 라인(20)에 제공한다.
보조 전원 발생부(18)는 스위치부(17)를 통하여 보조 전원을 발생한다. 예를 들어, 보조 전원 발생부(18)는 코인 배터리(coin battery), 니켈 수소 전지, 리튬 이온 전지, 리튬 폴리머 전지 등의 1차 또는 2차 전지 및 브리지 배터리(Bridge battery)를 포함할 수 있다.
도 2는 본 발명의 기술적 사상의 실시 예에 따른 사용자 장치를 SSD로 구현한 예를 보여주는 블록도이다. 도 2를 참조하면, SSD 시스템(20)은 메인 전원 장치(21), 솔리드 스테이트 디스크(SSD, 22), 그리고 보조 전원 장치(27)를 포함한다. 보조 전원 장치(27)는 파워 검출부(23), 보조 전원 제어부(24), 스위치부(25), 그리고 보조 전원 발생부(26)를 포함한다.
솔리드 스테이트 디스크(SSD, Solid State Disk, 22)는 휘발성 메모리 및 불휘발성 메모리를 포함한다. 예를 들어, 솔리드 스테이트 디스크(22)는 DRAM 이나 SRAM 등과 같은 휘발성 메모리 및 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 불휘발성 메모리를 포함한다. 이 경우, 휘발성 메모리는 캐시 버퍼(cache buffer)로 동작하며, 불휘발성 메모리는 대용량의 저장 능력을 갖는 저장 영역으로 사용된다. 일반적으로, 솔리드 스테이트 디스크(22)는 낸드 플래시 메모리를 사용하나 이에 한정되는 것은 아니다.
메인 전원 장치(21)는 솔리드 스테이트 디스크(22)에 동작 전원을 제공한다. 예를 들어, 메인 전원 장치(21)는 솔리드 스테이트 디스크(22) 내의 휘발성 메모리 또는 불휘발성 메모리의 쓰기/읽기/소거 동작이나, 휘발성 메모리로부터 불휘발성 메모리로의 데이터 백업 동작을 위한 전원을 제공한다.
보조 전원 장치(27)는 메인 전원 장치(21)의 서든 파워 오프 시에, 솔리드 스테이트 디스크(22)에 동작 전원을 제공하다. 예를 들어, 보조 전원 장치(27)는 메인 전원 장치(21)가 서든 파워 오프 되면, 솔리드 스테이트 디스크(22) 내의 휘발성 메모리 또는 불휘발성 메모리의 쓰기/읽기/소거 동작이나, 휘발성 메모리로부터 불휘발성 메모리로의 데이터 백업 동작을 위한 전원을 제공할 수 있다.
또한, 보조 전원 장치(27)는 메인 전원 장치(21)가 서든 파워 오프 되면, 파워 오프 신호(PFF)를 솔리드 스테이트 디스크(22)에 전달할 수 있다. 이 경우, 솔리드 스테이트 디스크(22)는 파워 오프 신호(PFF)에 응답하여, 휘발성 메모리로부터 불휘발성 메모리로의 데이터 백업 동작을 우선적으로 수행할 수 있다.
이하에서는, 본 발명의 기술적 사상의 실시 예에 따른 보조 전원 장치의 구조 및 동작이 좀더 상세하게 설명될 것이다.
도 3은 본 발명의 기술적 사상의 제 1 실시 예에 따른 보조 전원 장치를 보여주는 블록도이다. 도 3을 참조하면, 보조 전원 장치(100)는 파워 검출부(110), 보조 전원 발생부(120), 스위치부(130), 신호 유지부(140), 그리고 시간 지연부(150)를 포함한다. 도 3에서는 신호 유지부(140)의 예로서 D 래치가 도시되어 있고, 시간 지연부(150)의 예로서 커패시터가 도시되어 있다. 신호 유지부(140) 및 시간 지연부(150)는 보조 전원 제어부라고 칭해질 수 있다. 또한, 도 3에서는 스위치부(130)의 예로서 PMOS 트랜지스터가 도시되어 있다.
도 3을 참조하면, 파워 검출부(110)는 메인 전원 장치(21, 도 2 참조)로부터 메인 전원을 전달받는다. 파워 검출부(110)는 메인 전원의 레벨에 응답하여 LE 인에이블 신호(LE_en)와 D 인에이블 신호(D_en)를 발생한다.
예를 들어, 메인 전원의 레벨이 논리 하이(high)인 경우, 파워 검출부(110)는 활성화된 LE 인에이블 신호(LE_en)와 D 인에이블 신호(D_en)를 발생한다. 다른 예로, 메인 전원의 레벨이 논리 로우(low)인 경우, 파워 검출부(110)는 파워 오프(power off)된다. 즉, 파워 검출부(110)는 비활성화된 LE 인에이블 신호(LE_en)와 D 인에이블 신호(D_en)를 발생한다. 따라서, 메인 전원 장치(21)가 서든 파워 오프 되면, LE 인에이블 신호(LE_en)와 D 인에이블 신호(D_en)는 논리 로우(low)로 천이된다.
시간 지연부(150)는 파워 검출부(110)로부터 LE 인에이블 신호(LE_en)를 전달받는다. 즉, 시간 지연부(150)는 LE 인에이블 신호(LE_en)에 의하여 충전된다. 서든 파워 오프 시에, 시간 지연부(150)는 LE 인에이블 신호(LE_en)의 레벨 천이를 소정 시간 지연시킨다.
자세히 설명하면, 메인 전원 장치(21)가 서든 파워 오프 되면, LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)는 논리 하이(high)에서 논리 로우(low)로 천이된다. 이 경우, LE 인에이블 신호(LE_en)는 시간 지연부(150)에 충전된 전하에 의하여 D 인에이블 신호(D_en)에 보다 천천히 천이된다.
신호 유지부(140)는 파워 검출부(110)로부터 D 인에이블 신호(D_en) 및 LE 인에이블 신호(LE_en)를 전달받고, 스위치부(130)에 Q 출력 신호(Q_out)를 제공한다. 구체적으로, 신호 유지부(140)는 제 1 번 핀 및 제 3 번 핀을 통하여 LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)를 각각 전달받고, 제 4 번 핀을 통하여 Q 출력 신호(Q_out)를 출력한다. 한편, 신호 유지부(140)는 제 5 번 핀을 통하여 신호 유지부(140) 구동을 위한 구동 전압을 전달받는다.
일반적으로, D 래치는 제 1 번 핀을 통하여 전달받은 신호가 논리 하이(high)인 경우에 제 3 번 핀을 통하여 전달받은 신호의 논리 레벨을 제 4 번 핀을 통하여 출력한다. 또한, 신호 유지부(140)는 제 1 번 핀을 통하여 전달받은 신호가 논리 로우(low)인 경우에, 제 3 번 핀을 통하여 전달받은 신호의 논리 레벨과 무관하게 제 4 번 핀을 통하여 출력된 신호의 논리 레벨을 유지한다.
본 발명의 기술적 사상에 따른 실시 예에 있어서, 메인 전원 장치(21)가 전원을 공급하는 경우, 신호 유지부(140)는 논리 하이(high)인 LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)를 제 1 번 핀 및 제 3 번 핀을 통하여 각각 전달받는다.
이 경우, 제 1 번 핀을 통하여 전달된 LE 인에이블 신호(LE_en)가 논리 하이(high)이므로, 4 번 핀을 통하여 출력되는 Q 출력 신호(Q_out)는 D 인에이블 신호(D_en)와 같은 논리 레벨을 갖는다. 즉, Q 출력 신호(Q_out)는 논리 하이(high)를 갖는다. 이 경우, 논리 하이(high)인 Q 출력 신호(Q_out)가 PMOS 트랜지스터로 구현된 스위치부(130)에 전달된다. 따라서, PMOS 트랜지스터인 스위치부(130)는 턴 오프(turn off)되고, 보조 전원(Vtmp)은 SSD(22, 도 2 참조)에 제공되지 않는다.
메인 전원 장치(21)가 서든 파워 오프 되는 경우, 신호 유지부(140)에 전달되는 LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)는 논리 하이(high)에서 논리 로우(low)로 천이된다.
이 경우, LE 인에이블 신호(LE_en)는 시간 지연부(150)에 충전된 전하에 의하여 D 인에이블 신호(D_en) 신호보다 천천히 천이된다. 따라서, LE 인에이블 신호(LE_en)가 논리 하이(high)인 상태에서 D 인에이블 신호(D_en)가 논리 로우(low)로 천이된 경우에, Q 출력 신호(Q_out)는 논리 로우(low)로 천이된다. 이 후, LE 인에이블 신호(LE_en)가 논리 로우(low)로 천이되면, Q 출력 신호(Q_out)는 논리 로우(low)를 유지한다. 따라서, 이 경우, 논리 로우(low)인 Q 출력 신호(Q_out)가 PMOS 트랜지스터인 스위치부(130)에 지속적으로 전달된다. 따라서, PMOS 트랜지스터인 스위치부(130)는 턴 온(turn on)되고, 보조 전원(Vtmp)은 SSD(22, 도 2 참조)에 제공된다.
상술한 바와 같이, 본 발명의 기술적 사상의 실시 예에 따른 보조 전원 장치는 서든 파워 오프가 발생하면, 보조 전원을 SSD 등에 자동적으로 제공할 수 있다. 따라서, 서든 파워 오프로 인한 데이터의 손실 등을 방지할 수 있다.
도 4는 도 3의 보조 전원 장치의 동작을 설명하기 위한 타이밍도이다.
도 4를 참조하면, 초기 상태에서 LE 인에이블 신호(LE_en), D 인에이블 신호(D_en), 그리고 Q 출력 신호(Q_out)는 논리 로우(low) 상태이다. 여기서, 초기 상태(initial state)는 사용자 장치(20, 도 2 참조)에 전원이 공급되지 않은 상태로 이해될 수 있다.
제 1 시간(t1)에서, 사용자 장치(20)에 전원이 공급된다. 즉, 메인 전원 장치(21, 도 2 참조)는 사용자 장치(20)를 구동하기 위한 전원을 공급한다. 이 경우, 파워 검출부(110)는 LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)를 논리 로우(low)에서 논리 하이(high)로 천이시킨다. 논리 하이(high)로 천이된 LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)는 D 래치인 신호 유지부(140)에 전달된다. LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)가 논리 하이(high)이므로, 신호 유지부(140)는 Q 출력 신호(Q_out)를 논리 로우(low)에서 논리 하이(high)로 천이시킨다. 이 경우, 논리 하이(high)인 Q 출력 신호(Q_out)는 PMOS 트랜지스터인 스위치부(130)에 전달된다. 즉, 사용자 장치(20)에 전원이 공급되면, 스위치부(130)는 턴 오프(turn off) 된다.
제 2 시간(t2)에서, 메인 전원 장치(21)가 서든 파워 오프 된다. 따라서, LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)가 논리 하이(high)에서 논리 로우(low)로 천이된다. 이 경우, LE 인에이블 신호(LE_en)는 시간 지연부(150)에 의하여 D 인에이블 신호(D_en)보다 천천히 천이된다. 즉, LE 인에이블 신호(LE_en)가 논리 하이(high)인 상태에서 D 인에이블 신호(D_en)가 논리 로우(low)로 천이된다. 따라서, 이 경우, Q 출력 신호(Q_en)는 논리 하이(high)에서 논리 로우(low)로 천이된다. 논리 로우(low)인 Q 출력 신호(Q_out)는 PMOS 트랜지스터인 스위치부(130)에 전달되고, 스위치부(130)는 턴 온(turn on) 되어 보조 전원(Vtmp)을 SSD(22)에 제공한다.
제 3 시간(t3)에서, LE 인에이블 신호(LE_en)가 논리 하이(high)에서 논리 로우(low)로 천이된다. 이 경우, LE 인에이블 신호(LE_en)가 논리 로우(low)이므로, Q 출력 신호(Q_out)는 D 인에이블 신호(D_en)와 무관하게 논리 로우(low)를 계속 유지한다. 따라서, 논리 로우(low)인 Q 출력 신호(Q_out)는 PMOS 트랜지스터인 스위치부(130)에 지속적으로 전달되고, 스위치부(130)는 턴 온(turn on) 상태를 계속 유지한다.
도 5는 본 발명의 기술적 사상의 제 2 실시 예에 따른 보조 전원 장치를 보여주는 블록도이다. 도 5를 참조하면, 보조 전원 장치(200)는 파워 검출부(210), 보조 전원 발생부(220), 스위치부(230), 신호 유지부(240), 시간 지연부(250), 그리고 풀업 레지스터(260)를 포함한다. 도 5에서는 신호 유지부(240)의 예로서 D 래치가 도시되어 있고, 시간 지연부(250)의 예로서 커패시터가 도시되어 있다. 신호 유지부(240), 시간 지연부(250), 그리고 풀업 레지스터(260)는 보조 전원 제어부라고 칭해질 수 있다. 또한, 도 5에서는 스위치부(230)의 예로서 NMOS 트랜지스터가 도시되어 있다.
도 5를 참조하면, 파워 검출부(210)는 메인 전원 장치(21, 도 2 참조)로부터 메인 전원을 전달받는다. 파워 검출부(210)는 메인 전원의 레벨에 응답하여 LE 인에이블 신호(LE_en)와 D 인에이블 신호(D_en)를 발생한다.
예를 들어, 메인 전원의 레벨이 논리 하이(high)인 경우, 파워 검출부(210)는 활성화된 LE 인에이블 신호(LE_en) 및 비활성화된 D 인에이블 신호(D_en)를 발생한다. 즉, 도 3의 파워 검출부(110)가 메인 전원의 레벨이 논리 하이(high)인 경우에 논리 하이(high)인 LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)를 발생하는데 비하여, 도 5의 파워 검출부(210)는 메인 전원의 레벨이 논리 하이(high)인 경우에 논리 하이(high)인 LE 인에이블 신호(LE_en)와 논리 로우(low)인 D 인에이블 신호(D_en)를 각각 발생한다.
풀업 레지스터(pull up resistor, 260)는 파워 검출부(210) 및 보조 전원 발생부(220) 사이에 연결된다. 즉, 풀업 레지스터(260)의 일단은 D 인에이블 신호(D_en)를 제공받고, 풀업 레지스터(260)의 타단은 보조 전원(Vtmp)을 전달받는다. 메인 전원 장치(21, 도 2 참조)가 서든 파워 오프 되면, 풀업 레지스터(260)는 비활성화된 D 인에이블 신호(D_en)를 활성화시킨다.
자세히 설명하면, 서든 파워 오프가 발생하면, 파워 검출부(210)는 파워 오프(power off)된다. 따라서, 서든 파워 오프 전에, 파워 검출부(210)에 의하여 논리 로우(low)를 유지하던 D 인에이블 신호(D_en)는 풀업 레지스터(260)에 의하여 논리 하이(high)로 천이된다. 풀업 레지스터(260)에 의하여 논리 하이(high)로 천이된 D 인에이블 신호(D_en)는 신호 유지부(240)에 제공된다.
시간 지연부(250)는 파워 검출부(210)로부터 LE 인에이블 신호(LE_en)를 전달받는다. 즉, 시간 지연부(250)는 LE 인에이블 신호(LE_en)에 의하여 충전된다. 서든 파워 오프 시에, 시간 지연부(250)는 LE 인에이블 신호(LE_en)의 레벨 천이를 소정 시간 지연시킨다. 도 5의 시간 지연부(250)는 도 3의 시간 지연부(150)와 유사하므로 자세한 설명은 생략된다.
신호 유지부(240)는 파워 검출부(210)로부터 D 인에이블 신호(D_en) 및 LE 인에이블 신호(LE_en)를 전달받고, 스위치부(230)에 Q 출력 신호(Q_out)를 제공한다. 구체적으로, 신호 유지부(240)는 제 1 번 핀 및 제 3 번 핀을 통하여 LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)를 각각 전달받고, 제 4 번 핀을 통하여 Q 출력 신호(Q_out)를 출력한다.
본 발명의 기술적 사상에 따른 실시 예에 있어서, 메인 전원 장치(21)가 전원을 공급하는 경우, 신호 유지부(240)는 논리 하이(high)인 LE 인에이블 신호(LE_en) 및 논리 로우(low)인 D 인에이블 신호(D_en)를 제 1 번 핀 및 제 3 번 핀을 통하여 각각 전달받는다.
이 경우, 제 1 번 핀을 통하여 전달된 LE 인에이블 신호(LE_en)가 논리 하이(high)이므로, 4 번 핀을 통하여 출력되는 Q 출력 신호(Q_out)는 D 인에이블 신호(D_en)와 같은 논리 레벨을 갖는다. 즉, Q 출력 신호(Q_out)는 논리 로우(low)를 갖는다. 이 경우, 논리 로우(low)인 Q 출력 신호(Q_out)가 NMOS 트랜지스터로 구현된 스위치부(230)에 전달된다. 따라서, NMOS 트랜지스터인 스위치부(230)는 턴 오프(turn off)되고, 따라서 보조 전원(Vtmp)은 SSD(22, 도 2 참조)에 제공되지 않는다.
메인 전원 장치(21)가 서든 파워 오프 되는 경우, 파워 검출부(210)는 파워 오프(power off)된다. 따라서, 신호 유지부(240)에 전달되는 LE 인에이블 신호(LE_en)는 논리 하이(high)에서 논리 로우(low)로 천이된다. 또한, 신호 유지부(240)에 전달되는 D 인에이블 신호(D_en)는 풀업 레지스터(260)에 의하여 논리 로우(low)에서 논리 하이(high)로 천이된다.
이 경우, LE 인에이블 신호(LE_en)는 시간 지연부(250)에 충전된 전하에 의하여 D 인에이블 신호(D_en) 신호보다 천천히 천이된다. 따라서, LE 인에이블 신호(LE_en)가 논리 하이(high)인 상태에서 D 인에이블 신호(D_en)가 논리 하이(high)로 천이된 경우에, Q 출력 신호(Q_out)는 논리 하이(high)로 천이된다. 이 후, LE 인에이블 신호(LE_en)가 논리 로우(low)로 천이되면, Q 출력 신호(Q_out)는 논리 하이(high)를 유지한다. 따라서, 이 경우, 논리 하이(high)인 Q 출력 신호(Q_out)가 NMOS 트랜지스터인 스위치부(230)에 지속적으로 전달된다. 따라서, NMOS 트랜지스터인 스위치부(230)는 턴 온(turn on)되고, 보조 전원(Vtmp)은 SSD(22, 도 2 참조)에 제공된다.
도 6은 도 5의 보조 전원 장치의 동작을 설명하기 위한 타이밍도이다.
도 6을 참조하면, 초기 상태에서 LE 인에이블 신호(LE_en), D 인에이블 신호(D_en), 그리고 Q 출력 신호(Q_out)는 논리 로우(low) 상태이다. 여기서, 초기 상태(initial state)는 사용자 장치(20, 도 2 참조)에 전원이 공급되지 않은 상태로 이해될 수 있다.
제 1 시간(t1)에서, 사용자 장치(20)에 전원이 공급된다. 즉, 메인 전원 장치(21, 도 2 참조)는 사용자 장치(20)를 구동하기 위한 전원을 공급한다. 이 경우, 파워 검출부(210)는 LE 인에이블 신호(LE_en)를 논리 로우(low)에서 논리 하이(high)로 천이시킨다. 또한, 파워 검출부(210)는 논리 로우(low)인 D 인에이블 신호(D_en)의 논리 상태를 유지한다.
이 경우, 논리 하이(high)인 LE 인에이블 신호(LE_en) 및 논리 로우(low)인 D 인에이블 신호(D_en)는 D 래치인 신호 유지부(240)에 전달된다. LE 인에이블 신호(LE_en)가 논리 하이(high)이고 D 인에이블 신호(D_en)가 논리 로우(low)이므로, 신호 유지부(240)는 논리 로우(low)인 Q 출력 신호(Q_out)의 논리 레벨을 유지한다. 이 경우, 논리 로우(low)인 Q 출력 신호(Q_out)는 NMOS 트랜지스터인 스위치부(230)에 전달되고, 스위치부(230)는 턴 오프(turn on) 상태를 유지한다.
제 2 시간(t2)에서, 메인 전원 장치(21)가 서든 파워 오프 된다. 이 경우, 파워 검출부(210)는 파워 오프(power off) 되고, LE 인에이블 신호(LE_en)는 논리 하이(high)에서 논리 로우(low)로 천이된다. D 인에이블 신호(D_en)는 풀업 레지스터(260)에 의하여 논리 로우(low)에서 논리 하이(high)로 천이된다.
이 경우, LE 인에이블 신호(LE_en)는 시간 지연부(250)에 의하여 D 인에이블 신호(D_en)보다 천천히 천이된다. 즉, LE 인에이블 신호(LE_en)가 논리 하이(high)인 상태에서 D 인에이블 신호(D_en)가 논리 하이(high)로 천이된다. 따라서, 이 경우, Q 출력 신호(Q_en)는 논리 하이(low)에서 논리 로우(high)로 천이된다. 논리 로우(high)인 Q 출력 신호(Q_out)는 NMOS 트랜지스터인 스위치부(230)에 전달되고, 스위치부(230)는 턴 온(turn on) 되어 보조 전원(Vtmp)을 SSD(22)에 제공한다.
제 3 시간(t3)에서, LE 인에이블 신호(LE_en)가 논리 하이(high)에서 논리 로우(low)로 천이된다. 이 경우, LE 인에이블 신호(LE_en)가 논리 로우(low)이므로, Q 출력 신호(Q_out)는 D 인에이블 신호(D_en)와 무관하게 논리 하이(high)를 계속 유지한다. 따라서, 논리 로우(high)인 Q 출력 신호(Q_out)는 NMOS 트랜지스터인 스위치부(230)에 지속적으로 전달되고, 스위치부(230)는 턴 온(turn on) 상태를 계속 유지한다.
도 7은 본 발명의 기술적 사상의 제 3 실시 예에 따른 보조 전원 장치를 보여주는 블록도이다. 도 7의 보조 전원 장치(300)는 도 5의 보조 전원 장치(200)와 유사하다. 따라서, 이하에서는 도 5의 보조 전원 장치(200)와의 차이점이 중점적으로 설명될 것이다.
도 7을 참조하면, 보조 전원 장치(300)는 파워 검출부(310), 보조 전원 발생부(320), 제 1 및 제 2 스위치부(331, 332), 신호 유지부(340), 시간 지연부(350), 풀업 레지스터(360), 그리고 저항들(R1, R2)과 커패시터(C)를 포함한다. 도 7에서는 신호 유지부(340)의 예로서 D 래치가 도시되어 있고, 시간 지연부(350)의 예로서 커패시터가 도시되어 있다. 신호 유지부(340), 시간 지연부(350), 그리고 풀업 레지스터(360)는 보조 전원 제어부라고 칭해질 수 있다.
파워 검출부(310)는 메인 전원 장치(21, 도 2 참조)로부터 메인 전원을 전달받는다. 파워 검출부(310)는 메인 전원의 레벨에 응답하여 LE 인에이블 신호(LE_en)와 D 인에이블 신호(D_en)를 발생한다. 예를 들어, 메인 전원의 레벨이 논리 하이(high)인 경우, 파워 검출부(310)는 활성화된 LE 인에이블 신호(LE_en) 및 비활성화된 D 인에이블 신호(D_en)를 발생한다. 도 7의 파워 검출부(310)는 도 5의 파워 검출부(210)와 유사하므로 자세한 설명은 생략된다.
풀업 레지스터(pull up resistor, 360)는 파워 검출부(310) 및 보조 전원 발생부(320) 사이에 연결된다. 즉, 풀업 레지스터(360)의 일단은 D 인에이블 신호(D_en)를 제공받고, 풀업 레지스터(360)의 타단은 보조 전원(Vtmp)을 전달받는다. 메인 전원 장치(21, 도 2 참조)가 서든 파워 오프 되면, 풀업 레지스터(360)는 비활성화된 D 인에이블 신호(D_en)를 활성화시킨다. 도 7의 풀업 레지스터(360)는 도 5의 풀업 레지스터(260)와 유사하므로 자세한 설명은 생략된다.
시간 지연부(350)는 파워 검출부(310)로부터 LE 인에이블 신호(LE_en)를 전달받는다. 즉, 시간 지연부(350)는 LE 인에이블 신호(LE_en)에 의하여 충전된다. 서든 파워 오프 시에, 시간 지연부(350)는 LE 인에이블 신호(LE_en)의 레벨 천이를 소정 시간 지연시킨다. 도 7의 시간 지연부(350)는 도 5의 시간 지연부(250)와 유사하므로 자세한 설명은 생략된다.
도 7의 보조 전원 장치(300)는 도 5의 보조 전원 장치(200)와 달리 제 1 및 제 2 스위치부(331, 332)를 포함한다. 즉, 도 5의 보조 전원 장치(200)가 NMOS 트랜지스터로 구현된 스위치부(230)를 포함하는데 비하여, 도 7의 보조 전원 장치(300)는 NMOS 트랜지스터로 구현된 제 1 및 제 2 스위치부(331, 332)를 포함한다.
신호 유지부(340)는 파워 검출부(310)로부터 D 인에이블 신호(D_en) 및 LE 인에이블 신호(LE_en)를 전달받고, 제 1 스위치부(331)에 Q 출력 신호(Q_out)를 제공한다. 구체적으로, 신호 유지부(340)는 제 1 번 핀 및 제 3 번 핀을 통하여 LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)를 각각 전달받고, 제 4 번 핀을 통하여 Q 출력 신호(Q_out)를 출력한다.
메인 전원 장치(21)가 전원을 공급하는 경우, 신호 유지부(340)는 논리 하이(high)인 LE 인에이블 신호(LE_en) 및 논리 로우(low)인 D 인에이블 신호(D_en)를 제 1 번 핀 및 제 3 번 핀을 통하여 각각 전달받는다.
이 경우, 제 1 번 핀을 통하여 전달된 LE 인에이블 신호(LE_en)가 논리 하이(high)이므로, 4 번 핀을 통하여 출력되는 Q 출력 신호(Q_out)는 D 인에이블 신호(D_en)와 같은 논리 레벨을 갖는다. 즉, Q 출력 신호(Q_out)는 논리 로우(low)를 갖는다.
이 경우, 논리 로우(low)인 Q 출력 신호(Q_out)가 NMOS 트랜지스터로 구현된 제 1 스위치부(331)에 전달된다. 따라서, NMOS 트랜지스터인 제 1 스위치부(331)는 턴 오프(turn off) 된다. 따라서, PMOS 트랜지스터인 제 2 스위치부(332)의 게이트에는 고전압(예를 들면, 보조 전원(Vtmp)보다 낮은 전압)이 인가되고, 제 2 스위치부(332)는 턴 오프(turn off) 된다. 따라서, 보조 전원(Vtmp)은 SSD(22, 도 2 참조)에 제공되지 않는다.
메인 전원 장치(21)가 서든 파워 오프 되는 경우, 파워 검출부(310)는 파워 오프(power off)된다. 따라서, 신호 유지부(340)에 전달되는 LE 인에이블 신호(LE_en)는 논리 하이(high)에서 논리 로우(low)로 천이된다. 또한, 신호 유지부(340)에 전달되는 D 인에이블 신호(D_en)는 풀업 레지스터(360)에 의하여 논리 로우(low)에서 논리 하이(high)로 천이된다.
이 경우, LE 인에이블 신호(LE_en)는 시간 지연부(350)에 충전된 전하에 의하여 D 인에이블 신호(D_en) 신호보다 천천히 천이된다. 따라서, LE 인에이블 신호(LE_en)가 논리 하이(high)인 상태에서 D 인에이블 신호(D_en)가 논리 하이(high)로 천이된 경우에, Q 출력 신호(Q_out)는 논리 하이(high)로 천이된다. 이 후, LE 인에이블 신호(LE_en)가 논리 로우(low)로 천이되면, Q 출력 신호(Q_out)는 논리 하이(high)를 유지한다.
따라서, 이 경우, 논리 하이(high)인 Q 출력 신호(Q_out)가 NMOS 트랜지스터인 제 1 스위치부(331)에 지속적으로 전달된다. 따라서, NMOS 트랜지스터인 제 1 스위치부(331)는 턴 온(turn on) 되고, 제 2 스위치부(332)의 게이트는 저항(R2)을 통하여 접지에 연결된다. 따라서, PMOS 트랜지스터인 제 2 스위치부(332)는 턴 온(turn on) 되고, 보조 전원(Vtmp)은 SSD(22, 도 2 참조)에 제공된다.
도 8은 본 발명의 기술적 사상의 제 4 실시 예에 따른 보조 전원 장치를 보여주는 블록도이다. 도 8의 보조 전원 장치(400)는 도 7의 보조 전원 장치(300)와 유사하다. 따라서, 이하에서는 도 7의 보조 전원 장치(300)와의 차이점이 중점적으로 설명될 것이다.
도 8을 참조하면, 보조 전원 장치(400)는 파워 검출부(410), 보조 전원 발생부(420), 제 1 내지 제 3 스위치부(431-433), 신호 유지부(440), 시간 지연부(450), 풀업 레지스터(460), 그리고 저항들(R1, R2)과 커패시터(C)를 포함한다. 도 8에서는 신호 유지부(440)의 예로서 D 래치가 도시되어 있고, 시간 지연부(450)의 예로서 커패시터가 도시되어 있다. 신호 유지부(440), 시간 지연부(450), 그리고 풀업 레지스터(460)는 보조 전원 제어부라고 칭해질 수 있다.
도 8의 보조 전원 장치(400)는 제 1 내지 제 3 스위치부(441~443)를 포함한다. 즉, 도 7의 보조 전원 장치(300)가 제 1 및 제 2 스위치부(331, 332)를 포함하는데 비하여, 도 8의 보조 전원 장치(400)는 제 3 스위치부(443)를 더 포함한다.
제 3 스위치부(443)는 Q 출력 신호(Q_out)에 응답하여 전류 통로를 형성하며, 파워 오프 신호(PFF)를 SSD(22, 도 2 참조)에 전달한다. SSD(22)는 파워 오프 신호(PFF)를 감지하여, 서든 파워 오프가 발생했음을 감지한다. 이 경우, 예를 들어, SSD(22)는 휘발성 메모리로부터 불휘발성 메모리로의 백업 동작을 우선적으로 실시할 것이다. 한편, 이 경우, 파워 오프 신호(PFF)는 로우 활성 신호(low active signal)이라고 가정된다. 즉, SSD(22)는 논리 로우(low)의 파워 오프 신호(PFF)를 감지하는 경우에, 서든 파워 오프(PFF)가 발생하였음을 감지한다고 가정된다.
자세히 설명하면, 제 3 스위치부(433)의 드레인은 보조 전원 발생부(420)에 연결되며, 소스는 접지에 연결된다. 또한, 제 3 스위치부(433)의 게이트는 신호 유지부(440)의 4번 핀에 연결된다. 즉, 제 3 스위치부(433)는 Q 출력 신호(Q_out)에 응답하여, 보조 전원(Vtmp)의 전류 통로를 형성한다.
메인 전원 장치(21)가 전원을 공급하는 경우, 신호 유지부(440)는 논리 로우(low)의 Q 출력 신호(Q_out)를 발생한다. 이 경우, 제 3 스위치부(433)는 턴 오프(tunr off)되고, 따라서 파워 오프 신호(PFF)는 논리 하이(high)를 유지한다. 따라서, SSD(22)는 메인 전원 장치(21)에 의하여 전원이 공급되고 있음을 인식하고, 정상적인 동작을 수행할 수 있다.
메인 전원 장치(21)가 서든 파워 오프 되는 경우, 신호 유지부(440)는 논리 하이(high)의 Q 출력 신호(Q_out)를 발생한다. 이 경우, 제 3 스위치부(433)는 턴 on(tunr on) 되어, 보조 전원 발생부(420)와 접지 사이에 전류 통로를 형성한다. 따라서, 파워 오프 신호(PFF)는 논리 로우(low)로 천이된다. 이 경우, SSD(22)는 메인 전원 장치(21)가 서든 파워 오프 되었음을 감지하고, 휘발성 메모리로부터 불휘발성 메모리로의 백업 동작을 우선적으로 실시할 수 있다.
도 9는 도 8의 보조 전원 장치의 동작을 설명하기 위한 타이밍도이다.
도 9를 참조하면, 초기 상태에서 LE 인에이블 신호(LE_en), D 인에이블 신호(D_en), 그리고 Q 출력 신호(Q_out)는 논리 로우(low) 상태이다. 한편, 파워 오프 신호(PFF)는 초기 상태에서 논리 하이(high) 상태이다. 여기서, 초기 상태(initial state)는 사용자 장치(20, 도 2 참조)에 전원이 공급되지 않은 상태로 이해될 수 있다.
제 1 시간(t1)에서, 사용자 장치(20)에 전원이 공급된다. 즉, 메인 전원 장치(21, 도 2 참조)는 사용자 장치(20)를 구동하기 위한 전원을 공급한다. 이 경우, 파워 검출부(210)는 LE 인에이블 신호(LE_en)를 논리 로우(low)에서 논리 하이(high)로 천이시킨다. 또한, 파워 검출부(410)는 논리 로우(low)인 D 인에이블 신호(D_en)의 논리 상태를 유지한다.
이 경우, 논리 하이(high)인 LE 인에이블 신호(LE_en) 및 논리 로우(low)인 D 인에이블 신호(D_en)는 D 래치인 신호 유지부(440)에 전달된다. LE 인에이블 신호(LE_en)가 논리 하이(high)이고 D 인에이블 신호(D_en)가 논리 로우(low)이므로, 신호 유지부(440)는 논리 로우(low)인 Q 출력 신호(Q_out)를 논리 레벨을 유지한다. 따라서, 제 3 스위치부(433)는 턴 오프(turn off)되고, 파워 오프 신호(PFF)는 논리 하이(high)를 유지한다.
제 2 시간(t2)에서, 메인 전원 장치(21)가 서든 파워 오프 된다. 이 경우, 파워 검출부(410)는 파워 오프(power off) 되고, LE 인에이블 신호(LE_en)는 논리 하이(high)에서 논리 로우(low)로 천이된다. D 인에이블 신호(D_en)는 풀업 레지스터(460)에 의하여 논리 로우(low)에서 논리 하이(high)로 천이된다.
이 경우, LE 인에이블 신호(LE_en)는 시간 지연부(450)에 의하여 D 인에이블 신호(D_en)보다 천천히 천이된다. 즉, LE 인에이블 신호(LE_en)가 논리 하이(high)인 상태에서 D 인에이블 신호(D_en)가 논리 하이(high)로 천이된다. 따라서, 이 경우, Q 출력 신호(Q_en)는 논리 하이(low)에서 논리 로우(high)로 천이된다. 논리 로우(high)인 Q 출력 신호(Q_out)는 제 3 스위치부(433)에 전달된다.
이 경우, 제 3 스위치부(433)는 턴 온(turn on) 되어, 보조 전원 발생부(420)와 접지 사이에 전류 통로를 형성한다. 따라서, 파워 오프 신호(PFF)는 논리 하이(high)에서 논리 로우(low)로 천이된다. SSD(22)는 논리 로우(low)의 파워 오프 신호(PFF)를 전달받고, 서든 파워 오프가 발생하였음 감지한다. 이 경우, SSD(22)는 휘발성 메모리에서 불휘발성 메모리로의 백업 동작을 우선적으로 수행할 수 있다.
도 10은 본 발명의 기술적 사상의 제 5 실시 예에 따른 보조 전원 장치를 보여주는 블록도이다. 도 10의 보조 전원 장치(500)는 도 3의 보조 전원 장치(100)와 유사하다. 따라서, 이하에서는 도 3의 보조 전원 장치(100)와의 차이점이 중점적으로 설명될 것이다.
도 10을 참조하면, 보조 전원 장치(500)는 파워 검출부(510), 보조 전원 발생부(520), 스위치부(530), 신호 유지부(540), 그리고 시간 지연부(550)를 포함한다. 도 10에서는 신호 유지부(540)의 예로서 D 래치가 도시되어 있고, 시간 지연부(550)의 예로서 커패시터가 도시되어 있다. 신호 유지부(540) 및 시간 지연부(550)는 보조 전원 제어부라고 칭해질 수 있다. 또한, 도 10에서는 스위치부(130)의 예로서 NMOS 트랜지스터가 도시되어 있다.
도 10의 시간 지연부(550)는 D 인에이블 신호(D_en)에 의하여 충전된다. 즉, 도 3의 시간 지연부(150)가 파워 검출부(110)로부터 LE 인에이블 신호(LE_en)를 전달받는데 비하여, 도 10의 시간 지연부(550)는 파워 검출부(510)로부터 D 인에이블 신호(D_en)를 전달받는다. 서든 파워 오프 시에, 도 10의 시간 지연부(550)는 D 인에이블 신호(D_en)의 레벨 천이를 소정 시간 지연시킨다. 즉, 서든 파워 오프 시에, D 인에이블 신호(D_en)는 LE 인에이블 신호(LE_en)보다 천천히 천이된다.
신호 유지부(540)는 파워 검출부(510)로부터 D 인에이블 신호(D_en) 및 LE 인에이블 신호(LE_en)를 전달받고, 스위치부(530)에 Q 출력 신호(Q_out)를 제공한다. 구체적으로, 신호 유지부(540)는 제 1 번 핀 및 제 3 번 핀을 통하여 LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)를 각각 전달받고, 제 4 번 핀을 통하여 Q 출력 신호(Q_out)를 출력한다.
메인 전원 장치(21)가 전원을 공급하는 경우, 신호 유지부(540)는 논리 하이(high)인 LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)를 각각 전달받는다.
이 경우, LE 인에이블 신호(LE_en)가 논리 하이(high)이므로, Q 출력 신호(Q_out)는 D 인에이블 신호(D_en)와 같은 논리 레벨을 갖는다. 즉, Q 출력 신호(Q_out)는 논리 하이(high)를 갖는다. 이 경우, 논리 하이(high)인 Q 출력 신호(Q_out)가 NMOS 트랜지스터로 구현된 스위치부(530)에 전달된다. 따라서, NMOS 트랜지스터인 스위치부(530)는 턴 온(turn on)되고, 보조 전원(Vtmp)은 SSD(22, 도 2 참조)에 제공된다.
이 경우, 예를 들어, 메인 전원 장치(21)와 보조 전원 장치(500)는 병렬적으로 전원을 SSD(22)에 공급한다고 이해되어야 할 것이다. 다른 예로, 메인 전원과 보조 전원이 동시에 SSD(22)에 공급하는 경우, 메인 전원이 우선적으로 SSD(22)에 제공되도록 사용자 장치(20)는 구성될 수 있을 것이다.
계속해서 도 10을 참조하면, 메인 전원 장치(21)가 서든 파워 오프 되는 경우, 신호 유지부(540)에 전달되는 LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)는 논리 하이(high)에서 논리 로우(low)로 천이된다.
이 경우, D 인에이블 신호(D_en)는 시간 지연부(150)에 의하여 LE 인에이블 신호(LE_en) 신호보다 천천히 천이된다. 즉, LE 인에이블 신호(LE_en)가 D 인에이블 신호(D_en)보다 먼저 논리 로우(low)로 천이된다. LE 인에이블 신호(LE_en)가 논리 로우(low)로 천이되면 Q 출력 신호(Q_out)는 논리 상태를 유지하므로, Q 출력 신호(Q_out)는 D 인에이블 신호(D_en)의 논리 상태와 무관하게 논리 하이(high)를 지속적으로 유지한다.
이 경우, 논리 하이(high)인 Q 출력 신호(Q_out)가 NMOS 트랜지스터인 스위치부(530)에 지속적으로 전달된다. 따라서, NMOS 트랜지스터인 스위치부(530)는 턴 온(turn on) 상태를 유지하고, 보조 전원(Vtmp)을 SSD(22)에 전달한다. 즉, 서든 파워 오프가 발생하더라도, SSD(22)는 보조 전원 장치(500)로부터 보조 전원(Vtmp)을 지속적으로 제공받을 수 있다.
도 11은 도 10의 보조 전원 장치의 동작을 설명하기 위한 타이밍도이다.
도 11을 참조하면, 초기 상태에서 LE 인에이블 신호(LE_en), D 인에이블 신호(D_en), 그리고 Q 출력 신호(Q_out)는 논리 로우(low) 상태이다. 여기서, 초기 상태(initial state)는 사용자 장치(20, 도 2 참조)에 전원이 공급되지 않은 상태로 이해될 수 있다.
제 1 시간(t1)에서, 사용자 장치(20)에 전원이 공급된다. 즉, 메인 전원 장치(21, 도 2 참조)는 사용자 장치(20)를 구동하기 위한 전원을 공급한다. 이 경우, 파워 검출부(510)는 LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)를 논리 로우(low)에서 논리 하이(high)로 천이시킨다. 논리 하이(high)로 천이된 LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)는 D 래치인 신호 유지부(540)에 전달된다. LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)가 논리 하이(high)이므로, 신호 유지부(540)는 Q 출력 신호(Q_out)를 논리 로우(low)에서 논리 하이(high)로 천이시킨다. 이 경우, 논리 하이(high)인 Q 출력 신호(Q_out)는 NMOS 트랜지스터인 스위치부(530)에 전달된다. 즉, 사용자 장치(20)에 전원이 공급되면, 스위치부(530)는 턴 온(turn on) 된다.
제 2 시간(t2)에서, 메인 전원 장치(21)가 서든 파워 오프 된다. 따라서, LE 인에이블 신호(LE_en) 및 D 인에이블 신호(D_en)가 논리 하이(high)에서 논리 로우(low)로 천이된다. 이 경우, D 인에이블 신호(D_en)는 시간 지연부(550)에 의하여 LE 인에이블 신호(LE_en)보다 천천히 천이된다. 즉, LE 인에이블 신호(LE_en)가 논리 하이(high)에서 논리 로우(low)로 천이될 때, Q 출력 신호(Q_en)는 논리 하이(high)를 갖는다. 따라서, LE 인에이블 신호(LE_en)가 논리 로우(low)인 상태에서 Q 출력 신호(Q_en)는 논리 하이(high)를 유지한다. 논리 하이(high)인 Q 출력 신호(Q_out)는 NMOS 트랜지스터인 스위치부(530)에 전달되고, 스위치부(530)는 턴 온(turn on) 상태를 유지한다. 즉, 서든 파워 오프가 발생하더라도, SSD(22)는 보조 전원 장치(500)로부터 보조 전원(Vtmp)을 안정적으로 제공받는다.
도 12는 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 보여주는 블록도이다. 도 12를 참조하면, SSD 시스템(1000)은 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 신호 커넥터(signal connector, 1211)를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터(power connector, 1221)를 통해 전원을 입력받는다. SSD(1200)는 복수의 불휘발성 메모리 장치(1201~120n), SSD 컨트롤러(1210), 그리고 보조 전원 장치(1220)를 포함한다.
복수의 불휘발성 메모리 장치(1201~120n)는 SSD(1200)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리 장치(1201~120n)는 대용량의 저장 능력을 가지는 플래시 메모리 장치로 구현될 수 있다. SSD(1200)는 주로 플래시 메모리(Flash memory)를 사용하고 있으나, 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다.
복수의 불휘발성 메모리 장치(1201~120n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 메모리 장치들은 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(1210)는 신호 커넥터(1211)를 통해 호스트(1100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(1210)는 호스트(1100)의 커맨드에 따라 해당 메모리 장치에 데이터를 쓰거나 해당 메모리 장치로부터 데이터를 읽어낸다. SSD 컨트롤러(1210)의 내부 구성은 도 13를 참조하여 상세하게 설명된다.
보조 전원 장치(1220)는 전원 커넥터(1221)를 통해 호스트(1100)와 연결된다. 보조 전원 장치(1220)는 호스트(1100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(1220)는 SSD(1200) 내에 위치할 수도 있고, SSD(1200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(1220)는 메인 보드에 위치하며, SSD(1200)에 보조 전원을 제공할 수도 있다. 보조 전원 장치(1220)는 도 3 내지 도 11에 도신된 보조 전원 장치들 중 적어도 하나일 수 있다.
도 13은 도 12에 도시된 SSD 컨트롤러(1210)의 구성을 예시적으로 보여주는 블록도이다. 도 13을 참조하면, SSD 컨트롤러(1210)는 중앙 처리 장치(CPU, 1211), 호스트 인터페이스(1212), 휘발성 메모리 장치(1213), 그리고 NVM 인터페이스(1214)를 포함한다.
중앙 처리 장치(1211)는 호스트(1100, 도 35 참조)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(1211)는 호스트 인터페이스(1212)나 NVM 인터페이스(1214)를 통해 호스트(1100)나 불휘발성 메모리(1201~120n)를 제어한다. 중앙 처리 장치(1211)는 SSD(1200)을 구동하기 위한 펌웨어에 따라서 불휘발성 메모리 장치(1201~120n)의 동작을 제어한다.
호스트 인터페이스(1212)는 호스트(1100)의 프로토콜에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 호스트 인터페이스(1212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(1100)와 통신할 수 있다. 또한, 호스트 인터페이스(1212)는 호스트(1100)가 SSD(1200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
휘발성 메모리 장치(VM, 1213)는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치로부터 읽은 데이터를 임시로 저장한다. 휘발성 메모리(1213)는 불휘발성 메모리 장치(1201~120n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 휘발성 메모리(1213)에 저장된 메타 데이터나 캐시 데이터는 불휘발성 메모리 장치(1201~120n)에 저장된다. 휘발성 메모리 장치(VM, 1213)에는 DRAM, SRAM 등이 포함될 수 있다.
NVM 인터페이스(1214)는 휘발성 메모리 장치(1213)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(1214)는 불휘발성 메모리 장치(1201~120n)로부터 읽은 데이터를 휘발성 메모리 장치(1213)로 전달한다. 여기에서, NVM 인터페이스(1214)는 낸드 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, SSD 컨트롤러(1210)는 낸드 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기, 또는 소거 동작 등을 수행할 수 있다.
도 14는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치를 보여주는 블록도이다. 도 14를 참조하면, 데이터 저장 장치(2000)는 메모리 컨트롤러(2100) 및 플래시 메모리(2200)를 포함한다. 데이터 저장 장치(2000)는 메모리 카드(예를 들면, SD, MMC 등)나 착탈 가능한 이동식 저장 장치(예를 들면, USB 메모리 등)와 같은 저장 매체를 모두 포함한다.
도 14를 참조하면, 메모리 컨트롤러(2100)는 중앙처리장치(CPU, 2110), 호스트 인터페이스(2120), 랜덤 액세스 메모리(RAM, 2130), 플래시 인터페이스(2140), 그리고 보조 전원 장치(2150)를 포함한다. 보조 전원 장치(2150)는 메모리 컨트롤러(2100) 내에 위치할 수도 있고, 밖에 위치할 수도 있다.
데이터 저장 장치(2000)는 호스트와 연결되어 사용된다. 데이터 저장 장치(2000)는 호스트 인터페이스(2120)를 통해 호스트와 데이터를 주고 받으며, 플래시 인터페이스(2140)를 통해 플래시 메모리(2200)와 데이터를 주고 받는다. 데이터 저장 장치(2000)는 호스트로부터 전원을 공급받아서 내부 동작을 수행한다.
도 14에 도시된 보조 전원 장치(21500)는 도 3 내지 도 11에 도신된 보조 전원 장치들 중 적어도 하나일 수 있다.
도 15는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 메모리 카드를 보여주는 블록도이다. 도 15는 메모리 카드 중에서 SD 카드의 외형을 보여준다. 도 15를 참조하면, SD 카드는 9개의 핀으로 구성되어 있다. SD 카드는 4개의 데이터 핀(예를 들면, 1, 7, 8, 9), 한 개의 커맨드 핀(예를 들면, 2), 한 개의 클록 핀(예를 들면, 5), 3개의 전원 핀(예를 들면, 3, 4, 6)을 갖는다.
여기에서, 커맨드 핀(핀 번호 2)을 통해 커맨드(command) 및 응답 신호(response)가 전달된다. 일반적으로, 커맨드(command)는 호스트로부터 메모리 카드로 전송되고, 응답 신호(response)는 메모리 카드로부터 호스트로 전송된다.
도 16는 도 15에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 보여주는 블록도이다. 메모리 카드 시스템(3000)은 호스트(3100)와 메모리 카드(3200)를 구비한다. 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 접속 유닛(3120)을 포함한다. 메모리 카드(3200)는 카드 접속 유닛(3210), 카드 컨트롤러(3220), 그리고 메모리(3230)를 포함한다.
호스트 접속 유닛(3120) 및 카드 접속 유닛(3210)은 복수의 핀으로 구성된다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함되어 있다. 핀의 수는 메모리 카드(3200)의 종류에 따라 달라진다. 예로서, SD 카드는 9개의 핀을 갖는다.
호스트(3100)는 메모리 카드(3200)에 데이터를 쓰거나, 메모리 카드(3200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(3110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(3100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(3120)을 통해 메모리 카드(3200)로 전송한다.
카드 컨트롤러(3220)는 카드 접속 유닛(3210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(3220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 메모리(3230)에 저장한다. 메모리(3230)는 호스트(3100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(3100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
10: 사용자 장치
100: 보조 전원 장치의 제 1 실시 예
200: 보조 전원 장치의 제 2 실시 예
300: 보조 전원 장치의 제 3 실시 예
400: 보조 전원 장치의 제 4 실시 예
500: 보조 전원 장치의 제 5 실시 예

Claims (21)

  1. 메인 전원을 제공하기 위한 메인 전원 장치; 및
    상기 메인 전원 장치의 서든 파워 오프 시에 보조 전원을 제공하기 위한 보조 전원 장치를 포함하되,
    상기 보조 전원 장치는 서든 파워 오프 시에 상기 메인 전원의 레벨을 감지하여 제1 및 제2 신호를 발생하고, 상기 제1 신호의 레벨 천이를 소정시간 지연하여 상기 보조 전원을 자동적으로 제공하는 사용자 장치.
  2. 제 1 항에 있어서,
    상기 보조 전원 장치는
    상기 보조 전원을 발생하기 위한 보조 전원 발생부; 및
    상기 제1 신호의 레벨 천이를 소정 시간 지연하고, 상기 지연된 제1 신호의 레벨 및 상기 제2 신호를 이용하여 서든 파워 오프 동안 상기 보조 전원을 자동적으로 제공하기 위한 보조 전원 제어부를 포함하는 사용자 장치.
  3. 제 2 항에 있어서,
    상기 보조 전원 제어부는
    상기 제1 신호의 레벨 천이를 소정 시간 지연하기 위한 시간 지연부;
    상기 지연된 제1 신호의 레벨 및 상기 제2 신호를 이용하여, 서든 파워 오프 동안 일정 레벨의 출력 신호를 발생하는 신호 유지부; 및
    상기 일정 레벨의 출력 신호에 응답하여, 상기 보조 전원을 제공하는 스위치부를 포함하는 사용자 장치.
  4. 제 3 항에 있어서,
    상기 메인 전원 장치 및 상기 신호 유지부 사이에 연결되며, 상기 메인 전원의 레벨을 감지하여 상기 제 1 및 제 2 신호를 발생하는 파워 검출부를 더 포함하되,
    상기 신호 유지부는
    상기 제 1 신호가 논리 하이(high)인 경우에 상기 제 2 신호의 논리 레벨을 갖는 제 3 신호를 출력하고, 상기 제 1 신호가 논리 로우(low)인 경우에 상기 제 3 신호의 논리 레벨을 유지하는 사용자 장치.
  5. 제 4 항에 있어서,
    상기 시간 지연부는 상기 파워 검출부에 연결되며, 상기 제 1 신호의 논리 레벨의 천이를 소정 시간 지연시키는 사용자 장치.
  6. 제 5 항에 있어서,
    상기 파워 검출부 및 상기 보조 전원 발생부 사이에 연결되며, 상기 제 1 신호를 논리 로우(low)에서 논리 하이(high)로 천이하기 위한 풀업 레지스터를 더 포함하는 사용자 장치.
  7. 제 6 항에 있어서,
    상기 스위치부는
    상기 보조 전원 발생부 및 접지 사이에 연결되며, 상기 제 3 신호의 논리 레벨에 응답하여 전류 통로를 형성하는 제 1 스위치; 및
    상기 보조 전원 발생부에 연결되며, 상기 제 1 스위치의 논리 레벨에 따라 상기 보조 전원을 제공하기 위한 제 2 스위치를 포함하는 사용자 장치.
  8. 제 7 항에 있어서,
    상기 보조 전원 발생부에 연결되며, 상기 제 3 신호의 논리 레벨에 응답하여 파워 오프 신호(PFF)를 전달하기 위한 제 3 스위치를 더 포함하는 사용자 장치.
  9. 제 8 항에 있어서,
    상기 시간 지연부는 적어도 하나의 커패시터를 포함하고, 상기 신호 유지부는 적어도 하나의 D 래치를 포함하는 사용자 장치.
  10. 제 4 항에 있어서,
    상기 시간 지연부는 상기 파워 검출부에 연결되며, 상기 제 2 신호의 논리 레벨의 천이를 소정 시간 지연시키는 사용자 장치.
  11. 제 1 항에 있어서,
    불휘발성 메모리와 휘발성 메모리를 포함하는 메모리 장치를 더 포함하되,
    상기 메모리 장치는 상기 메인 전원 장치의 서든 파워 오프 시에, 상기 보조 전원을 사용하여 상기 휘발성 메모리로부터 상기 불휘발성 메모리로 데이터를 백업하는 사용자 장치.
  12. 사용자 장치에 있어서:
    상기 사용자 장치에 메인 전원을 공급하기 위한 메인 전원 장치; 및
    서든 파워 오프 시에, 보조 전원을 상기 사용자 장치에 제공하기 위한 보조 전원 장치를 포함하되,
    상기 보조 전원 장치는 서든 파워 오프 시에 상기 메인 전원의 레벨을 감지하여 제1 및 제2 신호를 발생하고, 상기 제1 신호의 레벨 천이를 소정 시간 지연시켜 서든 파워 오프 동안 일정 레벨의 출력 신호를 발생하는 사용자 장치.
  13. 제 12 항에 있어서,
    상기 보조 전원 장치는
    상기 보조 전원을 발생하기 위한 보조 전원 발생부; 및
    서든 파워 오프 시에 상기 보조 전원을 상기 사용자 장치에 자동적으로 제공하기 위한 보조 전원 제어부를 포함하되,
    상기 보조 전원 제어부는
    상기 메인 전원에 의하여 충전되며, 서든 파워 오프 시에 상기 제1 신호의 레벨 천이를 소정 시간 지연하는 커패시터;
    상기 지연된 제1 신호의 레벨 및 상기 제2 신호를 이용하여, 서든 파워 오프 동안 일정 레벨의 출력 신호를 발생하는 D 래치; 및
    상기 일정 레벨의 출력 신호에 응답하여, 상기 보조 전원을 상기 사용자 장치에 제공하는 스위치를 포함하는 사용자 장치.
  14. 제 13 항에 있어서,
    상기 메인 전원 장치 및 상기 D 래치 사이에 연결되며, 상기 메인 전원의 레벨을 감지하여 상기 제 1 및 제 2 신호를 발생하는 파워 검출부를 더 포함하되,
    상기 D 래치는 상기 제 1 신호가 논리 하이(high)인 경우에 상기 제 2 신호의 논리 레벨을 갖는 제 3 신호를 출력하고, 상기 제 1 신호가 논리 로우(low)인 경우에 상기 제 3 신호의 논리 레벨을 유지하는 사용자 장치.
  15. 제 14 항에 있어서,
    상기 커패시터는 상기 파워 검출부 및 상기 D 래치 사이에 연결되며, 상기 제 1 신호에 의하여 충전되는 사용자 장치.
  16. 제 15 항에 있어서,
    상기 스위치는
    상기 보조 전원 발생부 및 접지 사이에 연결되며, 상기 제 3 신호의 논리 레벨에 응답하여 전류 통로를 형성하는 NMOS 트랜지스터; 및
    상기 보조 전원 발생부에 연결되며, 상기 NMOS 트랜지스터의 드레인 전압에 응답하여 상기 보조 전원을 제공하기 위한 PMOS 트랜지스터를 포함하는 사용자 장치.
  17. 보조 전원을 발생하는 보조 전원 발생부; 및
    서든 파워 오프 시에, 상기 보조 전원을 사용자 장치에 제공하기 위한 보조 전원 제어부를 포함하되,
    상기 보조 전원 제어부는
    메인 전원의 레벨을 감지하여 제1 및 제2 신호를 발생하는 파워 검출부;
    상기 제1 신호의 레벨 천이를 소정 시간 지연하기 위한 시간 지연부;
    상기 지연된 제1 신호의 레벨 및 상기 제2 신호를 이용하여, 서든 파워 오프 동안 일정 레벨의 출력 신호를 발생하는 신호 유지부; 및
    상기 일정 레벨의 출력 신호에 응답하여, 상기 보조 전원을 제공하는 스위치부를 포함하는 보조 전원 장치.
  18. 제 17 항에 있어서,
    상기 메인 전원의 레벨을 감지하여 상기 제 1 및 제 2 신호를 발생하는 파워 검출부를 더 포함하되,
    상기 신호 유지부는
    상기 제 1 신호가 논리 하이(high)인 경우에 상기 제 2 신호의 논리 레벨을 갖는 제 3 신호를 출력하고, 상기 제 1 신호가 논리 로우(low)인 경우에 상기 제 3 신호의 논리 레벨을 유지하는 보조 전원 장치.
  19. 제 18 항에 있어서,
    상기 파워 검출부 및 상기 보조 전원 발생부 사이에 연결되며, 상기 제 1 신호를 논리 로우(low)에서 논리 하이(high)로 풀업(pull up)하기 위한 풀업 레지스터를 더 포함하는 보조 전원 장치.
  20. 제 19 항에 있어서,
    상기 파워 검출부는 메인 전원의 레벨이 논리 하이(high)인 경우에, 상기 제 1 신호를 논리 하이(high)로 유지하고, 메인 전원의 레벨이 논리 로우(low)인 경우에, 상기 제 1 신호를 논리 로우(low)로 유지하는 보조 전원 장치.
  21. 제 20 항에 있어서,
    상기 스위치부는
    상기 보조 전원 발생부 및 접지 사이에 연결되며, 상기 제 3 신호의 논리 레벨에 응답하여 전류 통로를 형성하는 NMOS 트랜지스터; 및
    상기 보조 전원 발생부에 연결되며, 상기 NMOS 트랜지스터의 드레인 전압에 응답하여 상기 보조 전원을 제공하기 위한 PMOS 트랜지스터를 포함하는 보조 전원 장치.
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