CN112578895A - 降低非易失性存储器中的由于待机泄漏电流引起的功耗 - Google Patents

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Abstract

非易失性存储器支持待机状态和深度掉电状态，在待机状态下，存储器就绪以接收要执行的访问命令，在深度掉电状态下，存储器忽略所有的访问命令。存储器可以响应于处于待机状态的阈值时间量从待机状态变换到深度掉电状态。因而，存储器可以在命令之后进入待机状态，并且然后在阈值时间之后变换到深度掉电状态。

Description

降低非易失性存储器中的由于待机泄漏电流引起的功耗
技术领域
说明书总体上涉及非易失性存储器，并且更具体而言，涉及非易失性存储器中的待机泄漏电流的降低。
背景技术
非易失性存储器器件包括用于在存储器管芯上实施访问和控制逻辑的控制电路。从制造的角度来看，CMOS(互补金属氧化物半导体)电路相对于其他类型的电路简单并且价格低廉。CMOS电路还可以被缩放得更小。然而，使CMOS电路的尺寸缩小可能导致高待机泄漏电流。非易失性存储器的很大部分时间是在待机状态下度过的。在待机状态下，器件不活跃地访问存储器，但是该器件处于接收和执行命令的就绪状态。泄漏电流是指用于维持接收命令的就绪状态的电流，并且是指不引起对存储器的访问的电流。使CMOS电路缩小以压缩该逻辑在存储器管芯中的占据区域导致了更高的待机泄漏电流。因而，随着CMOS电路的缩小，用于执行存储器器件中的活跃访问的电流的比例变低。
附图说明
下文的描述包括对附图的讨论，附图具有以实施方式的示例的方式给出的图示。应当以示例的方式而不是以限制的方式来理解附图。如本文所使用的，对一个或多个示例的提及应当被理解为描述本发明的至少一种实施方式中包括的特定的特征、结构或特性。本文出现的诸如“在一个示例中”或者“在替代性示例中”的短语提供了本发明的实施方式的示例，并且未必全部是指同一种实施方式。然而，它们也未必是相互排斥的。
图1是具有存储装置的系统的示例的框图，该存储装置包括针对从待机到深度掉电的变换的待机定时控制。
图2是用于从待机变换到深度掉电的过程的示例的流程图。
图3是基于命令类型从待机变换到深度掉电的过程的示例的流程图。
图4是基于编程验证状态从待机变换到深度掉电的过程的示例的流程图。
图5A是控制从待机变换到深度掉电的系统的平均电流对比读取占空比的示例的示意性表示。
图5B是控制从待机变换到深度掉电的系统的平均读取时间对比读取占空比的示例的示意性表示。
图6A是具有固态驱动器(SSD)的系统的示例的框图，该SSD具有用于从待机变换到深度掉电的逻辑。
图6B是具有固态驱动器(SSD)的系统的示例的框图，该SSD具有处于控制器中的或者NAND管芯中的、用于从待机变换到深度掉电的逻辑。
图7是可以实施从待机变换到深度掉电的计算系统的示例的框图。
图8是可以实施从待机变换到深度掉电的移动装置的示例的框图。
下文将提供对某些细节和实施方式的描述，其包括对可以描绘一些或所有示例的附图以及其他潜在的实施方式的非限制性描述。
具体实施方式
如本文所描述的，非易失性存储器支持待机状态和深度掉电状态，在待机状态下，存储器就绪以接收要执行的访问命令，在深度掉电状态下，存储器忽略所有的访问命令。存储器可以响应于处于待机状态下阈值时间量从待机状态变换到深度掉电状态。因而，存储器可以在命令之后进入待机状态，并且然后在阈值时间之后变换到深度掉电状态。
控制在待机下以及变换到深度掉电(DPD)度过的时间量可以减少存储器管芯中的泄漏电流。控制待机状态和DPD状态可以实现存储器管芯中的电路的进一步缩小。在一个示例中，该电路是存储器管芯的控制电路。在一个示例中，该控制电路是CMOS(互补金属氧化物半导体)电路。非易失性存储器管芯具有与存储数据的存储器单元相关联的高电压(HIV)电路和提供各种控制功能的低电压(LV)电路。在一个示例中，用以实现待机控制的控制电路是LV电路。
控制存储器管芯从待机变换到深度掉电能够减少激进的CMOS缩放对高待机泄漏电流的影响。从待机到DPD的变换可以控制泄露电流同时对读取延迟具有最小的影响。管理泄漏电流的能力可以实现控制电路的缩放，从而产生更小的存储器管芯和更低的管芯成本。
从待机到DPD的变换可以用定时的待机模式和随后的深度掉电模式的组合来代替常规的待机模式。由于DPD模式下的泄漏电流是最小的，并且显著小于待机下的泄漏电流，因而这样的过程降低了总功耗。只要在定时的待机模式下度过的时间被设置为比读取时间多得多，那么对读取延迟的影响也将是最小的。对“多得多”的时间的提及是指至少是另一时间的五倍的时间。在一个示例中，比另一时间多得多的时间可以约为比相比较的时间大一个数量级或更多。
图1是具有存储装置的系统的示例的框图，该存储装置包括针对从待机变换到深度掉电的待机定时控制。系统100表示具有非易失性存储装置或非易失性存储器的计算装置。系统100包括主机110，主机110表示用于该计算装置的主机平台。主机110包括主机处理器(未明确示出)，所述主机处理器执行主机操作系统(OS)以控制系统100的操作。
主机110包括I/O(输入/输出)硬件112或者I/O 112，以耦接至一个或多个存储装置120。I/O 112包括驱动器和接收器、信号线接口、以及用于与非易失性存储器接口连接的其他硬件部件。I/O 112耦接至存储装置120的对应的I/O 122，I/O 122可以表示用于主机110和存储装置120之间的双向通信的类似的硬件部件。尽管未详细示出，但是存储装置120可以包括多个存储管芯，例如，NAND(与非)管芯140，NAND管芯140具有包括类似的I/O硬件的I/O 142。
主机110包括存储控制器114，存储控制器114表示主机110内的用于控制对存储装置120的访问的逻辑。在一个示例中，存储控制器114耦接至多个存储装置120。CMD(命令)116表示一条或多条信号线，所述一条或多条信号线用于使得存储控制器114能够向存储装置120发送命令，例如，访问命令或者与设置待机时间阈值有关的命令。DQ(数据)118表示一条或多条信号线，所述一条或多条信号线用于实现主机110和存储装置120之间的数据交换。
存储装置120表示为系统100提供非易失性数据存储的装置。非易失性(NV)存储装置或NV存储器(NVM)是指即使中断对器件的供电仍然维持状态的存储器器件。在中断对器件的供电时状态不确定的存储器被称为易失性存储器。在一个示例中，存储装置120表示包括多个非易失性存储器管芯的装置，例如，固态驱动器(SSD)。在一个示例中，存储装置120表示包括多个NVM管芯的多芯片封装。
在一个示例中，存储装置120包括由NAND管芯140表示的多个NVM管芯。尽管NAND管芯被作为示例提供，但是将理解也可以使用其他类型的非易失性存储装置。例如，替代性地，NAND管芯140可以是NOR(或非)管芯。在一个示例中，NAND管芯140表示三维(3D)交叉点(3DXP)器件。
在一个示例中，每一NAND管芯140包括阵列144，阵列144表示存储器单元的阵列。在一个示例中，NAND管芯140包括缓冲器146，缓冲器146表示阵列144和I/O 142之间的缓冲器。缓冲器146可以提供过渡的存储器件，例如用于保存数据的寄存器或触发器。在一个示例中，缓冲器146保存供写入的数据或者程序命令，以将数据提供给编程阵列144。在一个示例中，缓冲器146保存从阵列144读取的读取数据，以提供给主机110。在一个示例中，缓冲器146表示静态页缓冲器(SPB)。例如，缓冲器可以是或者包括多个锁存器。
NAND管芯140包括控制器150，控制器150表示该NAND管芯内的控制。控制器150可以是或者包括微控制器或者其他控制逻辑，以管理对阵列144的访问。在一个示例中，控制器150包括CMOS逻辑152或者在NAND管芯140在待机模式下时具有相对较高的泄漏电流的其他电路。将理解，NAND管芯140上的控制器150不同于表示存储装置120的存储控制器的NAND控制器130。NAND控制器130可以为多管芯封装或器件管理多个NAND管芯140的设置和对多个NAND管芯140的访问。
控制器150或者NAND控制器130中的任一者或两者包括用于管理待机时间的逻辑。控制器150中的逻辑被表示成待机控制154。NAND控制器130内的逻辑被表示成待机控制132。待机控制132或待机控制154为NAND管芯140提供待机控制。待机控制可以决定在执行命令之后NAND管芯140在变换到深度掉电之前在待机下停留多长时间。在一个示例中，待机控制154包括定时器156，以跟踪NAND管芯140在待机模式下或者在待机状态下的时间。在一个示例中，待机控制132包括定时器134，以跟踪管芯在待机下停留多长时间。在一个示例中，NAND控制器132可以为每一NAND管芯140保持单独的定时器。在一个示例中，待机控制132可以仅基于一个定时器或者数量比NAND管芯少的定时器，跟踪每一NAND管芯140的不同定时。在一个示例中，即使用待机控制132实施控制，所有的定时器也将处于个体的NAND管芯140上。
对存储器管芯停留在待机下的提及是指存储器管芯的一种状态或模式，在该状态或模式中，存储器管芯不活跃地访问阵列144。在不访问阵列144时，能够降低各种数据路径的电流和电压。然而，控制电路保持通电，以准备好接收和处理后续访问命令。对控制电路的供电可能导致泄漏电流，但是允许系统为后续命令提供快速访问。
深度掉电(DPD)是指存储器管芯忽略除了将存储器管芯从DPD中唤醒的命令之外的所有命令的状态或模式。因而，在DPD中，NAND管芯140忽略所有的访问命令。DPD具有比待机更低的泄漏。例如，如果DPD由芯片选择位或者芯片启用位控制，那么存储器管芯可以监视从DPD中唤醒的那个位的变换，并且不需要使电路保持唤醒以处理任何其他命令。尽管待机可以快速对访问命令做出响应，但是在PDP中，NAND管芯140基本上是关闭的，从DPD中唤醒需要额外的初始化操作，额外的初始化操作增大了延迟。
因而，使管芯进入DPD模式的一个不利方面是与恢复对管芯的供电相关联的延迟。这样的延迟影响平均tRD(读取时间)以及服务质量(QoS)。然而，随着定时器的值的增大，该影响被最小化。在定时器被设定到至少等于tRD的5倍的值的示例中，平均电流可以与高泄漏器件的低泄漏情况类似。
在一个示例中，定时器硬件是NAND管芯140的部分，并且系统100可以通过控制命令设置定时器值。在一个示例中，定时器156的阈值是可动态编程的。例如，定时器可以被编程有阈值，并且之后递减计数。作为另一个示例，定时器可以递增计数，并且比较逻辑可以判断何时达到了阈值。该值可以是系统基于存储器技术(例如，NAND存储器单元对比其他存储技术)、应用(例如，预计的访问类型)、或者可以影响存储器管芯在变换到DPD之前在待机下留多长时间的其他因素而设置的。
在一个示例中，定时器值或阈值可以取决于NAND管芯140正在执行的命令的类型。例如，定时器值对于阵列命令和I/O命令而言可以是不同的。将理解，阵列命令是指针对存储器管芯的访问命令，其中，执行具体的命令并且然后完成该命令。I/O命令是指访问命令，其使得存储器管芯执行该命令，并且还包括指示后续命令将与该命令类似或相同的触发器或字段。因而，在执行该命令之后，存储器管芯准备好再次执行相同的命令，所述相同的命令可以在无需具体的命令指令的情况下而被触发。具体的字段可以指示I/O命令序列的开始和停止。
功率控制(PWR CTRL)160表示控制NAND管芯140的功率使用的电路。功率控制160可以控制NAND管芯140的DPD状态。在一个示例中，对于高泄漏器件而言，在处于待机下时，待机控制(154或132)可以对选定的NAND管芯140进行管理，以使之在待机下保持由定时器(156或134)跟踪达预定时间段。在一个示例中，在待机下经历阈值时间之后，待机控制触发管芯进入DPD。在一个示例中，DPD可以包括用功率门控电路对器件的供电进行门控。在系统从仅使用待机变成使用待机和DPD的组合时，管芯可以使其大部分时间在DPD下度过，但是首先使用待机则减少了对读取延迟的影响。
在一个示例中，在从待机变换到DPD之前，待机控制检查管芯的状态。例如，待机控制可以通过检查判断在进入DPD之前是否可以在读取情况或编程情况下丢失缓冲器146中的数据。将理解，在进入DPD时，将对缓冲器146的供电进行门控，并且将丢失缓冲器内的数据。因而，只有如果数据可以丢失时系统才可以使NAND管芯140从待机变换到DPD。这样的状态控制可以取决于是否已经经由I/O 142发送了供读取的数据(在这种情况下，不再需要缓冲器146中的数据)，或者是否已经成功地将数据编程到了阵列144中(在这种情况下，不再需要缓冲器146中的数据)。
将理解，在已经发送了数据时，可以不必检查缓冲器146的状态，因为可以假定数据可以丢失。在一个示例中，如果访问是I/O命令，那么将重复使用缓冲器146中的数据，而对于阵列读取而言，在命令完成时不再需要缓冲器146中的数据。
图2是用于从待机变换到深度掉电的过程的示例的流程图。过程200表示用于控制存储器管芯从待机变换到DPD的待机控制过程。过程200可以由系统100的待机控制的任何示例来实施。
在一个示例中，系统设置待机计数器或者待机定时器，框202。待机计数器可以指示在变换到DPD状态之前在待机下保持多长时间。系统将命令(或者多个命令)发送至NAND管芯或者其他非易失性存储器，框204。
系统可以切换芯片启用或者其他启用信号，以识别应当执行该命令的管芯，框206。NAND管芯接收并执行命令，并且该命令完成，框208。NAND管芯可以像常规下将发生的那样进入待机模式或待机状态，框210。
为了降低具有较小几何形状的器件中的高待机泄漏电流的影响，在一个示例中，系统限制管芯在待机模式下度过的时间量。存储装置可以基于系统提供的待机计数器设置来监测该时间量。如果尚未经过所指示的时间，那么框212进入否分支，存储装置使NAND管芯留在待机下。
在一个示例中，响应于该时间的迁延，框212进入是分支，NAND管芯进入DPD模式，框214。在一个示例中，进入DPD是基于定时器自动发生的，并不是响应于来自主机或者来自系统的命令。相反，可以在存储装置自身处做出进入DPD的判断。常规地，主机将基于除了NAND已经在待机下度过的时间量之外的因素指示DPD。在既定时间量之后将管芯置于DPD模式下能够减少较高待机泄漏电流的影响。由于限制了在待机模式下度过的时间，因而降低了待机泄漏对总功率的影响。
图3是基于命令类型从待机变换到深度掉电的过程的示例的流程图。过程300表示用于基于已经完成的命令的类型来控制存储器管芯从待机变换到DPD的待机控制过程。过程300可以由系统100的待机控制的任何示例来实施，并且表示根据图2的过程200的过程的示例。
在一个示例中，系统设置待机计数器或待机定时器，其中为I/O命令和阵列命令设置不同的值，框302。待机计数器可以指示在变换到DPD状态之前在待机下停留多长时间，其中取决于在进入待机之前完成的命令的类型，该时间量是不同的。在一个示例中，在I/O命令之后在待机下停留的时间比在阵列命令之后在待机下停留的时间短。I/O命令可以替代性地被称为DMA(直接存储器访问)命令。DMA命令可以直接从存储器进行操作，其可以减少对像阵列命令那样长的缓冲数据的需求。因而，阵列命令可能比I/O命令更依赖于缓冲器中的数据，这表明对于阵列命令而言要使管芯在待机下保持更长时间以避免丢失缓冲器内的数据，而I/O命令则不具同样的有关于缓冲器数据的顾虑。
在一个示例中，系统将读取命令发送至NAND管芯或者其他非易失性存储器，块304。系统可以切换芯片启用或者其他启用信号，以识别应当执行该命令的管芯，框306。NAND管芯接收并执行命令，并且识别所要执行的命令的类型，框308。命令类型的标识可以包括所发送的命令信号中的命令编码。出于过程300的目的，该过程将阵列命令与I/O命令区分开。一般而言，存储装置可以区分引起在更长的时间段内维持所缓冲的数据的需求的任何两种类型的命令。用于NAND的或者用于其他非易失性存储技术的其他命令可以在下述方面具有区别：它们在命令之间需要多少时间或者应当对与命令相关联的数据缓冲多长时间。对于任何这样的区别而言，该系统可以基于所接收的命令类型调整待机定时。
在一个示例中，NAND管芯执行阵列命令，并且命令完成，框310。NAND管芯在阵列命令之后进入待机模式或待机状态，框312。在一个示例中，NAND基于阵列命令待机值设置定时器或阈值，框314。
在一个示例中，NAND管芯执行I/O命令，并且命令完成，框316。NAND管芯在I/O命令之后可以进入待机模式或待机状态，框318。在一个示例中，NAND基于I/O命令待机值设置定时器或阈值，框320。
在进入待机并且为从待机到DPD的变换设置适当的阈值之后，NAND可以跟踪在待机下的时间。如果尚未经过所指示的时间，那么框322进入否分支，存储装置使NAND管芯留在待机下。在一个示例中，响应于该时间的迁延，框322进入是分支，NAND管芯进入DPD模式，框324。在过程300中，待机模式中的时间量将取决于命令类型。
在一个示例中，到DPD的变换可以被称为内部深度掉电(IDPD)，其是指这样的事实：存储装置本身决定何时进入DPD。在一个示例中，每通道多管芯NAND读取是从待机到DPD的变换的例外情况。在一个示例中，器件将仅在I/O命令或DMA命令之后而不在阵列命令之后将NAND管芯置于IDPD模式下。两种命令类型之间的区别可以是通过为待机计数器设置高阈值而完成的，这将有效地防止其在命令之间进入DPD。对于阵列读取而言，这样的流程看起来可以与下述流程有些相似：
启用管芯0；
以延迟tRD(或tR)读取管芯0；
在tRD之后禁用管芯0，从而将管芯0置于待机(SBY)下；
制定待机阈值时间tSTY，其足够高，使得管芯0将不会变换到DPD。
对NAND器件中的所有N个管芯重复该序列。
对于DMA或I/O读取而言，该序列可以如下：
启用管芯0
以延迟tRD(或tR)读取管芯0；
在tRD之后禁用管芯0，从而将管芯0置于待机(SBY)下；
在时间tSTY之后，将管芯0置于DPD下。
对NAND器件中的所有N个管芯重复该序列。
图4是基于编程验证状态从待机变换到深度掉电的过程的示例的流程图。过程400表示用于基于编程操作的状态控制存储器管芯从待机到DPD的变换的待机控制过程。过程400可以由系统100的待机控制的任何示例来实施，并且表示根据图2的过程200的过程的示例。
在一个示例中，系统设置待机计数器或待机定时器，其中，为I/O命令和阵列命令设置不同的值，框402。待机计数器可以指示在变换到DPD状态之前在待机下停留多长时间，其中取决于在进入待机之前完成的命令的类型，时间量是不同的。
在一个示例中，系统将编程命令发送至NAND管芯或者其他非易失性存储器，框404。系统可以切换芯片启用或者其他启用信号，以识别应当执行该命令的管芯，框406。NAND管芯接收并执行命令，并且识别所要执行的命令的类型，框408。
在一个示例中，NAND管芯执行I/O命令，并且命令完成，框410。NAND管芯执行编程验证，以确保正确地写入了数据，框412。在一个示例中，NAND管芯基于I/O命令待机值设置定时器或阈值，框414，并且NAND管芯进入待机模式，框416。在一个示例中，NAND管芯保持在待机下，并且不变换到DPD模式，框418。例如，定时器的值可以使NAND管芯保持在待机下。
在一个示例中，NAND管芯执行阵列命令，并且命令完成，框420。NAND管芯执行编程验证，以确保正确地写入了数据，框422。在一个示例中，阵列编程之后的待机状态将取决于验证操作的成功。在一个示例中，如果编程验证失败，那么框424进入否分支，NAND从静态页缓冲器读取数据，框426。在从SPB读取之后，NAND管芯可以进入DPD模式，框428。
在一个示例中，如果编程验证成功，那么框424进入是分支，NAND管芯进入待机模式，框430。在一个示例中，NAND基于阵列命令待机值设置定时器或阈值，框432。在进入待机并且为从待机到DPD的变换设置适当的阈值之后，NAND可以跟踪待机下的时间。如果尚未经过所指示的时间，那么框434进入否分支，存储装置使NAND管芯留在待机下。在一个示例中，响应于该时间的迁延，框434进入是分支，NAND管芯进入DPD模式，框428。
过程400示出了基于命令和编程验证的状态两者的待机操作方面的区别。针对I/O或DMA编程的此类序列可以如下：
启用管芯0；
对管芯0编程(tIO+tPROG)；
在tIO加tPROG之后将管芯0置于SBY下；
制定待机阈值时间tSTY，其足够高，使得管芯0将不会变换到DPD。
对NAND器件中的所有N个管芯重复该序列。
针对阵列编程的此类序列可以如下：
启用管芯0；
检查状态；
如果状态通过，那么在tPROG之后禁用管芯0并且将管芯0置于待机(SBY)下；
如果编程状态失败，那么从SPB读取数据，并且然后将管芯0置于DPD模式下。
对NAND器件中的所有N个管芯重复该序列。
这些序列可以在DPD模式之后缓解来自SPB的数据损失。因而，对于每通道多管芯NAND编程之后的IDPD而言的一种例外情况可以是只有在检查状态之后才将NAND管芯置于DPD模式下。
图5A是控制从待机变换到深度掉电的系统的平均电流对比读取占空比的示例的示意性表示。图502表示作为读取占空比(轴514)的函数的平均电流(轴512)的模拟。曲线522表示用仅使NAND管芯留在待机模式下的常规方案的高泄漏电流情况。曲线526是底部曲线，其线条走势与曲线524几乎相同。曲线526略微低于曲线524。曲线526表示低泄漏电流情况或者具有低待机泄漏的电路的情况。从曲线524可以看出，混合待机和DPD模式的应用使高泄漏电路具有与低泄漏情况的结果相当的结果，这与高泄漏常规方案有很大不同。在图502中，针对与t_timer＝5x t_read相对应的情况，平均电流被标绘成读取占空比的函数。将观察到，由于轴512的标度是对数的，因而曲线524的在低占空比下不同的电流具有超过曲线522的10x的改善，并且在极低占空比下具有高达几乎100x的改善。
图5B是控制从待机变换到深度掉电的系统的平均读取时间对比读取占空比的示例的示意性表示。图504表示作为读取占空比(轴534)的函数的平均t_read(tRD)(轴532)的模拟。曲线542表示用仅使NAND管芯留在待机模式下的常规方案的高泄漏电流情况。曲线542具有与曲线544完全相同的线条走势，曲线544表示应用混合待机和DPD模式的高泄漏电流的情况。曲线546表示具有低待机泄漏电流的电路的情况和停留在待机下的常规方法。
在图504中，针对与t_timer＝5x t_read相对应的情况，平均t_read被标绘成读取占空比的函数。从曲线544具有与曲线542一致的线条走势的这一事实可以看出，与常规高泄漏情况相比，混合待机和DPD模式的应用不影响t_read。从曲线542和544可以看出，在读取占空比大于20％(占空比为0.2或更高)时，高泄漏情况的平均t_read等于低泄漏情况，并且其在t_read不太关键的轻工作负荷期间只是温和地提高。
图6A是具有固态驱动器(SSD)的系统的示例的框图，该SSD具有用于从待机变换到深度掉电的逻辑。系统602表示与图1的系统100一致的部件。系统602包括与主机610耦接的SSD 620。主机610表示连接至SSD 620的主机硬件平台。主机610包括CPU(中央处理单元)612或者其他作为主机处理器的处理器。CPU 612表示任何主机处理器，其生成访问存储在SSD 620上的数据的请求，以读取数据或向存储装置写入数据。这样的处理器可以包括单核或多核处理器、用于计算装置的主处理器、图形处理器、外围处理器或者补充或辅助处理器，或组合。CPU 612可以执行主机OS和其他应用程序，以引起系统602的操作。
主机610包括芯片组614，芯片组614表示可以被包括在CPU 612和SSD 620之间的连接中的硬件部件。例如，芯片组614可以包括互连电路和启用对SSD 620的访问的逻辑。因而，主机平台610可以包括用于将SSD 620耦接至主机610的硬件平台驱动器互连。主机610包括用于互连至SSD 620的硬件。类似地，SSD 620包括用于互连至主机610的对应的硬件。在一个示例中，芯片组614包括存储控制器，所述存储控制器是在SSD 620内与控制器640分开的主机侧控制器。
SSD 620表示固态驱动器，其包括用于存储数据的非易失性(NV)介质。SSD 620包括HW(硬件)接口622，HW接口622表示与主机610接口连接的硬件部件。例如，HW接口622可以与一条或多条总线接口连接，以实施诸如NVMe或PCIe的高速接口标准。
在一个示例中，SSD 620包括作为SSD 620的主存储装置的NV(非易失性)介质630。在一个示例中，NV介质630被实施成多个管芯，这里被示出为N个管芯，管芯[0:{N-1}}。N可以是任何器件数量，并且往往是二进制数。SSD 620包括用于控制对NV介质630的访问的控制器640。控制器640表示SSD 620内的用于执行对所述介质的控制的硬件和控制逻辑。在一个示例中，控制器640包括待机控制642，待机控制642使SSD 620能够根据本文提供的任何描述选择性地以内部方式将NV介质管芯从待机状态变换到DPD状态。
将理解，系统602没有表示SSD的所有部件。NV介质630被示出为具有处于每一管芯中的控制器632，控制器632表示管芯内的控制逻辑。该控制逻辑可以包括在待机下具有高泄漏的CMOS电路。
SSD 620包括功率控制626，功率控制626表示用于向SSD 620的部件提供功率的硬件。每一NV管芯包括功率电路634，功率电路634用于选择性地启用和禁用管芯的部件，以进入待机状态或者深度掉电状态。功率电路634可以响应于待机控制642进行操作。在一个示例中，功率控制626还可以为个体的NV管芯提供功率控制。
NV管芯包括缓冲器636，缓冲器636表示用于选定的访问操作的缓冲器。在一个示例中，控制器632监测缓冲器636中的数据的状态，以确定如何从待机变换到DPD，或者是否从待机变换到DPD。尽管未具体示出，但是将理解，在一个示例中，每一NV管芯可以包括待机定时器，以控制从待机到DPD的变换。
图6B是具有固态驱动器(SSD)的系统的示例的框图，该SSD具有处于控制器内的或者NAND管芯内、用于从待机变换到深度掉电的待机逻辑。系统604提供了根据图6A的系统602的系统的一个示例。系统604示出了根据系统602的硬件平台的主机和SSD的逻辑层。系统604可以表示物理部件，以及系统602的示例的软件和固件部件。在一个示例中，主机650提供主机610的一个示例。在一个示例中，SSD 660提供SSD 620的一个示例。
在一个示例中，主机650包括主机OS 652，主机OS 652表示用于该主机的主机操作系统或软件平台。主机OS 652可以包括在其上执行应用程序、服务、代理和/或其他软件的平台，并且是由处理器执行的。文件系统654表示用于控制对NV介质的访问的控制逻辑。文件系统654可以管理使用什么地址或存储位置存储什么数据。存在众多已知的文件系统，并且文件系统654可以实施已知的文件系统或者其他专有系统。在一个示例中，文件系统654是主机OS 652的部分。
存储驱动器656表示控制主机650的硬件的一个或多个系统级模块。在一个示例中，驱动器656包括用于控制通往SSD 660的接口并因而控制SSD 660的硬件的软件应用程序。存储驱动器656可以提供主机与SSD之间的通信接口。
SSD 660的控制器670包括固件674，固件674表示该控制器的控制软件/固件。在一个示例中，控制器670包括主机接口672，主机接口672表示通往主机650的接口。在一个示例中，控制器670包括介质接口676，介质接口676表示通往NAND管芯662和NV介质664的接口。介质接口676表示在控制器670的硬件上执行的控制。将理解，控制器670包括与主机650接口连接的硬件，所述硬件可以被视为由主机接口软件/硬件674控制。类似地，将理解，控制器670包括与NV介质664接口连接的硬件。在一个示例中，用于主机接口672的代码可以是固件674的部分。在一个示例中，用于介质接口676的代码可以是固件674的部分。
在一个示例中，控制器670包括错误控制680，错误控制680用于处理所访问的数据中的错误以及关于信号传送和通信接口连接的顺应性的边角案例。错误控制680可以包括通过硬件或固件或者硬件和软件的组合的实施方式。
SSD 660包括多个NAND管芯662。在一个示例中，NAND管芯662包括待机控制692，待机控制692可以包括用于实施从待机到DPD的待机变换的所有逻辑，或者可以仅包括定时器。在一个示例中，控制器670包括用于实施从待机到DPD的内部变换的待机控制690。所述变换可以是根据任何所描述的示例进行的。
图7是可以实施从待机变换到深度掉电的计算系统的示例的框图。系统700表示根据本文的任何示例的计算装置，并且可以是膝上型计算机、台式计算机、平板计算机、服务器、游戏或娱乐控制系统、嵌入式计算装置或其他电子装置。系统700提供了根据系统100的系统的示例。
在一个示例中，存储子系统780包括待机控制790。在一个示例中，待机控制790被包括在存储装置784中。在一个示例中，待机控制790被包括在控制器782中。待机控制790使系统700能够以待机状态和内部深度掉电状态的组合管理非易失性存储器，这与常规的仅待机状态相反。从待机状态到深度掉电状态的变换可以是根据任何所描述的示例进行的。
系统700包括处理器710，处理器710可以包括任何类型的微处理器、中央处理单元(CPU)、图形处理单元(GPU)、处理核心或其他处理硬件或者组合，以提供系统700的指令的处理或执行。处理器710控制系统700的总体操作，并且可以是或者包括一个或多个可编程通用或专用微处理器、数字信号处理器(DSP)、可编程控制器、专用集成电路(ASIC)、可编程逻辑器件(PLD)或者这样的器件的组合。处理器710可以是或者包括多核处理器或单核处理器。
在一个示例中，系统700包括耦接至处理器710的接口712，接口712可以表示用于需要较高带宽连接的系统部件(例如，存储器子系统720或图形接口部件740)的较高速接口或高吞吐量接口。接口712表示可以是独立的部件或者可以被集成到处理器管芯上的接口电路。接口712可以被作为电路集成到处理器管芯上，或者被作为部件集成到片上系统上。在存在的情况下，图形接口740接口连接至图形部件，从而为系统700的用户提供可视显示。图形接口740可以是独立的部件或者可以被集成到处理器管芯或片上系统上。在一个示例中，图形接口740可以驱动向用户提供输出的高分辨率(HD)显示器。在一个示例中，该显示器可以包括触摸屏显示器。在一个示例中，图形接口740基于存储在存储器730中的数据或者基于由处理器710执行的操作或者基于两者生成显示。
存储器子系统720表示系统700的主存储器，并且为处理器710执行的代码或者在执行例程时用到的数据值提供存储。存储器子系统720可以包括一个或多个存储器器件730，例如只读存储器(ROM)、闪速存储器、一种或多种随机存取存储器(RAM)(例如，DRAM)、或其他存储器器件、或者这样的器件的组合。在一个示例中，存储器子系统720除了包括易失性存储器还包括非易失性存储器。除了别的以外，存储器730存储并且托管操作系统(OS)732，以提供用于执行系统700中的指令的软件平台。此外，应用程序734可以在来自存储器730的OS 732的软件平台上执行。应用程序734表示具有其自身的用于执行一项或多项功能的操作逻辑的程序。过程736表示向OS 732或者一个或多个应用程序734或者它们的组合提供辅助功能的代理或例程。OS 732、应用程序734和过程736提供软件逻辑，以提供系统700的功能。在一个示例中，存储器子系统720包括存储器控制器722，存储器控制器722是生成命令并且向存储器730发出命令的存储器控制器。将理解，存储器控制器722可以是处理器710的物理部分或者接口712的物理部分。例如，存储器控制器722可以是集成存储器控制器，其被集成到具有处理器710的电路上，例如，被集成到处理器管芯或片上系统上。
尽管未专门示出，但是将理解，系统700可以包括处于器件之间的一条或多条总线或总线系统，例如，存储总线、图形总线、接口总线或其他。总线或其他信号线能够将部件通信或电耦接到一起，或者通信并电耦接所述部件。总线可以包括物理通信线、点对点连接部、桥、适配器、控制器或者其他电路或组合。总线可以包括(例如)系统总线、外围部件互连(PCI)总线、HyperTransport或工业标准架构(ISA)总线、小型计算机系统接口(SCSI)总线、通用串行总线(USB)、或其他总线、或组合。
在一个示例中，系统700包括接口714，接口714可以耦接至接口712。接口714可以是比接口712速度低的接口。在一个示例中，接口714表示接口电路，所述接口电路可以包括独立的部件和集成电路。在一个示例中，多个用户接口部件或外围部件或两者耦接至接口714。网络接口750为系统700提供通过一个或多个网络与远程装置(例如，服务器或者其他计算装置)通信的能力。网络接口750可以包括以太网适配器、无线互连部件、蜂窝网络互连部件、USB(通用串行总线)或者基于其他有线或无线标准的接口或专有接口。网络接口750可以与远程装置交换数据，其可以包括发送存储在存储器中的数据或者接收将要存储到存储器中的数据。
在一个示例中，系统700包括一个或多个输入/输出(I/O)接口760。I/O接口760可以包括一个或多个接口部件，用户通过所述一个或多个接口与系统700交互(例如，音频、字母数字、触觉/触摸或者其他接口连接)。外围接口770可以包括上文未专门提及的任何硬件接口。外围设备泛指相关地连接至系统700的装置。相关连接是这样一种连接，其中，系统700提供将在其上执行操作并且用户与其进行交互的软件平台或硬件平台或两者。
在一个示例中，系统700包括用于以非易失性方式存储数据的存储子系统780。在一个示例中，在某些系统实施方式中，存储装置780的至少某些部件可以与存储器子系统720的部件重叠。存储子系统780包括(一个或多个)存储装置784，存储装置784可以是或者包括用于以非易失性方式存储大量数据的任何常规介质，例如，一个或多个磁盘、固态盘或者基于光学的盘或其组合。存储装置784以永久性状态保存代码或指令以及数据786(即，即使中断对系统700的供电，仍保持该值)。存储装置784在类属上可以被视为“存储器”，尽管存储器730通常是用于向处理器710提供指令的执行或操作存储器。然而，存储装置784是非易失性的，存储器730则可以包括易失性存储器(即，如果中断对系统700的供电，数据的值或状态将是不确定的)。在一个示例中，存储子系统780包括与存储装置784接口连接的控制器782。在一个范例中，控制器782是接口714或处理器710的物理部分，或者可以包括处于处理器710和接口714两者中的电路或逻辑。
在一个示例中，存储子系统780包括可块寻址的存储器器件，例如NAND或NOR技术。在一个示例中，存储子系统780包括可字节寻址的非易失性存储器(例如，三维交叉点存储器器件)、其他可字节寻址的非易失性存储器器件或者使用硫属元素化物相变材料(例如，硫属元素化物玻璃)或基于存储器单元的电阻状态存储数据的存储器器件。在一个示例中，非易失性存储器可以是或包括多阈值水平NAND闪速存储器、NOR闪速存储器、单级或多级相变存储器(PCM)或者具有开关的相变存储器(PCMS)、电阻存储器、纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、结合了忆阻器技术的磁阻随机存取存储器(MRAM)或者自旋转移矩(STT)-MRAM或者上文的任何选项的组合或者其他存储器。
电源702向系统700的部件提供功率。更具体而言，电源702通常与系统700中的一个或多个供电部件704接口连接，从而向系统700的部件提供功率。在一个示例中，供电部件704包括插入到壁式插座中的AC到DC(交流到直流)适配器。这样的AC功率可以是可再生能源(例如，太阳能)电源702。在一个示例中，电源702包括DC电源，例如，外部AC到DC转换器。在一个示例中，电源702或供电部件704包括无线充电硬件，从而经由靠近充电场而进行充电。在一个示例中，电源702可以包括内部电池或燃料电池电源。
图8是可以实施从待机变换到深度掉电的移动装置的示例的框图。系统800表示移动计算装置，例如，计算平板电脑、移动电话或智能电话、可穿戴计算装置或其他移动装置或者嵌入式计算装置。将理解，在系统800中只是大致示出了某些部件，而未示出这样的装置的所有部件。系统800提供了根据系统100的系统的示例。
在一个示例中，存储器子系统860包括待机控制890。在一个示例中，待机控制890被包括在存储器器件862中。在一个示例中，待机控制890被包括在控制器864中。待机控制890使系统800能够以待机状态和内部深度掉电状态的组合来管理非易失性存储器，这与常规的仅待机状态相反。从待机状态向深度掉电状态的变换可以是根据任何所描述的示例进行的。
系统800包括处理器810，处理器810执行系统800的主要处理操作。处理器810可以包括一个或多个物理器件，例如，微处理器、应用处理器、微控制器、可编程逻辑器件或者其他处理手段。处理器810执行的处理操作包括在其上执行应用和装置功能的操作平台或操作系统的执行。处理操作包括与人类用户或者其他装置所做的I/O(输入/输出)有关的操作、与功率管理有关的操作、与将系统800连接至其他装置有关的操作，或者组合。处理操作还可以包括与音频I/O、显示I/O或其他接口连接或者组合有关的操作。处理器810可以执行存储在存储器中的数据。处理器810可以写入存储在存储器中的数据或对其进行编辑。
在一个示例中，系统800包括一个或多个传感器812。传感器812表示嵌入式传感器或通往外部传感器的接口，或者组合。传感器812使系统800能够监测或检测在其中实施系统800的环境或装置的一个或多个条件。传感器812可以包括环境传感器(例如，温度传感器、运动传感器、光探测器、相机、化学传感器(例如，一氧化碳传感器、二氧化碳传感器或其他化学传感器))、压力传感器、加速度计、陀螺仪、医疗或生理传感器(例如，生物传感器、心率监测器或者其他检测生理属性的传感器)或其他传感器，或者组合。传感器812还可以包括用于生物测定系统(例如，指纹识别系统、面部检测或识别系统或者检测或识别用户特征的其他系统)的传感器。应当从广义上理解传感器812，在可以与系统800一起实施的很多不同类型的传感器方面不存在限制。在一个示例中，一个或多个传感器812经由与处理器810集成的前端电路耦接至处理器810。在一个示例中，一个或多个传感器812经由系统800的另一部件耦接至处理器810。
在一个示例中，计算装置800包括音频子系统820，其表示与向计算装置提供音频功能相关联的硬件部件(例如，音频硬件和音频电路)和软件部件(例如，驱动程序、编解码程序)。音频功能可以包括扬声器或耳机输出以及传声器输入。用于这样的功能的装置可以被集成到系统800中，或者可以连接至系统800。在一个示例中，用户通过提供由处理器810接收并处理的音频命令而与系统800交互。
显示子系统830表示提供用于呈现给用户的视觉显示的硬件部件(例如，显示装置)和软件部件(例如，驱动程序)。在一个示例中，显示器包括触觉部件或触摸屏元件，以供用户与计算装置交互。显示子系统830包括显示器接口832，显示器接口832包括用于向用户提供显示的特定屏幕或硬件装置。在一个示例中，显示器接口832包括与处理器810(例如，图形处理器)分开的用于执行与显示器有关的至少一些处理的逻辑。在一个实施例中，显示子系统830包括向用户既提供输出又提供输入的触摸屏装置。在一个示例中，显示子系统830包括向用户提供输出的高分辨率(HD)或超高分辨率(UHD)显示器。在一个示例中，显示子系统包括或者驱动触摸屏显示器。在一个示例中，显示子系统830基于存储在存储器中的数据或者基于由处理器810执行的操作或者基于两者生成显示信息。
I/O控制器840表示与和用户的交互有关的硬件装置和软件部件。I/O控制器840能够通过操作管理作为音频子系统820或显示子系统830或两者的部分的硬件。此外，I/O控制器840还示出了用于连接至系统800的额外装置的连接点，用户可以通过该连接点与系统交互。例如，可以附接至系统800的装置可以包括麦克风装置、扬声器或立体声系统、视频系统或者其他显示装置、键盘或小键盘装置或者与特定应用结合使用的其他I/O装置，例如，读卡器或其他装置。
如上文所提及的，I/O控制器840可以与音频子系统820或显示子系统830或两者交互。例如，通过麦克风或其他音频装置所做的输入可以提供针对系统800的一个或多个应用或功能的输入或命令。此外，可以在显示器输出之外或者代替显示器输出提供音频输出。在另一示例中，如果显示子系统包括触摸屏，那么所述显示装置还可以充当可以至少部分地由I/O控制器840管理的输入装置。在系统800上还可以存在额外的按钮或开关，以提供通过I/O控制器840管理的I/O功能。
在一个示例中，I/O控制器840管理诸如加速度计、相机、光传感器或其他环境传感器、陀螺仪、全球定位系统(GPS)或者可以被包括在系统800中的其他硬件或者传感器812的装置。所述输入可以是直接用户交互的部分，也可以向系统提供环境输入，以影响所述系统的操作(例如，噪声过滤、调整亮度检测的显示、对相机应用闪光灯或者其他特征)。
在一个示例中，系统800包括功率管理850，功率管理850管理电池功率使用、电池充电以及与省电操作有关的特征。功率管理850管理来自向系统800的部件供电的电源852的功率。在一个示例中，电源852包括插入到壁式插座内的AC到DC(交流到直流)适配器。这样的AC电力可以是可再生能源(例如，太阳能、基于运动的电力)。在一个示例中，电源852只包括可以由DC电源提供的DC电力，例如，所述DC电源是外部AC到DC转换器。在一个示例中，电源852包括无线充电硬件，从而经由靠近充电场而进行充电。在一个示例中，电源852可以包括内部电池或燃料电池电源。
存储器子系统860包括用于存储系统800中的信息的(一个或多个)存储器器件862。存储器子系统860可以包括非易失性存储器器件(如果中断对存储器器件的供电，其状态不变)或易失性存储器器件(如果中断对存储器器件的供电，其状态不确定)或者组合。存储器860可以存储应用程序数据、用户数据、音乐、照片、文档或者其他数据以及与系统800的应用程序和功能的执行有关的系统数据(不管是长期的还是暂时的)。在一个示例中，存储器子系统860包括存储器控制器864(其也可以被视为系统800的控制的部分，并且有可能被视为处理器810的部分)。存储器控制器864包括调度器，所述调度器用于生成并且发布用于控制对存储器器件862的访问的命令。
连接870包括硬件装置(例如，无线和/或有线连接器和通信硬件或者有线和无线硬件的组合)和软件部件(例如，驱动程序、协议栈)，以使系统800能够与外部装置通信。外部装置可以是单独的装置，例如，其他计算装置、无线接入点或基站以及诸如耳机、打印机或其他装置的外围设备。在一个示例中，系统800与外部装置交换数据，以存储在存储器中或者显示在显示装置上。所交换的数据可以包括要存储在存储器中的数据或者已经存储在存储器中的数据、要读取、写入或者编辑的数据。
连接870可以包括多个不同类型的连接。作为概括，系统800被例示为采用蜂窝连接872和无线连接874。蜂窝连接872一般是指通过无线载波提供的蜂窝网络连接，例如，其可以是经由GSM(全球移动通信系统)或者其变型或衍生产物、CDMA(码分多址)或者其变型或衍生产物、TDM(时分复用)或者其变型或衍生产物、LTE(长期演进——又称为“4G”)或者其他蜂窝服务标准提供的。无线连接874是指非蜂窝的无线连接，其可以包括个域网(例如，蓝牙)、局域网(例如，WiFi)或广域网(例如，WiMax)或者其他无线通信或者组合。无线通信是指通过使用调制的电磁辐射通过非固态介质传递数据。有线通信是通过固态通信介质发生的。
外围连接880包括硬件接口和连接器以及软件部件(例如，驱动程序、协议栈)，以实施外围连接。将理解，系统800既可以是通往其他计算装置的外围装置(“通往”882)，也可以具有连接到其的外围装置(“来自”884)。系统800通常具有“扩展坞”连接器，从而连接至其他计算装置，以达到如管理(例如，下载、上载、改变、同步化)系统800上的内容的目的。此外，扩展坞连接器能够允许系统800连接至某些外围设备，从而允许系统800控制对(例如)视听系统或其他系统的内容输出。
除了专有扩展坞连接器或其他专有连接硬件之外，系统800还能够经由公共的或者基于标准的连接器来实现外围连接880。常见类型可以包括通用串行总线(USB)连接器(其可以包括很多不同硬件接口中的任何一种)、包括迷你显示端口(MDP)的显示端口、高清晰度多媒体接口(HDMI)或其他类型。
相对于本文的描述概括而言，在一个示例中，一种非易失性存储器器件包括：具有非易失性存储器单元的存储器管芯，所述存储器管芯包括在存储器管芯处于待机状态下具有电流泄漏的电路，在待机状态下，存储器管芯就绪以接收所要执行的访问命令；以及功率门控电路，其用于使存储器管芯响应于来自定时器的触发从待机状态选择性地变换到深度掉电状态，在深度掉电状态下，存储器管芯忽略所有的访问命令，所述定时器用于响应于存储器管芯进入待机状态而跟踪待机时间，并且所述定时器在处于待机状态下阈值时间之后触发到深度掉电状态的变换。
在一个示例中，具有电流泄露的电路包括处于存储器管芯上的CMOS(互补金属氧化物半导体)控制电路。在一个示例中，阈值时间是可动态编程的。在一个示例中，在阵列命令之后的待机状态的阈值时间和在I/O(输入/输出)命令之后的待机状态的阈值时间是不同的。在一个示例中，在I/O命令之后的待机状态的阈值时间较短。在一个示例中，非易失性存储器单元包括NAND(与非)存储器单元。在一个示例中，定时器是存储器管芯的部分。在一个示例中，用于控制多个存储器管芯的存储控制器通过功率门控电路控制选择性变换。在一个示例中，对于编程命令之后的待机状态而言，定时器将只有在针对所述编程命令对编程操作进行了验证的情况下，才跟踪待机时间。在一个示例中，阈值时间包括存储器管芯的读取时间的至少五倍。
相对于本文的描述概括而言，在一个示例中，一种系统包括：具有非易失性存储器单元的多个存储器管芯，所述存储器管芯包括在存储器管芯处于待机状态下时具有电流泄漏的电路，在待机状态下，存储器管芯就绪以接收所要执行的访问命令；以及用于响应于所述多个管芯之一进入待机状态而跟踪待机时间的定时器，所述定时器将在处于待机状态下阈值时间之后触发所述多个存储器管芯中的这个管芯到深度掉电状态的变换，其中，所述存储器管芯在深度掉电状态下将忽略所有的访问命令。
在一个示例中，具有电流泄露的电路包括处于存储器管芯上的CMOS(互补金属氧化物半导体)控制电路。在一个示例中，阈值时间是可动态编程的。在一个示例中，在阵列命令之后的待机状态的阈值时间和在I/O(输入/输出)命令之后的待机状态的阈值时间是不同的。在一个示例中，在I/O命令之后的待机状态的阈值时间较短。在一个示例中，非易失性存储器单元包括NAND(与非)存储器单元。在一个示例中，定时器是所述多个管芯的部分，其中，每一管芯包括单独的待机定时器。在一个示例中，所述系统还包括用于管理对所述多个管芯的访问的存储控制器，其中，所述存储控制器将控制所述存储器管芯从待机状态到深度掉电状态的选择性变换。在一个示例中，对于编程命令之后的待机状态而言，定时器将只有在针对所述编程命令对编程操作进行了验证的情况下，才跟踪待机时间。在一个示例中，阈值时间包括存储器管芯的读取时间的至少五倍。在一个示例中，所述系统还包括下述选项中的一个或多个：耦接至所述多个管芯的主机处理器器件；通信耦接至主机处理器的显示器；通信耦接至主机处理器的网络接口；或者为所述系统供电的电池。
文中示出的流程图提供了各种处理操作序列的示例。流程图可以指示要由软件或固件例程执行的操作以及物理操作。流程图可以示出有限状态机(FSM)的状态的实施方式的示例，有限状态机可以是通过硬件和/或软件实施的。尽管是按照特定序列或顺序示出的，但是除非另行指出，否则可以对动作的顺序做出修改。因而，所示出的图仅应被理解为示例，并且其过程能够按照不同的顺序执行，并且某些动作能够并行执行。此外，可以省略一个或多个动作；因而并非所有的实施方式都将执行所有动作。
从本文对各种操作和功能的描述的意义上来讲，它们可以被描述或定义为软件代码、指令、配置和/或数据。所述内容可以是可直接执行的(“对象”或“可执行”形式)、源代码或差异代码(“增量”或“补丁”代码)。本文描述的内容的软件内容可以是经由具有存储在其上的该内容的制品提供的，或者可以是经由操作通信接口从而经由该通信接口发送数据的方法提供的。一种机器可读存储介质可以使机器执行所描述的功能或操作，并且包括任何以由机器(例如，计算装置、电子系统等)可访问的形式存储信息的机构，例如可记录/不可记录介质(例如，只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储介质、光学存储介质、闪存器件等)。通信接口包括任何与硬件化介质、无线介质、光学介质等接口连接的机构，以与另一装置通信，所述另一装置例如是存储器总线接口、处理器总线接口、互联网连接、磁盘控制器等。可以通过提供配置参数和/或发送信号对通信接口进行配置，从而准备通信接口，以提供描述软件内容的数据信号。可以经由被发送至通信接口的一个或多个命令或信号对通信接口进行访问。
本文描述的各种部件可以是用于执行所描述的操作或功能的手段。本文描述的每一部件包括软件、硬件或者这些的组合。部件可以被实施为软件模块、硬件模块、专用硬件(例如，专用硬件、专用集成电路(ASIC)、数字信号处理器(DSP)等)、嵌入式控制器、硬件化电路等。
除了本文描述的内容之外，可以对所公开的内容以及本发明的实施方式做出各种修改，而不背离它们的范围。因此，本文的说明和示例应当被解释为出于说明的意义，而非限制的意义。应当仅仅通过参照下文的权利要求来衡量本发明的范围。

Claims (26)

1.一种非易失性存储器器件，包括：
具有非易失性存储器单元的存储器管芯，所述存储器管芯包括在存储器管芯处于待机状态下时具有电流泄漏的电路，在所述待机状态下，所述存储器管芯就绪以接收所要执行的访问命令；以及
功率门控电路，所述功率门控电路用于使所述存储器管芯响应于来自定时器的触发从所述待机状态选择性变换到深度掉电状态，在所述深度掉电状态下，所述存储器管芯忽略所有的访问命令，所述定时器用于响应于所述存储器管芯进入所述待机状态而跟踪待机时间，并且所述定时器在处于所述待机状态下阈值时间之后触发到所述深度掉电状态的所述变换。
2.根据权利要求1所述的非易失性存储器器件，其中，具有电流泄露的所述电路包括处于所述存储器管芯上的CMOS(互补金属氧化物半导体)控制电路。
3.根据权利要求1所述的非易失性存储器器件，其中，所述阈值时间是可动态编程的。
4.根据权利要求1所述的非易失性存储器器件，其中，在阵列命令之后的待机状态的所述阈值时间和在I/O(输入/输出)命令之后的待机状态的所述阈值时间是不同的。
5.根据权利要求4所述的非易失性存储器器件，其中，在所述I/O命令之后的所述待机状态的所述阈值时间较短。
6.根据权利要求1所述的非易失性存储器器件，其中，所述非易失性存储器单元包括NAND(与非)存储器单元。
7.根据权利要求1所述的非易失性存储器器件，其中，所述定时器是所述存储器管芯的部分。
8.根据权利要求1所述的非易失性存储器器件，其中，用于控制多个存储器管芯的存储控制器通过功率门控电路控制选择性变换。
9.根据权利要求1所述的非易失性存储器器件，其中，对于编程命令之后的待机状态而言，所述定时器将只有在针对所述编程命令对编程操作进行了验证的情况下，才跟踪所述待机时间。
10.根据权利要求1所述的非易失性存储器器件，其中，所述阈值时间包括所述存储器管芯的读取时间的至少五倍。
11.一种具有非易失性存储器的系统，包括：
具有非易失性存储器单元的多个存储器管芯，所述存储器管芯包括在所述存储器管芯处于待机状态下时具有电流泄漏的电路，在所述待机状态下，所述存储器管芯就绪以接收所要执行的访问命令；以及
用于响应于所述多个管芯之一进入待机状态而跟踪待机时间的定时器，所述定时器将在处于所述待机状态下阈值时间之后触发所述多个存储器管芯之一到深度掉电状态的变换，其中，所述存储器管芯在所述深度掉电状态下将忽略所有的访问命令。
12.根据权利要求11所述的系统，其中，具有电流泄露的所述电路包括处于所述存储器管芯上的CMOS(互补金属氧化物半导体)控制电路。
13.根据权利要求11所述的系统，其中，所述阈值时间是可动态编程的。
14.根据权利要求11所述的系统，其中，在阵列命令之后的待机状态的所述阈值时间和在I/O(输入/输出)命令之后的待机状态的所述阈值时间是不同的。
15.根据权利要求14所述的系统，其中，在所述I/O命令之后的所述待机状态的所述阈值时间较短。
16.根据权利要求11所述的系统，其中，所述非易失性存储器单元包括NAND(与非)存储器单元。
17.根据权利要求11所述的系统，其中，所述定时器是所述多个存储器管芯的部分，其中，每一管芯包括单独的待机定时器。
18.根据权利要求11所述的系统，还包括用于管理对所述多个存储器管芯的访问的存储控制器，其中，所述存储控制器将控制所述存储器管芯从所述待机状态到所述深度掉电状态的选择性变换。
19.根据权利要求11所述的系统，其中，对于编程命令之后的待机状态而言，所述定时器将只有在针对所述编程命令对编程操作进行了验证的情况下，才跟踪所述待机时间。
20.根据权利要求11所述的系统，其中，所述阈值时间包括所述存储器管芯的读取时间的至少五倍。
21.根据权利要求11所述的系统，还包括下述选项中的一个或多个：
耦接至所述多个管芯的主机处理器器件；
通信耦接至主机处理器的显示器；
通信耦接至主机处理器的网络接口；或者
为所述系统供电的电池。
22.一种待机方法，包括：
将存储器管芯置于待机状态下，其中，在所述待机状态下，所述存储器管芯具有电流泄漏，并且所述存储器管芯就绪以接收要执行的访问命令；
用定时器检测所述存储器管芯在所述待机状态下的阈值时间；
响应于所述计时器的检测而触发状态变换；以及
响应于所述触发，将所述存储器管芯从所述待机状态变换到深度掉电状态，其中，在所述深度掉电状态下，所述存储器管芯将忽略所有的访问命令。
23.根据权利要求22所述的方法，其中，所述阈值时间是可动态编程的。
24.根据权利要求22所述的方法，其中，在阵列命令之后的待机状态的所述阈值时间比在I/O(输入/输出)命令之后的待机状态的所述阈值时间短。
25.根据权利要求22所述的方法，其中，所述阈值时间包括所述存储器管芯的读取时间的至少五倍。
26.根据权利要求22所述的方法，其中响应于所述检测而触发所述状态变换包括：只有在针对编程命令对编程操作进行了验证的情况下，才在所述编程命令之后触发所述状态变换。
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