JP6321887B2 - メモリへの電力利用可能性情報の供給 - Google Patents

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Description

本開示は概して、半導体メモリ及び方法、より詳細には、メモリに電力利用可能性情報を供給することに関する。
メモリデバイスは一般的に、内部の半導体、集積回路及び/または外部の着脱可能デバイスとしてコンピュータまたは他の電子機器に設けられる。揮発性及び不揮発性メモリを含む多くの異なるタイプのメモリが存在する。揮発性メモリは、そのデータを維持するために電力が必要となることがあり、ならびに、とりわけランダムアクセスメモリ(RAM)、ダイナミックランダムアクセスメモリ(DRAM)、及び同期ダイナミックランダムアクセスメモリ(SDRAM)を含むことができる。不揮発性メモリは、電力供給されていないときに記憶されたデータを保持することができ、ならびに、とりわけNANDフラッシュメモリ、NORフラッシュメモリ、相変化ランダムアクセスメモリ(PCRAM)、抵抗性ランダムアクセスメモリ(RRAM)、及び磁気ランダムアクセスメモリ(MRAM)を含むことができる。
メモリデバイスは、ソリッドステートドライブ(SSD)を形成するためにともに組み合わされることができる。SSDは、種々の他のタイプの不揮発性及び揮発性メモリの中でとりわけ、不揮発性メモリ(例えば、NANDフラッシュメモリ、NORフラッシュメモリ、eMultiMediaCard(eMMC)メモリ、ユニバーサルフラッシュストレージ(UFS)メモリ、及び/もしくは無線メモリ)を含むことができ、ならびに/または揮発性メモリ(例えば、DRAM及び/もしくはSRAM)を含むことができる。フラッシュメモリデバイスは、例えば、フローティングゲートなどの電荷蓄積構造にデータを記憶するメモリセルを含むことができ、及び広範囲の電子的用途のために不揮発性メモリとして利用されてもよい。フラッシュメモリデバイスは、高メモリ密度、高信頼性、及び低電力消費を可能にする1つのトランジスタメモリセルを使用してもよい。
アレイアーキテクチャにおけるメモリセルは、ターゲットの(例えば、所望の)状態に対してプログラムされることができる。例えば、電荷は、セルを特定のデータ状態にプログラムするためにメモリセルの電荷蓄積構造(例えば、フローティングゲート)に保たれ、または電荷蓄積構造から除去されることができる。メモリセルの電荷蓄積構造に保存された電荷は、セルの閾値電圧(Vt)を示すことができ、及びメモリセルの状態(例えば、データ状態)は、セルの電荷蓄積構造(例えば、Vt)上の保存された電荷を検知することによって判定されることができる。
メモリは、メモリのセル上で実行されるプログラム、検知、及び/または消去動作の間など、動作している間に電力(例えば、調整された電圧供給における電流)を消費し得る。この電力は、例えば、ホストによってメモリに供給されることができる。しかしながら、メモリは、ホストがメモリに供給することができる電力がどの程度(例えば、最大量の)であるかを認識しない場合があり、したがって、メモリは、その現在の動作を維持するために十分な電力を有しているかを認識しない場合がある。動作の間のメモリの電力消費がホストによって供給することができる電力量を上回る場合、メモリの動作は機能しなくなる場合がある。
本開示のいくつかの実施形態に従ったコンピューティングシステムのブロック図を示す。 本開示のいくつかの実施形態に従った電力利用可能性情報をメモリに供給することと関連付けられたタイミング図の実施例を示す。 本開示のいくつかの実施形態に従った電力利用可能性情報をメモリに供給することと関連付けられたタイミング図の実施例を示す。 本開示のいくつかの実施形態に従った電力利用可能性情報をメモリに供給することと関連付けられたタイミング図の実施例を示す。
本開示は、電力利用可能性情報をメモリに供給する装置及び方法を含む。いくつかの実施形態は、メモリ及びコントローラを含む。コントローラは、電力及び電力利用可能性情報をメモリに供給するように構成され、ならびにメモリは、電力利用可能性情報の少なくとも一部に基づいて、その動作を調節するかを判定するように構成される。
本開示に従って電力利用可能性情報をメモリに供給することは、その現在の動作状態(例えば、現在の電力消費)においてメモリが動作を継続することができるか(例えば、動作を継続するために十分な電力を有しているか)、及び/またはメモリが動作を継続することができる時間量をメモリに通知することができる。メモリがその現在の動作状態において動作を継続することが可能でない場合があることを電力利用可能性情報が示す場合、メモリは、それに従ってその動作を調節することができ、それによって、機能停止を回避することができる。
本明細書で使用されるように、「a number of」のものは、1つまたは複数のそのようなものを指すことができる。例えば、いくつかのメモリセルは、1つまたは複数のメモリセルを指すことができる。
本明細書での図面は、一桁目が記述された図面番号に対応し、及び残りの桁が図面における要素または構成要素を識別する番号付け技法に従う。異なる図面の間での同様の要素または構成要素は、同様の桁の使用によって識別されてもよい。
図1は、本開示のいくつかの実施形態に従ったコンピューティングシステム100のブロック図を示す。図1に示されるように、コンピューティングシステム100は、ホスト102、メモリデバイス104の形式にある装置を含むことができる。本明細書で使用されるように、「装置」は、例えば、1つもしくは複数の回路、1つもしくは複数のダイ、1つもしくは複数のモジュール、1つもしくは複数のデバイス、または1つもしくは複数のシステムなどの、様々な構造または構造の組み合わせのいずれかを指すことができるが、それらに限定されない。
ホスト102は、メモリ(例えば、ランダムアクセスメモリ(RAM))及びメモリアクセスデバイス(例えば、プロセッサ)(本開示の実施形態を曖昧にしないように図1には示されない)を含むことができる。当業者のうちの1人は、「プロセッサ」が、並列処理システム、いくつかのコプロセッサなどのいくつかのプロセッサを意図することができることを認識するであろう。例示的なホストは、ラップトップコンピュータ、パーソナルコンピュータ、デジタルカメラ、デジタル記録及び再生デバイス、モバイルデバイス(例えば、スマートフォン、タブレットなど)、PDA、メモリカードリーダ、ならびにインタフェースハブなどを含むことができる。
図1に示されるように、メモリデバイス104は、ホストインタフェース106、メモリ110、ならびにホストインタフェース106及びメモリ110に結合されたコントローラ108を含むことができる。いくつかの実施形態では、メモリデバイス104は、ソリッドステートメモリデバイスとすることができる。1つのメモリが図1に示されるが、本開示の実施形態は、そのように限定されない(例えば、メモリデバイス104は、コントローラ108に結合された2つ以上のメモリ含むことができる)。
ホストインタフェース106は、電力をホスト102から受信し、及び/またはホスト102とメモリデバイス104との間で情報(例えば、データ)を通信するために使用されることができる。例えば、ホストインタフェース106は、メモリデバイス104とホスト102との間で制御、アドレス、情報(例えば、データ)、及び他の信号を渡すためのインタフェースを設けることができ、それは、ホストインタフェース106に対して互換性のあるレセプタを有することができる。
いくつかの実施形態では、ホストインタフェース106は、標準化物理インタフェースなどの物理ホストインタフェースとすることができる。例えば、メモリデバイス104が情報をコンピューティングシステム100に記憶するために使用されるとき、ホストインタフェース106は、物理コネクタ及び/またはインタフェースの中でとりわけ、シリアルアドバンストテクノロジーアタッチメント(serial advanced technology attachment;SATA)物理インタフェース、ピーシーアイエクスプレス(peripheral component interconnect express;PCIe)物理インタフェース、またはユニバーサルシリアルバス(USB)物理インタフェースとすることができる。そのような実施形態では、メモリデバイス104は、ホスト102との有線接続(例えば、ホスト102及びメモリデバイス104は、有線接続を通じて結合されることができる)を通じて、ホスト102から電力を受信し、及び/またはホスト102と情報を通信することができる。
いくつかの実施形態では、ホストインタフェース106は、無線ホストインタフェースとすることができる。例えば、ホストインタフェース106は、例えば、無線周波数(RF)信号などの無線(例えば、オーバジエア)信号を送信及び/または受信することができる送受信機及び/またはアンテナを含むことができる。そのような実施形態では、メモリデバイス104は、ホスト102との無線接続(例えば、ホスト102及びメモリデバイス104は無線で結合されることができる)を通じて、ホスト102から電力を受信し、及び/またはホスト102と情報を通信することができる。例えば、そのような実施形態では、メモリデバイス104は、無線メモリタグとすることができる。
コントローラ108は、動作の中でとりわけ、情報を検知し(例えば、読み込み)、プログラムし、及び/または消去するためにメモリ110と通信することができる。コントローラ108は、例えば、制御回路及び/または論理(例えば、ハードウェア及び/またはファームウェア)を含むことができる。例えば、図1に示されるように、コントローラ108は、電力管理ユニット(PMU)112を含むことができる。本明細書でさらに説明されるように、PMU112は、電力をホスト102から受信し(例えば、ホストインタフェース106を通じて)、メモリ110に対する電力利用可能性情報を判定し、ならびに電力及び電力利用可能性情報をメモリ110に供給することができる。ホストインタフェース106が無線ホストインタフェースである実施形態では(例えば、メモリデバイス104が無線メモリタグである実施形態では)、コントローラ108は、RF制御ユニットとすることができる。
コントローラ108は、メモリ110と同一の物理デバイス(例えば、同一のダイ)に含まれることができ、またはメモリ110を含む物理デバイスに通信可能に結合された別個の物理デバイスに含まれることができる。いくつかの実施形態では、コントローラ108の構成要素は、複数の物理デバイスにわたって分散されることができる(例えば、メモリ110と同一のダイ上のいくつかの構成要素、及び異なるダイ、モジュール、もしくはボード上のいくつかの構成要素)。
メモリ110は、例えば、いくつかの不揮発性メモリアレイを含むことができる(例えば、いくつかの不揮発性メモリセルを含むことができる)。例えば、メモリ110は、NANDアーキテクチャを有するフラッシュメモリとすることができる。しかしながら、本開示の実施形態は、特定のタイプのメモリに限定されない。例えば、いくつかの実施形態では、メモリ110は、eMultiMediaCard(eMMC)メモリ、ユニバーサルフラッシュストレージ(UFS)メモリ、及び/または無線メモリとすることができる。
NANDアーキテクチャでは、メモリセルの「行」の制御ゲートは、アクセス(例えば、ワード)線と結合されることができ、メモリセルは、選択ゲートソーストランジスタと選択ゲートドレイントランジスタとの間の「ストリング」においてソースからドレインに直列に結合されることができる。ストリングは、選択ゲートドレイントランジスタによってデータ(例えば、ビット)線に接続されることができる。用語「row」及び「string」の使用は、メモリセルの線形的な配置も直交的な配置も意味しない。当業者によって認識されるように、ビット線及びソース線へのメモリセルの接続の方式は、アレイがNANDアーキテクチャ、NORアーキテクチャ、またはいくつかの他のメモリアレイアーキテクチャであるかに左右される。
メモリ110のメモリアレイは、グループ化することができるいくつかのメモリセルを含むことができる。本明細書で使用されるように、グループは、ページ、ブロック、プレーン、ダイ、アレイ全体、またはメモリセルの他のグループなどのいくつかのメモリセルを含むことができる。例えば、いくつかのメモリアレイは、メモリセルのブロックを構成するメモリセルのいくつかのページを含むことができる。いくつかのブロックは、メモリセルのプレーンに含まれることができる。メモリセルのいくつかのプレーンは、ダイに含まれることができる。実施例として、128GBのメモリデバイスは、ページごとに4320バイトの情報、ブロックごとに128ページ、プレーンごとに2048ブロック、及びデバイスごとに16プレーンを含むことができる。
図1に示される実施形態は、本開示の実施形態を曖昧にしないように示されない追加の回路を含むことができる。例えば、メモリデバイス104は、I/O回路を通じてI/Oコネクタ上で供給されるアドレス信号をラッチするアドレス回路を含むことができる。アドレス信号は、メモリ110(例えば、メモリ110のアレイ)にアクセスするために、行デコーダ及び列デコーダによって受信及び復号化されることができる。
いくつかの実施形態では、コントローラ108(例えば、PMU112)は、ホストインタフェース106を通じて電力をホスト102から受信することができる。本明細書で前に説明されたように、コントローラ108は、ホスト102との有線または無線接続を通じて電力をホスト102から受信することができる。コントローラ108が無線接続を通じて電力をホスト102から受信する実施形態では、コントローラ108がホスト102から受信する電力の量は、ホスト102とメモリデバイス104との間の距離に左右される場合がある(例えば、変化する)。例えば、ホスト102とメモリデバイス104との間の距離が長いと、コントローラ108がホスト102から受信し得る電力が少なくなる。さらに、コントローラ108は、メモリデバイス104がホスト102から特定の距離よりも離れている場合(例えば、メモリデバイス104がホスト102の無線範囲の外にある場合)、電力をホスト102から受信しない場合がある。
コントローラ108(例えば、PMU112)は、メモリ110に対する電力利用可能性情報を判定することができる。コントローラ108は、例えば、ホスト102から受信される電力量、及びメモリ110の現在の動作状態に基づいて、電力利用可能性情報を判定することができる。ホスト102から受信される電力量は、例えば、コントローラ108がメモリ110に供給することができる最大電流レベル(例えば、所与の電圧供給レベルにおける電流量)に対応することができる。メモリ110の現在の動作状態は、例えば、メモリ110の所与の(例えば、調整された)電圧供給レベル(例えば、1.8ボルト)における現在の電流消費を含むことができる(例えば、メモリ110上で現在実行されているプログラム、検知、及び/または消去動作の間にメモリ110によって消費されている電流量)。
メモリ110に対する電力利用可能性情報は、例えば、メモリ110がその現在の動作状態において動作を継続することができるかの指示を含むことができる。すなわち、電力利用可能性情報は、コントローラ108が、メモリ110がその現在の動作状態において動作を継続するために(例えば、メモリがその現在のプログラム、検知、及び/または消去動作を継続するために)十分な電力(例えば、電流)をメモリ110に供給することを継続することができるかの指示を含むことができる。例えば、電力利用可能性情報は、メモリ110がその現在の動作状態において動作を継続するために十分な電力をそれに供給することを継続するために十分な電力をホスト102から受信しているとコントローラ108が判定すると、メモリ110がその現在の動作状態において動作を継続することができることの指示を含むことができ、及び電力利用可能性情報は、メモリ110がその現在の動作状態において動作を継続するために十分な電力をそれに供給することを継続するために十分な電力をホスト102から受信していないとコントローラ108が判定すると、メモリ110がその現在の動作状態において動作を継続することができないことの指示を含むことができる。
実施例として、電力利用可能性情報は、コントローラ108によってメモリ110に供給されている電圧供給が特定の(例えば、閾値)レベルに到達すると(例えば、そのレベルになると)、メモリ110がその動作を停止させる(例えば、一時停止する)ことの指示を含んでもよい。メモリ110の動作が停止されている間(メモリ110がスタンバイ状態である間)、コントローラ108は、電圧供給を回復させることができる。電圧供給が回復すると(例えば、コントローラ108がメモリ110に十分な電力を供給することができると判定すると)、メモリ110はその動作を再開することができる。
追加の実施例として、電力利用可能性情報は、コントローラ108が電力をホスト102から受信することを中断すると、メモリ110がその動作を中止することの指示を含んでもよい。例えば、メモリデバイス104の電源を停止されると(意図的にもしくは非意図的にのいずれかで)、及び/またはメモリデバイス104がホスト102の無線範囲の外に移動すると、コントローラ108は、電力をホスト102から受信することを中断してもよい。
メモリ110に対する電力利用可能性情報は、メモリ110がその現在の動作状態において動作を継続することができる時間量(例えば、期間)の指示を含んでもよい。すなわち、電力利用可能性情報は、メモリ110がその現在の動作状態において動作を継続するためにコントローラ108が十分な電力をメモリ110に供給することをどのくらい継続することができることの指示を含むことができる。
例えば、メモリ110がその現在の動作状態において動作を継続することができる時間量は、コントローラ108がメモリ110に供給する電圧供給が特定の(例えば、閾値)レベルに到達する(例えば、そのレベルになる)前に、メモリ110がその現在の電流消費を継続することができる時間量とすることができる。さらに、時間量は、いくつかの時間量のうちの1つとすることができる。例えば、時間量は、無制限、長い、中間、または短くすることができる。すなわち、そのような実施例では、電力利用可能性情報は、メモリ110が無制限の時間量、無制限の時間量よりも短い第1の時間量(例えば、長い)、第1の時間量よりも短い第2の時間量(例えば、中間)、または第2の時間量よりも短い第3の時間量(例えば、短い)の間にその現在の動作状態において動作を継続することができることの指示を含んでもよい。異なる時間量は、例えば、メモリ110の特性(例えば、技術、アーキテクチャ、性能など)に左右される場合がある。実施例として、第1、第2、及び第3の時間量はそれぞれ、75マイクロ秒、50マイクロ秒、及び25マイクロ秒とすることができる。しかしながら、本開示の実施形態は、特定の時間量、または特定の数の時間量に限定されない。
いくつかの実施形態では、コントローラ108(例えば、PMU112)は、電力(例えば、ホスト102から受信された電力)及び判定された電力利用可能性情報をメモリ110に供給することができる。すなわち、メモリ110は、電力及び判定された電力利用可能性情報をコントローラ108から受信することができる。例えば、コントローラ108は、いくつかのバイナリデータ値(例えば、ビット)を使用して電力利用可能性情報を表すことができ、及びデータ値をメモリ110に通信(例えば、送信)することができる。実施例として、メモリ110がその現在の動作状態において動作を継続することができるかの指示を電力利用可能性情報が含む実施形態では、メモリ110がその現在の動作状態において動作を継続することができることの指示は、データ値0によって表されてもよく、及びメモリ110がその現在の動作状態において動作を継続することができないことの指示は、データ値1によって表されることができる。
追加の実施例として、メモリ110がその現在の動作状態において動作を継続することができる時間量の指示を電力利用可能性情報が含む実施形態では、メモリ110が無制限の時間量の間にその現在の動作状態において動作を継続することができることの指示は、データ値000によって表されることができ、メモリ110が長い時間量の間にその現在の動作状態において動作を継続することができることの指示は、データ値001によって表されることができ、メモリ110が中間の時間量の間にその現在の動作状態において動作を継続することができることの指示は、データ値010によって表されることができ、及びメモリ110が短い時間量の間にその現在の動作状態において動作を継続することができることの指示は、データ値011によって表されることができる。さらに、そのような実施形態では、メモリ110がその動作を停止させることの指示は、データ値100、101、または110によって表されることができ、及びメモリ110がその動作を中止することの指示は、データ値111によって表されることができる。しかしながら、本開示の実施形態は、特定のデータ値またはデータ値の組み合わせに限定されない。
図1に示される実施形態では、メモリ110は、構成レジスタ114を含む。そのような実施形態では、コントローラ108は、構成レジスタ114を通じて電力利用可能性情報をメモリ110に供給することができる。追加の実施例としてコントローラ108は、いくつかのインタフェース信号(例えば、アドレス信号、データ信号など)を通じて電力利用可能性情報をメモリ110に供給することができる。
いくつかの実施形態では、メモリ110は、コントローラ108から受信された電力利用可能性情報の少なくとも一部に基づいて、その動作を調節するかを判定することができる。例えば、メモリ110は、メモリ110がその現在の動作状態において動作を継続することができることの指示を含む電力利用可能性情報があると、その現在の動作状態において動作を継続することができ(例えば、その現在のプログラム、検知、及び/もしくは消去動作を継続する)、ならびにメモリ110は、メモリ110がその現在の動作状態において動作を継続することができないことの指示を含む電力利用可能性情報があると、その現在の動作状態において動作を中断することができる(例えば、その現在のプログラム、検知、及び/もしくは消去動作を中止または停止させる)。追加の実施例として、メモリ110がその現在の動作状態において時間量の間に動作を継続することができることの指示を含む電力利用可能性情報があると、メモリ110は、その時間量の間にその現在の動作状態において動作を継続することができる。
コントローラ108は、メモリデバイス104の動作の間に電力利用可能性情報を判定し、及び電力利用可能性情報をメモリ110に供給することを継続することができる。例えば、コントローラ108は、ホスト102から受信された電力量の変化があると(例えば、それに基づいて)、及び/またはメモリ110の動作状態の変化があると、追加の(例えば、更新された)電力利用可能性情報を判定し、及び追加の電力利用可能性情報をメモリ110に供給することができる。すなわち、コントローラ108は、コントローラ108がメモリ110に供給することができる所与の電圧供給における最大電流レベルの変化があると、及び/またはメモリ110による電流消費(例えば、メモリ110の電流消費レベル)の変化があると、追加の電力利用可能性情報を判定し、及び追加の電力利用可能性情報をメモリ110に供給することができる。さらに、コントローラ108は、コントローラ108がメモリ110に供給する電圧供給が特定(例えば、閾値)のレベルに到達する(例えば、そのレベルになる)と、追加の電力利用可能性情報を判定し、及び追加の電力利用可能性情報をメモリ110に供給することができる。追加の電力利用可能性情報は、例えば、本明細書で前に説明された電力利用可能性情報と同様の方式で、メモリ110がその現在の動作状態において動作を継続することができるか、及び/またはメモリ110がその現在の動作状態において動作を継続することができる時間量の指示を含むことができる。追加の電力利用可能性情報を受信すると、メモリ110は、本明細書で前に説明されたのと同様の方式で、追加の電力利用可能性情報の少なくとも一部に基づいて、その動作を調節するかを判定することができる。
図2は、本開示のいくつかの実施形態に従った電力利用可能性情報をメモリに供給することと関連付けられたタイミング図220及び221の実施例を示す。メモリは、例えば、図1と関連して前に説明されたメモリ110とすることができる。
図2に示されるように、タイミング図220は、メモリの動作の間にメモリと通信するコントローラ(例えば、図1と関連して前に説明されたコントローラ108)がメモリに供給している(例えば、提供している)電圧供給の量を表す波形222を含む。タイミング図220はまた、メモリの動作の間にコントローラがメモリに供給することができる所与の電圧供給(例えば、1.8ボルト)における最大電流レベルを表す波形224を含む。本明細書で前に説明されたように(例えば、図1と関連して)、所与の電圧供給における最大電流レベルは、コントローラがホストから受信する電力量に対応することができる。図2に示される実施例では、所与の電圧供給における最大電流レベルは、メモリの動作を通じて一定(例えば、同一)のままである。図2に示されるように、タイミング図221は、メモリの動作の間にメモリによる電流消費を表す波形226を含む。
図2に示される実施例での開始時間t0において、所与の電圧供給におけるメモリによる電流消費は、コントローラがメモリに供給することができる所与の電圧供給における最大電流レベルよりも高いレベルである。例えば、時間t0におけるメモリによる電流消費が、50ミリアンペア(mA)であってもよいが、コントローラが時間t0においてメモリに供給することができる所与の電圧供給における最大電流レベルは、単に25mAであってもよい。そのようにして、コントローラは、コントローラがメモリに供給することができる電圧供給が図2に示す閾値レベルに到達する(例えば、そのレベルになる)前に、メモリが特定の時間量の間にその現在の動作状態(例えば、その現在の電流消費レベル)において動作を継続することができるのみであることを示す電力利用可能性情報をメモリに供給してもよい。本明細書で前に説明されたように(例えば、図1と関連して)、特定の時間量は例えば、例として、長い時間量などのいくつかの時間量のうちの1つとすることができる。図2に示されるように、電力利用可能性情報をコントローラから受信したことに応答して、メモリは、特定の時間量の間に(例えば、時間t0から時間t1まで)その現在の動作状態において動作を継続してもよい(50mAの電流を消費することを継続してもよい)。
図2に示されるように、時間t1において、コントローラによってメモリに供給されている電圧供給は、閾値レベルに到達する。そのようにして、コントローラは、メモリがその動作を停止させる(例えば、一時停止)ことの指示を含む電力利用可能性情報をメモリに供給してもよい。図2に示されるように、この電力利用可能性情報を受信したことに応答して、メモリは、時間t1においてその動作を停止させてもよい(例えば、スタンバイに移動し、及び/または電流を消費しない)。図2に示されるように、メモリの動作が停止している間(例えば、時間t1から時間t2まで)、コントローラは、その電圧供給を回復させることができる。
図2に示されるように、時間t2において、コントローラの電圧供給が完全に回復しており、及びメモリは電流消費レベル228(例えば、50mA)においてその動作を再開している。そのようにして、コントローラは、コントローラがメモリに供給する電圧供給が閾値レベルに到達する前に、メモリが特定の時間量(例えば、長い)の間にその現在の動作状態において動作を継続することができるのみであることを示す電力利用可能性情報をメモリに再度供給してもよい。図2に示されるように、電力利用可能性情報をコントローラから受信したことに応答して、メモリは、その現在の動作状態において動作を継続してもよい。
図2に示されるように、時間t3において、メモリは、その電流消費をレベル230(例えば、70mA)まで増加させている。この増加は、例えば、メモリの(例えば、メモリ上で実行されている)動作の変化の結果であってもよい。この増加の結果として、コントローラは、コントローラがメモリに供給する電圧供給が閾値レベルに到達する前に、メモリがより短い時間量の間にその現在の動作状態(例えば、電流消費レベル230)において動作を継続することができるのみであることを示す電力利用可能性情報をメモリに供給してもよい。本明細書で前に説明されたように、より短い時間量は、例として、短い時間量などの時間量のうちの異なる1つとすることができる。図2に示されるように、この電力利用可能性情報をコントローラから受信したことに応答して、メモリは、より短い時間量の間(例えば、時間t3から時間t4まで)にその現在の動作状態において動作を継続してもよい(例えば、70mAの電流を消費することを継続してもよい)。
図2に示されるように、時間t4において、コントローラによってメモリに供給されている電圧供給は閾値レベルに到達する。そのようにして、コントローラは、メモリがその動作を停止させることの指示を含む電力利用可能性情報をメモリに供給してもよい。図2に示されるように、この電力利用可能性情報を受信したことに応答して、メモリは、時間t4においてその動作を停止させてもよい。図2に示されるように、メモリの動作が停止している間(例えば、時間t4から時間t5まで)、コントローラは、その電圧供給を回復させることができる。
図2に示されるように、時間t5において、コントローラの電圧供給が完全に回復しており、及びメモリは、所与の電圧供給における電流消費レベル230(例えば、70mA)においてその動作を再開している。そのようにして、コントローラは、コントローラがメモリに供給する電圧供給が閾値レベルに到達する前に、メモリがより短い時間量の間にその現在の動作状態において動作を継続することができるのみであることを示す電力利用可能性情報をメモリに再度供給してもよい。図2に示されるように、この電力利用可能性情報をコントローラから受信したことに応答して、メモリは、その現在の動作状態において動作を継続してもよい。
図2に示されるように、時間t6において、メモリは、所与の電圧供給におけるその電流消費を、コントローラがメモリに供給することができる所与の電圧供給における最大電流レベル(例えば、25mA)を下回る(例えば、未満である)レベル232(例えば、20mA)まで減少させている。この減少は、例えば、メモリの(例えば、メモリ上で実行されている)動作の変化の結果であってもよい。この減少の結果として、コントローラは、メモリが無制限の時間量の間にその現在の動作状態において動作を継続することができることを示す電力利用可能性情報をメモリに供給してもよい。図2に示されるように、この電力利用可能性情報をコントローラから受信したことに応答して、メモリは、その現在の動作状態において動作を継続してもよい(例えば、20mAの電流を消費することを継続してもよい)。
図3は、本開示のいくつかの実施形態に従った電力利用可能性情報をメモリに供給することと関連付けられたタイミング図340及び341の実施例を示す。メモリは、例えば、図1と関連して前に説明されたメモリ110とすることができる。
図3に示されるように、タイミング図340は、メモリの動作の間にメモリと通信するコントローラ(例えば、図1と関連して前に説明されたコントローラ108)がメモリに供給している(例えば、提供している)電圧供給の量を表す波形342を含む。タイミング図340はまた、メモリの動作の間にコントローラがメモリに供給することができる所与の電圧供給(例えば、1.8ボルト)における最大電流レベルを表す波形344を含む。本明細書で前に説明されたように(例えば、図1と関連して)、所与の電圧供給における最大電流レベルは、コントローラがホストから受信する電力量に対応することができる。図3に示されるように、タイミング図341は、メモリの動作の間にメモリによる電流消費を表す波形346を含む。図3に示される実施例における開始時間t0から時間t3までで、タイミング図340及び341は、図2と関連して前に説明された開始時間t0から時間t3まででのタイミング図220及び221とそれぞれ同様とすることができる。
図3に示されるように、時間t3において、コントローラがメモリに供給することができる所与の電圧供給における最大電流レベルが、時間t3においてメモリによる電流消費(例えば、電流消費レベル350)を上回る(例えば、それよりも大きい)レベル348(例えば、100mA)まで増加している。この増加は、コントローラが無線接続を通じて電力をホストから受信する実施形態で、例えば、メモリ及び/またはコントローラがホストにより近接して移動している結果であってもよい。この増加の結果として、コントローラは、メモリが無制限の時間量の間にその現在の動作状態において動作を継続することができることを示す電力利用可能性情報をメモリに供給してもよい。図3に示されるように、この電力利用可能性情報をコントローラから受信したことに応答して、メモリは、その現在の動作状態(例えば、電流消費レベル350)において動作を継続してもよい。
図3に示されるように、時間t4において、メモリは、所与の電圧供給におけるその電流消費をレベル352(例えば、70mA)まで増加させている。この増加は、例えば、メモリの(例えば、メモリ上で実行されている)動作の変化の結果であってもよい。しかしながら、図3に示されるように、この増加は、時間t4においてコントローラがメモリに供給することができる最大電流レベル(例えば、100mA)を上回る調整された電圧供給におけるメモリの電流消費をもたらさないので、追加の(例えば、更新された)電力利用可能性情報がコントローラによってメモリに供給されない場合があり、及びメモリは、その現在の動作状態(例えば、電流消費レベル352)において動作を継続してもよい。
図4は、本開示のいくつかの実施形態に従った電力利用可能性情報をメモリに供給することと関連付けられたタイミング図460及び461の実施例を示す。メモリは、例えば、図1と関連して前に説明されたメモリ110とすることができる。
図4に示されるように、タイミング図460は、メモリの動作の間にメモリと通信するコントローラ(例えば、図1と関連して前に説明されたコントローラ108)がメモリに供給している(例えば、提供している)電圧供給の量を表す波形462を含む。タイミング図460はまた、メモリの動作の間にコントローラがメモリに供給することができる所与の電圧供給における最大電流レベルを表す波形464を含む。本明細書で前に説明されたように(例えば、図1と関連して)、所与の電圧供給における最大電流レベルは、コントローラがホストから受信する電力量に対応することができる。図4に示されるように、タイミング図461は、メモリの動作の間にメモリによる電流消費を表す波形466を含む。図4に示される実施例における開始時間t0から時間t3までで、タイミング図460及び461は、図2と関連して前に説明された開始時間t0から時間t3まででのタイミング図220及び221とそれぞれ同様とすることができる。
図4に示される実施例では、時間t3において、コントローラは、電力をホストから受信することを中断させている。図4に示されるように、そのようにして、コントローラによってメモリに供給されている電力量、及びコントローラがメモリに供給することができる電圧供給における最大電流レベルは、レベル468及び470(例えば、ゼロ)までそれぞれ減少する。さらに、コントローラが電力をホストから受信することを中断すると、コントローラは、メモリがその動作を中止することの指示を含む電力利用可能性情報をメモリに供給してもよい。図4に示されるように、この電力利用可能性情報を受信したことに応答して、メモリは、時間t3においてその動作を中止してもよい(例えば、その電流消費をレベル472からゼロまで減少させる)。
特定の実施形態が本明細書で示され、及び説明されてきたが、同一の結果を達成するために計算される配置が示される特定の実施形態と置き換えられることができることを当業者は認識されよう。この開示は、本開示のいくつかの実施形態の適用または変形を含むことが意図される。上記説明が例示的な方式でなされており、かつ限定的なものではないことが理解されることになる。上記実施形態の組み合わせ、及び本明細書で特に説明されていない他の実施形態は、上記説明を参照した当業者にとって明らかであろう。本開示のいくつかの実施形態の範囲は、上記構造及び方法が使用される他の適用例を含む。したがって、本開示のいくつかの実施形態の範囲は、添付の特許請求の範囲に関して、そのような請求の範囲に権利が与えられるのと同等の全範囲とともに判定されるべきである。
上述した詳細な説明では、開示を合理化する目的で、いくつかの特徴が単一の実施形態と共にグループ化されている。開示のこの方法は、本開示の開示される実施形態が各々の請求項に明確に記載されたものよりも多くの特徴と使用しなければならないことの意図を示すものとして解釈されない。むしろ、以下の特許請求の範囲が示すように、発明の主題は、単一の開示される実施形態の全ての特徴ではない。よって、以下の特許請求の範囲は、これによって、詳細な説明に組み込まれ、各請求項がそれ自体を別個の実施形態として主張する。

Claims (17)

  1. メモリと
    電力及び電力利用可能性情報を前記メモリに供給するように構成されたコントローラと
    を備え、
    前記メモリは、前記電力利用可能性情報の少なくとも一部に基づいて、その動作を調節するかを判定するように構成され
    前記電力利用可能性情報は、前記メモリがその現在の動作状態において動作を継続することができる時間量の指示を含む、
    装置。
  2. 前記コントローラは、電力をホストから受信するように構成され、前記ホストから受信される前記電力は、前記ホストと前記装置との間の距離に左右される、請求項1に記載の装置。
  3. 前記電力利用可能性情報は、前記メモリがその現在の動作状態において動作を継続することができるかの指示をさらに含む、請求項1〜2のいずれか一項に記載の装置。
  4. 前記コントローラは、前記電力利用可能性情報を判定するように構成される、請求項1〜のいずれか一項に記載の装置。
  5. 前記メモリは、構成レジスタを含み、
    前記コントローラは、前記構成レジスタを通じて前記電力利用可能性情報を前記メモリに供給するように構成される、請求項1〜のいずれか一項に記載の装置。
  6. メモリを動作させる方法であって、
    メモリによって、電力及び電力利用可能性情報を受信することと、
    前記メモリによって、前記電力利用可能性情報の少なくとも一部に基づいて、その動作を調節するかを判定することと
    含み
    前記電力利用可能性情報を受信することは、
    前記メモリが無制限の時間量の間にその現在の動作状態において動作を継続することができることの指示を受信すること、
    前記メモリが前記無制限の時間量よりも短い第1の時間量の間にその現在の動作状態において動作を継続することができることの指示を受信すること、
    前記メモリが前記第1の時間量よりも短い第2の時間量の間にその現在の動作状態において動作を継続することができることの指示を受信すること、または
    前記メモリが前記第2の時間量よりも短い第3の時間量の間にその現在の動作状態において動作を継続することができることの指示を受信すること、
    を含む、
    方法。
  7. 前記電力利用可能性情報を受信することは、
    前記メモリがその現在の動作状態を停止することの指示をさらに受信すること
    含む、請求項に記載の方法。
  8. 前記メモリによって、いくつかのインタフェース信号を通じて前記電力利用可能性情報を受信すること、
    さらに備える、請求項のいずれか一項に記載の方法。
  9. ホストと
    コントローラ及びメモリを有するメモリデバイスと
    を備え、
    前記コントローラは、
    電力を前記ホストから受信し、
    前記メモリに対する電力利用可能性情報を判定し
    記電力及び前記電力利用可能性情報を前記メモリに供給する
    ように構成され、
    前記電力利用可能性情報は、前記メモリがその現在の動作状態において動作を継続することができる時間量の指示を含む、
    システム。
  10. 前記コントローラは、前記ホストから受信される電力量及び前記メモリの所与の電圧供給における電流消費レベルの少なくとも一部に基づいて、前記メモリに対する前記電力利用可能性情報を判定するように構成される、
    請求項に記載のシステム。
  11. 前記コントローラは、前記ホストとの無線接続を通じて前記電力を前記ホストから受信するように構成される、請求項10のいずれか一項に記載のシステム。
  12. 前記コントローラは、前記ホストとの有線接続を通じて前記電力を前記ホストから受信するように構成される、請求項10のいずれか一項に記載のシステム。
  13. 前記電力利用可能性情報は、前記メモリに供給される電圧供給が特定のレベルに到達すると、前記メモリがその動作を停止させることの指示をさらに含む、請求項12のいずれか一項に記載のシステム。
  14. 前記動作を継続することができる前記時間量は、無制限の時間量、前記無制限の時間量よりも短い第1の時間量、前記第1の時間量よりも短い第2の時間量、または前記第2の時間量よりも短い第3の時間量の間に区分される、請求項9〜13のいずれか一項に記載のシステム。
  15. ホストと
    コントローラ及びメモリを有するメモリデバイスと
    を備え、
    前記コントローラは
    電力を前記ホストから受信し、
    前記電力及び電力利用可能性情報を前記メモリに供給する
    ように構成され、
    前記メモリは、前記電力利用可能性情報の少なくとも一部に基づいて、その動作を調節するかを判定するように構成され、
    前記電力利用可能性情報は、前記メモリがその現在の動作状態において動作を継続することができる時間量の指示を含む、
    システム。
  16. 前記電力利用可能性情報は、前記コントローラが電力を前記ホストから受信することを中断すると、前記メモリがその動作を中止することの指示をさらに含む、請求項15に記載のシステム。
  17. 前記動作を継続することができる前記時間量は、無制限の時間量、前記無制限の時間量よりも短い第1の時間量、前記第1の時間量よりも短い第2の時間量、または前記第2の時間量よりも短い第3の時間量の間に区分される、請求項15〜16のいずれか一項に記載のシステム。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343116B2 (en) 2014-05-28 2016-05-17 Micron Technology, Inc. Providing power availability information to memory
US10095412B2 (en) * 2015-11-12 2018-10-09 Sandisk Technologies Llc Memory system and method for improving write performance in a multi-die environment
US10503241B2 (en) 2017-05-16 2019-12-10 Micron Technology, Inc. Providing energy information to memory
US20190026829A1 (en) 2017-07-24 2019-01-24 Denso Corporation Trading system, provider terminal, user terminal, and node
JP7113694B2 (ja) 2018-07-31 2022-08-05 株式会社三井ハイテック 鉄心製品の製造方法及び鉄心製品の製造装置
US11720352B2 (en) 2019-12-10 2023-08-08 Micron Technology, Inc. Flexible command pointers to microcode operations
CN113126892A (zh) * 2020-01-15 2021-07-16 伊姆西Ip控股有限责任公司 控制存储系统方法、电子设备和计算机程序产品
US11509473B2 (en) * 2020-07-20 2022-11-22 Pqsecure Technologies, Llc Architecture and method for hybrid isogeny-based cryptosystems
US11120844B1 (en) 2020-08-28 2021-09-14 Micron Technology, Inc. Power switching for embedded memory
US20220326887A1 (en) * 2021-04-06 2022-10-13 Micron Technology, Inc. Log management maintenance operation and command

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5511204A (en) 1994-09-07 1996-04-23 International Business Machines Corporation Performing system tasks at power-off using system management interrupt
US5594360A (en) 1994-10-19 1997-01-14 Intel Corporation Low current reduced area programming voltage detector for flash memory
JPH11296627A (ja) * 1998-04-14 1999-10-29 Mitsubishi Electric Corp 非接触カード,非接触カードのリーダライタ及び非接触カードの制御方法
JP3923297B2 (ja) * 2001-10-29 2007-05-30 富士通株式会社 情報処理装置およびカード型情報処理デバイス
US20040225881A1 (en) 2002-12-02 2004-11-11 Walmsley Simon Robert Variant keys
JP2004206409A (ja) 2002-12-25 2004-07-22 Toshiba Corp 非接触式icカード
GB0320142D0 (en) * 2003-08-28 2003-10-01 Ibm Data storage systems
KR100598379B1 (ko) 2003-09-08 2006-07-06 삼성전자주식회사 컴퓨터 시스템 및 그 제어방법
JP2006195901A (ja) * 2005-01-17 2006-07-27 Matsushita Electric Ind Co Ltd 半導体装置
US20060248355A1 (en) 2005-04-27 2006-11-02 Thayer Larry J Power throttling system and method for a memory controller
US7581073B2 (en) 2006-08-09 2009-08-25 International Business Machines Corporation Systems and methods for providing distributed autonomous power management in a memory system
US9146600B2 (en) 2006-10-11 2015-09-29 Texas Instruments Incorporated Array and peripheral power control decoded from circuitry and registers
US7895454B2 (en) * 2007-02-06 2011-02-22 International Business Machines Corporation Instruction dependent dynamic voltage compensation
US7739461B2 (en) 2007-07-10 2010-06-15 International Business Machines Corporation DRAM power management in a memory controller
KR101493776B1 (ko) 2007-12-07 2015-02-16 삼성전자주식회사 전력 상태에 따른 무선 메모리 디바이스 구동 방법
US7996580B2 (en) 2007-12-10 2011-08-09 Sandisk Il Ltd. System and method for notifying a host of a service required by a slave storage device
US8175528B2 (en) * 2008-03-18 2012-05-08 Spansion Llc Wireless mass storage flash memory
US20090292934A1 (en) 2008-05-22 2009-11-26 Ati Technologies Ulc Integrated circuit with secondary-memory controller for providing a sleep state for reduced power consumption and method therefor
US8230239B2 (en) * 2009-04-02 2012-07-24 Qualcomm Incorporated Multiple power mode system and method for memory
US8504759B2 (en) 2009-05-26 2013-08-06 Micron Technology, Inc. Method and devices for controlling power loss
US8468370B2 (en) * 2009-09-16 2013-06-18 Seagate Technology Llc Systems, methods and devices for control of the operation of data storage devices using solid-state memory and monitoring energy used therein
US20110173462A1 (en) * 2010-01-11 2011-07-14 Apple Inc. Controlling and staggering operations to limit current spikes
US9235251B2 (en) * 2010-01-11 2016-01-12 Qualcomm Incorporated Dynamic low power mode implementation for computing devices
WO2012001917A1 (ja) * 2010-06-29 2012-01-05 パナソニック株式会社 不揮発性記憶システム、メモリシステム用の電源回路、フラッシュメモリ、フラッシュメモリコントローラ、および不揮発性半導体記憶装置
US8797813B2 (en) 2011-05-17 2014-08-05 Maxlinear, Inc. Method and apparatus for memory power and/or area reduction
US8621258B2 (en) 2011-07-18 2013-12-31 Maishi Electronic (Shanghai) Ltd. Device for operating two memory cards in two sockets with different pin arrangements
US20130290606A1 (en) 2012-04-30 2013-10-31 Apple Inc. Power management for a system having non-volatile memory
KR20130127746A (ko) * 2012-05-15 2013-11-25 삼성전자주식회사 전력 소모를 제어하는 방법과 장치
US8804449B2 (en) 2012-09-06 2014-08-12 Micron Technology, Inc. Apparatus and methods to provide power management for memory devices
US9941741B2 (en) * 2013-03-20 2018-04-10 Nokia Technologies Oy Method, apparatus, and computer program product for powering electronics in smart covers
US9343116B2 (en) * 2014-05-28 2016-05-17 Micron Technology, Inc. Providing power availability information to memory

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