KR101162939B1 - 캐리어 테이프, 캐리어 테이프를 이용하여 전자 디바이스를 제조하는 방법, 및 캐리어 테이프를 구비한 테이프 캐리어 패키지 - Google Patents

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Abstract

전자 디바이스 어셈블리 프로세스에서 사용하도록 구성된 캐리어 테이프는 긴 에지를 갖는 베이스 필름 및 베이스 필름을 통해 연장하는 복수의 제 1 홀을 구비한다. 제 1 홀은 베이스 필름의 긴 에지에 인접하고 평행한 라인에 정렬되고 일정 피치로 이격된다. 캐리어 테이프는 베이스 필름을 통해 연장하고 상기 라인에 정렬되는 복수의 제 2 홀을 더 구비한다. 제 2 홀은 일정 피치로 이격되고 제 1 홀의 인접 쌍 사이에 각각 위치된다. 또한, 캐리어 테이프로 전자 디바이스를 제조하는 방법 및 캐리어 테이프를 구비한 테이프 캐리어 패키지가 제공된다.
캐리어 테이프, 테이프 캐리어 패키지, 전자 디바이스

Description

캐리어 테이프, 캐리어 테이프를 이용하여 전자 디바이스를 제조하는 방법, 및 캐리어 테이프를 구비한 테이프 캐리어 패키지{A CARRIER TAPE, A METHOD OF MANUFACTURING AN ELECTRONIC DEVICE WITH THE CARRIER TAPE, AND A TAPE CARRIER PACKAGE WITH THE CARRIER TAPE}
도 1 은 본 발명의 제 1 바람직한 실시형태에 따른 반도체 소자를 포함하는 테이프 캐리어 패키지를 나타내는 평면도.
도 2 는 도 1의 테이프 캐리어 패키지의 점선 I-I'를 따른 단면도.
도 3 은 본 발명의 제 2 바람직한 실시형태에 따른 반도체 소자를 포함하는 테이프 캐리어 패키지를 나타내는 평면도.
도 4 는 도 3의 테이프 캐리어 패키지의 점선 II-II' 을 따른 단면도.
도 5 는 본 발명의 제 3 바람직한 실시형태에 따른 반도체 소자를 포함하는 테이프 캐리어 패키지를 나타내는 평면도.
도 6 은 도 5 의 테이프 캐리어 패키지의 점선 III-III' 를 따른 단면도.
도 7 및 도 8 은 본 발명의 제 1 내지 제 3 바람직한 실시형태에 따른 캐리어 테이프의 긴 에지 영역을 나타내는 확대 평면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 캐리어 테이프 2 : 베이스 필름
3 : 제 1 홀 4 : TCP형의 반도체 유닛
5 : 절단 영역 6 : 정렬 홀
7 : 제 1 외부 리드 8 : 제 2 외부 리드
9 : 전극 10 : 반도체 소자
11 : 내부 리드 13 : 몰딩 수지
14 : 접착층 15 : 테스트 패드
17 : 제 2 홀 18a : 발광 소자
18b : 감광 소자 19 : 기준 홀
20 : 디바이스 홀 21 : 반도체 디바이스
22 : 제 3 홀
본 발명은 반도체 디바이스와 같은 복수의 비교적 소형인 전자 디바이스가 연속으로 제조될 때 사용되는 캐리어 테이프, 캐리어 테이프를 이용하여 전자 디바이스를 제조하는 방법, 및 캐리어 테이프를 구비하는 전자 디바이스 패키지에 관한 것이다. 본 명세서는 참조로 본 명세서에 통합되는 2004년 5월 11일 출원한 일본 특허 출원 제 2004-141401 호의 사본이며 그 우선권을 주장한다.
관련 기술에서, 캐리어 테이프는 캐리어 테이프의 양쪽 긴 에지를 따라 형성된 복수의 스프로켓 홀 (sprocket hole) 을 갖는다. 스프로켓 홀은 각각의 긴 에지를 따라 표준화된 피치의 라인에 배열된다. 복수의 전자 구성요소를 포함하는 전자 디바이스를 어셈블리 프로세스에서 연속적으로 제조하기 이전에, 캐리어 테이프는 스프로켓에 의해 감긴다. 스프로켓 홀의 각각의 표준화된 피치는 스프로켓의 투스 (teeth) 사이의 피치와 동일하다. 제품의 종류에 따라, 몰드 툴을 사용함으로써 캐리어 테이프의 양쪽 긴 에지를 따라 배열된 스프로켓 홀 사이에 디바이스 홀이 형성된다. 몰드 툴을 소형으로 제조하는 발명이 문헌 1 (일본 특허 공개 공보 제 2001-179693 호) 에 제안되어 있다. 문헌 1 의 3 페이지 단락 [0012] 내지 4페이지 단락 [0018] 에 설명되어 있는 바와 같이, 캐리어 테이프의 스프로켓 홀의 라인과 긴 에지 사이에 복수의 파일럿 홀이 형성되고 소정의 수의 파일럿 홀을 각각 포함하는 그룹으로 분리된다. 전자 디바이스의 어셈블리 프로세스에서, 파일럿 홀은 캐리어 테이프의 디바이스 홀과 전자 구성요소 사이의 정렬을 위해 사용된다.
그러나, 문헌 1 에서 상술한 캐리어 테이프에서, 전자 구성요소의 위치가 파일럿 홀의 각 그룹에 의해 결정되기 때문에, 전자 구성요소가 파일럿 홀의 인접 그룹 사이에 위치될 수 없는 어떤 영역이 있다. 즉, 캐리어 테이프의 파일럿 홀의 인접 그룹 사이에 이용하지 못하는 공간이 존재하고, 또한, 어셈블리 프로세스 동안 캐리어 테이프의 교환 빈도가 증가한다.
본 발명의 일 양태에 따르면, 전자 디바이스 어셈블리 프로세스에서 사용하도록 구성된 캐리어 테이프가 제공된다. 캐리어 테이프는 긴 에지를 갖는 베이스 필름 및 베이스 필름을 통해 연장하는 복수의 제 1 홀을 포함한다. 제 1 홀은 베이스 필름의 긴 에지에 인접하고 평행한 라인에 정렬되고 일정 피치로 이격된다. 캐리어 테이프는 베이스 필름을 통해 연장하고 라인에 정렬되는 복수의 제 2 홀을 더 포함한다. 제 2 홀은 일정 피치로 이격되고 제 1 홀의 인접 쌍 사이에 각각 위치된다.
본 발명의 또 다른 양태에 따르면, 후술하는 프로세스를 포함하는 어셈블리 프로세스에서 전자 디바이스를 제조하는 방법이 제공된다. 긴 에지를 갖는 베이스 필름 및 베이스 필름을 통해 연장하는 복수의 제 1 홀을 갖는 캐리어 테이프가 제공된다. 제 1 홀은 베이스 필름의 긴 에지에 인접하고 평행한 라인에 정렬되고 일정 피치로 이격된다. 캐리어 테이프는 베이스 필름을 통해 연장하고 라인에 정렬되는 복수의 제 2 홀을 더 포함한다. 제 2 홀은 일정 피치로 이격되고 제 1 홀의 인접 쌍 사이에 각각 위치된다. 다음으로, 제 1 전자 구성요소가 하나 이상의 제 1 홀을 사용함으로써 캐리어 테이프의 제 1 영역에 정렬되고 캐리어 테이프의 제 1 영역에 탑재된다. 그 후, 캐리어 테이프는 캐리어 테이프의 제 1 홀 또는 제 2 홀 내로 연장하는 투스를 가진 스프로켓의 작용에 의해 반송된다. 그 후, 제 2 전자 구성요소가 하나 이상의 제 2 홀을 사용함으로써 캐리어 테이프의 제 2 영역에 정렬되고 캐리어 테이프의 제 2 영역에 탑재된다.
본 발명의 또 다른 양태에 따르면, 긴 에지를 갖는 베이스 필름 및 베이스 필름을 통해 연장하는 복수의 제 1 홀을 갖는 캐리어 테이프를 포함하는 테이프 캐리어 패키지가 제공된다. 제 1 홀은 베이스 필름의 긴 에지에 인접하고 평행한 라인에 정렬되고 일정 피치로 이격된다. 캐리어 테이프는 베이스 필름을 통해 연장하고 라인에 정렬되는 복수의 제 2 홀을 더 포함한다. 제 2 홀은 일정 피치로 이격되고 제 1 홀의 인접 쌍 사이에 각각 위치된다. 테이프 캐리어 패키지는, 캐리어 테이프의 제 1 영역에 위치되고 제 1 홀 중 하나의 제 1 홀과 정렬된 제 1 전자 구성요소를 더 포함한다. 제 1 전자 구성요소는 제 1 수지로 피복된다. 테이프 캐리어 패키지는, 캐리어 테이프의 제 1 영역과는 상이한 제 2 영역에 위치되고 제 2 홀 중 하나의 제 2 홀과 정렬되는 제 2 전자 구성요소를 더 포함한다. 제 2 전자 구성요소는 제 2 수지로 피복된다.
본 발명의 상기 양태들 및 추가적인 양태들 그리고 신규한 특징들은 이하의 상세한 설명, 첨부한 청구범위 및 첨부한 도면으로부터 더욱 명백해질 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시형태를 설명한다. 설명을 위해 사용되는 도면은 본 발명을 쉽게 이해하기 위한 실시형태의 주요 특징부를 나타낸다. 그러나, 본 발명은 이들 도면에 제한되지 않는다.
제 1 바람직한 실시형태
도 1 은 본 발명의 제 1 바람직한 실시형태에 따른 반도체 소자를 포함하는 테이프 캐리어 패키지를 나타내는 평면도이다. 도 2 는 도 1 의 테이프 캐리어 패키지의 점선 I-I' 를 따른 단면도이다. 캐리어 테이프 (1) 는 전자 디바이스의 어셈블리 프로세스에서 사용된다. 이하, 반도체 디바이스를 전자 디바이스의 대표적인 예로 칭하고, 반도체 소자를 전자 구성요소의 대표적인 예로 칭한다. 또한, 테이프 캐리어 패키지를 "TCP" 로서 칭한다.
도 1 에 도시한 바와 같이, 캐리어 테이프 (1) 는 긴 에지 영역 (2a) 을 갖는 베이스 필름 (2) 을 포함한다. 베이스 필름 (2) 은 높은 열-저항 특성을 갖는 폴리이미드 또는 폴리에스테르로 이루어진다. 복수의 제 1 홀 (3) 은 캐리어 테이프 (1) 의 베이스 필름 (2) 을 통해 연장하고 긴 에지 영역 (2a) 에 인접하고 평행한 라인에 정렬된다. 제 1 홀 (3) 은 일정 피치 (P) 로 이격된다. 복수의 반도체 소자를 포함하는 반도체 디바이스를 어셈블리 프로세스에서 연속적으로 제조하기 이전에, 캐리어 테이프 (1) 는 스프로켓에 의해 감긴다. 스프로켓은 그 피치가 제 1 홀 (3) 의 일정 피치 (P) 와 실질적으로 동일한 복수의 투스를 갖는다. 즉, 제 1 홀 (3) 은 이 실시형태에서 스프로켓 홀로서 사용된다. 일정 피치 (P) 는 표준화되는데, 이 실시형태에서는 예를 들어, 4.75mm 이다. 어셈블리 프로세스 동안, 캐리어 테이프 (1) 의 반송 이동은 제 1 홀 (3) 내로 연장하는 스프로켓의 투스 및 스프로켓 회전에 의해 실행된다. 이하, 캐리어 테이프 (1) 의 반송 이동의 방향을 "길이 방향" 이라 칭한다. 스프로켓은 도면에 도시하지 않은 반도체 장비에서의 전기 구동 유닛에 의해 구동된다. 이 실시형태에서의 전기 구동 유닛은 펄스 모터에 인가된 펄스에 따라 스프로켓의 회전 각을 제어할 수 있는 펄스 모터를 갖는다. 즉, 펄스 모터는 1 펄스 마다 소정의 각도로 스프로켓을 회전시킬 수 있다. 또한, 전기 구동 유닛은 스프로켓의 회전을 중지시키기 위한 마찰 브레이크를 갖는다. 이 실시형태에서, 제 1 홀 (3) 각각은 실질적으로 사각형으로 이루어지고 도 1에 도시한 바와 같이 길이 방향에서 사이즈 B를 갖는다. 또한, 제 1 홀 (3) 의 구성은 사각형으로 제한되지 않는다. 즉, 제 1 홀 (3) 의 구성은 원형일 수도 있고, 스프로켓의 투스가 제 1 홀 (3) 내에 위치될 때 제 1 홀 (3) 이 캐리어 테이프 (1) 의 반송 이동을 실행할 수 있는 한 어떤 다른 형상일 수도 있다.
이하, 본 발명의 제 1 바람직한 실시형태에 따른 TCP 형의 반도체 유닛 (4) 의 구성을 설명한다.
캐리어 테이프 (1) 의 긴 에지 영역들 (2a) 사이에는 복수의 반도체 소자 위치 영역 (2b) 이 있다. 디바이스 홀 (20) 이 반도체 소자 위치 영역 (2b) 각각에 형성된다. 입력 신호용의 복수의 제 1 외부 리드 (7) 및 출력 신호용의 복수의 제 2 외부 리드 (8) 가 디바이스 홀 (20) 주위에서 캐리어 테이프 (1) 상에 형성된다. 또한, 복수의 내부 리드 (11) 가 디바이스 홀 (20) 과 제 1 및 제 2 외부 리드 (7 및 8) 사이에서 캐리어 테이프 (1) 상에 형성된다. 내부 리드 (11) 및 제 1 및 제 2 외부 리드 (7 및 8) 의 부분이 접착층 (14) 을 통해 캐리어 테이프 (1) 에 고정되고 솔더 레지스트 (12) 로 피복된다. 제 1 및 제 2 반도체 소자 (10a 및 10b) 를 포함하는 복수의 반도체 소자 (10) 가 캐리어 테이프 (1) 의 디바이스 홀 (20) 에 각각 위치된다. 반도체 소자 (10) 는 내부 리드 (11) 에 접속된 복수의 전극 (9) 을 갖는다. 반도체 소자 (10) 각각은 몰딩 수지 (13) 로 피복된다. TCP 가 반도체 유닛 (4) 각각으로 분리되기 이전에, 복수의 테스트 패드 (15) 가 제 2 외부 리드 (8) 와 접속되고, 캐리어 테이프 (1) 상의 반도체 유닛 (4) 의 전기 테스트를 위해 사용된다. 반도체 유닛 (4) 각각은 제 1 및 제 2 절단 영역 (5a 및 5b) 을 포함하는 복수의 절단 영역에 의해 캐리어 테이프 (1) 로부터 분리된다.
또한, 도 1에 도시한 바와 같이, 복수의 제 2 홀 (17) 은 캐리어 테이프 (1) 의 베이스 필름 (2) 을 통해 연장하고 제 1 홀 (3) 이 정렬되는 라인에 정렬된다. 즉, 제 2 홀 (17) 은 긴 에지 영역 (2a) 에 인접하고 평행하다. 제 2 홀 (17) 각각은 제 1 홀 (3) 의 인접 쌍 사이에 위치된다. 즉, 제 1 홀 (3) 및 제 2 홀 (17) 은 교대로 위치된다. 바람직하게는, 제 2 홀 (17) 각각은 제 1 홀 (3) 의 인접 쌍 사이의 중앙에 위치된다. 이 경우에, 예를 들어, 인접하는 제 1 홀 (3) 과 제 2 홀 (17) 사이의 피치는 2.375mm 이다. 제 2 홀 (17) 은 스프로켓의 투스의 피치 뿐만 아니라 제 1 홀 (3) 의 피치와 실질적으로 동일한 일정 피치 (P) 로 이격된다. 이 실시형태에서, 제 2 홀 (17) 각각은 제 1 홀 (3) 과 유사하게 실질적으로 사각형으로 이루어지고 길이 방향으로 사이즈 B 를 갖는다.
도 2에 도시한 바와 같이, 검출기는 캐리어 테이프 (1) 의 긴 에지 영역 (2a) 상에 걸쳐 배치된 발광 소자 (18a) 및 캐리어 테이프 (1) 의 긴 에지 영역 (2a) 아래 배치된 감광 소자 (18b) 를 갖는다. 즉, 광학 센서와 같은 검출기는, 캐리어 테이프 (1) 가 발광 소자 (18a) 와 감광 소자 (18b) 사이에 위치될 수 있도록 설정된다. 검출기는, 감광 소자 (18b) 가 제 1 홀 (3) 또는 제 2 홀 (17) 을 통해 발광 소자 (18a) 로부터 광을 수신할 때, 제 1 홀 (3) 및 제 2 홀 (17) 의 앞부분 (anterior) 에지를 검출한다. 또한, 래칫형 (ratchet type) 포지셔닝 플로터가 검출기 대신에 사용될 수도 있다. 제 1 홀 (3) 및 제 2 홀 (17) 은 이러한 플로터에서 래칫 각도를 변화시킴으로써 검출될 수 있다.
복수의 반도체 소자 (10) 가 각각 탑재되는 복수의 절단 영역이 캐리어 테이프 (1) 상에 위치되도록 설정될 때, 길이 방향에 수직인 제 1 홀 (3) 또는 제 2 홀 (17) 의 사이즈 B 의 중심선은 (점선 I-I' 와 같은) 길이 방향에 수직인 절단 영역 중의 하나 (이하, "절단 영역 사이즈 C 라 칭함) 의 사이즈 C 의 중심선과 일치한다. 상기 언급한 경우에서 제 1 홀 (3) 또는 제 2 홀 (17) 을 기준 홀 (19) 이라 칭할 수도 있다. 이 예에서, 제 1 반도체 소자 (10a) 가 탑재되는 제 1 절단 영역 (5a) 은 제 1 기준 홀 (19a) 로서 제 2 홀 (17) 들 중 하나의 제 2 홀을 택함으로써 캐리어 테이프 (1) 상에 위치되도록 설정된다. 유사하게, 제 2 반도체 유닛 (10b) 이 위치되는 제 2 절단 영역 (5b) 은 제 2 기준 홀 (19b) 로서 제 1 홀 (3) 들 중 하나의 제 1 홀을 택함으로써 캐리어 테이프 (1) 상에 위치되도록 설정된다. 절단 영역 (5) 을 설정하기 위해 사용된 기준 홀 (19) 은 소정의 피치 (L) (이하, "기준 홀 피치 L" 이라 칭함) 로 위치되어서, 인접 반도체 유닛 (4) 이 서로 이격되어 유지될 수 있고, 인접 반도체 유닛 (4) 사이의 각각의 간격이 가능한 한 많이 단축될 수 있다. 테스트 패드 (15) 및 제 1 외부 리드 (7) 를 길이 방향에서 고려하여 반도체 유닛 (4) 의 전체 디바이스 사이즈가 "T" 라 표시되는 경우, 기준 홀 피치 (L) 는 전체 디바이스 사이즈 (T) 보다 예를 들어, 0.05mm - 0.2mm 만큼 큰 것이 바람직하다.
이하, 어셈블리 프로세스에서 스프로켓 및 캐리어 테이프 (1) 를 사용함으로써 제 1 및 제 2 반도체 소자 (10a 및 10b) 를 포함하는 복수의 반도체 디바이스를 제조하는 방법을 설명한다.
먼저, 긴 에지 영역 (2a) 을 갖는 캐리어 테이프 (1) 가 제공된다. 캐리어 테이프 (1) 는 베이스 필름 (2) 을 통해 연장하고 베이스 필름 (2) 의 긴 에지 영역 (2a) 에 정렬되는 복수의 제 1 홀 (3) 및 복수의 제 2 홀 (17) 을 갖는다. 또한, 기준 홀 피치 (L) 에서 제 1 홀 (3) 및 제 2 홀 (17) 중에서 선택되는 기준 홀 (19) 에 기초하여, 반도체 소자 위치 영역 (2b) 에 복수의 디바이스 홀 (20) 이 위치된다. 또한, 내부 리드 (11) 및 제 1 및 제 2 외부 리드 (7 및 8) 는 포토 리소그래피 및 에칭 프로세스에서 반도체 소자 위치 영역상에 형성된 구리박층을 에칭함으로써 디바이스 홀 (20) 주위에 위치된다.
다음으로, 제 1 및 제 2 반도체 소자 (10a 및 10b) 를 포함하는 복수의 반도체 소자 (10) 가 제공된다. 반도체 소자 (10) 를 디바이스 홀 (20) 내에 위치시키기 전에, (제 2 홀 (17) 들 중 하나인) 제 1 기준 홀 (19a) 에 관한 포지셔닝 정보가 반도체 장치에 입력된다. 캐리어 테이프 (1) 의 반송 이동이 스프로켓 및 펄스 모터에 의해 실행되면서, 검출기 (18) 는 제 1 홀 (3) 및 제 2 홀 (17) 의 앞부분 에지를 검출한다. 제 1 기준 홀 (19a) 의 앞부분 에지가 검출되기 이전에 검출기 (18) 가 제 1 홀 (3) 또는 제 2 홀 (17) 의 앞부분 에지를 검출할 때, 전기 구동 유닛은 마찰 브레이크의 피드포워드 제어에 의해 스프로켓의 회전 속도 감소를 시작한다. 상술한 스프로켓의 회전 속도의 감소는 스프로켓의 투스가 위치되는 제 1 홀 (3) 또는 제 2 홀 (17) 이 급한 정지에 의해 손상받는 것을 억제한다. 검출기 (18) 가 기준 홀 (19a) 의 앞부분 에지를 검출할 때, 캐리어 테이프 (1) 의 반송 이동은 마찰 브레이크에 의해 중단된다. 그 후, 제 1 반도체 소자 (10a) 가 제 1 절단 영역 (5a) 에 탑재된다. 이 때, 길이 방향에 수직인 제 1 반도체 소자 (10a) 의 중심선은 길이 방향에 수직인 제 1 절단 영역 (5a) 의 중심선과 일치할 수도 있다. 또한, 전극 (9) 은 예를 들어, 내부 리드 (11) 가 전극 (9) 과 접속되는 접착 툴 로딩의 온도, 압력 및 시간에 따라 공정 열 압축 방법 또는 초음파를 사용하는 용접 방법에 의해 내부 리드 (11) 와 접속된다.
제 1 반도체 소자 (10a) 를 탑재한 이후에, 캐리어 테이프 (1) 의 반송 이동이 다시 실행된다. 발광 소자 (18a) 및 감광 소자 (18b) 가, 제 2 기준 홀 (19b) 의 앞부분 에지가 검출되기 이전에 제 1 홀 (3) 또는 제 2 홀 (17) 의 앞부분 에지를 검출할 때, 전기 구동 유닛은 제 1 홀 (3) 또는 제 2 홀 (17) 이 급한 정지에 의해 손상되는 것을 억제하기 위해, 마찰 브레이크의 피드포워드 제어에 의해 스프로켓의 회전 속도 감소를 시작한다. 여기에서, 전술한 바와 같이, 제 2 기준 홀 (19b) 은 제 1 기준 홀 (19a) 로부터 기준 홀 피치 (L) 로 이격되어 위치된 제 1 홀 (3) 중의 하나이다. 발광 소자 (18a) 및 감광 소자 (18b) 가 제 2 기준 홀 (19b) 의 앞부분 에지를 검출할 때, 캐리어 테이프 (1) 의 반송 이동은 마찰 브레이크에 의해 중단된다. 그 후, 제 2 반도체 소자 (10b) 가 제 2 절단 영역 (5b) 에 위치된다. 이 때, 길이 방향에 수직인 제 2 반도체 소자 (10b) 의 중심선은 길이 방향에 수직인 제 2 절단 영역 (5b) 의 중심선과 일치할 수도 있다. 또한, 전극 (9) 은 예를 들어, 내부 리드 (11) 가 전극 (9) 과 접속되는 접합 툴의 로딩의 온도, 압력 및 시간에 따라 공중 열 압축 방법 또는 초음파를 사용하는 용접 방법에 의해 내부 리드 (11) 와 접속된다.
그 때부터, 나머지 반도체 소자 (10) 가 캐리어 테이프 (1) 의 반도체 소자 위치 영역 (2b) 의 나머지 절단 영역 (5) 에 연속적으로 위치될 뿐만 아니라 제 1 및 제 2 반도체 소자 (10a 및 10b) 가 위치된다. 이 실시형태에서, 반도체 소자 (10) 모두 및 절단 영역 (5) 모두가 반도체 소자 위치 영역 (2b) 에 기준 홀 피치 (L) 로 위치된다. 또한, 정렬 홀 (6) 이 절단 영역 (5) 각각에 위치된다. 캐리어 테이프 (1) 의 하나의 롤상에 반도체 소자 (10) 를 모두 위치시킨 이후에, 절단 영역 (5) 에서의 반도체 유닛 (4) 각각은 펀치 프레스 및 다이싱 커터를 사용함으로써 캐리어 테이프 (1) 로부터 분리된다. 또 다른 방법으로는, 캐리어 테이프 (1) 는 직사각형으로 절단됨으로써 복수의 반도체 유닛 (4) 중의 몇몇을 각각 포함하는 복수의 반도체 유닛 그룹으로 분할된다. 또한, 직사각형으로 절단된 반도체 유닛 그룹이 중간 제품으로서 전자 메이커에 적재된 이후에, 절단 영역 (5) 에서의 반도체 유닛 (4) 각각은 전자 메이커의 개별 제품으로 캐리어 테이프 (1) 로부터 분리될 수도 있다.
또한, 이 실시형태에서 설명한 스프로켓은 반도체 소자 (10) 의 위치 동작을 위한 위치와 상이한 위치에 설정된다. 따라서, 스프로켓은 검출기 (18) 가 제 1 홀 (3) 또는 제 2 홀 (17) 의 앞부분 에지를 검출하는 것을 방해하지 않는다. 또한, 이 실시형태에서 설명한 스프로켓은 제 1 홀 (3) 및 제 2 홀 (17) 의 표준화된 피치에서 투스 (teeth) 를 갖는다. 따라서, 스프로켓의 투스가 제 1 홀 (3) 에 놓여질 때, 투스는 제 2 홀 (17) 에 놓여지지 않는다. 한편, 스프로켓의 투스가 제 2 홀 (17) 에 놓여질 때, 투스는 제 1 홀 (3) 에 놓여지지 않는다.
여기서, 14.6mm 의 전체 디바이스 사이즈 (T) 를 갖는 복수의 반도체 디바이스를 캐리어 테이프 (1) 를 통해 제조하는 것을 예로서 이하 설명한다. 캐리어 테이프 (1) 가 4.75mm 의 표준화된 피치로 배열되는 제 1 홀 (3) 만을 가질 때, 절단 영역 (5) 은 5개의 인접 제 1 홀 (3) 에 의해 정의되는 피치로 캐리어 테이프 (1) 상에 위치된다. 이들 피치 각각은 본 발명에서의 9개의 인접 제 1 홀 (3) 및 제 2 홀 (17) 에 의해 정의되는 피치에 대응한다. 즉, 이 예에서, 기준 홀 피치 (L) 의 값은 19mm로 설정된다. 한편, 캐리어 테이프 (1) 가 본 발명에서와 유사하게 2.375mm 의 피치로 교대로 배열되는 제 1 홀 (3) 및 제 2 홀 (17) 모두를 가질 때, 절단 영역 (5) 은 본 발명에서의 8개의 인접 제 1 홀 (3) 및 제 2 홀 (17) 에 의해 정의되는 피치로 캐리어 테이프 (1) 상에 위치될 수 있다. 즉, 이 예에서, 기준 피치 (L) 의 값은 16.625mm 로 정의될 수 있다. 따라서, 동일한 수의 반도체 디바이스의 피스가 관련 기술 및 본 발명에서 제조되고, 본 발명에서의 캐리어 테이프 (1) 의 전체 길이는 관련 기술에서의 캐리어 테이프의 전체 길이의 12.5% 만큼 단축될 수 있다. 그 결과, 캐리어 테이프의 비용 절감이 실현될 수 있다.
또한, 14.6mm 의 전체 디바이스 사이즈 (T) 를 갖는 복수의 반도체 디바이스를 40m 의 전체 길이를 갖는 캐리어 테이프 (1) 를 통해 제조하는 것을 예로서 이하 설명한다. 여기서, 캐리어 테이프 (1) 의 추출율 (extraction rate) 을 95% 로 가정한다. 캐리어 테이프 (1) 가 4.75mm의 표준화된 피치로 배열된 제 1 홀 (3) 만을 가질 때, 반도체 디바이스 중의 하나가 19mm 의 캐리어 테이프를 요구하기 때문에, 2000 피스의 반도체 디바이스가 캐리어 테이프 (1) 의 하나의 롤로부터 제조된다. 반대로, 본 발명에서 캐리어 테이프 (1) 가 사용될 때, 반도체 디바이스 중의 하나가 16.625mm 의 캐리어 테이프를 요구하기 때문에, 2285 피스의 반도체 디바이스가 캐리어 테이프 (1) 의 하나의 롤로부터 제조된다. 즉, 본 발명에서 제조될 수 있는 반도체 디바이스의 수는 관련 기술의 약 1.14 배이다. 따라서, 캐리어 테이프의 교환 빈도가 감소될 수 있다. 그 결과, 전자 디바이스의 생산 효율성 개선이 실현될 수 있다.
본 발명에서, 제 1 홀 (3) 및 제 2 홀 (17) 의 구성은 현재 도면에서 사각형으로 표현된다. 그러나, 제 1 홀 (3) 또는 제 2 홀 (17) 의 (앞부분) 에지를 검출하는 검출기가 사용될 때, 제 2 홀 (17) 의 구성은 제 2 홀 (17) 의 사이즈 B가 길이 방향에서 제 1 홀 (3) 의 사이즈 B 와 동일한 한 직사각형 또는 원형일 수도 있다.
제 1 바람직한 실시형태에 따르면, 표준화된 피치로 라인상에 배열된 복수의 제 1 홀을 갖는 캐리어 테이프는 표준화된 피치로 제 1 홀과 동일한 라인상에 배열된 복수의 제 2 홀을 포함한다. 또한, 제 2 홀 각각은 복수의 제 1 홀의 인접 제 1 홀 사이에 위치된다. 따라서, 반도체 소자가 각각 탑재되는 복수의 절단 영역은 더 짧은 피치로 캐리어 테이프상에 설정될 수 있다. 그 결과, 캐리어 테이프의 전체 길이가 단축될 수 있고, 따라서, 캐리어 테이프의 비용이 절감된다. 또한, 캐리어 테이프 교환 빈도가 감소될 수 있어서, 전자 디바이스의 생산 효율성이 개선된다. 또한, 본 발명에서, 복수의 제 2 홀은 복잡한 설계 변화없이 일정 피치로 이격된 복수의 제 1 홀을 이전에 갖는 캐리어 테이프에서 형성될 수 있다. 따라서, 상기 언급한 효과를 생성하는 캐리어 테이프가 쉽게 실현될 수 있다.
또한, 스프로켓의 투스가 위치되는 구성을 갖도록 제 2 홀이 형성되는 경우에, 캐리어 테이프의 교환은 어셈블리 프로세스에서 제 1 홀과 제 2 홀 사이를 구별하지 않고 쉽게 실행될 수 있다. 그 결과, 캐리어 테이프 교환의 효율성이 개선될 수 있다. 또한, 본 발명의 제 1 바람직한 실시형태에서, 제 2 홀이 제 1 홀이 형성되는 것과 동일한 라인상에 형성되기 때문에, 캐리어 테이프의 폭 증가가 억제된다. 따라서, 본 발명의 캐리어 테이프는 기존의 제조 장비에 적용될 수 있다.
또한, 본 발명에서, 제 1 홀 및 제 2 홀이 캐리어 테이프의 긴 에지 영역 모두에 형성되지만, 제 1 홀 및 제 2 홀은 캐리어 테이프의 긴 에지 영역 중의 하나에만 형성될 수도 있다. 또한, 제 1 홀 및 제 2 홀은 제 1 홀 또는 제 2 홀의 앞부분 에지를 검출하는 검출기 대신에 CCD 카메라와 같은 이미징 센서에 의해 검출될 수 있다. 이미징 센서가 사용될 때, 제 1 홀 또는 제 2 홀의 중앙 포인트가 검출된다. 따라서, 제 2 홀의 사이즈 B 가 길이 방향에서 제 1 홀의 사이즈 B 와 동일할 필요는 없다. 즉, 제 2 홀이 쉽게 형성된다.
제 2 바람직한 실시형태
도 3 은 본 발명의 제 2 바람직한 실시형태에 따른 반도체 소자를 포함하는 테이프 캐리어 패키지를 나타내는 평면도이다. 도 4 는 도 3 의 테이프 캐리어 패키지의 점선 II-II' 을 따른 단면도이다.
제 2 바람직한 실시형태에서, 복수의 반도체 소자 (10) 가 캐리어 테이프 (1) 에서 디바이스 홀을 형성하지 않고 절단 영역 (5) 상에 각각 위치된다. 그 후, 절단 영역 (5) 각각은 제 1 바람직한 실시형태에서와 같이 캐리어 테이프 (1) 로부터 분리된다. 이러한 타입의 반도체 디바이스 각각을 칩 온 필름 (이하, "COF" 라 칭함) 형 반도체 디바이스라 칭한다. 제 2 바람직한 실시형태에 따른 반도체 디바이스 (21) 의 다른 구성은 제 1 바람직한 실시형태에 따른 구성과 동일하다. 반도체 소자 (10) 는 복수의 전극 (9) 이 형성되는 칩 표면을 갖는다. 반도체 소자 (10) 는 캐리어 테이프 (1) 상에 위치되고 칩 표면은 캐리어 테이프 (1) 와 대면한다. 캐리어 테이프 (1) 상에 반도체 소자 (10) 를 위치시킨 이후에, 몰딩 수지 (13) 가 반도체 소자 (10) 와 캐리어 테이프 (1) 각각 사이에 제공된다.
제 2 바람직한 실시형태에서, 반도체 소자 (10) 는 제 1 바람직한 실시형태에서와 같이 긴 에지 영역 (2a) 상에 형성된 기준 홀 (19) 에 따라 캐리어 테이프 (1) 의 절단 영역 (5) 상에 연속적으로 위치된다. 여기서, 캐리어 테이프 (1) 는 4.75mm 의 표준화된 피치의 1/2 에서 교대로 배열되는 제 1 홀 (3) 및 제 2 홀 (17) 을 갖는 것으로 가정한다. 14.6mm 의 전체 디바이스 사이즈 (T) 를 갖는 복수의 COF 형 반도체 디바이스 (21) 를 캐리어 테이프 (1) 로 제조하는 것을 예로서 이하 설명한다. 이 예에서, 기준 홀 피치 (L) 의 값은 제 1 바람직한 실시형태에서 설명한 바와 같이 16.625mm 로 설정될 수 있다. 한편, 캐리어 테이프 (1) 가 4.75mm의 표준화된 피치로 배열된 제 1 홀 (3) 만을 가질 때, 기준 홀 피치 (L) 의 값은 19mm로 설정된다. 따라서, 동일한 수의 피스의 COF 형 반도체 디바이스 (21) 가 관련 기술 및 본 발명에서 제조될 때, 본 발명에서의 캐리어 테이프 (1) 의 전체 길이는 관련 기술에서의 캐리어 테이프의 전체 길이의 12.5% 만큼 단축될 수 있다. 그 결과, 캐리어 테이프 비용이 감소된다.
또한, 14.6mm 의 전체 디바이스 사이즈 (T) 를 갖는 복수의 COF 형 반도체 디바이스 (21) 를 40m 의 전체 길이를 갖는 캐리어 테이프 (1) 를 통해 제조하는 것을 이하 예로서 설명한다. 여기서, 캐리어 테이프 (1) 는 4.75mm 의 표준화된 피치의 1/2 에서 교대로 배열되는 제 1 홀 (3) 및 제 2 홀 (17) 을 갖고, 캐리어 테이프 (1) 의 추출율은 95% 인 것으로 가정한다. 이 예에서, 2285 피스의 COF 형 반도체 디바이스 (21) 가 캐리어 테이프 (1) 의 하나의 롤로부터 제조된다. 한편, 캐리어 테이프 (1) 가 4.75mm 의 표준화된 피치로 배열된 제 1 홀 (3) 만을 가질 때, 2000 피스의 COF 형 반도체 디바이스 (21) 가 캐리어 테이프 (1) 의 하나의 롤로부터 제조된다. 즉, COF형 반도체 디바이스는 관련 기술에서 보다 약 1.14 배 많게 본 발명에서 제조될 수 있다. 따라서, 캐리어 테이프의 교환 빈도가 감소될 수 있다. 그 결과, 반도체 디바이스의 생산 효율성이 제 1 바람직한 실시형태에서와 같이 개선된다.
전술한 바와 같이, 제 2 바람직한 실시형태에 따르면, 표준화된 피치로 라인상에 배열된 복수의 제 1 홀을 갖는 캐리어 테이프는 표준화된 피치로 제 1 홀과 동일한 라인상에 배열된 복수의 제 2 홀을 포함한다. 또한, 제 2 홀 각각은 인접 제 1 홀 사이에 위치된다. 따라서, COF 형 반도체 소자가 각각 위치되는 복수의 절단 영역이 더 짧은 피치로 캐리어 테이프상에 설정될 수 있다. 그 결과, 캐리어 테이프의 전체 길이가 단축될 수 있어서, 캐리어 테이프 비용이 감소된다. 또한, 캐리어 테이프의 교환 빈도가 감소될 수 있어서, COF 형 반도체 디바이스의 생산 효율성이 개선된다. 또한, 본 발명에서, 복수의 제 2 홀은 설계의 복잡한 변화없이 표준화된 피치로 배열된 복수의 제 1 홀을 이전에 가진 캐리어 테이프에 형성될 수 있다. 따라서, 상기 언급한 효과를 발생시키는 캐리어 테이프가 쉽게 실현될 수 있다.
제 3 바람직한 실시형태
도 5 는 본 발명의 제 3 바람직한 실시형태에 따른 반도체 소자를 포함하는 테이프 캐리어 패키지를 나타내는 평면도이다. 도 6 은 도 5의 테이프 캐리어 패키지의 점선 III-III' 을 따른 단면도이다.
제 3 바람직한 실시형태에서, 복수의 반도체 소자 (31) 가 캐리어 테이프 (1) 에 디바이스 홀을 형성하지 않고 절단 영역 (5) 상에 각각 탑재된다. 그 후, 절단 영역 (5) 각각은 제 1 바람직한 실시형태에서와 같이 캐리어 테이프 (1) 로부터 분리된다. 이 실시형태에서, 이들 유형의 반도체 디바이스 (31) 각각을 볼 그리드 어레이 (이하, "BGA" 라 칭함) 형 반도체 디바이스라 칭한다. 제 1 홀 (3) 및 제 2 홀 (17) 의 구성은 제 1 및 제 2 바람직한 실시형태에 따른 구성과 동일하다. 반도체 소자 (10) 는 복수의 전극 패드 (32) 가 형성되는 상부 표면 및 상부 표면에 대향하는 배면을 갖는다. 캐리어 테이프 (1) 는 제 1 접착층 (38) 을 통해 반도체 소자 위치 영역 (2b) 상에 형성되는 복수의 배선 패턴 (33) 을 갖는다. 배선 패턴 (33) 은 솔더 레지스트층 (36) 으로 피복된다. 반도체 소자 (10) 는 제 2 접착층 (39) 을 통해 솔더 레지스트 층 (36) 상에 위치된다. 반도체 소자 (10) 의 전극 패드 (32) 는 복수의 접착 배선 (34) 에 의해 배선 패턴 (33) 과 접속된다. 배선 패턴 (33) 의 대향하는 측상에는 복수의 랜드 패턴 (35) 이 있다. 캐리어 테이프 (1) 는 절단 영역 (5) 각각에서 복수의 랜드 개구 (41) 를 갖고, 랜드 패턴 (35) 은 랜드 개구 (41) 로부터 노출된다. 복수의 외부 전극 (40) 이 개구 (41) 를 통해 랜드 패턴 (35) 상에 형성된다.
제 3 바람직한 실시형태에서, 반도체 소자 (10) 중의 2개가 캐리어 테이프 (1) 의 반송 이동이 실행되는 길이 방향에 수직인 방향으로 캐리어 테이프 (1) 상에 탑재된다. 즉, 2개의 반도체 소자 (10) 마다 기준 홀 (19) 에 기초하여 절단 영역 (5) 에 위치된다. 반도체 소자 (10) 를 캐리어 테이프 (1) 상에 탑재한 이후에, 전극 패드 (32) 는 접착 배선 (34) 에 의해 배선 패턴 (33) 과 접속되고, 그 후, 반도체 소자 (10) 는 몰딩 수지 (37) 로 피복된다.
여기서, 11.189mm 의 전체 디바이스 사이즈 (T) 를 갖는 복수의 BGA 형 반도체 디바이스 (31) 를 캐리어 테이프 (1) 를 통해 제조하는 것을 이하 예로서 설명한다. 또한, 캐리어 테이프 (1) 가 제 1 및 제 2 바람직한 실시형태에서와 같이 4.75mm 의 표준화된 피치의 1/2 에서 교대로 배열되는 제 1 홀 (3) 및 제 2 홀 (17) 을 갖는다고 가정한다. 이 예에서, 절단 영역 (5) 은 본 발명의 5 개의 인접 제 1 홀 (3) 및 제 2 홀 (17) 에 의해 정의되는 피치로 캐리어 테이프 (1) 상에 위치될 수 있다. 즉, 이 예에서, 기준 홀 피치 (L) 의 값은 11.875mm 로 설정될 수 있다. 한편, 캐리어 테이프 (1) 가 4.75mm 의 표준화된 피치로 배열된 제 1 홀 (3) 만을 가질 때, 절단 영역 (5) 은 3 개의 인접 제 1 홀 (3) 에 의해 정의된 피치로 캐리어 테이프 (1) 상에 위치된다. 이들 피치 각각은 본 발명에서의 6 개 인접 제 1 홀 (3) 및 제 2 홀 (17) 에 의해 정의되는 피치에 대응한다. 즉, 기준 홀 피치 (L) 의 값이 14.25mm 로 설정된다. 따라서, BGA 형 반도체 디바이스 (31) 의 동일한 수의 피스를 관련 기술 및 본 발명에서 제조할 때, 본 발명에서의 캐리어 테이프 (1) 의 전체 길이는 관련 기술에서의 캐리어 테이프의 전체 길이의 16.7% 만큼 단축될 수 있다. 그 결과, 캐리어 테이프 비용이 감소된다.
또한, 11.189mm 의 전체 디바이스 사이즈 (T) 를 갖는 복수의 BGA 형 반도체 디바이스 (31) 를 40m 의 전체 길이를 갖는 캐리어 테이프 (1) 를 통해 제조하는 것을 이하 예로서 설명한다. 여기서, 캐리어 테이프 (1) 는 4.75mm 의 표준화된 피치의 1/2에서 교대로 배열되는 제 1 홀 (3) 및 제 2 홀 (17) 을 갖고 캐리어 테이프 (1) 의 추출율은 95% 이다는 것을 가정한다. 이 예에서, 6400 피스의 BGA 형 반도체 디바이스 (31) 가 캐리어 테이프 (1) 의 하나의 롤로부터 제조된다. 한편, 캐리어 테이프 (1) 가 4.75mm 의 표준화된 피치로 배열된 제 1 홀 (3) 만을 가질 때, 5332 피스의 BGA 형 반도체 디바이스 (31) 가 캐리어 테이프 (1) 의 하나의 롤로부터 제조된다. 즉, 본 발명에서 제조될 수 있는 BGA 형 반도체 디바이스의 수는 관련 기술의 약 1.20 배이다. 따라서, 캐리어 테이프의 교환 빈도가 감소될 수 있다. 그 결과, 반도체 디바이스의 생산 효율성이 제 1 및 제 2 바람직한 실시형태에서와 같이 개선된다.
전술한 바와 같이, 제 3 바람직한 실시형태에 따르면, 표준화된 피치로 라인상에 배열된 복수의 제 1 홀을 갖는 캐리어 테이프는 제 1 홀이 표준화된 피치에 있는 것과 동일한 라인상에 배열된 복수의 제 2 홀을 포함한다. 또한, 제 2 홀 각각은 인접 제 1 홀 사이에 위치된다. 따라서, BGA 형 반도체 소자가 각각 위치되는 복수의 절단 영역은 더 짧은 피치로 캐리어 테이프상에 설정될 수 있다. 그 결과, 캐리어 테이프의 전체 길이가 단축될 수 있어서, 캐리어 테이프의 비용이 감소된다. 또한, 캐리어 테이프의 교환 빈도가 감소될 수 있어서, BGA 형 반도체 디바이스의 생산 효율성이 개선된다. 또한, 본 발명에서, 복수의 제 2 홀은 설계의 정교한 변화없이 표준화된 피치로 배열된 복수의 제 1 홀을 이전에 갖는 캐리어 테이프에서 형성될 수 있다. 따라서, 상기 언급한 효과를 발생시키는 캐리어 테이프가 쉽게 실현될 수 있다.
또한, 상기 언급한 3 개의 바람직한 실시형태 각각에서, 제 2 홀 (17) 이 도 7 에 도시한 바와 같이 일정 피치 (P) 로 이격되어 있는 한 제 2 홀 (17) 각각이 인접 제 1 홀 (3) 중의 어느 하나에 더 근접하도록 배열될 수도 있다. 또 다른 방법으로는, 하나의 제 2 홀 (17) 및 하나의 제 3 홀 (22) 이 도 8 에 도시한 바와 같이 일정 간격 (R) 으로 인접 제 1 홀 (3) 사이에 배열될 수도 있다. 특히, 후자의 예에서, 인접 제 2 홀 (17) 또는 인접 제 3 홀 (22) 의 임의의 피치는 인접 제 1 홀 (3) 의 일정 피치 (P) 와 실질적으로 동일하다. 따라서, 기준 홀 피치가 더 정밀하게 정의될 수 있다. 그 결과, 캐리어 테이프의 비용이 더 절감될 수 있고 반도체 디바이스의 생산 효율성이 더 개선될 수 있다.
이상, 본 발명에 따르면, 캐리어 테이프의 전체 길이가 단축될 수 있어서, 캐리어 테이프의 비용이 감소된다. 또한, 캐리어 테이프의 교환 빈도가 감소될 수 있어서, 반도체 디바이스의 생산 효율성이 개선된다.

Claims (23)

  1. 전자 디바이스 어셈블리 프로세스에서 사용되도록 구성된 캐리어 테이프 (carrier tape) 로서,
    긴 에지를 갖는 베이스 필름;
    상기 베이스 필름을 통해 연장하고, 상기 베이스 필름의 상기 긴 에지에 인접하며 평행한 라인에 정렬되고, 4.75mm 피치로 이격되어 있는 복수의 제 1 홀; 및
    상기 베이스 필름을 통해 연장하고, 상기 라인에 정렬되고, 상기 4.75mm 피치로 이격되어 있고, 상기 제 1 홀의 인접 쌍 사이에 각각 위치되며, 상기 복수의 제 1 홀과 동일한 형상인 복수의 제 2 홀을 구비하며, 상기 제 1 홀 각각의 사이즈는 상기 라인의 방향에서 상기 제 2 홀 각각의 사이즈와 실질적으로 동일한, 캐리어 테이프.
  2. 제 1 항에 있어서,
    상기 제 2 홀 각각은 상기 제 1 홀의 각각의 인접 쌍 사이의 중앙에 위치되는, 캐리어 테이프.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 홀과 상기 제 2 홀 사이의 피치는 2.375mm인, 캐리어 테이프.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 베이스 필름을 통해 연장하고 상기 라인 상에 정렬되고, 상기 4.75mm 피치로 이격되며, 상기 제 1 홀 및 상기 제 2 홀의 쌍에 인접하여 각각 위치되는 복수의 제 3 홀을 더 구비하는, 캐리어 테이프.
  8. 제 1 항에 있어서,
    상기 4.75mm 피치는 상기 전자 디바이스 어셈블리 프로세스에서 상기 캐리어 테이프의 반송 이동용으로 사용되는 스프로켓의 투스 (teeth) 의 피치와 실질적으로 동일한, 캐리어 테이프.
  9. 어셈블리 프로세스에서 전자 디바이스를 제조하는 방법으로서,
    (a) 긴 에지를 갖는 베이스 필름, (b) 상기 베이스 필름을 통해 연장하고 상기 베이스 필름의 상기 긴 에지에 인접하고 평행한 라인에 정렬되고, 4.75mm 피치로 이격된 복수의 제 1 홀, 및 (c) 상기 베이스 필름을 통해 연장하고 상기 라인에 정렬되고, 상기 4.75mm 피치로 이격되며 상기 제 1 홀의 인접 쌍 사이에 각각 위치되며, 복수의 제 1 홀과 동일한 형상인 복수의 제 2 홀을 구비하며, 상기 제 1 홀 각각의 사이즈는 상기 라인의 방향에서 상기 제 2 홀 각각의 사이즈와 실질적으로 동일한 캐리어 테이프를 제공하는 단계와,
    상기 제 1 홀 중 하나 이상의 제 1 홀을 사용하여 상기 캐리어 테이프의 제 1 영역에 제 1 전자 구성요소를 정렬하고, 상기 캐리어 테이프의 상기 제 1 영역에 상기 제 1 전자 구성요소를 탑재하는 단계와,
    상기 캐리어 테이프의 상기 제 1 홀 또는 상기 제 2 홀 내로 연장하는 투스를 갖는 스프로켓의 작동에 의해 상기 캐리어 테이프를 반송하는 단계와,
    상기 제 2 홀 중 하나 이상의 제 2 홀을 사용하여 상기 캐리어 테이프의 제 2 영역에 제 2 전자 구성요소를 정렬하고, 상기 캐리어 테이프의 상기 제 2 영역에 상기 제 2 전자 구성요소를 탑재하는 단계를 포함하는, 전자 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 전자 구성요소는, 상기 라인에 수직인 상기 제 1 전자 구성요소의 중심선이 상기 라인에 수직인 상기 제 1 영역의 중심선과 일치하도록 상기 제 1 영역과 정렬되는, 전자 디바이스 제조 방법.
  11. 제 9 항에 있어서,
    상기 제 1 영역은, 상기 라인에 수직인 상기 제 1 영역의 중심이 상기 라인에 수직인 상기 제 1 홀의 중심선과 일치하도록 상기 베이스 필름 상에 위치되도록 설정되는, 전자 디바이스 제조 방법.
  12. 제 9 항에 있어서,
    상기 제 2 전자 구성요소는, 상기 라인에 수직인 상기 제 2 전자 구성요소의 중심선이 상기 라인에 수직인 상기 제 2 영역의 중심선과 일치하도록 상기 제 2 영역과 정렬되는, 전자 디바이스 제조 방법.
  13. 제 9 항에 있어서,
    상기 제 2 영역은, 상기 라인에 수직인 상기 제 2 영역의 중심이 상기 라인에 수직인 상기 제 2 홀의 중심선과 일치하도록 상기 베이스 필름 상에 위치되도록 설정되는, 전자 디바이스 제조 방법.
  14. 제 9 항에 있어서,
    상기 제 1 전자 구성요소 및 상기 제 2 전자 구성요소가 각각 탑재되는 상기 제 1 영역 및 상기 제 2 영역을 상기 캐리어 테이프로부터 분리하는 단계를 더 포함하는, 전자 디바이스 제조 방법.
  15. 제 9 항에 있어서,
    상기 캐리어 테이프는 상기 제 1 홀 및 상기 제 2 홀 중의 하나가 검출되면서 반송되는, 전자 디바이스 제조 방법.
  16. 제 9 항에 있어서,
    상기 스프로켓의 투스의 피치는 상기 제 1 홀 및 상기 제 2 홀의 상기 4.75mm 피치와 실질적으로 동일한, 전자 디바이스 제조 방법.
  17. (a) 긴 에지를 갖는 베이스 필름, (b) 상기 베이스 필름을 통해 연장하고 상기 베이스 필름의 상기 긴 에지에 인접하고 평행한 라인에 정렬되고, 4.75mm 피치로 이격된 복수의 제 1 홀, 및 (c) 상기 베이스 필름을 통해 연장하고 상기 라인에 정렬되고, 상기 4.75mm 피치로 이격되며 상기 제 1 홀의 인접 쌍 사이에 각각 위치되며, 복수의 제 1 홀과 동일한 형상인 복수의 제 2 홀을 구비하며, 상기 제 1 홀 각각의 사이즈는 상기 라인의 방향에서 상기 제 2 홀 각각의 사이즈와 실질적으로 동일한 캐리어 테이프;
    상기 캐리어 테이프의 제 1 영역에 위치되고 상기 제 1 홀 중 하나의 제 1 홀과 정렬되는 제 1 전자 구성요소;
    상기 제 1 전자 구성요소를 피복하는 제 1 수지;
    상기 캐리어 테이프의 상기 제 1 영역과는 상이한 제 2 영역에 위치되고 상기 제 2 홀 중 하나의 제 2 홀과 정렬되는 제 2 전자 구성요소; 및
    상기 제 2 전자 구성요소를 피복하는 제 2 수지를 구비하는, 테이프 캐리어 패키지.
  18. 제 17 항에 있어서,
    상기 제 1 영역에 형성되고 상기 제 1 전자 구성요소와 전기적으로 접속되는 복수의 제 1 배선 패턴; 및
    상기 제 2 영역에 형성되고 상기 제 2 전자 구성요소와 전기적으로 접속되는 복수의 제 2 배선 패턴을 더 구비하는, 테이프 캐리어 패키지.
  19. 제 18 항에 있어서,
    상기 제 1 배선 패턴과 상기 제 2 배선 패턴 사이의 거리는 0.05mm 내지 0.2mm 범위인, 테이프 캐리어 패키지.
  20. 제 17 항에 있어서,
    상기 제 2 홀 각각은 상기 제 1 홀의 인접 쌍 사이의 중앙에서 형성되는, 테이프 캐리어 패키지.
  21. 삭제
  22. 제 17 항에 있어서,
    상기 라인에 수직인 상기 제 1 전자 구성요소의 중심선은 상기 라인에 수직인 상기 제 1 영역의 중심선과 일치하는, 테이프 캐리어 패키지.
  23. 제 17 항에 있어서,
    상기 라인에 수직인 상기 제 2 전자 구성요소의 중심선은 상기 라인에 수직인 상기 제 2 영역의 중심선과 일치하는, 테이프 캐리어 패키지.
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