KR101126091B1 - 네트워크 단말기들의 클록 동기화를 위한 방법 및 시스템 - Google Patents

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Abstract

네트워크 단말기 클록 동기화를 위한 방법 및 시스템은, 마스터 단말기로부터 슬레이브 단말기 각각으로의 각각의 왕복 지연 시간(round trip delay time)을 결정하고, 마스터 단말기와 슬레이브 단말기 각각이 실질적으로 시간상 동일 기준점을 갖도록, 상기 결정된 왕복 지연 시간 각각에 비례하는 양만큼 각각의 슬레이브 단말기의 클록을 오프셋하는 것을 포함한다. 상기 방법 및 시스템은, 트리거 신호에 응답하여, 마스터 단말기의 마스터 클록과 슬레이브 단말기들 각각의 클록들간의 각각의 오프셋을 결정하고, 슬레이브 단말기들 각각의 클록들을 마스터 단말기의 마스터 클록에 동기화시키기 위해 상기 결정된 각각의 오프셋에 비례하는 양만큼 슬레이브 단말기들 각각의 클록들을 오프셋하는 것을 더 포함한다.
네트워크 단말기, 동기화, 클록, 오프셋

Description

네트워크 단말기들의 클록 동기화를 위한 방법 및 시스템{METHOD AND SYSTEM FOR THE CLOCK SYNCHRONIZATION OF NETWORK TERMINALS}
도 1은 본 발명의 실시예에 따른 클록 동기화를 포함하는 패킷 네트워크를 도시하는 고레벨 블록도.
도 2는 도 1의 패킷 네트워크의 각각의 단말기에서 사용하는데 적합한 네트워크 인터페이스 제어기의 실시예를 도시하는 고레벨 블록도.
도 3은 도 1의 패킷 네트워크의 마스터 단말기 및 슬레이브 단말기에서의 사용에 적합한 마이크로-제어기의 실시예를 도시하는 고레벨 블록도.
본 발명은 데이터 네트워크들의 분야에 관한 것으로, 보다 상세하게는, 데이터 네트워크에서 단말기 디바이스들의 클록들을 동기화하는 방법 및 시스템에 관한 것이다.
정보 기술들에서의 최근의 개발 및 진보는 새롭고 예기치 못한 문제에 이르게 되었다. 특히, 서버로부터 요청하는 클라이언트로의 데이터 전송은 어떠한 복잡성을 준다. 예를 들면, 비디오 데이터는 미리 결정되고 잘 조정된 시간 순서로 잇따라 재생되어야 하는 일련의 정지 프레임들을 포함한다. 따라서, 이미지 데이터에 관계된 정보는 재생 이벤트들의 타이밍에 관한 정보와 함께 전송되어야 한다. 비디오 이미지들을 적합하게 전송하려면 송신측에서 수신측으로의 신호 타이밍 속성들을 보존할 체계가 필요하다.
적절한 재생을 위해, 오디오-비디오 신호는 상기 신호가 송신되는 속도와 동일한 속도로 재생되는 것이 바람직하다. 이것은 특히 "실시간" 특성들이 유지되는 대화형 시스템들에서 중요하다. 수신기 클록이 송신기 클록과 독립적이라면, 수신기는 프레임들을 수신하는 것보다 약간 빠르게 재생할 수도 있어 시스템을 데이터가 없는 상태가 되게 할 수도 있다. 다른 한편, 수신기가 프레임들을 너무 느리게 재생한다면, 한정된 크기의 데이터 버퍼에서 데이터 오버플로우 상태가 일어날 수도 있다.
어떤 송신 네트워크들에 있어서, 데이터 스트림은 많은 부분들 또는 "패킷들"로 분할되고 네트워크의 여러 경로들을 따라 송신된다. 이들 패킷들에 길이가 랜덤한 시간 지연들이 발생할 수 있다. 종종, 본 명세서에서 "지터(jitter)"로 언급되는 랜덤 시간 지연들은 데이터를 데이터 서브-세트들로 송신하는 네트워크들에선 부득이한 것이다. 데이터 패킷 각각은 패킷마다 다를 수 있는 총 송신 시간을 갖고 수신기에 도달할 수 있다. 네트워크 경로 및 네트워크 혼잡(congestion) 상태들에 따라, 패킷들 간의 송신 시간 지연들은 매우 다를 수 있다. 오디오-비디오 데이터가 유용하기 위해서는, 패킷 네트워크를 통해 송신되고, 표현 수준의 재생에서 시간 지연들 또는 네트워크 지터가 아티팩트(artifact)들로서 나타나지 않는 방법으로 재생되어야 한다. 이를 달성하기 위해서는, 송신측의 시간 베이스가 수신기에서 그와 같을 필요가 있고, 이에 따라 단말기측의 "클록들"은 동기화되었다고 한다.
본 발명은 데이터 네트워크에서 단말기들의 클록의 동기화를 위한 방법 및 시스템을 제공함으로써 종래기술의 결함들을 해결한다.
본 발명의 일 실시예에서, 네트워크에서 네트워크 단말기들의 클록들을 동기화하는 방법은, 마스터 클록을 갖는 마스터 단말기로부터 네트워크의 다른 각각의 (슬레이브) 단말기로의 각각의 왕복 지연 시간을 결정하고, 마스터 단말기와 슬레이브 단말기 각각이 실질적으로 시간상 동일 기준점을 갖도록, 각각의 결정된 왕복 지연 시간에 비례하는 양만큼 각각의 슬레이브 단말기의 클록을 오프셋하는 것을 포함한다. 상기 방법은, 트리거 신호에 응답하여, 마스터 단말기의 마스터 클록과 슬레이브 단말기들 각각의 클록들간의 각각의 위상 및 주파수 오프셋을 결정하고, 슬레이브 단말기들 각각의 클록들을 마스터 단말기의 마스터 클록에 동기시키기 위해 상기 결정된 각각의 오프셋에 비례하는 양만큼 슬레이브 단말기들 각각의 클록들을 오프셋하는 것을 더 포함한다.
본 발명의 개시된 바는 첨부한 도면들과 함께 다음의 상세한 설명을 고찰함으로써 쉽게 이해될 수 있다.
이해를 돕기위해, 동일한 참조 번호들은 도면들에 대해 공통의 동일한 요소 들로 설계되어 이용된다.
본 발명은 데이터 네트워크에서 단말기의 클록들의 동기화를 위한 방법 및 시스템을 제공한다. 본 발명의 여러 가지 실시예들을 본 명세서에서는 패킷 네트워크에서 슬레이브 단말기들의 클록들을 마스터 단말기의 클록에 동기화하는 것에 관하여 기술하지만, 본 발명의 구체적인 실시예들은 본 발명의 범위를 한정하는 것으로서 다루어져서는 안 된다. 본 발명에서 개시된 바를 알게 된 당업자들은 본 발명의 개념들이 단말기 클록들의 동기화를 위해 실질적으로 임의의 네트워크에 효과적으로 적용될 수 있음을 이해할 것이다.
도 1은 본 발명의 실시예에 따른 클록 동기화를 포함하는 패킷 네트워크의 고레벨 블록도를 도시한다. 도 1의 패킷 네트워크(100)는 예시적으로, 마스터 단말기(1101), 3개의 슬레이브 단말기들(1102-1104), 및 논-블록킹(non-blocking) 스위치(115)를 포함한다. 단말기들 각각은 클록을 포함하는데, 마스터 단말기(1101)는 기준 마스터 클록(1201)을 포함하고 슬레이브 단말기들(1102-1104) 각각은 슬레이브-클록 발생기(1202-1204)를 포함한다. 마스터 단말기는 기준 동기 발생기(Reference Sync Generator; 140) 및 마이크로-제어기(1251)를 더 포함하고, 슬레이브 단말기들(1102-1104) 각각은 각각의 마이크로-제어기(1252-1254)를 더 포함한다. 본 발명에 따른 도 1의 패킷 네트워크(100)에서, 네트워크의 데이터 교환 및 임의의 회로 수단을 가능한 한 단순화하여 유지하기 위해, 슬레이브 단말기들(1102-1104)의 슬레이브-클록들(1202-1204)은 마스터 단말기(1101)의 마스터 기준 클록(1201)에 동기화된다. 도 1에 도시된 바와 같이, 마스터 단말기(1101) 및 슬레이브 단말기들(1102-1104) 각각은 각각의 네트워크 인터페이스 제어기(1301-1304)를 또한 포함한다. 도 1의 패킷 네트워크(100)가 예시적으로 하나의 마스터 클록과 복수의 슬레이브 단말기들을 포함하고 있으나, 본 발명의 대안적 실시예들에서, 본 발명의 개념은 단말기들 중 하나가, 마스터 클록을 갖는 마스터 단말기가 되도록 선택되는 복수의 유사한 단말기들을 포함하는 네트워크에 적용될 수 있다.
도 1의 논-블록킹 스위치(115)는 당 분야에 공지된 것으로, 의도된 수신기로 스위칭되기 전에, 수신된 데이터 패킷을 버퍼할 필요가 없는 충분한 경로들을 갖는 스위치이다. 도 1의 패킷 네트워크(100)의 단말기들(1101-1104) 간의 데이터의 상호접속은 본 명세서에서 상세히 기술하지 않을 논-블록킹 스위치(115)를 통해 달성된다.
도 2는 도 1의 패킷 네트워크(100)의 단말기들(1101-1104) 각각의 사용에 적합한 네트워크 인터페이스 제어기(130)의 실시예의 블록도이다. 단말기들(1101-1104)의 인터페이스 제어기들(1301-1304) 각각은 실질적으로 동일하기 때문에, 도 2의 네트워크 인터페이스 제어기(130)는 도 1의 패킷 네트워크(100)의 인터페이스 제어기들(1301-1304) 각각을 대표하는 것으로 간주되어야 할 것이다. 도 2의 네트워크 인터페이스 제어기(130)는 예시적으로 송신부 및 수신부를 포함한다. 도 2의 네트워크 인터페이스 제어기(130)의 송신부는 예시적으로 송신 동기 트리거 발생기(210), 송신 버퍼 관리기/DAM(215), 송신 데이터 큐(예시적으로 선입선출(FIFO) 메모리)(220), 및 송신 MAC(225)를 포함한다. 도 2의 네트워크 인터페이스 제어기(130)의 수신부는 예시적으로 수신 MAC(230), 수신 버퍼 관리기/DMA(235), 수신 데이터 메모리(예시적으로 선입선출(FIFO) 큐)(240), 동기 필터(245), 및 수신 동기 트리거 발생기(250)를 포함한다. 도 2의 네트워크 인터페이스 제어기(130)는 네트워크 인터페이스 제어기의 송신부 및 수신부 모두에 공통인 버스 인터페이스(260), 및 카운터(270)를 또한 포함한다. 네트워크 인터페이스 제어기(130)의 수신부는 수신된 비동기 데이터를 인식하여 수신된 데이터를 종래의 프로토콜들에 따라 조작하는 수신 IP 필터(275)를 또한 포함한다.
상기한 바와 같이, 도 1의 패킷 네트워크(100)에서, 마스터 단말기(1101)용의 클록은 기준 마스터 클록(1201)에 의해 제공된다. 상기 클록 공급은 내부 클록일 수도 있고 또는 마스터 단말기(1101) 외부에 있는 버스 인터페이스(260)에 접속된 클록일 수도 있다. 또한, 슬레이브-클록들(1201-1204)로 나타나는, 슬레이브 단말기들(1102-1104) 각각에 있는 클록 공급도, 내부 클록들일 수도 있고 또는 외부 클록들일 수도 있다. 본 발명에 따라서, 슬레이브 단말기들(1102-1104)의 슬레이브-클록들(1202-1204)은, 요청하는 슬레이브 단말기(1102-1104)의 슬레이브-클록(120)이 마스터 단말기(1101)의 기준 마스터 클록(1201)에 동기화될 수 있게, 예를 들면 슬레이브 단말기들(1102-1104) 중 적어도 하나로부터의 트리거 신호에 응답하여, 마스터 단말기(1101)로부터 동기화 데이터를 수신한다.
도 1의 패킷 네트워크(100)에서, 기준 동기 발생기(140)로부터의 동기 초기화 신호는 슬레이브 단말기들(1102-1104)의 클록들을 마스터 단말기(1101)의 마스터 클록에 동기화하는데 사용되는 동기 시간 프레임(후술함)에 대한 시작 시간을 정의한다. 기준 동기 발생기(140)로부터 초기화 신호를 수신하였을 때, 마스터 단말기(1101)의 카운터(270)는 공지된 위치에 설정되고(즉, 마스터 단말기의 카운터가 리셋된다) 기준 마스터 클록(1201)의 클록 펄스들을 카운트하기 시작한다. 마스터 단말기의 카운터(270)가 미리 결정된 수의 클록 펄스들을 카운트하였을 때, 마스터 단말기(1101)의 카운터는 신호를 마스터 단말기의 송신 동기 트리거 발생기(210)를 보내어, 송신 동기 트리거 발생기(210)로부터 송신 버퍼 관리기/DMA(215)로 통신되는 트리거를 발생시킴으로써, 송신 데이터 FIFO_sync라 도시된, 송신 데이터 FIFO(220)의 특정의 위치에 저장된 동기 헤더를 가진 데이터 패킷이 TX MAC(225)에 의해 슬레이브 단말기들 중 하나, 예를 들면 제1 슬레이브 단말기(1102)에 송신되도록 한다. 제1 미리 결정된 수의 클록 펄스들은 제1 동기 시간 프레임의 끝과 제2 동기 시간 프레임의 시작을 정의한다. 네트워크 인터페이스 제어기(130)에 의해 송신될 다른 데이터는 상기 송신 전용의 부분 내의 송신 데이터 FIFO(220)에 저장된다.
마스터 단말기의 카운터(270)가 제2 미리 결정된 수의 클록 펄스들을 카운트하였을 때, 마스터 단말기(1101)의 카운터는 마스터 단말기의 송신 동기 트리거 발생기(210)에 제2 신호를 보내어, 송신 동기 트리거 발생기(210)로부터 송신 버퍼 관리기/DMA(215)로 통신되는 트리거를 발생시킴으로써, 동기 헤더를 갖는 데이터 패킷이 TX MAC(225)에 의해 슬레이브 단말기들 중 또 다른 하나, 예를 들면 제2 슬레이브 단말기(1103)에 송신되도록 한다. 제2 미리 결정된 수의 클록 펄스들은 제2 동기 시간 프레임의 끝과 제3 동기 시간 프레임의 시작을 정의한다. 마스터 단말기의 카운터(270)가 제3의 미리 결정된 수의 클록 펄스들을 카운트하였을 때, 마스터 단말기(1101)의 카운터는 신호를 마스터 단말기의 송신 동기 트리거 발생기(210)에 보내어, 송신 동기 트리거 발생기(210)로부터 송신 버퍼 관리기/DAM(215)로 통신되는 트리거를 발생시킴으로써, 동기 헤더를 갖는 데이터 패킷이 TX MAC(225)에 의해서 슬레이브 단말기들 중 또 다른 하나, 예를 들면 제3 슬레이브 단말기(1104)에 송신되도록 한다. 제3의 미리 결정된 수의 클록 펄스들은 제3 동기 시간 프레임의 끝을 정의한다. 마스터 단말기(1101)의 카운터(270)에 의해 카운트된 미리 결정된 수의 카운트들은 사용자에 의해 정의될 수도 있고, 또는 시스템에서 요구되는 클록 정확도(즉, 동기 시간 프레임에서 카운트된 마스터 클록 펄스들이 많을수록, 마스터 클록과 슬레이브-클록들간의 동기화의 정확도가 커진다)에 따라 마스터 단말기(1101)에 의해 조정될 수 있는 동적 파라미터일 수도 있다. 동기 패킷 외에도, 각각의 결정된 동기 시간 프레임 또한 의도된 슬레이브 단말기로 통신된다.
마찬가지로, 마스터 단말기의 카운터(270)가 상기한 바와 같이 미리 결정된 수의 클록 펄스들을 카운트하였을 때, 마스터 단말기(1101)의 수신 동기 트리거 발생기(250)는 수신 버퍼 관리기/DAM(235)로 통신되는 트리거를 발생시켜, 송신된 동기 패킷에 응답하여 슬레이브 단말기로부터 패키지가 수신될 것임을 수신 버퍼 관리기/DMA(235)에 알린다.
예를 들면, 제1 슬레이브 단말기(1102)가 동기 헤더 및 동기 시간 프레임을 갖는 데이터 패킷을 수신하였을 때, 제1 슬레이브 단말기(1102)의 동기 필터(245)는 동기 헤더 및 동기 시간 프레임을 갖는 데이터 패킷이 마스터 단말기(1101)로부터 수신된 것으로 결정한다. 이에 응답하여, 제1 슬레이브 단말기(1102)의 카운터(270)는 공지된 위치에 설정된다(즉, 카운터(270)가 리셋된다). 이후, 제1 슬레이브 단말기(1102)의 카운터(270)는 마스터 단말기(1101)로부터의 송신으로부터 찾아낸, 각각의 동기 시간 프레임, 예를 들면 제1 동기 시간 프레임과 동일한 시간 기간 동안 슬레이브-클록(1202)의 클록 펄스들을 카운트한다. 제1 동기 시간 프레임의 완료시, 카운터(270)는 카운트를 중지하고 카운트 정보는 제1 슬레이브 단말기(1102)의 송신 데이터 FIFO(220)로 통신되어 저장된다. 이후, 제1 슬레이브 단말기(1102)의 카운터(270)는 신호를 송신 동기 트리거 발생기(210)로 통신하여, 송신 동기 트리거 발생기(210)로부터 송신 버퍼 관리기/DMA(215)로 통신되는 트리거를 발생시킴으로써, 카운터 정보를 갖는 데이터 패킷이 제1 슬레이브 단말기(1102)의 TX MAC(225)에 의해 마스터 단말기(1101)에 송신되도록 한다.
제1 슬레이브 단말기(1102)로부터 역송신된 데이터 패킷은 마스터 단말기(1101)에 의해 수신되고 마스터 단말기(1101)의 마이크로-제어기(1251)는 수신된 데이터 패킷을 사용하여, 데이터가 제1 슬레이브 단말기(1102)에 송신되고 제1 슬레이브 단말기(1102)로부터 역으로 수신되는 왕복 지연 시간을 결정한다. 이와 같이 함으로써, 마스터 단말기(1101)로부터 제1 슬레이브 단말기(1102)에 송신되는 데이터의 시간 레이턴시(time latency)가 결정된다. 이후, 마스터 단말기(1101)는 알아낸 상대적인 왕복 지연 시간을 사용하여 제1 슬레이브 단말기(1102)에 대한 오프셋을 결정하고, 슬레이브 단말기(1102) 및 마스터 단말기(1101)가 시간상 동일 기준점을 갖도록, 제1 슬레이브 단말기(1102)에 각각의 오프셋을 송신한다.
패킷 네트워크(100)의, 다른 슬레이브 단말기들, 제2 슬레이브 단말기(1103) 및 제3 슬레이브 단말기(1104)에 대한 왕복 지연 시간은 실질적으로 동일한 방식으로 결정된다. 예로서, 상기한 바와 같이, 마스터 단말기(1101)의 기준 마스터 클록(1201)의 펄스들의 제2 미리 결정된 수의 카운트들 이후에, 마스터 단말기(1101)의 카운터(270)는 마스터 단말기(1101)의 송신 동기 트리거 발생기(210)에 신호를 보내어 송신 동기 트리거 발생기(210)로부터 송신 버퍼 관리기/DMA(215)로 통신되는 트리거 신호를 발생시킴으로써, 동기 헤더를 가진 데이터 패킷이 TX MAC(225)에 의해 제2 슬레이브 단말기(1103)에 송신되도록 한다. 동기 패킷에 더하여, 각각의 미리 결정된 동기 시간 프레임이 제2 슬레이브 단말기(1103)로 통신된다. 상기한 바와 같이, 카운터(270)로부터의 신호가 마스터 단말기(1101)의 수신 동기 트리거 발생기(250)에 보내져, 트리거가 수신 동기 트리거 발생기(250)로부터 수신 버퍼 관리기/DMA(235)에 보내지게 함으로써 패키지가 제2 슬레이브 단말기(1103)로부터 수신될 것임을 수신 버퍼 관리기/DMA(235)에게 통보한다.
제2 슬레이브 단말기(1103)가 동기 헤더 및 제2 동기 시간 프레임을 가진 데이터 패킷을 수신하였을 때, 제2 슬레이브 단말기(1103)의 동기 필터(245)는 동기 헤더 및 동기 시간 프레임을 가진 데이터 패킷이 수신된 것으로 결정한다. 이에 응답하여, 제2 슬레이브 단말기(1103)의 카운터(270)는 공지된 위치에 설정된다(즉, 카운터(270)는 리셋된다). 이후, 제2 슬레이브 단말기(1103)의 카운터(270)는 그의 슬레이브-클록(1203)의 클록 펄스들을, 마스터 단말기(1101)로부터 송신된 것으로부터 복구된, 각각의 동기 시간 프레임, 예를 들면 제2 동기 시간 프레임과 동일한 시간 기간 동안 카운트한다. 제2 동기 시간 프레임의 완료시, 카운터(270)는 카운트하는 것을 중지하고 카운트 정보는 제2 슬레이브 단말기(1103)의 송신 데이터 FIFO(220)로 통신되어 저장된다. 이후, 제2 슬레이브 단말기(1103)의 카운터(270)는 송신 동기 트리거 발생기(210)에 신호를 통신하여 송신 동기 트리거 발생기(210)로부터 송신 버퍼 관리기/DMA(215)로 통신되는 트리거를 발생시킴으로써, 카운터 정보를 가진 데이터 패킷이 TX MAC(225)에 의해 마스터 단말기(1101)에 송신되도록 한다.
상기와 같이, 제2 슬레이브 단말기(1103)로부터 역전송된 데이터 패킷은 마스터 단말기(1101)에 의해 수신되고 이 마스터 단말기(1101)의 마이크로-제어기(1251)는 수신된 데이터 패킷을 사용하여 데이터 패킷이 제2 슬레이브 단말기(1103)에 송신되고 제2 슬레이브 단말기(1103)로부터 다시 수신되어오는 왕복 지연을 결정한다. 이와 같이 하여, 데이터가 마스터 단말기(1101)로부터 제2 슬레이브 단말기(1103)에 송신되는 시간 레이턴시가 결정된다. 이후, 마스터 단말기(1101)는 결정된 상대적 왕복 지연 시간을 사용하여 제2 슬레이브 단말기(1103)에 대한 오프셋을 결정하여, 각각의 오프셋을 제2 슬레이브 단말기(1103)에 보냄으로써 제2 슬레이브 단말기(1103)와 마스터 단말기(1101) 각각이 시간상 동일 기준점을 갖게 한다. 본 발명에 따라 패킷 네트워크의 슬레이브 단말기들 각각에 대한 왕복 지연 시간들 및 오프셋들은 각각의 동기 시간 프레임들을 사용하여 실질적으로 동일한 방식으로 결정된다. 슬레이브 단말기들(1102-1104)에 대한 왕복 지연 측정 및 오프셋들은 통상 1회 측정되는 것만이 요구되나, 네트워크 상태들이 변경되는 본 발명의 대안적 실시예들에선 왕복 지연 측정들은 예를 들면 마스터 단말기에 의해 주기적으로 측정될 수도 있고 슬레이브 단말기들 중 적어도 하나로부터의 트리거 신호에 응답하여 마스터 단말기에 의해 수행될 수도 있다.
도 3은 도 1의 패킷 네트워크(100)의 마스터 단말기(1101) 및 슬레이브 단말기들(1102-1104)에서의 사용에 적합한 마이크로-제어기의 실시예의 고레벨 블록도를 도시한다. 마스터 단말기(1101) 및 슬레이브 단말기들(1102-1104)의 마이크로-제어기들(1251-1254) 각각은 실질적으로 동일하기 때문에, 도 3의 마이크로-제어기(125)는 도 1의 패킷 네트워크(100)의 마스터 단말기(1101) 및 슬레이브 단말기들(1102-1104)의 마이크로-제어기들(1252-1254) 각각을 대표하는 것으로 간주되어야 할 것이다. 도 3의 마이크로-제어기(125)는 정보, 알고리즘들 및 제어 프로그램들을 저장하기 위한 메모리(320)뿐만 아니라 프로세서(310)를 포함한다. 프로세서(310)는 메모리(320)에 저장된 소프트웨어 루틴들을 실행시키는 것을 돕는 회로들뿐만 아니라 전원들, 클록회로들, 캐시 메모리 등과 같은 종래의 지원회로(330)와 공조한다. 따라서, 소프트웨어 처리들로서 여기서 논한 처리 단계들 중 일부는 예를 들면, 여러 가지 단계들을 수행하기 위해 프로세서(310)와 공조하는 회로로서 하드웨어 내에 구현될 수 있을 것으로 여겨진다. 마이크로-제어기(125)는 마이크로-제어기(125)와 통신하는 여러 가지 기능의 요소들 간의 인터페이스를 형성하는 입력-출력 회로(340)를 내장한다.
도 3의 마이크로-제어기(125)를 본 발명에 따른 여러 가지 제어 기능들을 수행하도록 프로그램되는 범용 컴퓨터로서 나타내었으나, 마이크로-제어기(125)의 처리들은 예를 들면 ASIC(application specified integrated circuit)로서, 하드웨어로 구현될 수도 있다. 따라서, 본 명세서에 기술된 처리 단계들은 소프트웨어, 하드웨어, 또는 이들의 조합에 의해 동등하게 수행되는 것으로서 넓게 해석되도록 한것이다.
슬레이브 단말기들 각각에 대한 왕복 지연 시간을 결정하는 것 외에도, 슬레이브 단말기들(1102-1104) 각각으로부터 수신된 처음의 데이터 패킷들은 슬레이브-클록 상태(즉, 슬레이브 단말기들 각각의 카운터의 카운트값)를 마스터 클록의 상태(즉, 동기 시간 프레임들 각각에 대한 마스터 단말기(1101)의 카운터의 카운트값)을 비교해서 마스터 단말기(1101)의 기준 마스터 클록(1201)과 슬레이브 단말기들(1102-1104) 각각의 슬레이브-클록들(1202-1204) 간의 오프셋을 결정하기 위해 마스터 단말기(1101)의 마이크로-제어기(1251)에 의해 사용된다. 예를 들면, 마스터 단말기(1101)이 동기 데이터 패킷, 및 예를 들면 상기한 바와 같이 마스터 단말기(1101)로부터 제1 슬레이브 단말기(1102)에 보내진 제1 동기 시간 프레임에 응답하여 제1 슬레이브 단말기(1102)로부터 데이터 패킷을 다시 받았을 때, 제1 슬레이브 단말기(1102)로부터 되돌아온 데이터 패킷은 제1 슬레이브 단말기(1102)의 카운터 상태의 정보(즉, 카운트된 슬레이브-클록 펄스들의 수)를 포함한다. 마스터 단말기(1101)의 마이크로-제어기(1251)는 제1 슬레이브 단말기(1102)의 카운터의 상태(즉, 클록 펄스들의 수)를 마스터 단말기(1101)의 카운터와 비교하여, 제1 슬레이브 단말기(1102)의 슬레이브-클록의 상태를 나타내는 제1 슬레이브 단말기(1102)의 카운터가 제1 슬레이브 단말기(1102)에 대해 결정된 왕복 지연 시간을 고려하여 기준 마스터 클록(1201)으로부터 얼마나 오프셋되어 있는가를 결정한다.
특히, 본 발명의 일 실시예에서, 제1 슬레이브 단말기(1102)로부터 슬레이브-클록 정보는 각각의 동기 시간 프레임, 예를 들면 상기 제1 동기 시간 프레임에 대해 마스터 클록정보와 비교된다. 제1 슬레이브 단말기(1102)의 슬레이브-클록을 나타내는 펄스들은 각각의 결정된 왕복 지연 시간에 비례하는 양만큼 시프트됨으로써, 제1 동기 시간 프레임 동안에 마스터 클록(1201)의 카운트된 클록 펄스들과 제1 동기 시간 프레임 동안의 제1 슬레이브 단말기(1102)의 카운트된 클록 펄스들이 시간상 동일 기준점을 갖게 한다. 이후 마스터 클록(1201)의 클록 펄스들의 위상이 제1 슬레이브 단말기(1102)의 클록 펄스들의 위상과 비교된다. 위상들이 오프셋되어 있다면, 마스터 단말기(1101)의 마이크로-제어기(1251)는 제1 슬레이브 단말기(1102)의 슬레이브-클록(1202)에 대한 위상 오프셋양을 결정하여 기록해둔다. 이후, 제1 슬레이브 단말기(1102)로부터 수신된 카운트된 클록 펄스들은 마스터 단말기(1101)에 의해 결정된 오프셋과 동일한 양만큼 오프셋된다. 제1 동기 시간 프레임 동안에 카운트된 마스터 클록(1201)의 클록 펄스들의 수는 제1 동기 시간 프레임 동안 제1 슬레이브 단말기(1102)의 카운터에 의해 카운트된 슬레이브-클록의 클록 펄스들의 수와 비교된다. 클록 펄스들의 수들이 서로 다르다면, 마스터 단말기(1101)의 마이크로-제어기(1251)는 제1 슬레이브 단말기(1102)의 슬레이브-클록(1202)에 대한 주파수 오프셋양을 결정하여 기록해둔다. 이후, 마스터 단말기(1101)의 마이크로-제어기(1251)는 위상 오프셋 및 주파수 오프셋을 가진 동기 신호를 결정하여 제1 슬레이브 단말기(1102)에 송신한다. 마스터 단말기(1101)로부터 동기 신호를 수신하였을 때, 제1 슬레이브 단말기(1102)의 마이크로-제어기(1252)는 제1 슬레이브 단말기(1102)의 슬레이브-클록(1202)을 마스터 단말기(1101)의 기준 마스터 클록(1201)에 동기화시키기 위해 마스터 단말기(1101)에 의해 발생된 동기 신호에 비례하는 양만큼 슬레이브-클록(1202)을 조정하기 위해 제어 신호를 발생한다. 나머지 슬레이브 단말기들(1103-1104)의 슬레이브-클록들(1203-1204)은 실질적으로 동일한 방식이지만, 각각의 동기 시간 프레임들 동안 기록된 슬레이브 단말기들(1103-1104)의 슬레이브-클록 정보를 사용하여 마스터 단말기의 마스터 클록(1201)에 동기화된다.
상기한 실시예는 슬레이브 단말기들의 클록을 마스터 단말기의 마스터 클록에 동기화시키기 위해 동기 신호를 결정하기 위한 순서 단계들을 구비한 구체적인 방법을 나타내었으나, 특정의 실시예는 본 발명의 범위를 한정하는 것으로 다루어져서는 안 된다. 본 발명의 개시된 바를 알게 된 당업자들은 여러 다른 방법들 및 절차들이 적어도 두 개의 클록신호들간의 위상 오프셋과 주파수 오프셋을 결정하기 위해 본 발명의 개념 내에서 구현될 수 있음을 알 것이다. 또한, 상기한 본 발명의 실시예에서 슬레이브 단말기들의 슬레이브-클록들을 마스터 단말기의 마스터 클록에 동기화시키기 위해 슬레이브-클록들이 특정양만큼 오프셋되는 것이 기술되었지만, 또한 본 발명의 개념 내에서, 슬레이브 단말기들의 슬레이브-클록들의 속도는 슬레이브 단말기들의 슬레이브-클록들을 마스터 단말기의 마스터 클록에 동기화 시키기 위해 증가 또는 감소될 수도 있다.
본 발명의 실시예에서, 패킷 네트워크의 슬레이브 단말기들의 슬레이브-클록들을 마스터 단말기의 마스터 클록에, 후속의 동기에 있어서는(즉, 동기 헤더 및 동기 시간 프레임을 가진 데이터 패킷을 마스터 단말기(1101)로부터 슬레이브 단말기들(1102-1104)에 처음 송신 외의 송신들에 의해 개시되는 동기화들), 슬레이브 단말기들(1102-1104) 각각의 카운터들은 각각의 미리 결정된 수의 카운트들 후에 슬레이브 터미널들(1102-1104)의 송신기 동기 트리거 발생기들 각각으로 하여금 트리거 신호를 발생하게 하는 신호를 발생하도록 구성된다. 각각의 송신기 동기 트리거 발생기들로부터의 트리거 신호는 각각의 송신 버퍼 관리기/DMA들로 통신되어, 각각의 카운터들에 의해 결정된 각각의 시간 간격들 동안 슬레이브 단말기들(1102-1104) 각각으로부터 마스터 단말기(1101)로 동기헤드를 가진 각각의 데이터 패킷이 송신되도록 한다. 예를 들면, 미리 결정된 수의 카운트들 후에, 제1 슬레이브 단말기(1102)의 카운터는 제1 슬레이브 단말기(1102)의 송신기 동기 트리거 발생기(210)로 통신되는 신호를 발생한다. 송신기 동기 트리거 발생기로 통신되는 신호에 의해, 제1 슬레이브 단말기(1102)의 송신기 동기 트리거 발생기는 송신 버퍼 관리기/DMA(215)로 통신되는 트리거 신호를 발생하여, 동기 헤더를 갖는 송신 데이터 FIFO(320)에 저장된 데이터 패킷이 제1 슬레이브 단말기(1102)의 TX MAC(225)에 의해 마스터 단말기(1101)에 보내지게 한다. 상기한 바와 같이, 제1 슬레이브 단말기(1102)의 수신 동기 트리거 발생기(250)에 의해 트리거가 또한 발생되어, 수신 버퍼 관리기/DMA(235)로 통신됨으로써, 수신 버퍼 관리기/DMA(235)에, 송신된 동기 패킷에 응답하여 마스터 단말기(1101)로부터 패키지가 수신될 것임을 알린다. 동기화를 개시하기 위해 구현되는, 슬레이브 단말기들(1102-1104) 각각의 카운터들에 의해 카운트된 각각의 미리 결정된 수의 카운트들은 사용자에 의해 정해질 수도 있고, 또는, 시스템에서 요구되는 클록 정확도에 따라(즉, 동기를 개시하는 미리 결정된 수의 카운트들이 적을수록 동기화 과정은 더욱 빈번히 수행된다), 예를 들면 각각의 마이크로-제어기들에 의해 조정될 수 있는 동적 파라미터일 수도 있다. 또한, 동기화를 개시하기 위해 구현되는, 슬레이브 단말기들(1102-1104) 각각의 카운터들에 의해 카운트되는 각각의 미리 결정된 수의 카운트들은 동기화를 보다 빈번하게 초기에 수행하는 시스템의 기간 동안 및 시스템이 동기화를 덜 빈번하게 수행하기로 함에 따라 조정될 수도 있다.
동기 헤더를 가진 데이터 패킷을 수신하였을 때, 마스터 단말기(1101)의 동기 필터(245)는 동기 헤더를 가진 데이터 패킷이 수신된 것으로 결정한다. 이에 응답하여, 마스터 단말기(1101)의 카운터(270)는 기준 동기 발생기(140)로부터 신호를 수신하였을 때, 공지된 위치로 설정된다(즉, 카운터(270)는 리셋된다). 상기한 바와 같이, 기준 동기 발생기로부터 수신된 신호는 동기 시간 프레임의 시작을 정의한다. 이후, 마스터 단말기(1101)의 카운터(270)는 기준 마스터 클록(1201)의 클록 펄스들을 카운트하기 시작한다. 마스터 단말기의 카운터(270)가 미리 결정된 수의 클록 펄스들을 카운트하였을 때, 마스터 단말기(1101)의 카운터는 마스터 단말기의 송신 동기 트리거 발생기(210)에 신호를 보내어, 송신 동기 트리거 발생기(210)로부터 송신 버퍼 관리기/DMA(215)로 통신되는 트리거를 발생시킴으로써, 동기 헤더를 가진 데이터 패킷이 TX MAC(225)에 의해 제1 슬레이브 단말기(1102)에 송신되도록 한다. 상기한 바와 같이, 제1 미리 결정된 수의 클록 펄스들은 동기 시간 프레임의 끝을 정의한다. 동기 패킷 외에도, 동기 시간 프레임이 제1 슬레이브 단말기(1102)로 통신된다(즉, 슬레이브 단말기는 클록들의 동기화를 개시한다).
제1 슬레이브 단말기(1102)가 동기 헤더 및 동기 시간 프레임을 갖는 데이터 패킷을 수신하였을 때, 제1 슬레이브 단말기(1102)의 동기 필터(245)는 동기 헤더 및 동기 시간 프레임을 가진 데이터 패킷이 마스터 단말기(1101)로부터 수신된 것으로 결정한다. 이에 응답하여, 제1 슬레이브 단말기(1102)의 카운터(270)는 공지된 위치로 설정된다(즉, 카운터(270)는 리셋된다). 이후 제1 슬레이브 단말기(1102)의 카운터(270)는 마스터 단말기(1101)로부터의 송신으로부터 복구된 동기 시간 프레임과 동일한 시간 기간 동안 슬레이브-클록(1202)의 클록 펄스들을 카운트한다. 제1 동기 시간 프레임의 완료시, 카운터(270)는 카운트하는 것을 중지하고 카운트 정보는 제1 슬레이브 단말기(1102)의 송신 데이터 FIFO(220)로 통신되어 저장된다. 이후 제1 슬레이브 단말기(1102)의 카운터(270)는 송신 동기 트리거 발생기(210)로 신호를 통신하여, 송신 동기 트리거 발생기(210)로부터 송신 버퍼 관리기/DMA(215)로 통신하는 트리거를 발생시킴으로써, 카운터 정보를 가진 데이터 패킷이 TX MAC(225)에 의해 마스터 단말기(1101)에 송신되도록 한다.
이후, 동기화 과정은 초기 동기화 과정을 위해 상기한 바와 같이 계속한다. 간략히 기술하면, 상기한 후속의 동기화 과정의 예는 슬레이브 단말기들(1102-1104) 중 어느 하나로부터의 트리거 신호(즉, 미리 결정된 수의 카운트들 후의 각각의 슬레이브 단말기로부터의 각각의 동기 패킷의 송신)는 본 발명의 동기화 과정이 초기 동기화 과정에 대해 상기한 바와 같이 행해지도록 작용한다. 그러나, 본 발명의 대안적 실시예들에서, 멀티-프레임 트리거들이 구현될 수 있는 것에 유의해야 한다. 구체적으로, 본 발명에 따라 네트워크에서 일어날 수 있는 서로 다른 데이터 속도들을 파악하고 수용하기 위해 슬레이브 단말기의 송신 동기 발생기 및 수신 동기 발생기는 예를 들면, 미리 결정된 카운트 수가 매번이 아닌 미리 결정된 카운트 수에 도달되는 매 다른 시간에, 트리거를 발생하도록 구성된다. 즉, 슬레이브 단말기의 송신 동기 발생기 및 수신 동기 발생기는 미리 결정된 카운트 수가 각각의 카운터에 의해 카운트 된 어떤 회수 후에(미리 결정된 카운트 시간이 카운트될 때마다 트리거를 발생하는 대신에) 트리거를 발생하도록 구성된다. 또한, 일부 슬레이브 단말기들은 멀티-프레임에 기초하여 동작하도록 구성되는 반면 다른 슬레이브 단말기들은 단일 프레임에 기초하여 동작하게 구성된다.
본 발명의 대안적 실시예에서, 패킷 네트워크의 슬레이브 단말기들의 슬레이브-클록들을 마스터 단말기의 마스터 클록에, 후속의 동기에 있어서는(즉, 동기 헤더 및 동기 시간 프레임을 가진 데이터 패킷을 마스터 단말기(1101)로부터 슬레이브 단말기들(1102-1104)에 처음 송신 외의 송신들에 의해 개시되는 동기화들), 기준 동기 발생기(140)에 의해 발생되는 초기 펄스는 슬레이브 단말기들(1102-1104)의 슬레이브-클록들(1202-1204)이 마스터 단말기(1101)의 기준 마스터 클록(1201)에 주기적으로 동기되도록 주기적으로 반복된다. 구체적으로, 상기한 본 발명의 초기 동기화 과정은 기준 동기 발생기(140) 및 초기 펄스의 송신(즉, 제1 동기 시간 프레임의 시작)에 의해 결정된 동기화 스케쥴에 따라 주기적으로 반복될 수 있다(즉, 슬레이브 단말기들 각각에 대한 왕복 지연 시간들의 결정은 제외함). 기준 동기 발생기(140)에 의해 발생된 초기 펄스의 반복 기간은 적어도 특정 네트워크 또는 시스템에서 요구되는 클록 동기화의 정확도에 따르는 사용자에 의해 결정될 수 있는 동적 파라미터이다.
상기한 바는 본 발명의 여러 가지 실시예들에 관한 것이나, 본 발명의 다른 실시예들이 본 발명의 기본적인 범위 내에서 나올 수 있다. 따라서, 본 발명의 적합한 범위는 다음의 청구항들에 따라 결정될 것이다.
비디오 데이터가 미리 결정되고 잘 조정된 시간 순서로 잇따라 재생되어야 하는 일련의 정지 프레임들을 포함하는 것과 같이 서버로부터 클라이언트로의 데이터 전송시에 어떤 복잡성들이 나타난다. 그에 따라, 이미지 데이터에 관계된 정보는 재생 이벤트들의 타이밍에 관한 정보와 함께 전송되어야 하고, 비디오 이미지들을 적합하게 전송하기 위해 송신측에서 수신측으로의 신호 타이밍 속성들을 보존할 체계가 필요한 종래 기술의 결함을 해결하기 위해 제공된 데이터 네트워크에서 단말기들의 클록의 동기화를 위한 방법 및 시스템을 이용함으로써, 바람직하게 오디오-비디오 신호는 이것이 송신되는 속도와 동일한 속도로 특히 "실시간" 특성들이 유지되는 대화형 시스템들에서 재생될 수 있다. 또한, 본 발명의 개념들은 단말기 클록들의 동기화를 위해 실질적으로 임의의 네트워크에 효과적으로 적용될 수도 있다.

Claims (14)

  1. 네트워크 내에서 네트워크 단말기들의 클록들을 동기화하는 방법에 있어서:
    상기 네트워크 단말기들 중 하나의 클록을 마스터 클록으로 선택하는 단계;
    상기 마스터 클록을 갖는 상기 네트워크 단말기로부터 상기 다른 단말기들 각각으로의 각각의 왕복 지연 시간(round trip delay time)을 결정하는 단계;
    상기 마스터 클록을 갖는 상기 네트워크 단말기 및 상기 다른 단말기들 각각이 시간상 동일 기준점을 갖도록, 상기 각각의 결정된 왕복 지연 시간에 비례하는 양만큼 상기 다른 단말기들 각각의 클록의 동작을 조정하는(adapting) 단계; 및
    적어도 하나의 트리거 신호에 응답하여, 상기 마스터 클록과 상기 다른 단말기들 각각의 클록들 간의 각각의 오프셋을 결정하고, 상기 다른 단말기들 각각의 클록들을 상기 마스터 클록에 동기화시키도록 상기 결정된 각각의 오프셋에 비례하는 양만큼 상기 다른 단말기들 각각의 클록들의 동작을 조정하는 단계를 포함하는, 네트워크 단말기 클록 동기화 방법.
  2. 제1항에 있어서, 상기 선택된 네트워크 단말기는 마스터 단말기를 포함하고, 상기 다른 네트워크 단말기들은 슬레이브 단말기들을 포함하는, 네트워크 단말기 클록 동기화 방법.
  3. 제1항에 있어서, 상기 각각의 왕복 지연 시간을 결정하는 단계는:
    상기 마스터 클록을 포함하는 상기 단말기로부터 상기 다른 단말기들 각각으로 각각의 데이터 패킷을 송신하는 단계; 및
    상기 송신된 각각의 데이터 패킷들에 응답하여 상기 다른 단말기들 각각으로부터 수신된 각각의 데이터 패킷들로부터, 상기 다른 단말기들 각각에 송신되고 상기 다른 단말기들 각각으로부터 수신되는 데이터 패킷들에 대한 각각의 시간량을 결정하는 단계를 포함하는, 네트워크 단말기 클록 동기화 방법.
  4. 제1항에 있어서, 상기 다른 단말기들 각각에 대한 상기 각각의 오프셋은:
    동기화 신호에 응답하여, 상기 마스터 클록의 미리 결정된 수의 클록 펄스들을 카운트하는 단계;
    상기 마스터 클록의 상기 미리 결정된 수의 클록 펄스들을 카운트하기 위한 시간량과 동일하고 상기 동기화 신호의 시간상의 점에서 시작하는 시간 기간 동안 상기 다른 단말기들의 상기 클록들의 클록 펄스들을 카운트하는 단계; 및
    각각의 오프셋을 결정하기 위해, 상기 다른 단말기들 각각의 상기 카운트된 클록 펄스들의 위상과 주파수를 상기 마스터 단말기의 클록 펄스들과 비교하는 단계를 포함하여 결정되는, 네트워크 단말기 클록 동기화 방법.
  5. 제1항에 있어서, 상기 다른 단말기들 각각은 상기 다른 단말기들 각각의 클록의 동기화를 상기 마스터 클록에 개별적으로 트리거하는, 네트워크 단말기 클록 동기화 방법.
  6. 네트워크 내에서 네트워크 단말기들의 클록들을 동기화하는 네트워크 시스템에 있어서:
    타이밍 신호를 제공하는 동기화 디바이스;
    마스터 단말기로서,
    타이밍 정보를 상기 마스터 단말기에 제공하는 마스터 클록과,
    상기 마스터 단말기로부터의 데이터를 송신하고 상기 마스터 단말기를 위한 데이터를 수신하는 마스터 네트워크 인터페이스 제어기와,
    동기화 파라미터들을 결정하는 마스터 제어 유닛을 포함하는, 상기 마스터 단말기;
    복수의 슬레이브 단말기들로서, 상기 슬레이브 단말기들 각각은,
    타이밍 정보를 상기 슬레이브 단말기에 제공하는 슬레이브-클록과,
    상기 마스터 클록과 상기 슬레이브-클록간의 차이를 나타내는 제어 신호에 응답하여 상기 슬레이브-클록에 대해 조정들을 하는 슬레이브 제어기와,
    상기 슬레이브 단말기로부터의 데이터를 송신하고, 상기 슬레이브 단말기를 위한 데이터를 수신하는 슬레이브 네트워크 인터페이스 제어기를 포함하는, 상기 복수의 슬레이브 단말기들; 및
    상기 마스터 단말기와 상기 복수의 슬레이브 단말기들을 상호접속하는 논-블록킹(non-blocking) 스위치를 포함하며,
    상기 마스터 제어 유닛은 메모리 및 프로세서를 포함하고,
    상기 마스터 제어 유닛은,
    상기 복수의 슬레이브 단말기들 각각에 대한 각각의 왕복 지연 시간을 결정하는 단계와,
    상기 마스터 단말기와 상기 슬레이브 단말기들 각각이 시간상 동일 기준점을 갖도록, 상기 각각의 결정된 왕복 지연 시간에 비례하는 양만큼 상기 슬레이브 단말기들 각각의 상기 슬레이브-클록의 동작을 조정하기 위해 상기 복수의 슬레이브 단말기들의 각각의 슬레이브 제어기들에 제어 신호를 통신하는 단계와,
    상기 각각의 슬레이브-클록들의 상태에 관한, 상기 슬레이브 단말기들 각각으로부터 수신된 정보에 응답하여, 상기 마스터 클록과 상기 슬레이브 단말기들 각각의 슬레이브-클록 간의 각각의 오프셋을 결정하는 단계와,
    상기 슬레이브 단말기들 각각의 상기 슬레이브-클록을 상기 마스터 단말기의 상기 마스터 클록에 동기화시키도록, 상기 결정된 각각의 오프셋에 비례하는 양만큼 상기 슬레이브 단말기들 각각의 슬레이브-클록의 동작을 조정하는 단계를 포함하는 방법을 수행하도록 구성되는, 네트워크 단말기 클록 동기화 네트워크 시스템.
  7. 제6항에 있어서, 상기 네트워크 인터페이스 제어기들 각각은:
    미리 결정된 수의 카운트들을 카운트하는 것에 응답하여 신호를 발생하는 카운팅 디바이스;
    상기 카운터로부터의 상기 신호를 수신하고, 응답하여, 송신 트리거 신호를 발생하는 송신 트리거 발생기;
    송신될 데이터를 저장하는 송신 메모리 디바이스;
    상기 송신 트리거 발생기로부터 상기 송신 트리거 신호를 수신하고, 응답하여, 상기 메모리 디바이스에 저장된 상기 데이터의 적어도 일부를 상기 데이터의 송신을 위한 송신 디바이스에 보내는, 송신 메모리 관리기;
    상기 카운터로부터 상기 신호를 수신하고, 응답하여, 수신 트리거 신호를 발생하는 수신 트리거 발생기;
    수신된 데이터를 저장하는 수신 메모리 디바이스; 및
    상기 수신 트리거 발생기로부터 상기 수신 트리거 신호를 수신하고, 응답하여, 수신된 데이터를 상기 수신 메모리 디바이스 내의 위치로 보내는 수신 메모리 관리기를 포함하는, 네트워크 단말기 클록 동기화 네트워크 시스템.
  8. 제7항에 있어서, 상기 카운팅 디바이스들 각각은 상기 동기화 디바이스로부터의 타이밍 신호에 응답하여 미리 결정된 카운트 수로부터 카운트를 시작하는, 네트워크 단말기 클록 동기화 네트워크 시스템.
  9. 제6항에 있어서, 상기 동기화 디바이스는 상기 복수의 슬레이브 단말기들의 각각의 슬레이브-클록들을 상기 마스터 단말기의 상기 마스터 클록에 동기화하기 위한 시간 프레임을 발생하는, 네트워크 단말기 클록 동기화 네트워크 시스템.
  10. 제6항에 있어서, 상기 마스터 단말기는 동기 헤더 및 타이밍 신호를 갖는 데이터 패킷을 상기 복수의 슬레이브 단말기들 각각에 송신하여, 상기 슬레이브 단말기들 각각으로 하여금 상기 슬레이브 단말기들의 각각의 슬레이브-클록들의 상태에 관한 정보를 상기 마스터 단말기에 송신하게 하는, 네트워크 단말기 클록 동기화 네트워크 시스템.
  11. 제1항에 있어서, 상기 마스터 클록과 상기 다른 단말기들 각각의 클록들 간의 각각의 오프셋을 결정하는 단계는, 상기 마스터 클록의 클록 펄스들과 상기 다른 단말기들 각각의 클록들의 클록 펄스들을 비교하는 단계를 더 포함하는, 네트워크 단말기 클록 동기화 방법.
  12. 제11항에 있어서, 각각의 오프셋은 위상 오프셋과 주파수 오프셋 중 적어도 하나를 포함하는, 네트워크 단말기 클록 동기화 방법.
  13. 제6항에 있어서, 상기 마스터 클록과 상기 다른 단말기들 각각의 클록들 간의 각각의 오프셋을 결정하는 단계는, 상기 마스터 클록의 클록 펄스들과 상기 다른 단말기들 각각의 클록들의 클록 펄스들을 비교하는 단계를 더 포함하는, 네트워크 단말기 클록 동기화 네트워크 시스템.
  14. 제13항에 있어서, 각각의 오프셋은 위상 오프셋과 주파수 오프셋 중 적어도 하나를 포함하는, 네트워크 단말기 클록 동기화 네트워크 시스템.
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