KR102229559B1

KR102229559B1 - 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템 및 방법

Info

Publication number: KR102229559B1
Application number: KR1020190106748A
Authority: KR
Inventors: 박성문; 박창환; 김장목; 최준영
Original assignee: 주식회사 효원파워텍; 부산대학교 산학협력단
Priority date: 2019-08-29
Filing date: 2019-08-29
Publication date: 2021-03-18
Also published as: KR20210026241A

Abstract

본 발명은 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템 및 방법에 관한 것으로 외부프로세서 시계값에 트리거 지연시간을 보상하여 외부프로세서와 마스터의 시계를 동기화하고, 외부프로세서 시계값에 트리거 지연시간, 전파 지연시간을 보상하여 외부프로세서와 복수의 슬레이브 간의 시계 동기화를 수행하는 것을 특징으로 한다.

Description

이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템 및 방법{SYSTEM AND METHOD FOR CLOCK SYNCHRONIZATION BASED ON ETHERCAT NETWORK}

본 발명은 마스터와 복수의 슬레이브를 포함하는 이더캣 네트워크와 외부프로세서의 시계 동기화를 위한 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템 및 방법에 관한 것이다.

이더캣(Ethernet for Control Automation Technology, EtherCAT)은 이더넷 기반의 필드버스 시스템으로, 표준 이더넷 패킷 또는 프레임 구조를 이용하며 빠르게 프레임을 처리함으로써, 다양한 제어 시스템에 적용되고 있다.

마스터와 슬레이브 사이의 동기화에 있어, 기존의 기술은 마스터의 시간을 첫 번째 슬레이브 장치로 전송하고 첫 번째 슬레이브 장치의 시간은 분산 클럭 동기화 기능을 사용하여 마스터의 시간으로 동기화되고, 마스터의 시간에 동기화된 첫 번째 슬레이브 장치의 시간을 나머지 슬레이브 장치들로 전송하여 나머지 슬레이브 장치들은 분산 클럭 동기화 기능을 사용하여 첫 번째 슬레이브 장치에 동기화되는 방식을 사용하여 마스터에 모든 슬레이브 장치들을 동기화한다.

이러한 경우 마스터의 시간을 첫 번째 슬레이브 장치로 보내는 전송 지연을 고려하지 않음으로 마스터와 슬레이브 간의 동기화는 낮은 정밀도를 갖는 문제점이 있다.

또한, 네트워크의 처리와 제어 알고리즘의 처리를 각각의 프로세서에서 담당하는 멀티 프로세서 구조가 사용되고 있는 상황에서 고속 통신 주기 및 복잡한 제어 알고리즘을 동시에 달성하기 위해 각 프로세서 사이의 시계 동기화를 제공하는 기술의 필요성이 커지고 있다.

대한민국 공개특허번호 제10-2019-0013077호 대한민국 등록특허번호 제10-1771612호 대한민국 공개특허번호 제10-2017-0135384호

본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 마스터와 외부프로세서의 시계를 동기화하는 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템 및 방법을 제공하는 것이다.

또한, 본 발명은 마스터와 연결된 슬레이브와 마스터 사이의 전송 지연을 고려함으로써 동기화 성능이 향상된 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템 및 방법을 제공하는 것을 목적으로 한다.

본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 명확하게 이해될 수 있을 것이다.

전술한 목적을 달성하기 위한 본 발명의 일면에 따른 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템은 제1 트리거 신호를 발생시키는 외부프로세서의 시계값과 외부프로세서로부터 생성된 제1 트리거 신호를 외부로부터 입력받고, 제1 트리거 신호와 다른 제2 트리거 신호를 발생시키며 제2 트리거 신호의 입출력 시각에 기초하여 트리거 지연시간을 산출하고, 제1 트리거 신호가 입력되면 외부프로세서의 시계값에 트리거 지연시간을 보상한 시계값에 기초하여 외부프로세서와 시계 동기화를 수행하는 마스터, 마스터와 연결되어 이더캣 프레임을 송수신하는 제1 슬레이브 및 제1 슬레이브 또는 제1 슬레이브와는 다른 어느 하나의 슬레이브와 연결되어 이더캣 프레임을 송수신하는 제2 슬레이브를 포함한다.

본 발명의 다른 면에 따른 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템의 마스터는 외부로부터 외부프로세서의 시계값과, 제1 트리거 신호를 입력받는 통신부, 기설정된 클록에 기초하여 제2 트리거 신호를 발생시키는 트리거 발생부, 트리거발생부에서 발생된 제2 트리거 신호를 출력하는 출력부, 출력부와 연결되어 제2 트리거 신호를 입력받는 입력부, 출력부를 통해 출력되는 제2 트리거 신호 출력시각 및 입력부를 통해 입력되는 제2 트리거 신호 입력시각을 각각 측정하는 트리거 시각 측정부, 제2 트리거 신호 출력시각과 제2 트리거 신호 입력시각의 차이인 트리거 지연시간을 산출하는 트리거 지연 계산부 및 제1 트리거 신호가 입력되면 외부프로세서의 시계값에 트리거 지연시간을 보상한 트리거 보상 시계값에 기초하여 외부프로세서 시계와 자신의 시계를 동기화하는 트리거 지연 보상부를 포함한다.

본 발명의 또 다른 면에 따른 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템의 마스터는 이더캣 프레임을 외부의 슬레이브로 전송하는 시점에서의 시각인 마스터 전송시각과, 마스터 전송시각 이후의 시점에서의 외부의 슬레이브로부터 이더캣 프레임을 수신하는 시각인 마스터 수신시각을 측정하는 이더캣 프레임 송수신 시각 측정부, 외부의 슬레이브로부터 마스터로부터 이더캣 프레임을 수신하는 시점에서의 시각인 슬레이브 수신시각과 외부의 슬레이브가 다른 어느 하나의 슬레이브로부터 이더캣 프레임을 재수신하는 시점에서의 시각인 슬레이브 재수신시각을 수집하는 슬레이브 송수신 시각 수집부, 마스터 수신시각과 마스터 전송시각의 차이에 있어서, 슬레이브 재수신시각과 슬레이브 수신시각의 차이를 빼도록 하여 전송 지연시간을 산출하는 전송 지연 계산부를 더 포함한다.

본 발명의 또 다른 면에 따른 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템의 마스터는 자신의 시계에 전송 지연시간을 보상한 전송지연보상 시계값에 기초하여 외부의 슬레이브 시계와 시계 동기화를 수행하는 전송 지연 보상부를 더 포함한다.

본 발명의 일면에 따른 이더캣 네트워크 기반의 외부프로세서 시계 동기화 방법은 마스터에서 제2 트리거 신호를 발생시키는 단계, 상기 제2 트리거 신호를 출력단자로 출력하고, 출력시각을 측정하는 단계, 출력단자와 연결된 입력단자로 제2 트리거 신호를 입력받고, 입력시각을 측정하는 단계, 출력시각과 입력시각의 차이인 트리거 지연시간을 산출하는 단계, 외부프로세서가 제1 트리거 신호를 발생시키는 단계, 제1 트리거 신호를 발생시키는 단계에서 외부프로세서의 시계인 외부프로세서 시계값을 저장하는 단계, 마스터가 외부프로세서로부터 생성된 제1 트리거 신호를 외부로부터 입력받는 단계, 마스터가 외부프로세서로부터 생성된 외부프로세서 시계값을 외부로부터 가져오는 단계, 외부프로세서 시계값에 트리거 지연시간을 보상한 트리거 보상 시계값을 산출하는 단계, 마스터의 시계를 트리거 보상 시계값에 기초하여 외부프로세서의 시계와 동기화하는 단계를 포함한다.

본 발명의 다른 면에 따른 이더캣 네트워크 기반의 외부프로세서 시계 동기화 방법은 마스터가 이더캣 프레임을 제1 슬레이브로 전송하고 전송한 시점에서 마스터 전송시각을 측정하는 단계, 제1 슬레이브가 마스터로부터 이더캣 프레임을 수신하고 수신한 시점에서 슬레이브 수신시각을 측정하는 단계, 제1 슬레이브가 마스터로부터 수신하여 제2 슬레이브로 전송한 이더캣 프레임을 제2 슬레이브로부터 재수신하고 재수신한 시점에서 슬레이브 재수신시각을 측정하는 단계, 마스터가 제1 슬레이브로부터 이더캣 프레임을 수신하고 수신한 시점에서 마스터 수신시각을 측정하는 단계, 마스터 수신시각과 마스터 전송시각의 차이에 있어서, 슬레이브 재수신시각과 슬레이브 수신시각의 차이를 빼도록 하여 전송 지연시간을 산출하는 단계, 트리거 보상 시계값에 전송 지연시간을 보상한 전송지연보상 시계값에 기초하여 마스터의 시계와 복수의 슬레이브의 시계를 동기화하는 단계를 더 포함한다.

본 발명에 따른 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템 및 방법은 외부프로세서 시계에 트리거 지연시간을 보상한 시계값을 마스터의 시계와 동기화하여 외부프로세서와 마스터 간의 시계 차를 줄이는 효과가 있다.

또한, 마스터와 연결된 슬레이브와 마스터 사이의 전송 지연을 고려함으로써 마스터와 복수의 슬레이브 사이의 시계 동기화 성능을 향상하는 효과를 가진다.

네트워크 처리와 제어 알고리즘 처리를 각 프로세서에서 담당하는 멀티 프로세서 구조에서 프로세서 사이의 동기화 기능을 제공하는 효과를 기대할 수 있다.

본 발명의 효과는 상기에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도1은 본 발명의 일실시예에 따른 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템을 나타낸 블록도이다.
도2는 본 발명의 다른 실시예에 따른 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템을 나타낸 블록도이다.
도3은 본 발명의 또 다른 실시예에 따른 마스터와 외부프로세서 시계 동기화 방법을 나타낸 순서도이다.
도4는 본 발명의 또 다른 실시예에 따른 마스터와 복수의 슬레이브의 시계 동기화 방법을 나타낸 순서도이다.
도5는 본 발명의 또 다른 실시 예에 따른 이더캣 네트워크 기반의 외부프로세서 시계 동기화 방법을 나타낸 순서도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것으로서, 본 발명은 청구항의 기재에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.

이하 도면들을 참조하여 본 발명의 실시예들에 따른 외부프로세서와 이더캣 네트워크의 마스터 및 복수의 슬레이브 간의 시계 동기화 시스템을 설명하도록 한다.

도1은 본 발명의 일실시예에 따른 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템을 나타낸 블록도이다.

본 발명의 일실시예에 따른 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템은 마스터(100), 마스터(100)와 연결되어 이더캣 프레임을 송수신하는 제1 슬레이브(200-1), 제1 슬레이브(200-1) 또는 제1 슬레이브(200-1)와는 다른 어느 하나의 슬레이브와 연결되어 이더캣 프레임을 송수신하는 적어도 하나의 제2 슬레이브(200-2, …, 200-N), 외부프로세서(300), 공유메모리(400)를 포함한다.

마스터(100), 복수의 슬레이브(200-1, 200-2, …, 200-N), 외부프로세서(300)는 각각 시계를 가진다.

외부프로세서(300)는 외부프로세서(300) 내의 클록에 기초하여 클록의 주기보다는 큰 기설정된 주기에 따라 제1 트리거 신호를 생성한다. 제1 트리거 신호를 생성한 외부프로세서(300)는 제1 트리거 신호 생성 시점에서 클록의 rising edge 또는 falling edge에서 외부프로세서(300)의 시계인 외부프로세서 시계값을 공유메모리(400)에 저장한다.

제1 트리거 신호가 인터럽트로 마스터(100)에 입력되면 마스터(100)는 공유메모리(400)에서 외부프로세서 시계값을 가져온다. 하지만 외부프로세서 시계값을 그대로 마스터 시계와 동기화하는 경우 외부프로세서(300)와 마스터(100) 사이의 트리거 지연, 즉, 제1 트리거 신호가 생성된 시각과 마스터(100)에 입력된 시각의 차이를 고려하지 않는다.

따라서 본 발명의 일실시 예에 따른 마스터(100)는 제1 트리거 신호를 발생시키는 외부프로세서의 시계값과 상기 외부프로세서로부터 생성된 상기 제1 트리거 신호를 입력받고, 제1 트리거 신호와 다른 제2 트리거 신호를 발생시키며 제2 트리거 신호의 입출력 시각에 기초하여 트리거 지연시간을 산출하고, 제1 트리거 신호가 입력되면 외부프로세서의 시계값에 트리거 지연시간을 보상한 시계값을 자신의 시계로 동기화하여 동기화 성능을 향상한다.

도1을 참조하여 더욱 상세히 살펴보면, 마스터(100)는 클록생성부(110), 마스터 시계(120), 통신부(130), 트리거 발생부(141), 출력부(142), 입력부(143), 트리거 시각 측정부(144), 트리거 지연 계산부(145), 트리거 지연 보상부(146)를 구비한다.

클록생성부(110)는 기설정된 주기의 클록을 생성하며, 마스터 시계(120)는 마스터(100) 내부에 존재하는 시계를 말한다.

통신부(130)는 외부로부터 외부프로세서(100)의 시계값과 제1 트리거 신호를 입력받는다. 여기서 외부는 외부프로세서(300)이거나 공유메모리(400)이거나 또 다른 통신이 가능한 장치가 될 수 있다.

트리거 발생부(141)는 기설정된 주기의 클록에 기초하여, 클록의 주기보다는 큰 주기를 가지는 기설정된 주기의 제1 트리거 신호를 생성한다.

출력부(142)는 제1 트리거 신호를 출력하고, 입력부(143)는 출력부(142)와 연결되어 제1 트리거 신호를 입력받는다. 출력부(142)와 입력부(143)는 집적회로 칩의 출력단자, 입력단자와 같은 형태로 형성되어 전기선과 같이 물리적 형태로 연결될 수 있다.

트리거 시각 측정부(144)는 출력부(142)를 통해 제1 트리거 신호가 출력된 시점의 시각인 출력시각과 입력부(143)를 통해 제1 트리거 신호가 입력된 시점의 시각인 입력시각을 각각 측정한다.

트리거 지연 계산부(145)는 출력시각과 입력시각의 차이인 트리거 지연시간을 산출한다.

트리거 지연 보상부(146)는 외부프로세서(300)로부터 생성된 제1 트리거 신호가 인터럽트(interrupt)로 입력되면 외부프로세서 시계값을 가져와 외부프로세서 시계값에 트리거 지연시간을 더한 트리거 보상 시계값을 산출하고, 트리거 보상 시계값에 기초하여 마스터의 시계를 외부프로세서의 시계와 동기화한다.

마스터(100)와 복수의 슬레이브(200-1,200-2, …, 200-N)의 시계 동기화는 기본적으로 분산 클럭(Distriduted Clock, DC)를 이용할 수 있다. 기존의 분산 클럭 기능에 따르면 마스터(100)의 시계를 제1 슬레이브(200-1)로 보내 마스터(100)의 시계와 제1 슬레이브(200-1)의 시계를 동기화하고, 제1 슬레이브(200-1)의 시계를 제2 슬레이브(200-2, …, 200-N)로 보내 제1 슬레이브(200-1)와 제2 슬레이브(200-2, …, 200-N)의 시계를 동기화한다.

하지만, 기존의 분산 클럭 동기화 기능을 그대로 사용하는 경우, 마스터(100)와 제1 슬레이브(200-1) 사이의 전송 지연을 고려하지 않으므로, 마스터(100)의 시계를 제1 슬레이브(200-1)로 보낼 때의 지연은 고려하지 않는다는 문제점이 있다.

이를 해결하기 위해 본 발명의 다른 실시예에서는 마스터(100)와 제1 슬레이브(200-1) 간의 전송 지연시간을 산출하고, 전송 지연시간을 보상한 시계값에 기초하여 복수의 슬레이브(200-1,200-2, …, 200-N)의 시계를 마스터(100)의 시계와 동기화하는 이더캣 네트워크 기반의 외부프로세서 동기화 시스템을 제공한다.

도2를 참조하여 더 상세하게 설명해보면, 본 발명의 다른 실시예에 따른 마스터(100)는 이더캣 프레임 송수신부(151), 이더캣 프레임 송수신 시각 측정부(152), 슬레이브 송수신 시각 수집부(153), 전송 지연 계산부(154), 전송 지연 보상부(155)를 더 포함한다.

제1 슬레이브는 제1 슬레이브와 연결된 제2 슬레이브(200-2, …, 200-N)의 시계 동기화 기준이 되는 슬레이브 시계(210-1), 이더캣 프레임 송수신부(220-1), 제어부(230-1), 이더캣 프레임 송수신 시각 측정부(240-1), 시계값 송수신부(250-1)를 포함한다.

도2에 도시된 이더캣 프레임 송수신부(151, 220-1, 220-2)는 이더캣 네트워크 시스템에서 마스터와 복수의 슬레이브 간의 프레임 전송을 수행한다.

마스터(100)는 이더캣 프레임을 생성하여 제1 슬레이브로 전송한다. 제1 슬레이브(200-1)는 마스터로부터 수신한 이더캣 프레임을 제2 슬레이브(200-2, …, 200-N)로 전송한다. 제2 슬레이브(200-2, …, 200-N)는 제1 슬레이브(200-1)로부터 이더캣 프레임을 수신하고, 이더캣 프레임을 제1 슬레이브(200-1)로 전송한다. 제2 슬레이브(200-2, …, 200-N)로부터 이더캣 프레임을 재수신한 제1 슬레이브(200-1)는, 이더캣 프레임을 마스터(100)로 전송한다. 상기와 같은 과정을 통해 마스터(100)에서 생성한 이더캣 프레임은 복수의 슬레이브(200-1, 200-2, …, 200-N)를 모두 거쳐 마스터(100)로 돌아온다.

마스터(100)의 이더캣 프레임 송수신 시각 측정부(152)는 이더캣 프레임을 제1 슬레이브로 전송하는 시점에서의 시각인 마스터 전송시각(t_M,0)과, 마스터 전송시각 이후의 시점에서의 제1 슬레이브로부터 이더캣 프레임을 수신하는 시각인 마스터 수신시각(t_M,1)을 측정한다.

제1 슬레이브(200-1)의 이더캣 프레임 송수신 시각 측정부(240-1)는 마스터(100)로부터 이더캣 프레임을 수신하는 시점에서의 시각인 슬레이브 수신시각(t_S,0)과 외부의 슬레이브가 다른 어느 하나의 슬레이브로부터 이더캣 프레임을 수신하는 시점에서의 시각인 슬레이브 재수신시각(t_S,1)을 측정한다.

마스터(100)의 슬레이브 송수신 시각 수집부(153)는 제1 슬레이브(200-1)의 이더캣 프레임 송수신 시각 측정부(240-1)로부터, 슬레이브 수신시각(t_S,0)과 슬레이브 재수신시각(t_S,1)을 수집한다.

전송 지연 계산부(154)는 마스터 전송시각(t_M,0)과 마스터 수신시각(t_M,1)의 차이에 있어서, 슬레이브 수신시각(t_S,0)과 슬레이브 재수신시각(t_S,1)의 차이를 빼도록 하여 전송 지연시간(t_{prop_delay})을 산출한다.

더욱 상세하게는 아래의 수학식1을 이용하여 전송 지연시간을 산출한다.

전송 지연 보상부(155)는 마스터 시계(120)를 읽어와 현재 마스터(100)의 시각에 전송 지연시간(t_{prop_delay})을 보상한 전송지연보상 시계값을 제 1슬레이브(200-1)로 보내, 슬레이브 시계(210-1)가 전송지연보상 시계값에 기초하여 마스터 시계(120)와 를 동기화하도록 한다.

제2 슬레이브(200-2)의 슬레이브 시계(210-2)는 제1 슬레이브(200-1)의 시계값에 기초하여 슬레이브 시계(210-1)와 동기화한다.

도3은 본 발명의 일실시예에 따른 마스터와 외부프로세서 시계 동기화 방법을 나타낸 순서도이다.

마스터는 제2 트리거 신호를 발생시키고(S111), 제2 트리거 신호를 출력부를 통해 출력하고, 출력시각(t_trig1)을 측정한다(S112). 출력부와 연결된 입력부를 통해 제2 트리거 신호를 입력받고 입력시각(t_trig2)를 측정한다(S113).

여기서 출력부와 입력부는 각각 출력단자와 입력단자를 포함하여 전기선과 같은 물리적 수단을 이용해 연결될 수 있다.

측정한 출력시각(t_trig1)과 입력시각(t_trig2)을 이용해 출력시각(t_trig1)과 입력시각(t_trig2)의 차이인 트리거 지연시간(t_{trig_delay})를 산출한다(S114).

외부프로세서는 자신의 클록 주기보다는 큰 주기의 기설정된 주기를 가지는 제1 트리서 신호를 발생시키고(S121), 제1 트리거 신호 발생 시점에서 외부프로세서 시계의 시각인 외부프로세서 시계값(t_p)을 공유메모리에 전송하여 저장한다(S122).

마스터에서 외부프로세서로부터 생성된 제1 트리거 신호를 외부로부터 입력받으면(S131), 공유메모리에 저장된 외부프로세서 시계값(t_p)을 읽어온다(S132). 외부프로세서 시계값(t_p)에 트리거 지연시간(t_{trig_delay})을 보상한 트리거 보상 시계값을 산출하여 트리거 보상 시계값에 기초하여 마스터의 시계를 외부프로세서 시계와 동기화한다(S133)_.

여기서 트리거 보상 시계값은 외부프로세서 시계값과 트리거 지연시간의 합에 따라 산출될 수 있으며, 다른 실시 예에서는 외부프로세서 시계값에 트리거 지연시간과 시각 설정 시 발생하는 지연시간(t_set)의 합에 따라 산출될 수 있다.

t_set의 초기값은 0으로, t_set은 마스터의 현재 시각에 외부프로세서 시계값을 뺀 값에 대해 마스터의 시계 설정 시 발생하는 지연시간으로 정의한 것이다.

외부프로세서 시계와 마스터 시계 사이의 동기화는 제1 트리거 신호가 입력될 때 마다 반복 수행될 수 있다.

도4는 본 발명의 일실시예에 따른 마스터와 복수의 슬레이브의 시계 동기화 방법을 나타낸 순서도이다.

마스터와 복수의 슬레이브(제1 슬레이브, 제2 슬레이브)의 시계 동기화는 마스터와 제1 슬레이브 사이의 전송 지연시간 산출 후, 마스터 시계에 전송 지연시간을 보상한 전송지연보상 시계값에 기초하여 시계 동기화를 수행함으로써 이루어진다. 전송 지연시간은 마스터와 복수의 슬레이브 사이의 이더캣 프레임 송수신에 따라 이더캣 프레임 송수신 시각을 측정하여 산출한다.

도4를 참조하여 마스터와 복수의 슬레이브 사이의 시계 동기화 방법을 더 상세히 설명하도록 한다.

먼저, 마스터가 이더캣 프레임을 제1 슬레이브로 전송하고 전송한 시점에서 마스터 전송시각(t_M,0)을 측정한다(S141). 제1 슬레이브가 마스터로부터 이더캣 프레임을 수신하고 수신한 시점에서 슬레이브 수신시각(t_S,0)을 측정한다(S142).

제1 슬레이브는 마스터로부터 수신한 이더캣 프레임을 제2 슬레이브로 전송한다. 제1 슬레이브로부터 이더캣 프레임을 수신한 제2 슬레이브는 제1 슬레이브로 이더캣 프레임을 전송한다. 제1 슬레이브는 제2 슬레이브로 전송한 이더캣 프레임을 제2 슬레이브로부터 재수신하고, 재수신한 시점의 시각인 슬레이브 재수신시각(t_S,1)을 측정한다(S143).

제1 슬레이브는 제2 슬레이브로부터 수신한 이더캣 프레임을 마스터로 전송하고, 마스터는 제1 슬레이브로부터 이더캣 프레임을 수신하고 수신한 시점의 시각인 마스터 수신시각(t_M,1)을 측정한다(S144).

마스터는 제1 슬레이브로부터 슬레이브 수신시각(t_S,0)과 슬레이브 재수신시각(t_S,1)을 수집하고(S145), 마스터 수신시각(t_M,1)과 마스터 전송시각(t_M,0)의 차이에 있어서, 슬레이브 재수신시각(t_S,1)과 슬레이브 수신시각(t_S,0)의 차이를 빼도록 하여 전송 지연시간(t_{prop_delay})을 산출한다(S146).

마스터 시계의 현재 시각(t_M')을 측정하고 마스터 시계의 현재 시각(t_M')에 전송 지연시간(t_{prop_delay})을 보상한 전송지연보상 시계값(t_M'+t_{prop_delay})을 산출하여(S151) 제1 슬레이브로 전송한다.

전송지연보상 시계값에 기초하여 제1 슬레이브의 시계를 마스터의 시계와 동기화한다(S152). 제1 슬레이브 시계의 현재 시각인 제1 슬레이브 시계값을 제2 슬레이브로 전송하고, 제1 슬레이브 시계값에 기초하여 제2 슬레이브의 시계를 제1 슬레이브의 시계와 동기화한다(S153).

도5는 본 발명의 일실시 예에 따른 이더캣 네트워크 기반의 외부프로세서 시계 동기화 방법을 나타낸 순서도이다.

도5는 외부프로세서와 마스터의 시계 동기화 방법과 마스터와 복수의 슬레이브 의 시계 동기화 방법을 모두 적용한 것으로, 마스터는 외부로부터 제1 트리거 신호가 입력되기 이전에 트리거 지연시간과 전송 지연시간을 산출하고, 외부로부터 제1 트리거 신호가 입력되면 외부프로세서 시계값에 트리거 지연시간을 보상한 트리거 보상 시계값에 기초하여 마스터의 시계와 외부프로세서의 시계를 동기화한다.

외부프로세서의 시계와 동기화된 마스터 시계에 전송 지연시간을 보상한 전송지연보상 시계값을 산출하여 제1 슬레이브로 전송하고, 제1 슬레이브 시계는 전송지연보상 시계값에 기초하여 마스터 시계와 동기화된다. 제2 슬레이브 시계는 제1 슬레이브 시계값에 기초하여 제1 슬레이브 시계와 동기화하여, 외부프로세서와 이더캣 네트워크 간의 시계 동기화를 수행할 수 있다.

외부프로세서와 마스터 간의 시계 동기화와 마스터와 복수의 슬레이브 간의 시계 동기화는 외부프로세서로부터 생성된 제1 트리거 신호를 마스터에서 입력받을때 마다 반복 수행할 수 있다.

본 발명을 적용함에 따라 시계 동기화 성능이 향상되는지 확인하기 위해 실험을 수행하였다. 실험조건으로서 외부프로세서가 1ms 주기로 제1트리거 신호를 발생시키도록 설정하였다.

또한, 외부프로세서, 마스터, 제1 슬레이브, 제2 슬레이브 각 장치에 2ms 주기로 동작하는 외부 구형파 신호를 입력하여 외부 구형파 신호가 상승 에지(rising edge)일 때 각 장치의 시계값을 측정 및 저장하도록 하였다.

또한, 100,000개의 시계값을 저장하여, 같은 시점에서 각 장치의 시계 차이의 평균, 최대, 최소 RMS를 산출하였다. RMS(제곱평균제곱근, root mean square)는 음수와 양수로 변화하는 값의 크기에 대한 통계적 척도이다.

여기서 최대, 최소는 시계 차이 절댓값의 최대, 최소를 뜻하는 것이 아니라, 음수 개념을 적용한 것이다. 예를 들어 제1 장치와 제2 장치라는 임의의 두 장치의 시계 차이를 비교한 경우, 최대는 제1 장치의 시계가 제2 장치의 시계보다 빠른 경우에서 가장 시계 차이(절댓값)가 클때 시계 차이값을 뜻하고, 최소는 제1 장치의 시계가 제2 장치의 시계보다 느린 경우에서 가장 시계 차이(절댓값)가 클때 시계 차이값을 뜻한다.

이하 외부프로세서, 마스터, 제1 슬레이브 및 제2 슬레이브를 포함하는 시스템에 각 장치 간 시계 차이를 본 발명을 적용하지 않은 것(종래, 이하 '종래 시스템'이라고 한다)과 본 발명을 적용한 것(본 발명, 이하 '본 발명 시스템'이라고 한다)으로 표를 참고하여 비교하도록 한다.

단위 :		종래	본 발명
외부프로세서와 마스터의 시계 차이	평균	-9697	-3.80
	최대	2222100	56.15
	최소	-2074900	-145.78
	RMS	2145800	10.26

표1은 종래 시스템과 본 발명 시스템 각각에서 외부프로세서와 마스터의 시계 차이의 평균, 최대, 최소, RMS를 산출한 것이다.

종래 시스템의 외부프로세서와 마스터의 시계 차이의 평균은 9697μs이지만 본 발명 시스템의 외부프로세서와 마스터의 시계 차이의 평균은 3.80μs으로, 시계 차이가 평균적으로 확연히 줄어든 것을 확인할 수 있었다.

또한, 평균뿐 아니라 외부프로세서의 시계가 마스터의 시계보다 빠른 경우에서 가장 큰 시계 차이와 외부프로세서의 시계가 마스터의 시계보다 느린 경우에서 가장 큰 시계 차이 모두 종래 시스템에 비해 감소한 것을 확인했으며, 시계 차이 RMS또한 2145800에서 10.26으로 줄어든 것을 볼 수 있었다.

단위 :		종래	본 발명
마스터와 제1 슬레이브의 시계차이	평균	16.29	0.52
	최대	129.20	128.50
	최소	-16.27	-57.76
	RMS	18.09	9.45

표2는 종래 시스템과 본 발명 시스템 각각에서 마스터와 제1 슬레이브의 시계 차이의 평균, 최대, 최소, RMS를 산출한 것이다.

종래 시스템의 마스터와 제1 슬레이브의 시계 차이의 평균은 16.29μs지만 본 발명 시스템은 3.80μs이었다.

또한, 마스터의 시계가 제1 슬레이브의 시계보다 빠른 경우에서 가장 큰 시계 차이와 마스터의 시계가 제1 슬레이브의 시계보다 느린 경우에서 가장 큰 시계 차이 모두 종래 시스템에 비해 감소하였으며, 시계 차이 RMS는 18.09에서 9.456으로 줄어들었다.

따라서, 본 발명을 적용한 본 발명 시스템은 종래 시스템에 비해 마스터와 제1 슬레이브 사이의 시계 동기화 성능이 향상된 것을 확인할 수 있었다.

단위 :		종래	본 발명
마스터와 제2 슬레이브의 시계차이	평균	16.29	0.53
	최대	129.68	128.61
	최소	8.20	-57.91
	RMS	18.09	9.45

표3은 종래 시스템과 본 발명 시스템에서 마스터와 제2 슬레이브의 시계 차이의 평균, 최대, 최소, RMS를 산출한 것이다. 마스터와 제2 슬레이브 사이의 시계 동기화 성능이 향상된 것을 확인할 수 있었다.

단위 :		종래	본 발명
외부프로세서와 제1 슬레이브의 시계차이	평균	-9681	-3.26
	최대	2222100	15.67
	최소	-2074900	-11.43
	RMS	2145800	4.45

표4는 종래 시스템과 본 발명 시스템에서 외부프로세서와 제1 슬레이브의 시계 차이의 평균, 최대, 최소, RMS를 산출한 것이다.

종래 시스템의 외부프로세서와 제1 슬레이브의 시계 차이의 평균은 9681μs지만 본 발명 시스템은 3.26μs로 평균 시계 차이가 확연히 줄어든 것을 확인할 수 있었다.

또한, 외부프로세서의 시계가 제1 슬레이브의 시계보다 빠른 경우 가장 큰 시계 차이와 외부프로세서의 시계가 제1 슬레이브의 시계보다 느린 경우 가장 큰 시계 차이 모두 종래 시스템보다 감소하였으며, 시계 차이 RMS도 2145800에서 4.45로 감소한 것을 확인하였다.

단위 :		종래	본 발명
외부프로세서와 제2 슬레이브의 시계차이	평균	-9681	-3.26
	최대	2222100	15.50
	최소	-2074900	-11.31
	RMS	2145800	4.45

표5는 종래 시스템과 본 발명 시스템에서 외부프로세서와 제2 슬레이브의 시계 차이의 평균, 최대, 최소, RMS를 산출한 것이다. 종래 시스템에 비해 본 발명 시스템이 외부프로세서와 제2 슬레이브 사이의 시계 차이가 줄어든 것을 확인할 수 있었다.

본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100 : 마스터
220-1 : 제1 슬레이브
200-2, …, 220-N : 제2 슬레이브
300 : 외부프로세서
400 : 공유메모리

Claims

제1 트리거 신호를 발생시키는 외부프로세서의 시계값과 상기 외부프로세서로부터 생성된 상기 제1 트리거 신호를 외부로부터 입력받고, 상기 제1 트리거 신호와 다른 제2 트리거 신호를 발생시키며 상기 제2 트리거 신호의 입출력 시각에 기초하여 트리거 지연시간을 산출하고, 상기 제1 트리거 신호가 입력되면 상기 외부프로세서의 시계값에 상기 트리거 지연시간을 보상한 시계값에 기초하여 상기 외부프로세서와 시계 동기화를 수행하는 마스터;
상기 마스터와 연결되어 이더캣 프레임을 송수신하는 제1 슬레이브; 및
상기 제1 슬레이브 또는 상기 제1 슬레이브와는 다른 어느 하나의 슬레이브와 연결되어 이더캣 프레임을 송수신하는 제2 슬레이브;를 포함하는 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템
제1항에 있어서
상기 마스터는
외부로부터 상기 외부프로세서의 시계값과, 상기 제1 트리거 신호를 입력받는 통신부;
기설정된 클록에 기초하여 상기 제2 트리거 신호를 발생시키는 트리거 발생부;
상기 트리거발생부에서 발생된 상기 제2 트리거 신호를 출력하는 출력부;
상기 출력부와 연결되어 상기 제2 트리거 신호를 입력받는 입력부;
상기 출력부를 통해 출력되는 상기 제2 트리거 신호 출력시각 및 상기 입력부를 통해 입력되는 상기 제2 트리거 신호 입력시각을 각각 측정하는 트리거 시각 측정부;
상기 제2 트리거 신호 출력시각과 상기 제2 트리거 신호 입력시각의 차이인 트리거 지연시간을 산출하는 트리거 지연 계산부; 및
상기 제1 트리거 신호가 입력되면 상기 외부프로세서의 시계값에 상기 트리거 지연시간을 보상한 트리거 보상 시계값에 기초하여 상기 외부프로세서와 시계 동기화를 수행하는 트리거 지연 보상부;를 포함하는 것을 특징으로 하는 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템
제2항에 있어서
상기 마스터는
이더캣 프레임을 상기 제1 슬레이브로 전송하는 시점에서의 시각인 마스터 전송시각과, 상기 마스터 전송시각 이후의 시점에서의 상기 제1 슬레이브로부터 이더캣 프레임을 수신하는 시각인 마스터 수신시각을 측정하는 이더캣 프레임 송수신 시각 측정부;
상기 제1 슬레이브가 상기 마스터로부터 이더캣 프레임을 수신하는 시점에서의 시각인 슬레이브 수신시각과 상기 제1 슬레이브가 상기 제2 슬레이브로부터 이더캣 프레임을 재수신하는 시점에서의 시각인 슬레이브 재수신시각을 상기 제1 슬레이브로부터 수집하는 슬레이브 송수신 시각 수집부; 및
상기 마스터 수신시각과 상기 마스터 전송시각의 차이에 있어서, 상기 슬레이브 재수신시각과 상기 슬레이브 수신시각의 차이를 빼도록 하여 전송 지연시간을 산출하는 전송 지연 계산부;를 더 구비하는 것을 특징으로 하는 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템
제3항에 있어서
상기 마스터는
자신의 시계에 상기 전송 지연시간을 보상한 전송지연보상 시계값을 상기 제1 슬레이브로 전송하는 전송 지연 보상부;를 더 구비하는 것을 특징으로 하는 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템
제3항에 있어서
상기 제1 슬레이브는
상기 마스터로부터 이더캣 프레임을 수신하는 시점에서의 시각인 슬레이브 수신시각과, 제2 슬레이브로부터 이더캣 프레임을 시점에서의 시각인 슬레이브 재수신시각을 측정하는 이더캣 프레임 송수신 시각 측정부;를 더 구비하는 것을 특징으로 하는 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템
제1 트리거 신호를 발생시키는 외부프로세서의 시계값과, 상기 외부프로세서로부터 생성된 상기 제1 트리거 신호를 입력받는 통신부;
기설정된 클록에 기초하여 제2 트리거 신호를 발생시키는 트리거 발생부;
상기 트리거발생부에서 발생된 상기 제2 트리거 신호를 출력하는 출력부;
상기 출력부와 연결되어 상기 제2 트리거 신호를 입력받는 입력부;
상기 출력부를 통해 출력되는 상기 제2 트리거 신호 출력시각 및 상기 입력부를 통해 입력되는 상기 제2 트리거 신호 입력시각을 각각 측정하는 트리거 시각 측정부;
상기 제2 트리거 신호 출력시각과 상기 제2 트리거 신호 입력시각의 차이인 트리거 지연시간을 산출하는 트리거 지연 계산부; 및
상기 제1 트리거 신호가 입력되면 상기 외부프로세서의 시계값에 상기 트리거 지연시간을 보상한 트리거 보상 시계값에 기초하여 상기 외부프로세서와 시계 동기화를 수행하는 트리거 지연 보상부;를 포함하는 것을 특징으로 하는 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템의 마스터
제6항에 있어서
이더캣 프레임을 외부의 슬레이브로 전송하는 시점에서의 시각인 마스터 전송시각과, 상기 마스터 전송시각 이후의 시점에서의 상기 외부의 슬레이브로부터 이더캣 프레임을 수신하는 시각인 마스터 수신시각을 측정하는 이더캣 프레임 송수신 시각 측정부;
외부의 슬레이브로부터 상기 마스터로부터 이더캣 프레임을 수신하는 시점에서의 시각인 슬레이브 수신시각과 외부의 슬레이브가 다른 어느 하나의 슬레이브로부터 이더캣 프레임을 재수신하는 시점에서의 시각인 슬레이브 재수신시각을 수집하는 슬레이브 송수신 시각 수집부; 및
상기 마스터 수신시각과 상기 마스터 전송시각의 차이에 있어서, 상기 슬레이브 재수신시각과 상기 슬레이브 수신시각의 차이를 빼도록 하여 전송 지연시간을 산출하는 전송 지연 계산부;를 더 포함하는 것을 특징으로 하는 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템의 마스터
제7항에 있어서
자신의 시계에 상기 전송 지연시간을 보상한 전송지연보상 시계값을 상기 외부의 슬레이브로 전송하는 전송 지연 보상부;를 더 포함하는 것을 특징으로 하는 이더캣 네트워크 기반의 외부프로세서 시계 동기화 시스템의 마스터
마스터에서 제2 트리거 신호를 발생시키는 단계;
상기 제2 트리거 신호를 출력단자로 출력하고, 출력시각을 측정하는 단계;
상기 출력단자와 연결된 입력단자로 상기 제2 트리거 신호를 입력받고, 입력시각을 측정하는 단계;
상기 출력시각과 상기 입력시각의 차이인 트리거 지연시간을 산출하는 단계;
외부프로세서가 제1 트리거 신호를 발생시키는 단계;
상기 제1 트리거 신호를 발생시키는 단계에서 외부프로세서의 시계인 외부프로세서 시계값을 저장하는 단계;
마스터가 외부프로세서로부터 생성된 상기 제1 트리거 신호를 외부로부터 입력받는 단계;
마스터가 외부프로세서로부터 생성된 상기 외부프로세서 시계값을 외부로부터 가져오는 단계;
상기 외부프로세서 시계값에 상기 트리거 지연시간을 보상한 트리거 보상 시계값을 산출하는 단계; 및
마스터의 시계를 상기 트리거 보상 시계값에 기초하여 외부프로세서 시계와 동기화하는 단계; 를 포함하는 것을 특징으로 하는 이더캣 네트워크 기반의 외부프로세서 시계 동기화 방법
제9항에 있어서,
마스터가 이더캣 프레임을 제1 슬레이브로 전송하고 전송한 시점에서 마스터 전송시각을 측정하는 단계;
제1 슬레이브가 마스터로부터 이더캣 프레임을 수신하고 수신한 시점에서 슬레이브 수신시각을 측정하는 단계;
제1 슬레이브가 마스터로부터 수신하여 제2 슬레이브로 전송한 이더캣 프레임을 제2 슬레이브로부터 재수신하고 재수신한 시점에서 슬레이브 재수신시각을 측정하는 단계;
마스터가 제1 슬레이브로부터 이더캣 프레임을 수신하고 수신한 시점에서 마스터 수신시각을 측정하는 단계;
상기 마스터 수신시각과 상기 마스터 전송시각의 차이에 있어서, 상기 슬레이브 재수신시각과 상기 슬레이브 수신시각의 차이를 빼도록 하여 전송 지연시간을 산출하는 단계; 및
상기 트리거 보상 시계값에 상기 전송 지연시간을 보상한 전송지연보상 시계값에 기초하여 마스터의 시계와 복수의 슬레이브의 시계를 동기화하는 단계;를 더 포함하는 것을 특징으로 하는 이더캣 네트워크 기반의 외부프로세서 시계 동기화 방법