KR101122995B1 - 맞물림형 핑거 커패시터 - Google Patents
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Abstract
집적 회로 내의 용량성 구조가 개시된다. 이 용량성 구조는 기판 상에 형성된다. 각각의 용량성 구조는 제 1 도전성 핑거 및 제 2 도전성 핑거를 포함한다. 제 2 및 제 2 도전성 핑거는 서로 평행하게 배열되고, 유전체 재료에 의해 서로 분리된다. 제 1 핑거는 제 1 상호접속부에 접속되고 제 2 접속은 제 2 상호접속부에 접속된다. 제 1 커패시터는, 복수의 용량성 구조 중 함께 커플링된 각각의 상호접속부를 갖는 제 1 그룹으로부터 형성된다. 제 2 커패시터는, 복수의 용량성 구조 중 함께 커플링된 각각의 상호접속부를 갖는 제 2 그룹으로부터 형성된다. 제 1 그룹의 용량성 구조는 제 2 그룹의 용량성 구조와 맞물리게 된다.
Description
본 명세서는 맞물림형 커패시터에 관한 것이며, 더 상세하게는, 반도체 기판 상에 형성된 맞물림형 커패시터의 매칭된 쌍들에 관한 것이다.
커패시터는 집적 회로에서 중요한 컴포넌트이다. 반도체 기판 상에 형성된 통상적인 커패시터는 얇은 유전체 막에 의해 분리된 제 1 및 제 2 도전성 층/엘리먼트를 포함한다. 많은 회로에서, 커패시터는 상이한 커패시터들의 뱅크를 형성함으로써 형성되고, 그 후, 서로 매칭되는 더 큰 커패시터, 예를 들어, 더 작은 커패시터들의 뱅크를 각각 포함하는 2 개의 더 큰 커패시터, 를 형성하도록 결합된다. 더 작은 커패시터들의 뱅크의 결합은 전체 반도체 구조에 걸쳐 시스템의 변량을 평균화하기 위해 의도된다.
예를 들어, 웨이퍼 층에 패턴을 형성함으로써 웨이퍼를 제조하는데 포토리소그래피 프로세스가 이용되면, 원하는 패턴을 갖는 광 마스크를 통해 포토레지스트가 광에 선택적으로 노광된다. 그 후, 노광된 포토레지스트는 선택적으로 제거되어, 이상적으로는 광 마스크의 피쳐를 정확하게 복사한 피쳐를 갖는 패턴을 기판에 발생시킨다. 그 후, 포토레지스트가 제거된 영역들에서 기판의 후속 에칭 또는 적층이 수행될 수 있다. 그러나, 웨이퍼 제조 시의 하나 이상의 단계들 동안 프로세싱 에러에 직면한다. 예를 들어, 포토마스크 제조 동안의 오염물, 기판에 임베딩된 불순물, 레지스트, 또는 기타 관련된 재료들이 패터닝 프로세스 이후의 패턴(들)에 결함을 유발할 수도 있다. 또한, 마스크가 고유의 결함을 가져서, 웨이퍼 상에 결과적으로 생성된 패턴(들)에 불일치를 초래할 수도 있다.
커패시터를 형성하기 위한 종래의 기술 중 하나는, 맞물림, 또는 맞물린 용량성 판, 즉 "핑거" 를 이용하는 것이다. 맞물린 핑거는 공통 반도체 기판 상에 다수의 커패시터의 대규모 집적을 허용한다. 그러나, 고유의 렌즈 및/또는 센터 에지 바이어스가, 더 큰 커패시터 쌍 사이에 미스매치를 초래할 수도 있다. 예를 들어, 기판의 길이, 폭 및 두께에 대한 불일치와 같은, 기판 상에 형성된 개별적 커패시터의 커패시턴스에서의 변량을 유발하는 치수의 변량이 웨이퍼의 표면에 걸쳐 발생할 수도 있다. 따라서, 기판의 제 1 위치에 형성된 커패시터의 커패시턴스는 기판의 제 2 위치에 형성된 제 2 커패시터의 커패시턴스와 실질적으로 다를 수도 있다.
도 1 을 참조하면, 반도체 기판 상의 맞물린 커패시터 구조 (100) 는 기판 상의 가용 공간을 효과적으로 이용할 수 있다. 이 커패시터 구조 (100) 는 제 1 도전성 구조 및 제 2 도전성 구조를 포함한다. 제 1 도전성 구조는, 반도체 기판에 대해 측방향으로, 예를 들어, 도 1 의 좌측에서 우측으로, 그리고, 그 구조가 형성되는 기판에 대해 길이방향으로 연장된 상호접속 영역 (110) 을 포함한다. 또한, 제 1 도전성 구조는, 일반적으로 상호접속 영역 (110) 으로부터 수직으로, 예를 들어, 도 1 에서 수직으로 연장되는 복수의 도전성 핑거 (115a-b) 를 포함한다.
제 2 도전성 구조는 상호접속부 (120) 및 복수의 도전성 핑거 (125a-c) 를 포함한다. 도 1 에서 볼 수 있는 바와 같이, 핑거 (125a-c) 는 또한 각각의 상호접속부 (120) 로부터 수직으로 연장된다. 또한, 핑거 (125a-c) 는 핑거 (115a-b) 와 맞물려 제 1 도전성 구조와 제 2 도전성 구조 사이에서 커패시터 어레이를 형성한다. 절연재 (130) 는, 기판 상에서 평행하지만 대향하는 핑거 (125a, 115a 등) 의 각각의 쌍에 의해 형성된 커패시터들 사이에서 유전체로서 동작한다.
비교적 긴 도전체, 즉, "핑거" (115a-b, 125a-c) 는, 각각의 핑거 (115a-b, 125a-c) 사이에 형성된 갭 (GF, GE) 을 가로질러 입력 포트와 출력 포트 또는 (도시되지 않았지만, 상호접속부와 접속될 수도 있는) 트랜지스터들 사이에 커플링을 제공할 수도 있다. 통상적으로, 핑거 (115a-b, 125a-c) 사이의 갭 (GF) 과 핑거 말단의 갭 (GE) 은 동일하다. 핑거의 길이 (L) 및 폭 (W) 은, 예를 들어, 핑거와 같은 커패시터 판의 유효 영역을 증가시키거나 감소시킴으로써 커패시터 어레이의 커패시턴스에 영향을 줄 것이다. 또한, 기판 상에 도전체가 탑재되기 때문에, 기판의 특성은 또한 커패시턴스에 영향을 줄 것이다. 예를 들어, 절연재의 유전율 (εr) 의 변량은 전기 특성에 영향을 줄 것이다. 또한, 예를 들어, 도 1 의 "W" 와 같은 도전체의 두께 및 기판 상에 적층된 도전체 재료의 저항율 (ρ) 또한 전기 특성에 영향을 줄 것이다.
따라서, 맞물린 커패시터 구조 (100) 의 커패시턴스는 다양한 방식으로 변할 수도 있다. 일반적으로, 커패시터 판/핑거의 결과적 영역을 증가시킴으로써, 예를 들어, 도전체의 길이 L 및/또는 도전체의 깊이를 증가시킴으로써 커패시턴스에서의 증가가 얻어진다. 핑거의 수 및 핑거의 길이를 증가시키는 것은 각각 커패시터 및 요구되는 기판의 폭 및 길이를 증가시킨다. 설계의 목적은 일반적으로 합리적 영역에 있어서 설계 주파수에서 원하는 커패시턴스를 제공하는 것이다. 갭 GE, GF 에 대하여, 커패시턴스는 일반적으로 갭이 감소함에 따라 증가하지만, 통상적으로 제조 동안 달성가능한 가장 작고 반복가능한 갭에 의해 최소의 갭이 제한된다. 일반적으로 핑거의 폭을 감소시키는 것은 요구되는 영역을 감소시키고, 라인의 특성 임피던스를 증가시키고, 유효 커패시턴스를 감소시킨다.
도 2 를 참조하면, 프로세스 변량을 처리하고 매칭 커패시터를 생성하는데 이용되는 종래의 구성이 도시되어 있다. 상이한 레이아웃 위치로부터의 커패시터의 뱅크는, 예를 들어, 도 2 에 도시된 기판의 길이 L 을 따르는 웨이퍼의 스팬에 대해 발생하는 시스템의 변량을 평균화하도록 접속된다. 2 개의 커패시터가 형성된다. 제 1 커패시터는 커패시터 1A (Cap 1A) 및 커패시터 1B (Cap 1B) 로부터 형성된다. 제 2 커패시터는 커패시터 2A (Cap 2A) 및 커패시터 2B (Cap 2B) 로부터 형성된다. 커패시터 1A 및 1B, 및 커패시터 2A 및 2B 는, 커패시터 뱅크에 할당된 영역의 인접 코너에 위치되고 상호접속되어 (예를 들어, 크로스 접속되어), 웨이퍼의 스팬 L 에 대해 발생하는 시스템의 변량을 평균화한다. 개별 커패시터 1A, 1B, 2A 및 2B 는 각각 도 1 에 도시된 것과 같은 커패시터 어레이를 포함할 수도 있다. 또한, 스팬 L 은 수백 마이크론의 길이일 수 있으며, 이 길이는 시스템 렌즈 및 다이 내부 변량을 인식할 만큼 충분히 크고, 이 변량은 커패시터 (1A, 1B, 2A 및 2B) 의 단순한 상호 접속에 의해 보상되지 않는다. 따라서, 제 1 및 제 2 커패시터는 여전히 정확하게 매칭되지 않을 수도 있다.
본 발명의 예시적인 실시형태는, 용량성 구조, 및 도전성 핑거를 갖는 커패시터를 형성하는 방법에 관련된다.
따라서, 본 발명의 실시형태는, 기판 상에 형성된 복수의 용량성 구조를 갖는 집적 회로를 포함할 수 있다. 각각의 용량성 구조는 제 1 도전성 핑거 및 제 2 도전성 핑거를 포함한다. 제 1 및 제 2 도전성 핑거는 서로 평행하게 배열되고, 유전체 재료에 의해 서로 분리된다. 제 1 핑거는 제 1 상호접속부에 접속되고, 제 2 도전성 핑거는 제 2 상호접속부에 접속된다. 제 1 커패시터는, 복수의 용량성 구조 중 공통 상호접속부를 갖는 제 1 그룹으로부터 형성된다. 제 2 커패시터는, 복수의 용량성 구조 중 공통 상호접속부를 갖는 제 2 그룹으로부터 형성된다. 제 1 그룹의 용량성 구조는 제 2 그룹의 용량성 구조와 맞물린다.
본 발명의 또 다른 실시형태는 제 1 커패시터 구성 및 제 2 커패시터 구성을 갖는 용량성 구조를 포함할 수 있다. 제 1 커패시터 구성은, 반도체 구조의 센터라인 쪽으로 연장된 핑거를 갖는 제 1 버스 및 반도체 구조의 센터라인 쪽으로 연장된 핑거를 갖는 제 2 버스를 포함한다. 제 1 버스 및 제 2 버스는 서로 실질적으로 평행하게 연장되고, 제 1 버스의 핑거 및 제 2 버스의 핑거는 서로 교대로 배열된다. 제 2 커패시터 구성은, 반도체 구조의 센터라인 쪽으로 연장된 핑거를 갖는 제 3 버스 및 반도체 구조의 센터라인 쪽으로 연장된 핑거를 갖는 제 4 버스를 포함한다. 제 3 버스 및 제 4 버스는 서로 실질적으로 평행하다. 제 3 버스의 핑거 및 제 4 버스의 핑거는 서로 교대로 배열되고, 제 1 커패시터 구성의 핑거는 제 2 커패시터 구성의 핑거와 교대로 맞물린다.
본 발명의 또 다른 실시형태는 커패시터를 형성하는 방법을 포함한다. 이 방법은 기판 상에 복수의 용량성 구조를 형성하는 단계를 포함한다. 각각의 용량성 구조는 제 1 도전성 핑거 및 제 2 도전성 핑거를 포함하며, 제 1 및 제 2 도전성 핑거는 서로 평행하게 배열되고, 유전체 재료에 의해 서로 분리되며, 제 1 핑거는 제 1 상호접속부에 접속되고 제 2 도전성 핑거는 제 2 상호접속부에 접속된다. 제 1 커패시터는, 복수의 용량성 구조 중 함께 커플링된 각각의 상호접속부를 갖는 제 1 그룹으로부터 형성된다. 제 2 커패시터는, 복수의 용량성 구조 중 함께 커플링된 각각의 상호접속부를 갖는 제 2 그룹으로부터 형성된다. 제 1 그룹의 용량성 구조는 제 2 그룹의 용량성 구조와 맞물린다.
첨부한 도면들은 본 발명의 실시형태에 대한 설명을 보조하기 위해 제공되며, 실시형태들의 제한이 아닌 예시를 위해서만 제공된다.
도 1 은 커패시터의 맞물린 어레이를 포함하는 기판의 개략도이다.
도 2 는 크로스 접속된 구성에서 종래의 매칭된 커패시터의 개략도이다.
도 3 은 도전성 핑거로 형성된 맞물림형 커패시터의 어레이의 개략도이다.
도 4 는 상호접속 및 도전성 핑거의 3 차원 도면이다.
도 5a 내지 도 5d 는 맞물림형 커패시터의 대안적 구성의 블록도이다.
도 1 은 커패시터의 맞물린 어레이를 포함하는 기판의 개략도이다.
도 2 는 크로스 접속된 구성에서 종래의 매칭된 커패시터의 개략도이다.
도 3 은 도전성 핑거로 형성된 맞물림형 커패시터의 어레이의 개략도이다.
도 4 는 상호접속 및 도전성 핑거의 3 차원 도면이다.
도 5a 내지 도 5d 는 맞물림형 커패시터의 대안적 구성의 블록도이다.
본 발명의 양태들을 본 발명의 특정 실시형태에 대한 다음의 설명 및 관련 도면에서 설명한다. 본 발명의 범주를 벗어나지 않으면서 대안적 실시형태들이 창작될 수도 있다. 또한, 본 발명과 관련된 세부사항들을 모호하게 하지 않기 위해, 본 발명의 주지의 엘리먼트들은 상세히 설명하지 않거나 생략될 것이다.
여기서 용어 "예시적인" 은 "예시, 예증, 또는 예로서 기능하는" 을 의미하는 것으로 이용된다. 여기서 "예시적인" 것으로 설명되는 임의의 실시형태가 다른 실시형태보다 바람직하거나 이점이 있는 것으로 해석될 필요는 없다. 유사하게, 용어 "본 발명의 실시형태" 는, 본 발명의 모든 실시형태가, 설명된 특성, 이점 또는 동작 모드를 포함하도록 요구하는 것은 아니다.
배경기술에서 설명된 바와 같이, 형성부 (예를 들어, 렌즈, 마스크, 에칭) 및 재료 (예를 들어, 기판의 유전체 특성) 에서의 변량은 기판 상에서 어레이로 형성되는 커패시터에 실질적인 미스매치를 유발할 수 있다. 이 변량을 보상하기 위해, 본 발명의 실시형태는, 각각의 핑거가 스케일링되는 경우 맞물림형 설계를 제공하여, 시스템 렌즈 및 인트라-다이 변량이 그 구조에 걸쳐 평균화되게 한다. 종래의 설계에서 이용되는 바와 같이 상이한 레이아웃 위치로부터의 커패시터의 뱅크를 결합하는 것 대신에, 임의의 시스템 변량을 평균화하기 위해 각각의 커패시터의 개별적 핑거가 맞물린다. 예를 들어, 도 3 에 도시된 바와 같이, 반도체 기판 상에 형성된 용량성 구조 (200) 는, 서로 맞물린 제 1 용량성 구조 C1-A, 제 2 용량성 구조 C2-A, 제 3 용량성 구조 C1-B, 제 4 용량성 구조 C2-B 를 포함한다. 여기서 사용되는 바와 같이, 용어 맞물림은 일반적으로 각각의 커패시터 (예를 들어, C1, C2) 의 용량성 구조 (예를 들어, C1-A, C2-A) 의 교번하는 패턴을 지칭한다.
도 3 을 참조하면, 제 1 용량성 구조 C1-A 는, 상호접속부 (220) 에 수직하고 그로부터 연장된 복수의 도전성 핑거 (a1, a2), 및 상호접속부 (210) 에 수직하고 그로부터 연장된 도전성 핑거 (b1) 를 갖는 상호접속부 (210 및 220) 를 포함한다. 제 2 용량성 구조 C2-A 는, 상호접속부 (230) 에 수직하고 그로부터 연장된 복수의 도전성 핑거 (c1, c2), 및 상호접속부 (240) 에 수직하고 그로부터 연장된 도전성 핑거 (d1) 를 갖는 상호접속부 (230 및 240) 를 포함한다. 제 3 용량성 구조 C1-B 는, 상호접속부 (220) 에 수직하고 그로부터 연장된 복수의 도전성 핑거 (a3, a4), 및 상호접속부 (210) 에 수직하고 그로부터 연장된 도전성 핑거 (b2) 를 갖는 상호접속부 (210 및 220) 를 포함한다. 제 4 용량성 구조 C2-B 는 상호접속부 (230) 에 수직하고 그로부터 연장된 복수의 도전성 핑거 (c3, c4), 및 상호접속부 (240) 에 수직하고 그로부터 연장된 도전성 핑거 (d2) 를 갖는 상호접속부 (230 및 240) 를 포함한다. 도 3 으로부터 인식되는 바와 같이, 도전성 핑거 (a1-4, b1-2, c1-4 및 d1-2) 는 서로 실질적으로 평행하게 배열되고, 일반적으로 상호접속부 (210, 220, 230 및 240) 에 수직한다. 그러나, 본 발명의 실시형태는 이 구성에 한정되지 않으며, 적절한 핑거로의 상호접속을 제공하는, 핑거에 대한 상호접속부의 임의의 배열이 구현될 수도 있다.
기판 상의 절연 재료 (250) 는 도전성 핑거들과 상호접속부 사이에서 유전체를 형성한다. 대안적 실시형태에서, 절연/유전체 재료 (250) 는 기판 자체일 수 있다. 전술한 바와 같이, 복수의 핑거 및 유전체가 용량성 구조 C1-A, C2-A, C1-B 및 C2-B 를 형성한다. 용량성 구조 C1-A 및 C1-B 는 용량성 구조 C2-A 및 C2-B 와 맞물린다. 예를 들어, 개별적 다이, 렌즈 효과, 마스크 편차와 관련된 기하학적 불일치에 의해 유발되는 변량과 같은 용량성 구조 C1-A, C2-A, C1-B 및 C2-B 에서의 임의의 시스템 변량은 용량성 구조 (200) 의 스팬 (L) 에 걸쳐 평균화된다. 예를 들어, 각각의 핑거 (예를 들어, a1, b1 등) 는 그 폭이 1 마이크론보다 작을 수 있어서, 시스템 렌즈 및 내부 다이 변량은 구조 (200) 에 걸쳐 평균화된다. 그러나, 이 구조를 형성하는데 이용되는 특정한 스케일 (예를 들어, 90 nm, 65 nm, 45 nm), 재료 및 프로세스에 적절한 다른 치수 값이 이용될 수 있다. 일 실시형태에서, 각각의 도전성 핑거들은, 용량성 구조를 형성하는데 이용된 프로세스 및/또는 재료의 시스템 변량에 특정한 치수에 비례하는 폭을 갖는다. 또한, 핑거들 (예를 들어, a2 및 c1) 사이의 기생 커패시턴스는, a2 와 c1 사이의 갭과 같은, 각각의 용량성 구조 (예를 들어, C1-A, C2-A) 의 핑거들 사이의 핑거 갭 GF 를 변화시킴으로써 제어될 수도 있다. 또한, 핑거들과 상호접속부 (또는 버스) 사이의 기생 커패시턴스는 핑거 (예를 들어, c2) 와 상호접속부 (240) 사이의 엔드 갭 X 를 조정함으로써 제어될 수 있다. 일 실시형태에서, 인접한 용량성 구조의 도전성 핑거들 사이의 분리도는 각각의 용량성 구조 내의 도전성 핑거들 사이의 분리도보다 더 크다.
상호접속부 (또는 버스) (210, 220, 230 및 240) 는, 기판 상에 적층되거나 형성된 얇은 금속 와이어와 같은 도전성 엘리먼트이다. 상호접속부 (210, 220, 230 및 240) 는 각각의 핑거에 전기 접속되지만, 다른 도전성 구조로부터의 이웃 핑거에는 접속되지 않는다. 예를 들어, 상호접속부 (210) 는 오직 핑거 a1-a4 에만 전기 접속된다. 따라서, 도 3 에는 기판의 스팬에 걸쳐 측방향으로 확장된 것으로 개략적으로 도시되었지만, 개별적 상호접속부는, 예를 들어, 핑거들 및/또는 서로에 대해 다양한 깊이로 기판의 다중층 상에 형성될 수 있다. 따라서, 상호접속부 (210 및 220) 는 각각의 핑거에 전기 접속될 수도 있고, 기판의 제 1 층 상에 적층될 수도 있다. 상호접속부 (230 및 240) 는, 상호접속부 (210 및 220) 에 대해 더 낮거나 더 높은 깊이에서 각각의 핑거 (c1-c4 및 d1-d2) 에 전기 접속될 수도 있다.
예를 들어, 도 4 를 참조하면, 핑거에 관련된 상호접속부의 3 차원 도면이 제공된다. 상호접속부 (210 및 220) 는 핑거 (a1, b1 및 a2) 의 위에 도시되어 있다. 상호접속부 (210 및 220) 는 서로에 대해서는 실질적으로 평행하게, 핑거 (a1, b1 및 a2) 에 대해서는 실질적으로 수직으로 뻗어있다. 상호접속부 (210 및 220) 는 도전체 (212, 222 및 224) 에 의해 각각 핑거에 접속된다. 또한, 상호접속부 (210 및 220) 는 핑거의 동일한 엔드 상에 형성된 것으로 도시되어 있다. 그러나, 실시형태들은 핑거들 및 서로에 대해 다양한 위치에 있는 상호접속부를 포함할 수 있다. 예를 들어, 상호접속부는 상이한 결합으로 다양한 층 상에 형성될 수도 있다. 또한, 상호접속부 중 하나 이상은, 예를 들어, 인접한 핑거 또는 상호접속부와의 접촉을 회피하는 계단파 (stepped wave) 패턴으로, 또 다른 도전성 구조로부터의 인접 상호접속부 및 핑거와의 접촉을 회피할 경로로 일 경로 내의 핑거들과 동일한 층 상에 라우팅될 수도 있다. 따라서, 본 발명의 실시형태들은 도시된 배열에 한정되지 않는다.
유전체 재료 (250) 는, 예를 들어, 실리콘 다이옥사이드, 탄소가 도핑된 다공성 실리콘 다이옥사이드, 실리콘 나이트라이드, 실리콘 카바이드, 티타늄 옥사이드와 같은 임의의 공지된 유전체 재료로 형성될 수 있다. 유사하게, 도전성 핑거 및 상호접속부는, 예를 들어, 구리 또는 알루미늄과 같은 임의의 도전성 재료로 형성될 수 있다. 커패시터 (200) 가 형성된 기판은 길이가 수백 마이크론일 수도 있지만, 개별적인 용량성 구조는, 예를 들어, 70-100 nm 의 폭과 같은 1 마이크론 미만의 폭 W 및 수 마이크론의 길이 (예를 들어, >15 마이크론의 길이) 를 갖는 핑거로 형성될 수도 있다. 도 3 에서 상호접속부는 대응하는 핑거보다 얇은 것으로 개략적으로 도시되어 있지만, 핑거의 폭 및 상호접속부의 폭은 핑거들 사이의 도전성을 용이하게 하는 임의의 적절한 폭으로 크기가 맞춰질 수도 있다. 따라서, 설명한 치수 및 도시된 치수 관계는 단지 본 발명의 실시형태의 설명을 용이하게 하기 위해 제공되며, 본 발명의 실시형태를 임의의 특정한 재료, 치수 값 및/또는 치수 관계로 한정하는 것으로 해석되어서는 안된다.
도 3 으로 돌아가서, 제 1 및 제 2 커패시터는, 맞물림형 용량성 구조 C1-A, C2-A, C1-B, C2-B 및 명확히 도시되지 않은 추가적인 맞물림형 용량성 구조들로 형성될 수도 있다. 각각의 커패시터는 피코 패럿부터 펨토 패럿 범위까지의 커패시턴스를 가질 수 있다. 도 3 에는 오직 2 개의 매칭하는 커패시터가 도시되어 있다. 그러나, 추가적 상호접속부에 접속된 추가적 용량성 구조를 맞물리게 함으로써 추가적 커패시터들이 추가될 수 있다. 또한, 본 발명의 실시형태는 교번하는 용량성 구조들을 나타낸 (즉, 모든 다른 용량성 구조가 하나의 커패시터를 형성하도록 커플링된) 도시된 맞물림에 한정되지 않는다. 본 발명의 실시형태는, 또 다른 커패시터의 유사한 엘리먼트와 맞물리기 이전에 인접하여 배열된 하나의 커패시터에 대해 임의의 수의 용량성 구조 및/또는 핑거를 가질 수도 있는 맞물림 패턴을 포함할 수 있다. 또한, 맞물림의 레벨은 변할 수도 있어서, 예를 들어, 프로세스/기판 변량이 높게 예상되는 영역에서는 일대일 레벨의 맞물림이 이용될 수도 있고, 또는 변량이 적게 예상되거나 다른 컴포넌트로의 접속, 라우팅 등에 이점이 있는 영역에서는 더 적은 맞물림 (즉, 서로 인접하게 배열된 동일한 커패시터에 더 많은 핑거) 이 이용될 수도 있다.
전술한 설명으로부터, 본 발명의 실시형태는 도 3 에 도시된 실시예에 한정되지 않음을 인식할 것이다. 예를 들어, 전술한 바와 같이, 용량성 구조 당 핑거의 수는 도시된 바와 같은 3 개로 한정되지 않으며, 2 이상의 핑거를 가질 수도 있다. 따라서, 본 발명의 실시형태는, 기판 상에 형성된 복수의 용량성 구조 (예를 들어, C1-A, C2-A) 를 갖는 집적 회로를 포함할 수 있다. 각각의 용량성 구조는 제 1 도전성 핑거 (예를 들어, a1) 및 제 2 도전성 핑거 (예를 들어, b1) 를 포함한다. 제 1 및 제 2 도전성 핑거는 서로 병렬로 배열되고, 유전체 재료 (250) 에 의해 서로 분리된다. 제 1 핑거는 제 1 상호접속부 (예를 들어, 220) 에 접속되고, 제 2 도전성 핑거는 제 2 상호접속부 (예를 들어, 210) 에 접속된다. 제 1 커패시터는, 복수의 용량성 구조들 중 공통 상호접속부 (예를 들어, 210, 220) 를 갖는 제 1 그룹 (예를 들어, C1-A, C1-B) 으로부터 형성된다. 제 2 커패시터는, 복수의 용량성 구조들 중 공통 상호접속부 (예를 들어, 230, 240) 를 갖는 제 2 그룹 (예를 들어, C2-A, C2-B) 으로부터 형성된다. 제 1 그룹의 용량성 구조는 제 2 그룹의 용량성 구조와 맞물린다. 전술한 바와 같이, 맞물림은 모든 다른 용량성 구조가 제 1 그룹의 멤버가 되도록 (예를 들어, 제 1 커패시터를 형성하도록) 구성될 수도 있고, 또는 맞물림은 스팬에 따라 변할 수도 있다 (도 5c 및 5d 참조).
맞물림형 커패시터는 상이한 다양한 방식으로 기판 상에 형성될 수도 있다. 예를 들어, 기판은, 실리콘 다이옥사이드와 같은 유전체 재료로 형성될 수도 있고, 그 후, 도전성 엘리먼트가 기판 상에 패터닝 및 적층될 수도 있다. 그 후, 유전체 재료의 오버레이 층이 도전성 엘리먼트 상에 적층되어, 임의의 갭을 유전체 재료로 채울 수도 있다. 대안적으로, 유전체 층이 실리콘 기판 상에 형성될 수 있다. 예를 들어, 포토리소그래피를 이용하여 금속/도전성 층이 유전체 층 상에 적층 및 패터닝되어, 각각의 커패시터의 상호접속부 및/또는 핑거를 형성할 수 있다. 대안적으로, 상호접속부는, 핑거를 포함하는 층의 위 및/또는 아래에 적층될 수도 있다. 예를 들어, 상호접속부는 교번하는 층 상에 형성되어, 다른 커패시터의 인접 핑거 또는 상호접속부와 간섭하지 않으면서 도전체의 스팬에 걸쳐 상호접속부를 라우팅할 수 있다. 전술한 설명은 오직 설명을 위해 제공되며, 본 발명의 실시형태는 여기서 설명하는 맞물림형 커패시터를 형성하는 임의의 특정한 프로세스로 한정되지 않는다.
따라서, 본 발명의 또 다른 실시형태는 커패시터를 형성하는 방법을 포함할 수 있다. 이 방법은, 복수의 용량성 구조를 기판 상에 형성하는 단계를 포함할 수 있다. 각각의 용량성 구조는 제 1 도전성 핑거 및 제 2 도전성 핑거를 포함하며, 제 1 및 제 2 도전성 핑거는 서로 평행하게 배열되고, 유전체 재료에 의해 서로 분리되고, 제 1 핑거는 제 1 상호접속부에 접속되고, 제 2 도전성 핑거는 제 2 상호접속부에 접속된다. 제 1 커패시터는, 복수의 용량성 구조들 중 공통 상호접속부를 갖는 제 1 그룹으로부터 형성된다. 제 2 커패시터는, 복수의 용량성 구조들 중 공통 상호접속부를 갖는 제 2 그룹으로부터 형성되고, 제 1 그룹의 용량성 구조들은 제 2 그룹의 용량성 구조들과 맞물린다.
도 5a 를 참조하면, 맞물리고 매칭된 커패시터 쌍들의 다중 적층된 또는 스택된 배열이 또한 형성될 수도 있다. 용량성 배열 (200) 은 이 배열의 다중 층을 형성함으로써 반복될 수 있다. 층 내 및/또는 층 사이의 개별적인 커패시터들은 상호접속되어, 다양한 결합 방식으로 직렬 및/또는 병렬로 다중 커패시터를 형성할 수도 있다. 맞물림형 커패시터 및 각각의 커패시터 내의 핑거들은 전체 웨이퍼에 걸쳐 프로세스 변량을 정규화하는데 이용될 수 있다. 임의의 일 층 내의 핑거들은 다음과 같이 표현되는 패턴:
을 따를 수도 있고, 여기서, ε 은 도전성 핑거들 사이의 절연 또는 유전체 층을 나타낸다.
도 5b 를 참조하면, 또 다른 실시형태에서는, 제 1 층 (510) 의 제 1 그룹 (예를 들어, C1-A1, C1-B1 등) 의 용량성 구조가 제 2 층 (520) 의 제 1 그룹 (예를 들어, C1-A2, C1-B2 등) 의 용량성 구조로부터 오프셋된다. 또한, 도시된 바와 같이, 제 3 층 (530) 은 각각의 층에 대한 상호접속부를 포함할 수도 있다. 따라서, 본 발명의 또 다른 양태는, 제 1 층 (510) 과 제 2 층 (520) 사이에서 제 3 층 (530) 에 형성되는 동일한 상호접속부에 접속된, 제 1 층 (510) 의 제 1 그룹 (예를 들어, C1-A1, C1-B1 등) 의 용량성 구조 및 제 2 층 (520) 의 제 1 그룹 (예를 들어, C1-A2, C1-B2 등) 의 용량성 구조를 포함할 수도 있다. 따라서, 공통 상호접속부 (또는 버스) 는, 단일 커패시터 (예를 들어, C1) 를 형성하도록, 2 개의 층 (510, 520) 내의 용량성 구조 (예를 들어, C1-A1, C1-A2 등) 를 커플링하는데 이용될 수 있다.
도 5c 는 제 1 그룹 (예를 들어, C1-A, C1-B 등) 의 용량성 구조가 제 2 그룹 (예를 들어, C2-A, C2-B 등) 의 용량성 구조와 맞물려, 다른 모든 용량성 구조가 제 1 그룹 (예를 들어, C1-A, C1-B 등) 의 멤버가 되게 하는 실시형태를 도시한다. 그러나, 용량성 구조의 사이즈는 더 적은 맞물림을 허용하도록 변할 수도 있다. 예를 들어, 용량성 구조 C1-C 는 C1-A 보다 더 많은 핑거를 가질 수도 있으며, 이것은, 용량성 구조의 맞물림을 효과적으로 감소시키고, C1-C 및 C2-C 는 프로세스 변량에 기인하여 더 미스매치된다. 유사하게, 도 5d 에서는, 패턴이 변경되어 2 개의 구조 (예를 들어, C1-C 및 C1-D) 가 서로 인접하도록 용량성 구조를 배열함으로써 유사한 결과가 달성된다. 따라서, 본 발명의 실시형태에서, 맞물림은 용량성 디바이스 (예를 들어, 미스매칭된 쌍) 에 대해 변할 수 있다. 전술한 바와 같이, 높은 변량을 갖는 것으로 알려진 영역은 더 높은 정도의 맞물림을 가질 것이고, (프로세스 또는 재료에 기인하여) 더 낮은 변량을 갖는 영역은 더 적은 맞물림을 가질 수 있어서, 2 개의 커패시터 사이에 매우 높게 매칭된 커패시턴스를 계속 유지할 수 있다. 더 적은 맞물림을 갖는 영역은 라우팅, 다른 컴포넌트와의 접속 등을 용이하게 할 수도 있다. 일 실시형태에서, 용량성 구조들은 상이한 비율로 맞물리게 된다.
따라서, 단일 커패시터 내에는 시스템 변량이 여전히 존재할 수도 있는 반면, 결과적으로 얻어진 변량은, 예를 들어, 포토리소그래피 프로세스의 도전성 패턴이 웨이퍼에 걸쳐 반복됨에 따라 웨이퍼의 스팬에 걸쳐 평균화될 것이다. 또한, 본 발명의 실시형태는 도시된 배열에 한정되지 않음을 인식할 것이다. 예를 들어, 전술한 바와 같이, 적층된 구성의 층들은 상이한 시퀀스의 용량성 구조를 가질 수도 있고, 인접 층으로부터 오프셋될 수도 있고/있거나, 더 많거나 더 적은 맞물림을 가질 수도 있다. 따라서, 본 발명의 실시형태는 여기에 도시된 특정한 배열에 한정되지 않는다.
전술한 개시가 본 발명의 예시적인 실시형태를 나타냈지만, 첨부된 청구항에 의해 정의되는 본 발명의 범주를 벗어나지 않으면서 다양한 변경예 및 변형예가 여기서 행해질 수 있음을 유의해야 한다. 예를 들어, 여기서 설명된 용량적 디바이스 및 구조는 집적 회로에 임베딩된 매칭된 커패시터 쌍을 포함한다. 따라서, 본 발명의 실시형태는 용량적 구조와 결합된 능동 소자 (예를 들어, 트랜지스터) 를 포함할 수 있다. 매칭된 커패시터 및/또는 특정 비율의 커패시터를 이용하는 이러한 하나의 예시적인 집적 회로는 스위칭-커패시터 적분기이다.
또한, 여기서 설명된 본 발명의 실시형태에 따른 방법의 기능, 단계 및/또는 동작은 임의의 특정한 순서로 수행되어야 하는 것은 아니다. 또한, 본 발명의 엘리먼트들이 단수형으로 설명 또는 주장될 수도 있지만, 명확하게 단수로 한정하지 않으면 복수형이 고려된다.
Claims (20)
- 기판 상에 형성된 복수의 용량성 구조들로서, 상기 용량성 구조들 각각은 제 1 도전성 핑거 및 제 2 도전성 핑거를 포함하고, 상기 제 1 도전성 핑거 및 상기 제 2 도전성 핑거는 서로 평행하게 배열되고 유전체 재료에 의해 서로 분리되며, 상기 제 1 도전성 핑거는 제 1 상호접속부에 접속되고, 상기 제 2 도전성 핑거는 제 2 상호접속부에 접속되는, 상기 복수의 용량성 구조들;
상기 복수의 용량성 구조들 중 공통 상호접속부들의 제 1 세트를 갖는 제 1 그룹으로부터 형성되는 제 1 커패시터; 및
상기 복수의 용량성 구조들 중 공통 상호접속부들의 제 2 세트를 갖는 제 2 그룹으로부터 형성되는 제 2 커패시터를 포함하며,
상기 제 1 그룹의 용량성 구조들은 상기 제 2 그룹의 용량성 구조들과 맞물리고,
상기 공통 상호접속부들의 제 1 세트는 상기 제 2 그룹의 용량성 구조들의 핑거들에 접속되지 않고, 상기 공통 상호접속부들의 제 2 세트는 상기 제 1 그룹의 용량성 구조들의 핑거들에 접속되지 않는, 집적 회로. - 제 1 항에 있어서,
상기 복수의 용량성 구조들 중 적어도 하나는 제 3 도전성 핑거를 포함하며,
상기 제 1 도전성 핑거, 상기 제 2 도전성 핑거 및 상기 제 3 도전성 핑거는 서로 평행하게 배열되고, 유전체 재료에 의해 서로 분리되며, 상기 제 1 도전성 핑거와 상기 제 3 도전성 핑거는 상기 제 1 상호접속부를 통해 접속되고, 상기 제 2 도전성 핑거는 상기 제 2 상호접속부에 접속되는, 집적 회로. - 제 1 항에 있어서,
상기 제 1 그룹의 용량성 구조들은 상기 제 2 그룹의 용량성 구조들과 맞물리고, 모든 다른 용량성 구조는 상기 제 1 그룹의 멤버인, 집적 회로. - 제 1 항에 있어서,
상기 제 1 그룹의 용량성 구조들은 상기 제 2 그룹의 용량성 구조들과 맞물리고, 적어도 2 개의 인접한 용량성 구조들은 상기 제 1 그룹의 멤버인, 집적 회로. - 제 1 항에 있어서,
각각의 용량성 구조의 도전성 핑거들은 인접한 용량성 구조들의 인접한 도전성 핑거들과 평행한, 집적 회로. - 제 5 항에 있어서,
인접한 용량성 구조들의 도전성 핑거들 사이의 분리도는 각각의 용량성 구조 내의 도전성 핑거들 사이의 분리도보다 더 큰, 집적 회로. - 제 1 항에 있어서,
각각의 도전성 핑거들은, 용량성 구조들을 형성하는데 이용된 프로세스 및 재료 중 적어도 하나의 시스템 변량에 특정한 치수에 비례하는 폭을 갖는, 집적 회로. - 제 7 항에 있어서,
각각의 도전성 핑거들은 1 마이크론 이하의 폭을 갖는, 집적 회로. - 제 1 항에 있어서,
상기 복수의 용량성 구조들 중 서로 커플링된 각각의 상호접속부들을 갖는 제 3 그룹으로부터 형성되는 제 3 커패시터를 더 포함하며,
상기 제 1 그룹, 상기 제 2 그룹 및 상기 제 3 그룹의 용량성 구조들은 각각 서로 맞물리는, 집적 회로. - 제 1 항에 있어서,
상기 용량성 구조들은 매칭된 커패시터 쌍을 형성하도록 접속되는, 집적 회로. - 제 10 항에 있어서,
상기 매칭된 커패시터 쌍은 적어도 하나의 능동 소자에 커플링되는, 집적 회로. - 제 1 항에 있어서,
상기 유전체 재료는 상기 기판 자체인, 집적 회로. - 제 1 항에 있어서,
상기 제 1 그룹 및 상기 제 2 그룹은 제 1 층 및 제 2 층에 형성되고, 상기 제 1 그룹 및 상기 제 2 그룹은 상기 제 1 층 및 상기 제 2 층 각각에서 맞물리는, 집적 회로. - 제 13 항에 있어서,
상기 제 1 층의 제 1 그룹의 용량성 구조들은 상기 제 2 층의 제 1 그룹의 용량성 구조들로부터 오프셋되는, 집적 회로. - 제 13 항에 있어서,
상기 제 1 층의 제 1 그룹의 용량성 구조들 및 상기 제 2 층의 제 1 그룹의 용량성 구조들은, 상기 제 1 층과 상기 제 2 층 사이에 위치된 동일한 상호접속부들에 접속되는, 집적 회로. - 제 1 커패시터 배열; 및
제 2 커패시터 배열을 포함하며,
상기 제 1 커패시터 배열은, 제 1 버스로부터 용량성 구조의 센터라인 쪽으로 연장되는 핑거들을 갖는 제 1 버스; 및 제 2 버스로부터 상기 용량성 구조의 센터라인 쪽으로 연장되는 핑거들을 갖는 제 2 버스를 포함하며, 상기 제 1 버스 및 상기 제 2 버스는 서로 평행하게 연장되고, 상기 제 1 버스의 핑거들과 상기 제 2 버스의 핑거들은 서로 교번하여 배열되고,
상기 제 2 커패시터 배열은, 제 3 버스로부터 상기 용량성 구조의 센터라인 쪽으로 연장되는 핑거들을 갖는 제 3 버스; 및 제 4 버스로부터 상기 용량성 구조의 센터라인 쪽으로 연장되는 핑거들을 갖는 제 4 버스를 포함하며, 상기 제 3 버스 및 상기 제 4 버스는 서로 평행하게 연장되고, 상기 제 3 버스의 핑거들과 상기 제 4 버스의 핑거들은 서로 교번하여 배열되고,
상기 제 1 커패시터 배열의 핑거들은 상기 제 2 커패시터 배열의 핑거들과 교번하여 맞물리고,
상기 제 1 버스 및 상기 제 2 버스는 상기 제 2 커패시터 배열의 핑거들에 접속되지 않고, 상기 제 3 버스 및 상기 제 4 버스는 상기 제 1 커패시터 배열의 핑거들에 접속되지 않는, 용량성 구조. - 제 16 항에 있어서,
상기 제 1 커패시터 배열과 상기 제 2 커패시터 배열의 인접한 핑거들 사이의 분리도는, 각각의 용량성 배열 내의 핑거들 사이의 분리도보다 더 큰, 용량성 구조. - 기판 상에 복수의 용량성 구조들을 형성하는 단계로서, 상기 용량성 구조들 각각은 제 1 도전성 핑거 및 제 2 도전성 핑거를 포함하고, 상기 제 1 도전성 핑거 및 상기 제 2 도전성 핑거는 서로 평행하게 배열되고 유전체 재료에 의해 서로 분리되며, 상기 제 1 도전성 핑거는 제 1 상호접속부에 접속되고, 상기 제 2 도전성 핑거는 제 2 상호접속부에 접속되는, 상기 복수의 용량성 구조들을 형성하는 단계;
상기 복수의 용량성 구조들 중 공통 상호접속부들의 제 1 세트를 갖는 제 1 그룹으로부터 제 1 커패시터를 형성하는 단계;
상기 복수의 용량성 구조들 중 공통 상호접속부들의 제 2 세트를 갖는 제 2 그룹으로부터 제 2 커패시터를 형성하는 단계; 및
상기 제 1 그룹의 용량성 구조들을 상기 제 2 그룹의 용량성 구조들과 맞물리게 하는 단계를 포함하고,
상기 공통 상호접속부들의 제 1 세트는 상기 제 2 그룹의 용량성 구조들의 핑거들에 접속되지 않고, 상기 공통 상호접속부들의 제 2 세트는 상기 제 1 그룹의 용량성 구조들의 핑거들에 접속되지 않는, 커패시터 제조 방법. - 제 18 항에 있어서,
인접한 용량성 구조들의 도전성 핑거들 사이의 분리도를 각각의 용량성 구조 내의 도전성 핑거들 사이의 분리도보다 더 크게 형성하기 위해, 상기 인접한 용량성 구조들을 배열하는 단계를 더 포함하는, 커패시터 제조 방법. - 제 18 항에 있어서,
상기 맞물리게 하는 단계는 상기 용량성 구조들을 상이한 비율로 맞물리게 하는 단계를 더 포함하며,
상기 제 1 그룹으로부터의 상기 용량성 구조들의 적어도 일부는 서로 인접하는, 커패시터 제조 방법.
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