KR101120808B1 - 고밀도 평면형의 자성 도메인 벽 메모리 장치 및 그 형성 방법 - Google Patents

고밀도 평면형의 자성 도메인 벽 메모리 장치 및 그 형성 방법 Download PDF

Info

Publication number
KR101120808B1
KR101120808B1 KR1020097021070A KR20097021070A KR101120808B1 KR 101120808 B1 KR101120808 B1 KR 101120808B1 KR 1020097021070 A KR1020097021070 A KR 1020097021070A KR 20097021070 A KR20097021070 A KR 20097021070A KR 101120808 B1 KR101120808 B1 KR 101120808B1
Authority
KR
South Korea
Prior art keywords
shift register
magnetic
forming
domain wall
layer
Prior art date
Application number
KR1020097021070A
Other languages
English (en)
Other versions
KR20100002255A (ko
Inventor
마이클 씨 가이디스
로렌스 에이 클레벤저
티모시 제이 톨턴
존 케이 드브로세
루이스 엘 씨 수
칼 라덴스
키스 케이 에이치 웡
친-차오 양
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20100002255A publication Critical patent/KR20100002255A/ko
Application granted granted Critical
Publication of KR101120808B1 publication Critical patent/KR101120808B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
    • G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
    • G11C19/0808—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure using magnetic domain propagation
    • G11C19/0841—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure using magnetic domain propagation using electric current
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/53—Means to assemble or disassemble
    • Y10T29/5313—Means to assemble electrical device
    • Y10T29/53165—Magnetic memory device

Abstract

기록/판독 능력을 갖는 자성 도메인 벽 메모리 장치는, 내부에 복수의 자성 도메인을 갖는 강자성 재료로 형성된 긴 트랙과, 도메인 벽의 위치 선정을 용이하게 하기 위해 내부에 복수의 불연속부(discontinuities)를 각각 포함하는 복수의 공면형 시프트 레지스터 구조체와, 시프트 레지스터 구조체의 각각에 연관된 자성 판독 소자와, 시프트 레지스터 구조체의 각각에 연관되며, 공면형 시프트 레지스터 구조체 각각의 길이 방향 축에 실질적으로 직교하는 길이 방향 축을 갖는 단일 기록선을 포함하는 자성 기록 소자를 포함한다.

Description

고밀도 평면형의 자성 도메인 벽 메모리 장치 및 그 형성 방법{HIGH DENSITY PLANAR MAGNETIC DOMAIN WALL MEMORY APPARATUS AND METHOD OF FORMING THE SAME}
본 발명은 일반적으로 메모리 저장 장치에 관한 것으로, 보다 구체적으로는, 고밀도 평면형의 자성 도메인 벽(domain wall) 메모리 장치 및 그 형성 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory) 집적 회로 어레이는, 반도체 제조 기술 및 회로 설계 기술의 발전을 통해서 달성된 저장 용량의 급격한 증대와 함께, 수년 동안 존재해왔다. 또한, 이들 2개 기술의 상당한 발전은, 상당히 높은 수준의 집적도를 달성하여, 메모리 어레이 크기 및 비용의 급격한 감소뿐만 아니라, 프로세스 수율도 높였다.
DRAM 메모리 셀은, 기본 구성요소로서, 액세스 트랜지스터(스위치)와, 전하 형태로 2진 데이터를 저장하는 캐패시터를 통상적으로 포함한다. 통상, 캐패시터에 저장되는 제 1 전압은 논리 하이(HIGH) 또는 이진 "1" 값(예를 들면, VDD)을 나 타내는 반면에, 저장용 캐패시터 상의 제 2 전압은 논리 로우(LOW) 또는 이진 "0"값(예를 들면, 접지)을 나타낸다. DRAM 장치의 기본적인 결점은, 캐패시터 상의 전하가 결국 새나가서, 캐패시터 전하를 "리프레시"하도록 제공이 이루어져야 하고, 그렇지 않으면 메모리 셀에 저장된 데이터 비트가 손실된다고 하는 것이다.
한편, 종래의 SRAM(Static Random Access Memory)의 메모리 셀은, 기본 구성요소로서, 쌍안정 래치(bistable latch)로서 기능하도록 상호 연결된 2개 이상의 집적 회로 장치의 형태로, 액세스 트랜지스터 또는 트랜지스터와, 메모리 소자를 포함한다. 이러한 쌍안정 래치의 예로는 크로스 연결된(cross-coupled) 1쌍의 인버터가 있다. 쌍안정 래치는, DRAM 메모리 셀의 경우에서와 같이 "리프레시될" 필요가 없고, 서플라이 전압을 계속해서 수신하기만 하면 무기한으로 데이터 비트를 확실히 저장할 것이다. 그러나, 이러한 메모리 셀은 다수의 트랜지스터를 필요로 하기 때문에, 단순한 DRAM 셀보다 큰 영역의 실리콘을 필요로 하고, DRAM 셀보다 많은 전력을 소모한다. DRAM 어레이와 같이, SRAM 어레이도 전력이 제거되면 데이터가 손실되는 휘발성 메모리의 형태이다.
따라서, 데이터 상태를 저장할 수 있고, 광범위한 리프레시를 필요로 하지 않으며, 사실상 비휘발성인 다른 형태의 메모리 소자를 찾아내기 위한 노력을 계속하고 있다. 예컨대, 소정 형태의 자성 메모리는 매우 낮은 비트당 비용으로 저장소를 제공하지만, 일반적으로 SRAM 또는 DRAM 등의 반도체 메모리와 경쟁할 만한 성능을 내지 못한다. 현재, 하드 드라이브와 상업적으로 보다 덜 성공한 "버블 메모리(bubble memory)" 장치와 같은, 크고 느린(저가이지만) 자성 메모리 기술을, 특정한 애플리케이션에 있어서 SRAM 또는 DRAM을 대체할 수 있는 보다 우수한 성능 분야에 적용하기 위해, 자성 분야에서 상당한 노력이 행해지고 있다. "버블 메모리"란, 자성 재료 테이프 상의 자화에 대한 선형의 일련의 "버블" 정보의 저장소를 말한다. 이 고정된 테이프에 대해 자성 필드를 적절히 인가하면, 버블은 시프트 레지스터에서와 같이 테이프를 따라 이동 또는 시프트하게 된다. 판독 소자를 테이프를 따라 하나의 위치에 위치시킴으로써, 외부 자성 필드에 의해 버블이 시프트됨에 따라 각각의 비트의 상태를 판독해 낼 수 있다.
그러나, 버블 메모리의 초기 개념은 적어도 2가지의 이유 때문에 상용화가 느렸다. 첫 번째로, 통상적으로 매우 느리고, "전력이 많이 필요한" 프로세스이며, 거시적 규모의 조작에 보다 적합(예를 들면, 작은 어레이의 비트를 개별적으로 시프트하는 것이 아니라 전체 면을 함께 시프트하면, 효율성이 증대한다)한, 자성 비트를 시프트하는 외부 필드를 사용한다는 것이다. 두 번째로, 종래의 버블 메모리의 거시적 특징은, "시트프 레지스터" 트랙에 하나의 결점이 존재하면, 매우 많은 수의 비트를 사용하지 못하게 된다는 것이다. 또한, 그에 따라 수율 개선을 위한 리던던시 및 퓨징(fusing) 방식은 매우 고가이거나 비실용적이다.
스핀트로닉스(spintronics) 분야에서의 최근의 개발로 인해, "거대형" 버블 메모리와 매우 유사한 소정 형태의 초소형 메모리가 가능하게 되었다. 이러한 개념은, 정보 저장을 위한 메커니즘으로서, 자성 재료의 초소형(나노 크기) 배선 내에 위치하고 있는 "도메인 벽"을 사용하는 것과 관련있다. 도메인 벽 메모리 개념의 기본적인 물리적 특성은, 시프트 레지스터 트랙을 따라 비트를 시프트하는 국부 적인 초소형 수단을 통해서 명백해진다. 충분히 큰 스핀 분극(spin-polarized) 전류가 나노선을 따라 흐름으로써, 도메인 벽이 상기 선을 따라 움직일 만큼의, 상기 도메인 벽 상에 전자로부터 충분한 힘이 부여된다. 또한, 소정의 기술은, 다비트의 정보에 대한 소수의 판독 소자로, 단순하고 신뢰 가능한 정보의 판독을 위해서, 상기 선을 따라 일정한 위치에 도메인 벽을 고정하는데 사용된다.
이러한 방식으로 실용적이고 유용한 메모리를 형성하는 주요한 측면은, 시프트 레지스터 트랙은 매우 작게 만들 수 있고, 또한, 전역의 외부 자성 필드보다는 국부적으로 시프트될 수 있어야 한다. 이는, 랜덤 액세스 메모리의 속도(단일 비트 저장)와 시프트 레지스터의 고밀도(또한, 저비용) 사이의 교량을 제공한다. 도메인 벽 메모리의 사용을 통해서, 복수의 소형 시트프 레지스터는 회로 상의 어레이 형태로 구성될 수 있다. 이는, 각 비트를 개별적으로 처리 및 시프트할 수 있는 능력에 최대 유연성을 제공하면서, 동시에 미세한 나노 배선으로의 비트 저장의 큰 실장 밀도를 제공한다. 또한, 추가적인 여분의 시프트 레지스터를 사용하여 소정의 시프트 레지스터의 제조 실패를 회복할 수 있도록, 시프트 레지스터를 충분히 작게 만들 수 있고, 그에 따라 소정의 회로 상의 모든 장치의 완벽한 수율에 대한 필요성을 제거할 수 있다.
요컨대, 종래의 버블 메모리는 속도, 트랙 밀도, 우회하기 어려운 물리적 결함에 대해 제한적이다. 상기한 도메인 벽 메모리 개념이 버블 메모리의 문제점에 대해 해결책을 제시하지만, 이와 같이 새롭게 제안된 도메인 벽 메모리 개념은 실질적으로 제조(예를 들면, 3차원 시프트 레지스터 구조체)하는 것이 매우 복잡하고 어렵다. 따라서, 보다 저비용의 생산 환경에서 실용적인 도메인 벽 메모리 구조를 제조할 수 있는 것이 바람직하다.
앞서 논의된 결점과 종래기술의 부족한 점은 기록/판독 능력을 갖는 자성 도메인 벽 메모리 장치에 의해 극복 또는 경감된다. 일실시예에서, 이 장치는, 내부에 복수의 자성 도메인을 갖는 강자성 재료로 형성된 긴 트랙을 각각 포함하는 복수의 공면형 시프트 레지스터 구조체로서, 시프트 레지스터 구조체는 도메인 벽의 위치 선정을 용이하게 하기 위해 내부에 복수의 불연속부를 더 갖는 복수의 공면형 시프트 레지스터 구조체와, 시프트 레지스터 구조체의 각각에 연관된 자성 판독 소자와, 시프트 레지스터 구조체의 각각에 연관된 자성 기록 소자로서, 공면형 시프트 레지스터 구조체 각각의 길이 방향 축에 실질적으로 직교하는 길이 방향 축을 갖는 단일 기록선을 더 포함하는 자성 기록 소자를 포함한다.
다른 일실시예에서, 기록/판독 능력을 갖는 자성 도메인 벽 메모리 장치는, 내부에 복수의 자성 도메인을 갖는 강자성 재료로 형성된 긴 트랙을 각각 포함하는 복수의 공면형 시프트 레지스터 구조체로서, 시프트 레지스터 구조체는 도메인 벽의 위치 선정을 용이하게 하기 위해 내부에 복수의 불연속부를 더 갖는 복수의 공면형 시프트 레지스터 구조체와, 시프트 레지스터 구조체의 각각에 연관된 자성 판독 소자와, 시프트 레지스터 구조체의 각각에 연관된 자성 기록 소자로서, 내부에 수축부를 갖는 기록선을 더 포함하는 자성 기록 소자를 포함하고, 수축부는 상기 연관된 시프트 레지스터 구조체에서의 복수의 불연속부 중 하나의 위치에 대응하는 지점에 위치된다.
다른 실시예에서, 기록/판독 능력을 갖는 자성 도메인 벽 메모리를 형성하는 방법은, 내부에 복수의 자성 도메인을 갖는 강자성 재료로 형성된 긴 트랙을 각각 포함하는 복수의 공면형 시프트 레지스터 구조체를 형성하는 단계로서, 시프트 레지스터 구조체는 도메인 벽의 위치 선정을 용이하게 하기 위해 내부에 복수의 불연속부를 더 가지는 복수의 공면형 시프트 레지스터 구조체의 형성 단계와, 시프트 레지스터 구조체의 각각에 연관된 자성 판독 소자를 형성하는 단계와, 시프트 레지스터 구조체의 각각에 연관된 자성 기록 소자를 형성하는 단계로서, 자성 기록 소자는 내부에 수축부를 갖는 기록선을 더 포함하는 자성 기록 소자의 형성 단계를 포함하되, 수축부는 상기 연관된 시프트 레지스터 구조체에서의 복수의 불연속부 중 하나의 위치에 대응하는 지점에 위치된다.
또 다른 실시예에서, 기록/판독 능력을 갖는 자성 도메인 벽 시프트 레지스터 구조체를 형성하는 방법은, 반도체 장치 또는 칩의, p형과 n형 FET를 포함하는 CMOS 레벨 위에 제 1 레벨간 유전체층을 형성하는 단계와, 레벨간 유전체층에서 복수의 기록선을 형성하는 단계로서, 기록선이 제 1 방향으로 가로지르고, 복수의 기록선의 각각은 내부에 수축부를 갖는 복수의 기록선 형성 단계와, 반도체 장치의 CMOS 레벨에 복수의 기록선을 연결하는, 제 1 레벨간 유전체층 내에 제 1 복수의 비아를 형성하는 단계와, 기록선의 상부면에 위에 유전체 캡층을 형성하는 단계와, 유전체 캡층 위에 강자성 자유층, 자유층 위에 터널 배리어층, 터널 배리어 위에 고정층, 고정층 위에 제 2 캡층을 형성하는 단계와, 자기 터널 접합(MTJ) 판독 소자에 대응하는 위치에서 제 2 캡층 및 고정층을 리소그래피로 패터닝 및 에칭하는 단계와, 터널 배리어층과, 제 2 캡층 및 고정층의 패터닝된 부분 위에 캡슐화층을 형성하는 단계와, 복수의 공면형 시프트 레지스터 구조체의 각각에 대해 긴 트랙을 규정하기 위해, 캡슐화층, 터널 배리어층 및 자유층을 리소그래피로 패터닝 및 에칭하는 단계로서, 긴 트랙이 제 1 방향에 대체로 수직인 제 2 방향을 가로지르는 패터닝 및 에칭 단계를 포함하되, 하나의 기록선에서의 수축부는 다른 기록선의 인접한 수축부에 대해서 제 1 방향을 따라 선형적으로 오프셋하고, 공면형 시프트 레지스터 구조체는 내부에 복수의 자성 도메인을 포함하도록 형성되며, 시프트 레지스터 구조체는 도메인 벽의 위치 선정을 용이하게 하기 위해 내부에 복수의 불연속부를 더 갖는다.
복수의 도면에서 동일한 소자에 동일한 번호가 붙여진 예시적인 도면을 참조하면,
도 1a 및 1b는 기존의 하나의 자성 도메인 벽 시프트 레지스터의 개략적인 평면도이고,
도 2는 도 1a 및 1b의 시프트 레지스터의 다른 평면도로서, 기록 및 판독 소자를 더 도시하고,
도 3은 도 2의 시프트 레지스터의 개략적인 단면도로서, 전단(front-end) CMOS 제어 회로를 도시하고,
도 4a~4c는 본 발명의 실시예에 따른 고밀도 평면형의 자성 도메인 벽 메모리 장치에 있어서 기록 도체를 형성하는 방법 및 구조를 나타내는 일련의 처리 흐름 단계이고,
도 5a~5i는 본 발명의 다른 실시예에 따른 고밀도 평면형의 자성 도메인 벽 메모리 장치를 형성하는 방법 및 구조를 나타내는 일련의 처리 흐름 단계이고,
도 6은 본 발명의 다른 실시예에 따른 복수의 공면형(co-planar) 시프트 레지스터를 포함하는 예시적인 고밀도 평면형의 자성 도메인 벽 메모리 장치의 개략적인 평면도이고,
도 7은 본 발명의 또 다른 실시예에 따라, 소형의 기록 장치를 갖는 예시적인 고밀도 평면형의 자성 도메인 벽 메모리 장치의 개략적인 평면도이고,
도 8은 본 발명의 다른 실시예에 따라, 시프트 레지스터 도메인 벽 메모리에서의 전자 이동의 실패를 저감하는 예시적인 기록 방법을 개략적으로 도시한다.
여기서는, 예를 들어 리던던시 및 퓨징(fusing)을 통해서 물리적 에러 정정 능력 및 속도의 추가적인 이점을 갖는 고밀도 평면형의 자성 도메인 벽 메모리를 형성하는 방법 및 구조를 개시한다. 간단히 말하면, 복수의 평면형 도메인 벽 시프트 레지스터 트랙은 기존의 반도체 산업의 처리 기술을 이용해서 형성된다. 평면의 시프트 레지스터에서 다단자를 스태거링(staggering)함으로써, 각각의 레지스 터와 연관된 평면의 판독 및 기록 도체에 있어서 다단자에 대한 적응이 이루어진다. 또한, 평면형 구조가 실리콘 트랜지스터의 광범위한 사용을 필요로 하지 않는 BEOL(back-end-of-line) 구조에 집중되기 때문에, 본 발명의 일실시예는, 매우 고밀도의 메모리 어레이에서의 다른 하나의 상부에 상기와 같은 평면 구조를 복수개 겹치는 것을 사용한다. 이와 달리, 복수의 평면 시프트 레지스터는 공통의 기록선을 이용하도록 서로 정렬될 수 있다.
먼저 도 1a 및 1b를 참조하면, 메모리 저장 및 시프트의 일반적인 원리를 나타내는 기존의 하나의 자성 도메인 벽 시프트 레지스터 구조체(100)의 개략적인 평면도를 도시하고 있다. 시프트 레지스터 구조체(100)는 강자성 재료로 이루어진 얇은 트랙(102)을 포함한다. 트랙(102)은 화살표로 표시하는 바와 같은 한쪽 방향 또는 다른 방향으로 작은 도메인 또는 구간(104)에서 자화될 수 있다. 예를 들어, 얇은 자성 트랙(102) 내 노치(106)에 위치되고 검출되는 도메인 벽의 유무에 근거하여, 트랙(102) 내에 비트가 저장된다. 그러나, 예를 들어 자성 세그먼트의 물리적 겹침, 층두께 변화(예를 들면, 다른 모든 도메인을 부분적으로 에칭 백(etching back)하거나 부분적으로 도금함으로써), 또는 트랙(102) 내의 자성 재료의 종류를 변경하여 사용하는 것과 같은, 각각의 도메인 경계를 규정하는데 다른 특성을 사용할 수도 있다. 즉, 각각의 비트를 저장하기 위한 도메인 경계는 물리적 불연속부(예를 들면, 노치) 또는 재료적 불연속부에 의해 형성될 수 있다.
레지스터(100) 내의 데이터는, 도 1b에 보다 구체적으로 도시된 바와 같이, 트랙(102)의 반대쪽 에지에 연결된 선(108)을 통해 전류를 인가함으로써 시프트된 다. 인가된 편광 전자 전류의 지속 기간에 따라, 하나의 노치로부터 인접한 노치로 도메인 벽을 시프트할 수 있는 힘이 부여된다. 도 1b에서 도시된 예에서, 인가된 전류의 방향에 의해 데이터의 위치가 오른쪽으로 시프트하게 된다. 데이터를 획득하기 위한 수단이 없으면(가장 오른쪽 도메인의 데이터가 트랙(102) 밖으로 시프트되면), 그 비트는 손실된다.
도 2는 도 1a 및 1b의 시프트 레지스터(100)의 다른 평면도로서, 기록 및 판독 소자를 더 도시한다. 특히, 시프트 레지스터(100)의 한쪽 단에 위치한 기록 소자는, 도메인(104) 또는 도메인 경계(노치(106))에 대응하여 형성된 수축부(112)(즉, 좁은 부분)를 갖는 도체 또는 선(110)을 포함한다. 도 2가 도메인 경계 아래에 위치한 기록선(110)을 나타내지만, 대신에 도메인 아래에 선이 위치할 수도 있음을 유의한다. 기록 소자 선(110)은, 도메인 벽의 기록을 용이하게 하기 위해서, 수축부(120)에서 자성 필드를 확대하는, 자성 메모리 소자에 직교하는 전류를 운반한다.
또한, 판독 소자(114)는 기록 소자에 대해서 시프트 레지스터(100)의 반대쪽에 위치된다. 도시된 예에서, 판독 소자(114)는 자기 터널 접합(MTJ)에 의해 구현된다. 상기한 바와 같이, 시프트 레지스터(100) 내의 데이터를 유지하기 위해서, 시프트 레지스터(100) 내의 데이터가 선(108)을 통한 전류의 인가에 의해 시프트되는 것과 같이, 기록 소자에 대해 "판독된" 데이터를 피드백함으로써 폐루프 시프트 레지스터를 형성할 수도 있다. 판독선(116)은 MTJ(114)에도 연결되어 있다.
도 3은 도 2의 시프트 레지스터(100)의 개략적인 측면도로서, 특히 전단 CMOS 시프트, 판독, 기록 제어 회로에 대한 접속을 도시한다. 전체의 시프트 레지스터에 있어서 겨우 3개의 트랜지스터가 필요로 되기 때문에, 메모리는 심하게 BEOL 부하가 걸리고, 또한 복수 구조의 적층은 아래에 실리콘을 사용하지 않고서 메모리의 밀도를 높이는 데 사용될 수 있다. 그러나, 단일 면에서 보면, 판독 및 기록선을 각각 분리하여 사용한 결과, 다수의 공면형 시프트 레지스터를 형성하는 것과 관련하여 문제점이 있다.
따라서, 도 4a~4c는 본 발명의 실시예에 따른 고밀도 평면형의 자성 도메인 벽 메모리 장치에 있어서 기록 도체를 형성하는 방법 및 구조를 나타내는 일련의 처리 흐름 단계이다. 기록선 효율이 자성 시프트 레지스터 소자에 가깝게 개선되기 때문에, 도시된 실시예는, 단락 없이 기록선으로부터 이후의 자성 필름의 공간을 정확하게(또한 근접하게) 정하므로 기록선 상부에서 잘 제어되고, 얇은 유전체 캡을 사용하기에 이상적으로 적합하다.
도 4a에 상세히 도시된 바와 같이, 복수의 기록선(402)은 반도체 장치의 실리콘 CMOS 레벨(406) 상의 레벨간 유전체층(404) 내에서 다마신(damascene) 형태로 형성되어 있다. 비아(408) 등의 비아는 기록선(402)을 실리콘 CMOS 레벨(406) 상에 위치한 관련 스위칭 트랜지스터에 연결하는데 사용된다. 도 4b의 평면도에 도시된 바와 같이, 다마신 기록선 트렌치는 자성 필드 향상을 돕기 위해서 시프트 레지스터에 대응하는 위치에서 수축부(410)를 갖도록 패터닝되고, 그에 따라 레지스터에서의 도메인 벽 형성이 가능해진다. 또한, 복수의 시프트 레지스터가 동일한 수평 배선 레벨에서 형성될 수 있도록, 기록선(402)의 길이 방향을 따라 수축 부(410)가 서로 스태거링되어 있는 것을 유의한다.
도 4c에서, 얇은 유전체 캡층(412)은 기록선(402)과 레벨간 유전체층(404) 상부에 형성되는 것으로 도시된다. 캡층(412)은 웨이퍼 전체에 걸친 양호한 균일성을 갖는 얇은 절연막을 기지의 두께로 형성한다. 상기 막(412)의 두께를 정확하게 제어함으로써, 단락의 위험 없이 캡층(412) 위쪽에 증착되는 자성막에 매우 근접하게 기록선을 위치시킬 수 있다. 이러한 근접하게 위치를 정함으로써, 기록선의 상부에서 도메인의 자화 상태를 전환하기 위해 필요로 되는 기록선 내의 필요 전류를 저감시킨다.
이하에, 도 5a~5i를 참조하면, 본 발명의 다른 실시예에 따른 고밀도 평면형의 자성 도메인 벽 메모리 장치를 형성하는 방법 및 구조를 나타내는 일련의 처리 흐름 단계를 도시하고 있다. 보다 구체적으로, 도 5a~5i는 시프트 레지스터 소자, 판독 소자의 형성, 및 시프트 레지스터 소자에 대한 배선 접속을 도시한다.
도 5a에 도시된 바와 같이, 블랭킷 스택(blanket stack)의 막은 도 4c에 도시된 기록선/유전체층 구조 상부에 증착된다. 명확성을 위해서, 기록선/유전체층 구조는 도 5의 순차도에서 특별히 도시되지 않는다. 도시된 실시예에서, 상기 막은 자기 터널 접합에서 사용되는 재료에 해당하지만, 상이한 판독 장치가 채용되는 경우에는 다른 층이 사용될 수도 있음을 이해해야 할 것이다. MTJ 장치에 있어서, 상기 막은 자유층(502), 자유층 상의 터널 배리어(504), 터널 배리어(504) 상의 고정층(506), 캡층(508)을 포함한다. MTJ 장치 층에서 사용되는 구체적인 재료는 종래기술에서 공지된 것일 수 있다.
도 5b에서, 캡 및 고정층(508, 506)은 리소그래피로 패터닝되고 나서, 관련 시프트 레지스터의 단부 근처의 위치에 대응하여, MTJ 소자를 규정하기 위해 에칭된다. 터널 배리어층(504)과 자유층(502)은 MTJ 장치 형성을 위해서 에칭될 필요가 없음을 유의한다. 그 후, 도 5c에서, 캡슐화층(510)은 상기 장치 위에 형성되고, 이후, 다른 리소그래픽 패터닝 공정에 의해, 도메인 벽 위치 내부에 형성된 불연속부(예를 들면, 노치(512))를 갖는 긴 트랙 형상에 특징이 있는 시프트 레지스터를 규정한다. 도메인 벽에 위치하는 불연속부는 긴 트랙 형상을 규정하는 동일한 포토 마스크로 형성될 수 있거나, 혹은, 이와 달리 그 불연속부는 노치 이외의 기술을 이용하여 초기 단계에서 형성될 수 있다. 도 5c에 형성된 시프트 레지스터 구조체(514)의 평면도를 도 5d에 도시하는데, 이는 노치 불연속부(512) 및 MTJ 판독 소자(516)를 갖는 시프트 레지스터의 형상을 보다 잘 도시한다.
다음에, 도 5e를 참조하면, 레벨간 유전체층(518)은, 시프트 레지스터(514) 및 MTJ 판독 소자(516)의 단부에 대한 컨택트 형성에 대비하여, 도 5d의 구조 위에 형성 및 평면화되어 있다. 도 5f에서, 비아(520)는 시프트 레지스터의 반대쪽 에지에 개구되어 있고, 자유층(502) 상에서 멈춰 있다. 다른 비아(521)는 MTJ 소자의 캡층(508) 상에서 멈추도록 형성되어 있다. 도 5f에서 화살표를 따라 취해진 평면도를 도 5g에 도시한다.
도 5h로 이동하면, 이중 다마신 처리 기술에 따라 트렌치 에치가 수행되고, 이어서 시프트 전류선(522) 및 판독선(524)을 형성하도록 도전성 금속을 충진한다. 도 5i는 도 5h의 화살표를 따른 평면도이다. 다시, 자유층(502) 아래에 형성된 기 록선은 도 5의 순차도에서 도시되지 않음을 유의한다.
도 6은 각 시프트 레지스터 소자에 할당된 개개의 기록선을 갖는 편평면 상에 메모리 소자의 밀집 실장을 위해서 복수의 공면형 시프트 레지스터(514)의 스태거링을 나타내는 평면도이다. 도시되는 것과 같이, 기록선(402)(수축부(410)를 가짐)은 시프트 레지스터(514)의 한쪽 단에 배치되지만, MTJ 소자(516) 및 관련된 판독선(524)은 레지스터(514)의 다른쪽 단에 배치된다. 기록선(402)이 시프트 레지스터(514) 아래에 형성되어 있고, MTJ 판독 소자(516)가 시프트 레지스터 위에 형성되어 있는 것처럼 보이지만, 다른 배치도 생각되는 것을 이해해야 한다.
예컨대, MTJ 판독 소자(516)는 시프트 레지스터(514) 아래에 또는 시프트 레지스터(514)에 매우 인접하게(즉, 동일한 면 상에) 형성될 수 있다. 마찬가지로, 기록선(402)과 수축부(410)의 위치는 시프트 레지스터(514) 위쪽이 될 수 있고, 혹은, 시프트 레지스터(514)에 대해서 수직으로 배치될 수 있다. 즉, 기록선은 웨이퍼 기판에 대해서 수직으로 전류를 운반하는 비아로서 형성될 수 있다.
MTJ 판독 소자(516) 대신에, GMR(giant magnetoresistance) 센서와 같은 다른 판독 메커니즘을 채용할 수도 있다. 생각되는 또 다른 변경은, 고침투력의 필드 포커싱 소자(강자성 필드 집중 장치라고도 불림)와 같은 향상된 기록선 구성과, 회로면 내에 커브, 굽음 또는 다른 비선형 형상을 포함하는 것과 같은 비선형 시프트 레지스터를 포함하지만, 이에 제한되진 않는다.
이하에, 도 7을 참조하면, 메모리 소자의 밀집 실장을 위한 다른 실시예의 복수의 공면형 시프트 레지스터(514)를 나타내는 평면도를 도시한다. 나타내어진 실시예에서, 시프트 레지스터 소자(516)를 스태거링할 필요가 없다. 도 7에 도시된 구조의 일실시예에서, 단일의 공통 기록선(402)는 복수의 시프트 레지스터(516)와 연관되어 있다. 회로의 전류 구동력에 따라, 수축부(예를 들면, 도 6의 소자(410))는 각 시프트 레지스터 소자 아래에 사용될 수 있고, 또는(도 7에 구체적으로 도시된 바와 같이) 단순한 직선형의 기록선(402)이 채용될 수 있다. 양쪽의 예에서, 다수의 공면형 시프트 레지스터(514)의 정렬은 도 7에 도시된 바와 같은 변경된 구성의 판독선(524)을 야기한다. 예컨대, 아래쪽 시프트 레지스터(514)에 대응하는 가장 오른쪽의 판독선은 실질적으로 직선형인 반면에, 다음으로 높은 시프트 레지스터에 대응하는 판독선은 보다 더 L자 형상으로 된다. 그러나, 다른 판독선 구성도 생각된다.
도 7의 단일의 기록선 구성을 사용하여 소망하는 비트를 선택된 시프트 레지스터(514)에 기록하는 것과 관련해서, 2개 메커니즘의 조합이 이용된다. (1) 비트의 자화 방향을 규정하는데 사용되는 소망하는 방향성의 기록 전류(선(402)을 따름)와, (2) 시프트 레지스터의 가장 왼쪽의 활성화된 저장 셀(604) 상의 위치로 비트를 "진입"시키기 위해, 소망하는 시프트 레지스터만을 따라 인가되는 시프트 전류(화살표(602)로 표시됨). 관련된 시프트 전류(602)가 없이 기록선(402)을 따른 기록 전류는 셀(604)의 상태의 전환을 야기하지 않기 때문에, 시프트 레지스터의 저장 상태에 영향을 주지 않을 것이다. 시프트 레지스터의 에지를 기록선(402)의 가장자리로부터 소망하는 거리만큼 간격을 둠으로써 신뢰성 있는 기록을 용이하게 하기 위해서, 셀(604)의 왼쪽 소자는 더미(비저장) 소자로서 의도된다.
시프트 전류(602)가 시프트 레지스터 소자를 따라 도메인 벽을 효과적으로 시프트하기 위해 비교적 큰 전류 밀도가 필요로 되는 것은 종래기술에서 공지된 것이다. 비트가 항상 동일한 방향으로 시프트되는 단극 동작(unipolar operation)은 단순성 및 실장 밀도에 있어서 유리하다. 그러나, 고전류 밀도 시프트와 결합하면, 이러한 동작은 전자 이동을 통한 시간의 흐름에 따라 장치 실패에 이를 수 있다. 따라서, 도 8에는, 활발히 시프트하는 레지스터에서의 시프트 전류에 대한 복귀 전류 경로로서 시프트하지 않는 레지스터를 사용함으로써, 전자 이동으로 인한 장치 실패를 저감시키기 위한 예시적 방식을 도시한다. 도메인 벽의 시프트는 소정 임계값 이상의 전류를 필요로 하기 때문에, 상기 임계 레벨 이하의 전류는 도메인 벽을 시프트하지 않고서 시프트 레지스터를 통해서 통과될 수 있다. 따라서, 소정의 레지스터의 시프트 전류(602)(예를 들면, 선(522b)을 통해서)의 복귀 경로를 다수의 레지스터 전류(702)(예를 들면, 선(522a, 522c, 522d))로 분리함으로써, 감소된 전류(702)로 임의의 레지스터를 시프트하지 않으면서 동시에 전류(602)가 공급된 레지스터가 시프트된다. 이런 식으로 복귀 전류를 사용하는 것은, 전자 이동을 방해하여, 장치 수명을 증대시킬 것이다.
본 발명은 바람직한 실시예 또는 실시예를 참조하여 설명되었지만, 당업자라면, 본 발명의 범위를 벗어나지 않고서 다양한 변경이 이루어질 수 있고 해당 소자에 대해서 대응물로 대체될 수 있음을 이해할 것이다. 또한, 본 발명의 본질적 범위를 벗어나지 않고서 본 발명의 원리에 대해 특정한 상태 또는 재료를 적응시키도록 다양한 변형이 이루어질 수 있다. 따라서, 본 발명은 본 발명을 수행하기 위해 고려되는 최선의 형태로서 개시되는 특정한 실시예에 한정되지 않고, 본 발명은 첨부된 청구항의 범위 내에 있는 모든 실시예를 포함하는 것이 의도된다.

Claims (10)

  1. 기록/판독 능력을 갖는 자성 도메인 벽(domain wall) 메모리 장치로서,
    내부에 복수의 자성 도메인(magnetic domains)을 갖는 강자성 재료로 형성된 긴 트랙을 각각 포함하는 복수의 공면형(coplanar) 시프트 레지스터 구조체 -상기 시프트 레지스터 구조체는 도메인 벽의 위치 선정을 용이하게 하기 위해 내부에 복수의 불연속부(discontinuities)를 더 가짐- 와,
    상기 시프트 레지스터 구조체의 각각에 연관된 자성 판독 소자와,
    상기 시프트 레지스터 구조체의 각각에 연관된 자성 기록 소자 -상기 자성 기록 소자는 상기 공면형 시프트 레지스터 구조체 각각의 길이 방향 축에 직교하는 길이 방향 축을 갖는 단일 기록선을 더 포함함- 와,
    상기 시프트 레지스터 구조체의 각각에 연관된 복수의 시프트 전류선(current wire)을 포함하되,
    상기 복수의 시프트 전류선은, 선택되지 않은 시프트 레지스터에 대응하는 시프트 전류선이, 선택된 시프트 레지스터를 통과하는 시프트 전류에 대한 전류 복귀 경로로서 동작하도록 구성되고, 상기 전류 복귀 경로는 상기 시프트 전류의 방향에 대해 반대 방향인
    자성 도메인 벽 메모리 장치.
  2. 제 1 항에 있어서,
    상기 단일 기록선은 상기 시프트 레지스터 구조체의 제 1 단부에 근접하여 위치되고, 각 자성 판독 소자는 상기 시프트 레지스터 구조체의 제 2 단부에 근접하여 위치되며,
    상기 판독 소자의 말단부는 곧은 형상(straight)이고, 상기 자성 판독 소자의 나머지는 L자 형상인
    자성 도메인 벽 메모리 장치.
  3. 삭제
  4. 기록/판독 능력을 갖는 자성 도메인 벽 메모리 장치로서,
    내부에 복수의 자성 도메인을 갖는 강자성 재료로 형성된 긴 트랙을 각각 포함하는 복수의 공면형 시프트 레지스터 구조체로서, 상기 시프트 레지스터 구조체는 도메인 벽의 위치 선정을 용이하게 하기 위해 내부에 복수의 불연속부를 더 갖는, 복수의 공면형 시프트 레지스터 구조체와,
    상기 시프트 레지스터 구조체의 각각에 연관된 자성 판독 소자와,
    상기 시프트 레지스터 구조체의 각각에 연관된 자성 기록 소자를 포함하되,
    상기 자성 기록 소자는 내부에 수축부(constriction)를 갖는 기록선을 더 포함하며,
    상기 수축부는 상기 연관된 시프트 레지스터 구조체에서의 복수의 불연속부 중 하나의 위치에 대응하는 지점에 위치되는
    자성 도메인 벽 메모리 장치.
  5. 기록/판독 능력을 갖는 자성 도메인 벽 메모리를 형성하는 방법으로서,
    내부에 복수의 자성 도메인을 갖는 강자성 재료로 형성된 긴 트랙을 각각 포함하는 복수의 공면형 시프트 레지스터 구조체를 형성하는 단계?상기 시프트 레지스터 구조체는 도메인 벽의 위치 선정을 용이하게 하기 위해 내부에 복수의 불연속부를 더 가짐?와,
    상기 시프트 레지스터 구조체의 각각에 연관된 자성 판독 소자를 형성하는 단계와,
    상기 시프트 레지스터 구조체의 각각에 연관된 자성 기록 소자를 형성하는 단계를 포함하되,
    상기 자성 기록 소자는 내부에 수축부를 갖는 기록선을 더 포함하며,
    상기 수축부는 상기 연관된 시프트 레지스터 구조체에서의 복수의 불연속부 중 하나의 위치에 대응하는 지점에 위치되는
    자성 도메인 벽 메모리의 형성 방법.
  6. 제 5 항에 있어서,
    상기 시프트 레지스터 구조체를 형성하는 단계는,
    강자성 자유층, 상기 자유층 위에 터널 배리어층, 상기 터널 배리어층 위에 고정층(pinned layer), 상기 고정층 위에 캡층을 형성하는 단계와,
    상기 자성 판독 소자에 대응하는 위치에서 상기 캡층 및 고정층을 리소그래피로 패터닝 및 에칭하는 단계와,
    상기 터널 배리어층과, 상기 캡층 및 상기 고정층의 패터닝된 부분 위에 캡슐화층(encapsulation layer)을 형성하는 단계와,
    상기 캡슐화층, 터널 배리어층 및 자유층을 리소그래피로 패터닝 및 에칭하여, 각 시프트 레지스터 구조체의 상기 긴 트랙을 한정하는 단계
    를 더 포함하는 자성 도메인 벽 메모리의 형성 방법.
  7. 제 5 항에 있어서,
    상기 불연속부를 한정하기 위해 상기 긴 트랙 내에 복수의 수직 노치를 형성하는 단계를 더 포함하는 자성 도메인 벽 메모리의 형성 방법.
  8. 제 5 항에 있어서,
    상기 자성 기록 소자를 형성하는 단계는,
    반도체 장치의 실리콘 CMOS 레벨 위에 레벨간(interlevel) 유전체층을 형성하는 단계와,
    상기 레벨간 유전체층에 복수의 기록선을 형성하는 단계를 더 포함하되,
    상기 기록선은 상기 시프트 레지스터 구조체의 상기 긴 트랙에 대해서 수직인 방향으로 가로지르며,
    하나의 기록선에서의 수축부는 다른 기록선의 인접한 수축부에 대해서 기록선의 방향을 따라 선형적으로 오프셋되는
    자성 도메인 벽 메모리의 형성 방법.
  9. 기록/판독 능력을 갖는 자성 도메인 벽 시프트 레지스터 구조체를 형성하는 방법으로서,
    반도체 장치의 CMOS 레벨 위에 제 1 레벨간 유전체층을 형성하는 단계와,
    상기 레벨간 유전체층에 복수의 기록선을 형성하는 단계?상기 기록선은 제 1 방향으로 가로지르고, 복수의 기록선의 각각은 내부에 수축부를 가지며, 하나의 기록선에서의 수축부는 다른 기록선의 인접한 수축부에 대해서 상기 제 1 방향을 따라 선형적으로 오프셋됨?와,
    상기 제 1 레벨간 유전체층 내에, 상기 반도체 장치의 CMOS 레벨에 상기 복수의 기록선을 연결하는, 제 1 복수의 비아를 형성하는 단계와,
    상기 기록선의 상부면 위에 유전체 캡층을 형성하는 단계와,
    상기 유전체 캡층 위에 강자성 자유층, 상기 자유층 위에 터널 배리어층, 상기 터널 배리어층 위에 고정층, 상기 고정층 위에 제 2 캡층을 형성하는 단계와,
    자기 터널 접합(MTJ) 판독 소자에 대응하는 위치에서 상기 제 2 캡층 및 고정층을 리소그래피로 패터닝 및 에칭하는 단계와,
    상기 터널 배리어층과, 상기 제 2 캡층 및 고정층의 패터닝된 부분 위에 캡슐화층을 형성하는 단계와,
    상기 캡슐화층, 터널 배리어층 및 자유층을 리소그래피로 패터닝 및 에칭하여, 복수의 공면형 시프트 레지스터 구조체의 각각에 대해 긴 트랙을 규정하는 단계를 포함하되,
    상기 긴 트랙은 상기 제 1 방향에 대해 수직인 제 2 방향을 가로지르며,
    상기 공면형 시프트 레지스터 구조체는 내부에 복수의 자성 도메인을 포함하도록 형성되며, 상기 시프트 레지스터 구조체는 도메인 벽의 위치 선정을 용이하게 하기 위해 내부에 복수의 불연속부를 더 갖는
    자성 도메인 벽 시프트 레지스터 구조체의 형성 방법.
  10. 제 9 항에 있어서,
    각각의 시프트 레지스터 구조체는 인접한 시프트 레지스터 구조체에 대해 상기 제 2 방향을 따라 선형적으로 오프셋되는
    자성 도메인 벽 시프트 레지스터 구조체의 형성 방법.
KR1020097021070A 2007-03-30 2007-12-04 고밀도 평면형의 자성 도메인 벽 메모리 장치 및 그 형성 방법 KR101120808B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/694,183 US7514271B2 (en) 2007-03-30 2007-03-30 Method of forming high density planar magnetic domain wall memory
US11/694,183 2007-03-30
PCT/US2007/024798 WO2008121134A1 (en) 2007-03-30 2007-12-04 High density planar magnetic domain wall memory apparatus and method of forming the same

Publications (2)

Publication Number Publication Date
KR20100002255A KR20100002255A (ko) 2010-01-06
KR101120808B1 true KR101120808B1 (ko) 2012-03-26

Family

ID=39794015

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097021070A KR101120808B1 (ko) 2007-03-30 2007-12-04 고밀도 평면형의 자성 도메인 벽 메모리 장치 및 그 형성 방법

Country Status (7)

Country Link
US (3) US7514271B2 (ko)
EP (1) EP2140458B1 (ko)
JP (1) JP5063775B2 (ko)
KR (1) KR101120808B1 (ko)
AT (1) ATE503252T1 (ko)
DE (1) DE602007013472D1 (ko)
WO (1) WO2008121134A1 (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101098891B (zh) 2005-01-05 2014-05-21 F-星生物技术研究与开发有限公司 分子中互补决定区以外的区域中工程改造了的具有结合特性的合成免疫球蛋白结构域
US8314024B2 (en) 2008-12-19 2012-11-20 Unity Semiconductor Corporation Device fabrication
US20130082232A1 (en) 2011-09-30 2013-04-04 Unity Semiconductor Corporation Multi Layered Conductive Metal Oxide Structures And Methods For Facilitating Enhanced Performance Characteristics Of Two Terminal Memory Cells
KR100837411B1 (ko) * 2006-12-06 2008-06-12 삼성전자주식회사 자구벽 이동을 이용한 데이터 저장 장치 및 그의 동작 방법
US7514271B2 (en) * 2007-03-30 2009-04-07 International Business Machines Corporation Method of forming high density planar magnetic domain wall memory
KR101435516B1 (ko) * 2008-02-14 2014-08-29 삼성전자주식회사 자구벽 이동을 이용한 정보저장장치 및 그 동작방법
EP2113255A1 (en) 2008-05-02 2009-11-04 f-star Biotechnologische Forschungs- und Entwicklungsges.m.b.H. Cytotoxic immunoglobulin
US8102691B2 (en) * 2008-06-24 2012-01-24 Seagate Technology Llc Magnetic tracks with domain wall storage anchors
US7876595B2 (en) * 2008-09-19 2011-01-25 Seagate Technology Llc Magnetic shift register as counter and data storage device
US7969774B2 (en) * 2009-03-10 2011-06-28 Micron Technology, Inc. Electronic devices formed of two or more substrates bonded together, electronic systems comprising electronic devices and methods of making electronic devices
US8331125B2 (en) * 2009-08-26 2012-12-11 International Business Machines Corporation Array architecture and operation for high density magnetic racetrack memory system
US8164940B2 (en) * 2009-12-15 2012-04-24 Hitachi Global Storage Technologies Netherlands, B.V. Read/write structures for a three dimensional memory
US20110186946A1 (en) * 2010-02-04 2011-08-04 Qualcomm Incorporated Magnetic Tunnel Junction with Domain Wall Pinning
US8279662B2 (en) * 2010-11-11 2012-10-02 Seagate Technology Llc Multi-bit magnetic memory with independently programmable free layer domains
JP5615310B2 (ja) * 2012-03-16 2014-10-29 株式会社東芝 磁気メモリ
US20140003118A1 (en) * 2012-07-02 2014-01-02 International Business Machines Corporation Magnetic tunnel junction self-alignment in magnetic domain wall shift register memory devices
US8923039B2 (en) 2012-11-06 2014-12-30 International Business Machines Corporation Multiple bit nonvolatile memory based on current induced domain wall motion in a nanowire magnetic tunnel junction
US8772889B2 (en) 2012-11-20 2014-07-08 International Business Machines Corporation Magnetic domain wall shift register memory device readout
US9048410B2 (en) 2013-05-31 2015-06-02 Micron Technology, Inc. Memory devices comprising magnetic tracks individually comprising a plurality of magnetic domains having domain walls and methods of forming a memory device comprising magnetic tracks individually comprising a plurality of magnetic domains having domain walls
JP6172850B2 (ja) 2013-07-30 2017-08-02 東芝メモリ株式会社 磁気記憶素子、磁気記憶装置、磁気メモリ、および磁気記憶素子の駆動方法
US9123878B2 (en) 2013-09-09 2015-09-01 Kabushiki Kaisha Toshiba Magnetic memory device utilizing magnetic domain wall motion
JP6104774B2 (ja) * 2013-09-19 2017-03-29 株式会社東芝 磁壁移動型メモリおよびその書き込み方法
US10026431B2 (en) * 2013-11-01 2018-07-17 Carnegie Mellon University Magnetic shift register
WO2015171620A1 (en) 2014-05-05 2015-11-12 University Of South Florida Physically unclonable function based on domain wall memory and method of use
US20160064060A1 (en) * 2014-09-02 2016-03-03 Nanyang Technological University Method of forming a magnetic domain wall in a nanowire
WO2017074263A1 (en) * 2015-10-26 2017-05-04 Nanyang Technological University Magnetic memory devices and methods of operating the same
CN106533431A (zh) * 2016-11-03 2017-03-22 南京大学 一种低能耗金属基逻辑电路
JP2018157019A (ja) 2017-03-16 2018-10-04 東芝メモリ株式会社 磁気記憶装置
CN107611255B (zh) * 2017-09-11 2019-09-10 北京航空航天大学 一种高密度磁性存储器件
JP2019057545A (ja) 2017-09-19 2019-04-11 東芝メモリ株式会社 磁気記憶装置
US10056126B1 (en) 2017-10-27 2018-08-21 Honeywell International Inc. Magnetic tunnel junction based memory device
US10374148B1 (en) 2018-02-08 2019-08-06 Sandisk Technologies Llc Multi-resistance MRAM
US10381548B1 (en) 2018-02-08 2019-08-13 Sandisk Technologies Llc Multi-resistance MRAM
KR20210018696A (ko) 2019-08-09 2021-02-18 삼성전자주식회사 자기 메모리 장치
KR20210021225A (ko) 2019-08-16 2021-02-25 삼성전자주식회사 자기 메모리 장치
JP2021149769A (ja) 2020-03-23 2021-09-27 キオクシア株式会社 メモリシステムおよびシフトレジスタ型メモリ
US11751492B2 (en) 2021-09-24 2023-09-05 International Business Machines Corporation Embedded memory pillar

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050078509A1 (en) * 2003-10-14 2005-04-14 International Business Machines Corporation System and method for reading data stored on a magnetic shift register
US20080080234A1 (en) 2006-10-03 2008-04-03 Yoshihisa Iwata Magnetic memory device and write/read method of the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4253161A (en) * 1979-10-15 1981-02-24 Sperry Corporation Generator/shift register/detector for cross-tie wall memory system
US5341261A (en) 1991-08-26 1994-08-23 International Business Machines Corporation Magnetoresistive sensor having multilayer thin film structure
US5583727A (en) 1995-05-15 1996-12-10 International Business Machines Corporation Multiple data layer magnetic recording data storage system with digital magnetoresistive read sensor
JP2002170377A (ja) 2000-09-22 2002-06-14 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP4656720B2 (ja) 2000-09-25 2011-03-23 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6538919B1 (en) 2000-11-08 2003-03-25 International Business Machines Corporation Magnetic tunnel junctions using ferrimagnetic materials
JP4726292B2 (ja) 2000-11-14 2011-07-20 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6473328B1 (en) 2001-08-30 2002-10-29 Micron Technology, Inc. Three-dimensional magnetic memory array with a minimal number of access conductors therein
US6518588B1 (en) 2001-10-17 2003-02-11 International Business Machines Corporation Magnetic random access memory with thermally stable magnetic tunnel junction cells
US6927073B2 (en) 2002-05-16 2005-08-09 Nova Research, Inc. Methods of fabricating magnetoresistive memory devices
JP3920804B2 (ja) 2003-04-04 2007-05-30 松下電器産業株式会社 半導体記憶装置
US6898132B2 (en) 2003-06-10 2005-05-24 International Business Machines Corporation System and method for writing to a magnetic shift register
US6834005B1 (en) 2003-06-10 2004-12-21 International Business Machines Corporation Shiftable magnetic shift register and method of using the same
JP4413603B2 (ja) * 2003-12-24 2010-02-10 株式会社東芝 磁気記憶装置及び磁気情報の書込み方法
US7236386B2 (en) * 2004-12-04 2007-06-26 International Business Machines Corporation System and method for transferring data to and from a magnetic shift register with a shiftable data column
WO2006115275A1 (ja) * 2005-04-26 2006-11-02 Kyoto University Ｍｒａｍおよびその書き込み方法
JP2007324171A (ja) * 2006-05-30 2007-12-13 Fujitsu Ltd 磁気メモリ装置及びその製造方法
US7514271B2 (en) 2007-03-30 2009-04-07 International Business Machines Corporation Method of forming high density planar magnetic domain wall memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050078509A1 (en) * 2003-10-14 2005-04-14 International Business Machines Corporation System and method for reading data stored on a magnetic shift register
US20080080234A1 (en) 2006-10-03 2008-04-03 Yoshihisa Iwata Magnetic memory device and write/read method of the same

Also Published As

Publication number Publication date
EP2140458A1 (en) 2010-01-06
DE602007013472D1 (de) 2011-05-05
KR20100002255A (ko) 2010-01-06
US8009453B2 (en) 2011-08-30
US7514271B2 (en) 2009-04-07
US8023305B2 (en) 2011-09-20
US20080239785A1 (en) 2008-10-02
WO2008121134A1 (en) 2008-10-09
EP2140458B1 (en) 2011-03-23
JP5063775B2 (ja) 2012-10-31
JP2010524233A (ja) 2010-07-15
US20080239784A1 (en) 2008-10-02
US20080243972A1 (en) 2008-10-02
EP2140458A4 (en) 2010-05-05
ATE503252T1 (de) 2011-04-15

Similar Documents

Publication Publication Date Title
KR101120808B1 (ko) 고밀도 평면형의 자성 도메인 벽 메모리 장치 및 그 형성 방법
US10020044B2 (en) High-density magnetic memory device
KR100457159B1 (ko) 마그네틱 램
US7315470B2 (en) Data storage device and associated method for writing data to, and reading data from an unpatterned magnetic layer
KR100676358B1 (ko) 자기 터널 접합을 갖는 메모리 셀을 구비한 박막 자성체기억 장치
US11778924B2 (en) Magnetic device and magnetic random access memory
US6946712B2 (en) Magnetic memory device using SOI substrate
US8796793B2 (en) Magnetoresistive element, magnetic random access memory and method of manufacturing the same
US7969762B2 (en) Spintronic device with control by domain wall displacement induced by a current of spin-polarized carriers
US20070091673A1 (en) Semiconductor memory device
JP2007518216A (ja) 磁気トンネル接合用の分離書込みおよび読出しアクセスアーキテクチャ
JPWO2016182085A1 (ja) 磁気抵抗効果素子及び磁気メモリ装置
US20110141792A1 (en) Read/write structures for a three dimensional memory
JP2005526351A (ja) 読み出し信号が最大で且つ電磁妨害を低減するｍｒａｍセルおよびアレイ構造
US7095069B2 (en) Magnetoresistive random access memory, and manufacturing method thereof
US6885576B2 (en) Closed flux magnetic memory
KR100422945B1 (ko) 바이폴라 접합 트랜지스터를 이용한 마그네틱 램의 기억방법
KR100684893B1 (ko) 자기 메모리 장치 및 그 제조방법
US6807092B1 (en) MRAM cell having frustrated magnetic reservoirs
CN113451355B (zh) 基于自旋轨道矩的磁性存储器件
KR100486708B1 (ko) 자기 랜덤 액세스 메모리 및 그 작동 방법
KR101407643B1 (ko) 멀티 비트 메모리 소자와 그 동작방법
KR20020060834A (ko) 자성체 메모리 소자 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150127

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160128

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170125

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180129

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20200129

Year of fee payment: 9