KR101116340B1 - 고효율 태양전지 셀 구조 및 그 제조방법 - Google Patents
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Abstract
본 발명은 도핑된 산화막의 농도 차이와 도핑된 질화막의 농도 차이를 이용하여 고효율의 에너지를 양산할 수 있게 한 고효율 태양전지 셀 구조 및 그 제조방법에 관한 것이다.
본 발명의 태양전지 셀 구조는 상부 및 하부의 에미터 전극과 베이스 전극에는 각각의 제 1산화막, 도핑된 산화막 및 제 2산화막을 통하여 형성되는 상대적으로 적은 수소 농도 및 더 조밀한 구조를 갖는 제 1질화막, 상대적으로 많은 수소를 갖는 질화막 및 상대적으로 적은 수소 농도 및 더 조밀한 구조를 갖는 제 2질화막과; 에미터 시드(seed)전극과 실리콘 기판 사이에는 도핑된 산화막을 통하여 도핑된 낮은 농도의 에미터 영역 및 실리콘 기판 위에 직접 불순물을 도핑한 높은 농도의 에미터 영역과; 상기 베이스 전극의 상부에 형성되는 실리콘 기판 보다 높은 농도의 베이스 영역과; 로 구성되고, 상기 높은 농도의 에미터 영역과 실리콘 기판 보다 높은 농도의 베이스 영역이 그대로 금속과 반도체의 접합 영역으로 사용되도록 하며, 상기한 태양전지 셀 구조를 달성하기 위하여 다단의 제조공정으로 태양전지 셀의 제조방법을 제공한다.
태양전지, 질화막, 도핑된 산화막, 실리콘 기판, 감광막, 식각
Description
본 발명은 불순물이 도핑된 산화막을 통한 낮은 농도의 에미터 영역과 직접 불순물을 도핑한 높은 농도의 에미터 영역의 형성과 수소 농도가 다르고 조밀성이 다른 질화막을 통한 수소의 확산을 느리게 함으로써 고온 공정 후에도 실리콘과 산화막 사이의 계면에 있는 불완전한 결합을 수소가 채워 안정한 결합을 가질 수 있도록 함으로써 고효율의 에너지를 양산할 수 있게 한 고효율 태양전지 셀 구조 및 그 제조방법에 관한 것이다.
태양전지 셀(Solar Cell 또는 Photovoltaic Cell)은 태양광을 직접 전기로 변환시키는 태양광 발전의 핵심소자이다.
반도체의 pn접합으로 만든 태양전지 셀에 반도체의 금지대폭(Eg: Band-gap)보다 큰 에너지를 가진 태양광이 입사되면 전자-정공 쌍이 생성되는데, 이들 전자-정공이 pn 접합부에 형성된 전기장에 의해 전자는 n층으로, 정공은 p층으로 모이게 됨에 따라 pn간에 기전력(광기전력: Photovoltage)이 발생하게 된다. 이 때 양단의 전극에 부하를 연결하면 전류가 흐르게 되는 것이 동작원리이다.
이와 같은 태양전지 셀은 1980년대 이후 그 개발이 활발하게 진행되고 있고, 고효율의 태양전지 셀을 만들기 위한 노력이 경주되고 있다.
종래의 고효율의 태양전지 셀 구조는 "High-efficiency solar cells from FZ, CZ and MC silicon material", the Twenty Third IEEE Photovoltaic Specialists Conference, pp. 271-276, 1993에 상세히 나타나 있다.
상기 문헌에 나타난 태양전지 셀의 제조 기술은 고효율 태양전지 셀을 만들기 위하여 총 6장의 마스크를 사용하여야 하며, 텍스처링(Texturing) 마스크를 제외 하더라도 총 5장의 마스크를 사용하고 있기 때문에 공정 수가 증가하여 제조 단가가 높은 단점이 있었다.
또한 종래의 기술로서 산화막과 질화막을 사용하고 있는 기술을 살펴보면, "OXIDE / LPCVD NITRIDE STACKS ON SILICON: THE EFFECTS OF HIGH TEMPERATURE TREATMENTS ON BULK LIFETIME AND ON SURFACE PASSIVATION", 17th European Photovoltaic Solar Energy Conference and Exhibition, 19-May-2004.에 상세하게 나타나 있다.
산화막 및 질화막을 사용한 기술은 도 1에 나타낸 바와 같이 반도체 제조공정에서 산화막 및 질화막 형성 후 초기 고온 공정을 진행함에 따라 질화막에 있는 수소가 산화막을 통하여 실리콘 기판과 신화막의 경계면에서의 불완전한 결합을 채워 안정한 구조를 형성하고 있으나, 이 후의 고온 공정의 시간이나 온도가 증가함에 따라 경계면에서 수소가 불완전한 결합을 놔두고 떨어져 나와 다시 실리콘 기판으로 확산함에 따라 남아있는 경계면에서의 불완전한 결합으로 인하여 누설 전류가 증가하고, 표면 재결합 속도가 증가하게 되는 단점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 상대적으로 적은 수소 농도 및 더 조밀한 구조를 갖는 질화막층에서 수소의 확산이 느려지는 점을 이용하여 반도체 제조공정의 고온공정이 장시간 지속되어도 느리게 확산된 수소들이 실리콘 기판과 산화막층 사이의 경계면에 있는 불완전한 결합들을 채워 안정한 결합을 유지하도록 함으로써 누설전류가 감소되어 고효율을 얻을 수 있는 고효율 태양전지 셀 구조 및 그 제조방법을 제공하는 점에 있다.
다른 목적은 높은 농도의 에미터 영역 마스크와 베이스 영역 마스크에 의하여 설정된 영역을 각각 금속과의 접합 마스크를 사용하도록 하여 제조 공정을 단순화시킬 수 있는 고효율 태양전지 셀 구조 및 그 제조방법을 제공하는 점에 있다.
본 발명의 태양전지 셀 구조는 상부 및 하부의 에미터 전극과 베이스 전극에는 각각의 제 1산화막, 도핑된 산화막 및 제 2산화막을 통하여 형성되는 소정의 수소 농도 및 조밀한 구조를 갖는 제 1질화막, 상기 제 1질화막보다 많은 수소 농도를 가지는 질화막 및 상기 제 1질화막과 같은 수소 농도 및 조밀한 구조를 갖는 제 2질화막과;
에미터 시드(seed) 전극과 실리콘 기판 사이에는 도핑된 산화막을 통하여 도핑된 낮은 농도의 에미터 영역 및 직접 불순물을 도핑한 높은 농도의 에미터 영역 과;
상기 베이스 전극의 상부에 형성되는 실리콘 기판 보다 높은 농도의 베이스 영역과;
로 구성되고, 상기 높은 농도의 에미터 영역과 실리콘 기판 보다 높은 농도의 베이스 영역이 그대로 금속과 반도체의 접합 영역으로 사용되도록 하여 이루어지며,
상기한 태양전지 셀 구조를 달성하기 위하여 다단의 제조공정으로 태양전지 셀의 제조방법을 제공하고 있다.
상기와 같은 본 발명은 태양전지 셀 구조에서 낮은 농도의 에미터 영역 위에 산화막이 있고 그 산화막 위에 낮은 수소 농도 및 더 조밀한 구조를 갖는 질화막, 높은 수소 농도를 갖는 질화막, 낮은 수소 농도 및 더 조밀한 구조를 갖는 질화막의 3층 질화막을 사용하는 것을 특징으로 하며,
태양전지 셀 구조에서 낮은 농도의 에미터 영역 위에서의 산화막의 두께가 웨이퍼 뒷면(back-side)의 실리콘 기판 위의 산화막의 두께보다 두껍게 형성되는 것을 특징으로 하며,
또한 태양전지 셀 구조에서 높은 농도의 에미터 영역과 금속의 접합 영역이 높은 농도의 에미터 영역 마스크 만을 사용하여 형성되고, 상기 접합영역과 높은 농도의 에미터 영역이 정확히 정렬되는 것을 특징으로 하고,
태양전지 셀 구조에서 기판보다 높은 농도의 베이스 영역과 금속의 접합 영역이 기판보다 높은 농도의 베이스 영역 마스크 만을 사용하여 형성되고, 접합영역과 기판보다 높은 농도의 베이스 영역이 정확히 정렬되는 것을 특징으로 하고 있다.
본 발명에서는 고효율 태양전지 셀 구조에서 공정으로써 종래기술과는 다르게 고효율 태양전지 셀의 초기 공정에서 산화막과 낮은 수소 농도 및 더 조밀한 구조를 갖는 질화막, 높은 수소 농도를 갖는 질화막, 그리고 낮은 수소 농도 및 더 조밀한 구조를 갖는 질화막으로 구성된 3층의 질화막들을 사용하여 높은 농도의 에미터 영역과 기판보다 높은 농도의 베이스 영역을 정의하는 마스크 영역이 그대로 금속과 반도체의 접합 영역으로 사용함으로써 마스크를 2장 절약할 수 있도록 하였으며, 또한 낮은 농도의 에미터 영역이 도핑된 산화막으로부터 확산된 불순물이 실리콘 기판에 도핑되어 형성되도록 함으로써 종래 기술보다 공정을 단순하게 할 수 있도록 하여 제조 원가를 감소시킬 수 있는 효과가 있다.
또한 본 발명에서는 실리콘 기판 위에 산화막과 낮은 수소 농도 및 더 조밀한 구조를 갖는 질화막, 높은 수소 농도를 갖는 질화막, 그리고 낮은 수소 농도 및 더 조밀한 구조를 갖는 질화막으로 구성된 3층의 질화막들을 사용하여 높은 수소 농도를 갖는 질화막에서 수소가 아래층의 낮은 수소 농도 및 더 조밀한 구조를 갖는 질화막을 통하여 느리게 확산되는 점을 이용하여 종래 기술보다 더 긴 시간 동안 고온 공정을 진행한 경우에도 이러한 느리게 확산되는 수소들이 실리콘 기판과 산화막 경계면에서 불완전한 결합을 채우도록 함으로써 종래기술에서 생기는 문제점을 개선시킬 수 있는 효과가 있다.
본 발명의 실시예를 첨부도면에 의하여 상세히 설명하면 다음과 같다.
먼저 도 5의 (o)에 의하여 완성된 태양전지 셀 구조를 살펴본다.
에미터 시드 전극(16)에 연결된 에미터 전극(17)과 베이스 전극(15) 사이에는 실리콘 기판(1)을 통하여 다단의 산화막층 및 질화막층이 형성되어 있다.
상부 및 하부의 에미터 전극(17)과 베이스 전극(15)에는 각각의 제 1산화막(2), 도핑된 산화막(3) 및 제 2산화막(10)을 통하여 각각 3단의 질화막이 형성되고, 이 질화막은 소정의 수소 농도 및 조밀한 구조를 갖는 제 1질화막(5), 상기 제 1질화막(5)보다 많은 수소 농도를 갖는 질화막(6) 및 상기 제 1질화막(5)과 같은 수소 농도 및 조밀한 구조를 갖는 제 2질화막(7)으로 형성되어 있어 중간층의 질화막(6)에 고농도의 수소가 분포되도록 구성되어 있다.
그리고 에미터 시드 전극(16)과 실리콘 기판(1) 사이에는 도핑된 산화막(3)을 통하여 도핑된 낮은 농도의 에미터 영역(11) 및 직접 불순물을 도핑하여 형성한 높은 농도의 에미터 영역(13)과, 베이스 전극(15)의 상부에 형성되는 실리콘 기판(1) 보다 높은 농도의 베이스 영역(9)을 가지고 있다.
상기 높은 농도의 에미터 영역(13)과 실리콘 기판(1) 보다 높은 농도의 베이스 영역(9)을 정의하는 영역이 그대로 금속과 반도체의 접합 영역으로 사용된다.
이와 같이 구성된 본 발명에서 3층의 질화막(5),(6),(7)의 구조로 인하여 중간층의 많이 포함된 수소들이 고효율 태양전지 셀의 높은 온도의 제조 공정 중에도 에미터 또는 실리콘 기판 쪽으로 느리게 확산되도록 함으로써 산화막과 에미터와의 경계면 및 기판과 산화막과의 경계면에서의 불완전한 결합을 수소가 채우도록 하여 안정한 결합을 유지함으로써 태양전지의 효율을 높일 수 있는 특징이 있다.
또한 금속과 에미터의 접합 마스크 및 금속과 베이스의 접합마스크를 따로 사용하지 않고 높은 농도의 에미터 영역 마스크와 베이스 영역 마스크에 의하여 정의된 영역을 각각 금속과의 접합 마스크로 사용하도록 하여 고효율 태양전지 셀의 제작 비용을 감소시킬 수 있는 특징이 있다.
다음에 본 발명의 제조공정을 통하여 완성된 태양전지 셀의 제조방법을 도 2 내지 도 5에 의하여 순차적으로 살펴보면 다음과 같다.
산화막 및 질화막 형성 공정(도 2)
(a) 실리콘 기판(1)의 세정후 실리콘 기판의 절삭된 부분의 거칠고 결함이 많은 표면 영역을 일정 두께로 식각한다.
(b) 다음에 다시 세정 처리한 후 실리콘 기판 상하에 제 1산화막(2)을 성장시키고, 제 1산화막(2)의 표면을 불순물로 도핑하여 제 1산화막(2)의 표면 윗 부분에 불순물이 도핑된 산화막(3)이 형성되도록 한다. 상기 불순물들은 이후의 고온 공정을 겪으면서 도핑된 산화막(3)으로부터 실리콘으로 확산되어 낮은 농도의 에미터 영역(11)을 형성하게 되며, 이 과정에서 제 1산화막(2)은 도핑된 산화막(3)으로 변하게 된다. 따라서 이후의 공정에서는 웨이퍼 앞면에 있는 제 1산화막(2)은 도핑된 산화막(3)으로 포함하여 언급한다. 여기서 기판이 p-형인 경우는 n-형의 불순물인 인(P) 또는 비소(As)를 도핑하고, 기판이 n-형일 때는 p-형의 불순물인 붕소(B) 또는 갈륨(Ga)을 포함하는 기체 또는 고체 또는 액체 소스를 사용하여 도핑한다.
다음에 웨이퍼 앞면(Front-side)에 제 1감광막(4)을 도포하고, 식각 처리하는 것으 로 웨이퍼 앞면은 제 1감광막에 의하여 보호되고, 웨이퍼 뒷면의 제 1산화막(2) 밑 부분에 있는 도핑된 제 1산화막(2) 부분만을 식각 처리한다(timed etch).
(c) 식각 처리된 후 제 1감광막(4)을 제거하여 세정하고, 소정의 수소 농도 및 조밀한 구조를 갖는 제 1질화막(5)을 증착하고, 다시 그 위에 상기 제 1질화막(5)보다 많은 수소 농도를 갖는 질화막(6)을 증착하고, 다시 그 위에 상기 제 1질화막(5)과 같은 수소 농도 및 조밀한 구조를 갖는 제 2질화막(7)을 증착한다.
여기서 소정의 수소 농도 및 조밀한 구조를 갖는 제 1질화막(5)및 제 2질화막(7)은 일례로 LPCVD(Low Pressure Chemical Vapor Deposition) 또는 APCVD(Atmosphere Pressure Chemical Vapor Deposition) 방식으로 증착할 수 있으며, 상기 제 1질화막(5)보다 수소를 많이 포함하는 질화막(6)은 일례로 PECVD (Plasma Enhanced Chemical Vapor Deposition)방식으로 증착할 수 있으며, 이와 같은 방식을 사용하는 경우 생산원가를 저감시킬 수가 있다.
베이스 영역 형성 공정(도 3)
(d) 웨이퍼 하부에 제 2감광막(8)을 도포한 후 기판보다 높은 농도의 베이스 영역 마스크를 사용하여 베이스 영역 부분을 노출시킨 후, 노출된 제 2질화막(7), 질화막(6), 제 1질화막(5) 및 제 1산화막(2)을 차례로 식각 처리한다.
(e) 다음에 상기 제 2감광막(8)을 제거한다.
(f) 그리고 세정하고 노출된 실리콘 기판을 도핑하여 기판보다 높은 농도의 베이스 영역(9)과 제 2산화막(10)을 성장시킨다.
여기서 기판보다 높은 농도의 베이스 영역(9) 도핑은 기판과 동일한 형의 불 순물을 사용한다.
에미터 영역 형성 공정(도 4)
(g) 웨이퍼 앞면에 제 3감광막(12)을 도포하고 높은 농도의 에미터 영역마스크를 사용하여 높은 농도의 에미터 영역(13)이 형성될 부분만 노출시킨다.
(h) 노출된 제 2질화막(7), 질화막(6), 제 1질화막(5) 및 도핑된 산화막(3)을 차례로 식각한다.
(i) 그리고 제 3감광막(12)을 제거한다.
(j) 다음에 세정 후 노출된 실리콘 영역에 불순물을 도핑하여 높은 농도의 에미터 영역(13)과 제 3산화막(14)을 형성시킨다.
여기서 불순물은 실리콘기판(1)이 p-형인 경우는 n-형의 불순물인 인(P) 또는 비소(As)를 포함하고, 기판이 n-형일 때는 p-형의 불순물인 붕소(B) 또는 갈륨(Ga)을 포함하는 기체 또는 고체 또는 액체 소스를 사용하여 도핑한다.
전극 형성 공정(도 5)
(k) 웨이퍼 뒷면의 노출된 제 2산화막(10)을 식각한다.
(l) 다음에 세정하고, 노출된 높은 농도의 베이스 영역(9) 및 웨이퍼 뒷면 전체에 베이스 전극(15)을 형성하기 위한 금속 증착을 실시한다.
여기서 금속 얼로이(metal alloy) 공정을 추가할 수도 있다.
(m) 그리고 웨이퍼 앞면 부분에 노출된 제 3산화막(14)을 식각한다.
(n) 세정 후, 노출된 높은 농도의 에미터 영역(13) 및 웨이퍼 앞면의 전체에 에미터 시드 금속을 증착(Front-side 금속증착)한 후, 에미터 시드 금속 위에 감광 막을 도포하고 에미터 전극 마스크를 사용하여 에미터 시드 전극(16)이 형성될 부분만 감광막이 남아있고 다른 부분은 노출되도록 한 다음, 노출된 부분의 에미터 시드 금속을 식각하여 제거하고, 남아 있는 감광막을 제거하고 세정하여 에미터 시드 전극(16)을 형성한다.
(o) 최종 공정으로 웨이퍼 앞면에 형성된 에미터 시드 전극(16)의 저항을 낮추기 위하여 전기분해(Electro-plating) 공정을 사용하여 에미터 시드 전극(16) 위에 두껍게 증착된 에미터 전극(17)을 형성시킨 후, 금속 얼로이 공정을 실시하여 완성한다. 이 때 두껍게 증착되는 에미터 전극(17)은 에미터 시드 전극(16) 위 뿐만 아니라 측면으로도 형성되어 최종 형성된 두껍게 증착된 에미터 전극(17)의 폭은 에미터 시드 전극(16)의 폭보다 더 크게 된다.
이하 본 발명의 다른 실시예를 살펴보면 다음과 같다
도 2에서 보여준 상기 본 발명의 실시예의 (a)에서
(a) 실리콘 기판(1)의 세정후 실리콘 기판(1)의 절삭된 부분의 거칠고 결함이 많은 표면 영역을 일정 두께로 식각한 후, 실리콘 기판(1)의 표면에 텍스처링 형성 공정을 추가 할 수 있다.
이와 같은 텍스처링 공정에 의하여 실리콘 기판(1)의 표면에 균일한 또는 랜덤(random)한 피라미드 구조를 형성함으로써 태양광의 반사율을 줄일 수 있다. 이와 같은 텍스처링 공정은 웨이퍼 앞면의 전체, 또는 웨이퍼 앞면 및 뒷면의 전체, 또는 마스크를 사용하여 웨이퍼 앞면의 일부 영역에만 형성할 수 있다.
도 4에서 보여준 상기 본 발명의 실시예의 (j) 공정 이후에,
웨이퍼 뒷면에 질화막을 추가로 증착하고, 어닐 공정을 추가한 후, 상기 추가 증착한 질화막을 건식각하여 기판보다 높은 농도를 갖는 베이스 영역(9)의 아래쪽 측벽에 상기 추가 증착한 질화막 측벽막을 형성하는 것을 추가하는 것으로 변경할 수 있다.
또한 도 5에서 보여준 상기 본 발명의 실시예의 (l)의 공정을 진행한 이후에 금속 얼로이 공정을 추가하는 것으로 변경할 수 있다.
또한, 도 5에서 보여준 상기 본 발명의 실시예의 (l)의 공정 이후에,
웨이퍼 앞면에 질화막을 추가로 증착하고, 어닐 공정을 추가한 후, 상기 추가 증착한 질화막을 건식각하여 높은 농도의 에미터 영역(13)의 위쪽 측벽에 상기 추가 증착한 질화막 측벽막을 형성하는 것을 추가하는 것으로 변경할 수 있다.
또한 본 발명의 다른 실시 예로 도 2에서 보여준 산화막 및 질화막 형성 공정을 도 6에서와 같이
(a) 실리콘 기판(1)의 세정후 실리콘 기판의 절삭된 부분의 거칠고 결함이 많은 표면 영역을 일정 두께로 식각하고,
(b1) 세정 후, 제 1산화막(2)을 성장시키고, 확산 방지 질화막(52)을 증착하고,
(b2 ) 웨이퍼 뒷면에 제 1감광막(4)을 도포한 후, 웨이퍼 앞면에 노출된 확산 방지 질화막(52)을 식각하고,
(b3) 제 1감광막(4)을 제거하고, 웨이퍼 앞면의 제 1산화막(2)의 표면에 불 순물을 도핑하여 제 1산화막(2)의 윗부분에 도핑된 산화막(3)을 형성하고, 웨이퍼 뒷면에 있는 확산 방지 질화막(52)을 식각한 다음,
(c) 세정하고, 소정의 수소 농도 및 조밀한 구조를 갖는 제 1질화막(5)을 증착하고, 다시 그 위에 상기 제 1질화막(5)보다 많은 수소 농도를 갖는 질화막(6)을 증착하고, 다시 그 위에 상기 제 1질화막(5)과 같은 수소 농도 및 조밀한 구조를 갖는 제 2질화막(7)을 증착하는 공정으로 변경할 수 있다.
본 발명의 또 다른 다른 실시예에 의하면 도 2부터 도 5까지의 공정을 도 7 내지 도 9에서와 같이
도 2의 (a)부터 (c)까지의 공정은 동일하게 진행하고,
(d1) 웨이퍼 앞면 및 뒷면에 질화막 보호 산화막(56)을 추가 증착한 후, 웨이퍼 뒷면에 제 2감광막(8)을 도포하고 기판보다 높은 농도의 베이스 영역 마스크를 사용하여 베이스 영역 부분을 노출시킨 후, 노출된 질화막 보호 산화막(56), 제 2질화막(7), 질화막(6), 제 1질화막(5) 및 제 1산화막(2)을 차례로 식각한 후,
(e1) 상기 제 2감광막(8)을 제거하고,
(f1) 세정하고 노출된 실리콘 기판에 기판과 동일한 형의 불순물을 도핑하여 기판보다 높은 농도의 베이스 영역(9)과 제 2산화막(10)을 성장시키는 베이스 영역 형성 공정과;
(g1) 웨이퍼 앞면에 제 3감광막(12)을 도포하고 높은 농도의 에미터 영역 마스크를 사용하여 높은 농도의 에미터 영역(13)이 형성될 부분만 노출시키고,
(h1) 노출된 부분의 질화막 보호 산화막(56), 제 2질화막(7), 질화막(6), 제 1질화막(5), 도핑된 산화막(3)을 차례로 식각하고,
(i1) 상기 제 3감광막(12)을 제거하고,
(j1) 세정 후 높은 농도의 노출된 실리콘 영역에 불순물을 도핑하여 높은 농도의 에미터 영역(13)과 제 3산화막(14)을 형성시키는 에미터 영역 형성 공정과;
(k1) 웨이퍼 뒷면에 노출된 제 2산화막(10) 및 질화막 보호 산화막(56)을 동시에 식각하고,
(l1) 세정 후, 웨이퍼 뒷면에 노출된 높은 농도의 베이스 영역 및 웨이퍼 뒷면 전체에 베이스 전극(15)을 형성하기 위한 금속 증착을 실시하고,
(m1) 웨이퍼 앞면 부분에 노출된 제 3산화막(14) 및 질화막 보호 산화막(56)을 동시에 식각하고,
(n) 세정 후, 노출된 높은 농도의 에미터 영역(13) 및 웨이퍼 앞면 전체에 에미터 시드 금속을 증착하고, 금속 상부에 제 4감광막을 도포하고 에미터 전극 마스크를 사용하여 에미터 시드 전극(16)이 형성될 부분만 제 4감광막이 남아있고 다른 부분은 노출되도록 한 다음, 노출된 부분의 에미터 시드 금속을 식각하여 제거하고, 남아 있는 제 4감광막을 제거하고 세정하여 에미터 시드 전극(16)을 형성하고,
(o) 웨이퍼 앞면에 형성된 에미터 시드 전극(16)의 저항을 낮추기 위하여 전 기분해 공정을 사용하여 에미터 시드 전극(16) 위에 두껍게 증착된 에미터 전극(17)을 형성시킨 후, 금속 얼로이 공정을 실시하는 전극 형성 공정으로 변경되는 공정을 사용할 수가 있다.
본 발명의 다른 실시예에 의하면,
도 5에서 보여준 전극 형성 공정에 있어서, 도 10에서와 같이 (k)부터 (l)까지의 공정은 도 5에서와 같이 동일하게 진행하고,
(n2) 세정 후, 노출된 높은 농도의 에미터 영역(13) 및 웨이퍼 앞면의 상부에 에미터 시드 금속을 얇게 증착하고, 금속 상부에 제 5감광막(58)을 도포하고 에미터 전극 마스크를 사용하여 에미터 시드 전극(16)이 형성될 부분만 노출되고 나머지 부분은 제 5감광막(58)이 남아있도록 한 후, 노출된 에미터 시드 금속 위에 전기분해 공정을 사용하여 두껍게 증착된 에미터 전극(17)을 형성시킨다. 여기서 에미터 시드 전극(16)이 형성될 부분만 노출되고 나머지 부분은 제 5감광막(58)이 남아있도록 하기 위하여, 첫 번째로 여기서 사용하는 에미터 전극 마스크가 도 5에서 사용한 에미터 전극 마스크와 반대되는 형상으로 되어 있거나, 두 번째로 에미터 전극 마스크는 도 5에서와 동일하나 여기서 사용하는 제 5감광막(58)이 도 5에서 사용한 제 4감광막과는 반대로 패턴이 형성되는 음감광막(negative photo-resist)을 사용할 수 있다.
(o2) 남아있는 제 5감광막(58)을 제거하고, 노출된 얇게 증착된 에미터 시드 금속(16)을 식각하여 두껍게 증착된 에미터 전극(17)과 그 밑의 에미터 시드 금속 만 남도록 한 후, 금속 얼로이 공정을 실시하는 전극 형성 공정으로 변경하여 사용할 수가 있다.
본 발명의 다른 실시예에 의하면,
도 5에서 보여준 전극 형성 공정에 있어서, 도 11에서와 같이
(k) 웨이퍼 뒷면 부분에 노출된 제 2산화막(10)을 식각하고,
(l3) 다시 웨이퍼 앞면에 노출된 제 3산화막(14)을 식각하고,
(m3) 세정 후, 노출된 높은 농도의 에미터 영역(13) 및 웨이퍼 앞면의 상부에 에미터 시드 금속을 얇게 증착하고, 에미터 시드 금속 상부에 제 5감광막(58)을 도포하고 에미터 마스크를 사용하여 에미터 시드 전극(16)이 형성될 부분만 노출되고 나머지 부분은 제 5감광막(58)이 남아있도록 한다. 여기서 에미터 시드 전극(16)이 형성될 부분만 노출되고 나머지 부분은 제 5감광막(58)이 남아있도록 하기 위하여, 첫 번째로 여기서 사용하는 에미터 전극 마스크가 도 5에서 사용한 에미터 전극 마스크와 반대되는 형상으로 되어 있거나, 두 번째로 에미터 전극 마스크는 도 5에서와 동일하나 여기서 사용하는 제 5감광막(58)이 도 5에서 사용한 제 4감광막과는 반대로 패턴이 형성되는 음감광막을 사용할 수 있다.
(n3) 노출된 에미터 시드 금속 위에 전기분해 공정을 사용하여 두껍게 증착된 에미터 전극(17)을 형성시킨 후, 남아있는 제 5감광막(58)을 제거하고, 노출된 얇게 증착된 에미터 시드 금속을 식각하여 두껍게 증착된 에미터 전극(17)과 그밑의 에미터 시드 금속만 남도록 한 후,
(o3) 세정 후, 웨이퍼 뒷면에 노출된 높은 농도의 베이스 영역 및 웨이퍼 전체에 베이스 전극(15)을 형성하기 위한 금속을 증착하고, 금속 얼로이 공정을 실시하는 전극 형성 공정으로 변경하여 사용할 수가 있다.
또 다른 실시예에 의하면 본 발명의 도 2부터 도 5까지의 공정을 도 12 내지 도 15에서 와 같이
(a) 실리콘 기판(1)의 세정후 실리콘 기판의 절삭된 부분의 거칠고 결함이 많은 표면 영역을 일정 두께로 식각하여 제거하고,
(b4) 세정 후, 확산 방지 산화막(54)을 증착하고, 웨이퍼 뒷면에 제1 감광막(4)을 도포한 후, 웨이퍼 앞면의 확산 방지 산화막(54)을 식각하고,
(b5) 웨이퍼 뒷면의 제 1감광막을(4)을 제거하고, 웨이퍼 앞면의 노출된 실리콘 기판(1)에 불순물을 도핑하여 낮은 농도의 에미터 영역(11)을 형성하고,
(b6) 웨이퍼 뒷면의 확산 방지 산화막(54)을 제거하고, 제 1산화막(2)을 성장시킨다. 이 때 웨이퍼 앞면의 제 1산화막(2)의 두께는 실리콘 기판보다 농도가 높은 낮은 농도의 에미터 영역(11) 위에서 형성되기 때문에 웨이퍼 뒷면의 실리콘 기판 위에 성장되는 제 1산화막(2)의 두께보다 두껍게 된다.
(c4) 세정 후, 소정의 수소 농도 및 조밀한 구조를 갖는 제 1질화막(5)을 증착하고, 다시 그 위에 상기 제 1질화막(5)보다 많은 수소 농도를 갖는 질화막(6)을 증착하고, 다시 그 위에 상기 제 1질화막(5)과 같은 수소 농도 및 조밀한 구조를 갖는 제 2질화막(7)을 증착하는 산화막 및 질화막의 형성 공정과;
(d4) 웨이퍼 뒷면에 제 2감광막(8)을 도포하고 기판보다 높은 농도의 베이스 영역 마스크를 사용하여 베이스 영역 부분을 노출시킨 후, 노출된 제 2질화막(7), 질화막(6), 제 1질화막(5) 및 제 1산화막(2)을 차례로 식각한 후,
(e4) 상기 제 2감광막(8)을 제거하고,
(f4) 세정하고 노출된 실리콘 기판에 기판과 동일한 형의 불순물을 도핑하여 기판보다 높은 농도의 베이스 영역(9)과 제 2산화막(10)을 성장시키는 베이스 영역 형성 공정과;
(g4) 웨이퍼 앞면에 제 3감광막(12)을 도포하고 높은 농도의 에미터 영역마스크를 사용하여 높은 농도의 에미터 영역(13)이 형성될 부분만 노출시키고,
(h4) 노출된 부분의 제 2질화막(7), 질화막(6), 제 1질화막(5) 및 제 1산화막(2)을 차례로 식각하고,
(i4) 상기 제 3감광막(12)을 제거하고,
(j4) 세정 후 높은 농도의 노출된 실리콘 영역에 불순물을 도핑하여 높은 농도의 에미터 영역(13)과 제 3산화막(14)을 형성시키는 에미터 영역 형성 공정과;
(k4) 웨이퍼 뒷면에 노출된 제 2산화막(10)을 식각하고,
(l4) 세정 후, 노출된 높은 농도의 베이스 영역 및 웨이퍼 뒷면 전체에 베이 스 전극(15)을 형성하기 위한 금속증착을 실시하며,
(m4) 웨이퍼 앞면 부분에 노출된 제 3산화막(14)을 식각하고,
(n4) 세정 후, 노출된 높은 농도의 에미터 영역(13) 및 웨이퍼 앞면 전체에 에미터 시드 금속을 증착하고, 금속 상부에 제 4감광막을 도포하고 에미터 전극 마스크를 사용하여 에미터 시드 전극(16)이 형성될 부분만 제 4감광막이 남아있고 다른 부분은 노출되도록 한 다음, 노출된 부분의 에미터 시드 금속을 식각하여 제거하고, 남아 있는 제 4감광막을 제거하고 세정하여 에미터 시드 전극(16)을 형성하고,
(o4) 웨이퍼 앞면에 형성된 에미터 시드 전극(16)의 저항을 낮추기 위하여 전기분해 공정을 사용하여 에미터 시드 전극(16) 위에 두껍게 증착된 에미터 전극(17)을 형성시킨 후, 금속 얼로이 공정을 실시하는 전극 형성 공정으로 변경할 수 있다.
이상에서와 같이 본 발명은 3층의 질화막으로 인하여 중간층에 많이 포함된 수소들이 고효율 태양전지 셀의 높은 온도의 제조 공정 동안에도 에미터 또는 기판 쪽으로 느리게 확산되도록 하여 고효율의 태양전지 셀을 양산할 수가 있다.
또한 3층의 질화막들을 사용하여 높은 농도의 에미터 영역과 기판보다 높은 농도의 베이스 영역을 정의하는 마스크 영역을 그대로 금속과 반도체의 접합 영역으로 사용함으로써 마스크를 2장 절약할 수 있으며, 또한 낮은 농도의 에미터 영역이 도핑된 산화막으로부터 실리콘 기판으로 불순물 확산에 의해 도핑되도록 하여 형성함으로써 종래 기술보다 공정을 단순하게 할 수 있는 특징이 있다.
상술한 바와 같은 기술적 구성에 의해 본 발명의 기술적 과제가 달성되는 것이며, 비록 한정된 실시예와 도면에 의해 설명되었으나 여기에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능한 것임은 물론이다.
도 1은 일반적으로 산화막 및 질화막으로 이루어진 태양전지 셀에서 온도 변화에 따른 특성을 나타낸 그래프,
도 2는 본 발명에 따른 고효율 태양전지 셀의 제조 방법에서 산화막 및 질화막의 형성 과정을 순차적으로 나타낸 공정도,
도 3은 본 발명에 따른 고효율 태양전지 셀의 제조 방법에서 베이스 영역 형성 과정을 나타낸 공정도,
도 4는 본 발명에 따른 고효율 태양전지 셀의 제조 방법에서 에미터 영역 형성 과정을 나타낸 공정도,
도 5는 본 발명에 따른 고효율 태양전지 셀의 제조 방법에서 전극 형성 과정을 나타낸 공정도,
도 6은 본 발명에 따른 고효율 태양전지 셀의 제조 방법의 다른 실시예에서 산화막 및 질화막 형성 과정을 나타낸 공정도,
도 7은 본 발명에 따른 고효율 태양전지 셀의 제조 방법의 또 다른 실시예에서 베이스 영역 형성 과정을 나타낸 공정도,
도 8은 본 발명에 따른 고효율 태양전지 셀의 제조 방법의 또 다른 실시예에서 에미터 형성 과정을 나타낸 공정도,
도 9는 본 발명에 따른 고효율 태양전지 셀의 제조 방법의 또 다른 실시예에서 전극 형성 과정을 나타낸 공정도,
도 10은 본 발명에 따른 고효율 태양전지 셀의 제조 방법의 또 다른 실시예 에서 전극 형성 과정의 일부를 나타낸 공정도,
도 11은 본 발명에 따른 고효율 태양전지 셀의 제조 방법의 또 다른 실시예에서 전극 형성 과정을 나타낸 공정도,
도 12는 본 발명에 따른 고효율 태양전지 셀의 제조 방법의 또 다른 실시예에서 산화막 및 질화막 형성 과정을 나타낸 공정도,
도 13은 본 발명에 따른 고효율 태양전지 셀의 제조 방법의 또 다른 실시예에서 베이스 영역 형성 과정을 나타낸 공정도,
도 14는 본 발명에 따른 고효율 태양전지 셀의 제조 방법의 또 다른 실시예에서 에미터 영역 형성 과정을 나타낸 공정도,
도 15는 본 발명에 따른 고효율 태양전지 셀의 제조 방법의 또 다른 실시예에서 전극 형성 과정을 나타낸 공정도,
< 도면의 주요부분에 대한 부호의 설명 >
1 : 실리콘 기판
2 : 제 1산화막
3 : 낮은 농도의 에미터 영역의 도핑에 사용될 제1 산화막의 도핑된 산화막
4 : 제 1감광막
5 : 상대적으로 적은 수소 농도 및 더 조밀한 구조를 갖는 제 1질화막
6 : 상대적으로 많은 수소 농도를 갖는 질화막
7 : 상대적으로 적은 수소 농도 및 더 조밀한 구조를 갖는 제 2질화막
8 : 제 2감광막
9 : 기판보다 높은 농도의 베이스 영역
10 : 제 2산화막
11 : 낮은 농도의 에미터 영역
12 : 제 3감광막
13 : 높은 농도의 에미터 영역
14 : 제 3산화막
15 : 베이스 전극
16 : 에미터 시드 전극
17 : 두껍게 형성된 에미터 전극
52 : 확산 방지 질화막
54 : 확산 방지 산화막
56 : 질화막 보호 산화막
58 : 제 5감광막
Claims (20)
- 상부 및 하부의 에미터 전극(17)과 베이스 전극(15)에는 각각의 제 1산화막(2), 도핑된 산화막(3) 및 제 2산화막(10)을 통하여 형성되는 소정의 수소 농도 및 조밀한 구조를 갖는 제 1질화막(5), 상기 제 1질화막(5)보다 많은 수소 농도를 갖는 질화막(6) 및 상기 제 1질화막(5)과 같은 수소 농도 및 조밀한 구조를 갖는 제 2질화막(7)과;에미터 시드 전극(16)과 실리콘 기판(1) 사이에는 도핑된 산화막(3)을 통하여 도핑된 낮은 농도의 에미터 영역(11) 및 직접 불순물을 확산하여 도핑된 높은 농도의 에미터 영역(13)과;상기 베이스 전극(15)의 상부에 형성되는 실리콘 기판(1) 보다 높은 농도의베이스 영역(9)과;로 구성되며, 상기 높은 농도의 에미터 영역(13)과 실리콘 기판(1) 보다 높은 농도의 베이스 영역(9)이 그대로 금속과 반도체의 접합 영역으로 사용되는 것을 특징으로 하는 고효율 태양전지 셀 구조.
- (a) 실리콘 기판(1)의 세정후 실리콘 기판의 절삭된 부분의 거칠고 결함이 많은 표면 영역을 일정 두께로 식각하여 제거하고,(b) 세정 후 실리콘 기판 앞면 및 뒷면에 제 1산화막(2)을 성장시키고, 제 1산화막(2)의 표면을 불순물로 도핑하여 제 1산화막(2)의 표면 윗 부분에 불순물이 도핑된 산화막(3)을 형성한 후, 웨이퍼 앞면에 제 1감광막(4)을 도포하고 웨이퍼 뒷면의 제 1산화막(2) 아랫 부분에 형성된 도핑된 산화막(3)을 식각하고,(c) 제 1감광막(4)을 제거하고 세정한 후, 소정의 수소 농도 및 조밀한 구조를 갖는 제 1질화막(5)을 증착하고, 다시 그 위에 상기 제 1질화막(5)보다 많은 수소 농도를 갖는 질화막(6)을 증착하고, 다시 그 위에 상기 제 1질화막(5)과 같은 수소 농도 및 조밀한 구조를 갖는 제 2질화막(7)을 증착하는 과정으로 되는 산화막 및 질화막 형성 공정과;(d) 웨이퍼 뒷면에 제 2감광막(8)을 도포하고 기판보다 높은 농도의 베이스 영역 마스크를 사용하여 베이스 영역 부분을 노출시킨 후, 노출된 제 2질화막(7), 질화막(6), 제 1질화막(5) 및 제 1산화막(2)을 차례로 식각한 후,(e) 상기 제 2감광막(8)을 제거하고,(f) 세정하고 노출된 실리콘 기판에 기판과 동일한 형의 불순물을 도핑하여 기판보다 높은 농도의 베이스 영역(9)과 제 2산화막(10)을 성장시키는 과정으로 되는 베이스 영역 형성 공정과;(g) 웨이퍼 앞면에 제 3감광막(12)을 도포하고 높은 농도의 에미터 영역 마스크를 사용하여 높은 농도의 에미터 영역(13)이 형성될 부분만 노출시키고,(h) 노출된 부분의 제 2질화막(7), 질화막(6), 제 1질화막(5), 도핑된 산화막(3)을 차례로 식각하고,(i) 상기 제 3감광막(12)을 제거하고,(j) 세정 후 높은 농도의 노출된 실리콘 영역에 불순물을 도핑하여 높은 농도의 에미터 영역(13)과 제 3산화막(14)을 형성시키는 과정으로 되는 에미터 영역 형성 공정과;(k) 웨이퍼 뒷면에 노출된 제 2산화막(10)을 식각하고,(l) 세정 후, 웨이퍼 뒷면에 노출된 높은 농도의 베이스 영역 및 웨이퍼 전체에 베이스 전극(15)을 형성하기 위한 금속증착을 실시하며,(m) 웨이퍼 앞면 부분에 노출된 제 3산화막(14)을 식각하고,(n) 세정 후, 노출된 높은 농도의 에미터 영역(13) 및 웨이퍼 앞면의 상부에 에미터 시드 금속을 증착하고, 금속 상부에 제 4감광막을 도포하고 에미터 전극 마스크를 사용하여 에미터 시드 전극(16)이 형성될 부분만 제 4감광막이 남아있고 다른 부분은 노출되도록 한 다음, 노출된 부분의 에미터 시드 금속을 식각하여 제거하고, 남아 있는 제 4감광막을 제거하고 세정하여 에미터 시드 전극(16)을 형성하고,(o) 웨이퍼 앞면에 형성된 에미터 시드 전극(16)의 저항을 낮추기 위하여 전기분해 공정을 사용하여 에미터 시드 전극(16) 위에 두껍게 증착된 에미터 전극(17)을 형성시킨 후, 금속 얼로이(Metal Alloy) 공정을 실시하는 과정으로 되는 전극 형성 공정과;로 이루어지는 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
- 제 2항에 있어서,(a') 상기 (a) 공정에서 상기 실리콘 기판(1)의 세정후 실리콘 기판(1)의 절삭된 부분의 거칠고 결함이 많은 표면 영역을 일정 두께로 식각한 후, 실리콘 기판(1)의 표면에 텍스처링 형성 공정이 추가되는 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
- 제 3항에 있어서,상기 (a') 공정의 텍스처링 형성 공정은 실리콘 기판(1)의 표면에 균일한 또는 랜덤한 피라미드 구조를 형성함으로써 태양광의 반사율을 줄이고 흡수율을 높이는 공정으로, 상기 텍스처링 공정을 웨이퍼 앞면의 전체, 또는 웨이퍼 앞면 및 뒷면의 전체, 또는 마스크를 사용하여 웨이퍼 앞면의 일부 영역에만 형성하는 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
- 제 2항에 있어서,상기 산화막 및 질화막 형성 공정의 (b)에서,웨이퍼 앞면에 노출된 산화막(3)에 불순물을 도핑할 때 기판이 p-형인 경우는 n-형의 불순물인 인 또는 비소를 도핑하고, 기판이 n-형일 때는 p-형의 불순물인 붕소 또는 갈륨을 포함하는 기체 또는 고체 또는 액체 소스를 사용하여 도핑하는 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
- 제 2항에 있어서,상기 산화막 및 질화막 형성 공정의 (c)에서,소정의 수소 농도 및 조밀한 구조를 갖는 제 1질화막(5) 및 제 2질화막(7)은 LPCVD방식과 APCVD 방식중 어느 하나의 방식으로 증착하고, 상기 제 1질화막(5)보다 수소를 많이 포함하는 질화막(6)은 PECVD 방식으로 증착하는 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
- 제 2항에 있어서,상기 전극 형성 공정의 (k)에서, 웨이퍼 뒷면에 질화막을 추가로 증착하고, 어닐 공정을 추가한 후, 상기 추가 증착한 질화막을 건식각하여 기판보다 높은 농도를 갖는 베이스 영역(9)의 측벽에 상기 추가 증착한 질화막 측벽막을 형성한 후, 노출된 제 2산화막(10)을 식각하는 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
- 제 2항에 있어서,상기 전극 형성 공정의 (m)에서, 웨이퍼 앞면에 질화막을 추가로 증착하고, 어닐 공정을 추가한 후, 상기 추가 증착한 질화막을 건식각하여 높은 농도의 에미터 영역(13) 측벽에 상기 추가 증착한 질화막 측벽막을 형성한 후, 노출된 제 3산화막(14)을 식각하는 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
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- 제 2항에 있어서,상기 전극 형성 공정의 (n) 및 (o)가,(n2) 세정 후, 노출된 높은 농도의 에미터 영역(13) 및 웨이퍼 앞면의 상부에 에미터 시드 금속을 얇게 증착하고, 금속 상부에 제 5감광막(58)을 도포하고 에미터 전극 마스크를 사용하여 에미터 시드 전극(16)이 형성될 부분만 노출되고 나머지 부분은 제 5감광막(58)이 남아있도록 한 후, 노출된 에미터 시드 금속 위에 전기분해 공정을 사용하여 두껍게 증착된 에미터 전극(17)을 형성시킨 다음,(o2) 남아있는 제 5감광막(58)을 제거하고, 노출된 얇게 증착된 에미터 시드 금속(16)을 식각하여 두껍게 증착된 에미터 전극(17)과 그 밑의 에미터 시드 금속만 남도록 한 후, 금속 얼로이 공정을 실시하는 것으로 이루어진 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
- 제 2항에 있어서,상기 전극 형성 공정의 (k) 내지 (o)가,(k) 웨이퍼 뒷면 부분에 노출된 제 2산화막(10)을 식각하고,(l3) 다시 웨이퍼 앞면에 노출된 제 3산화막(14)을 식각하고,(m3) 세정 후, 노출된 높은 농도의 에미터 영역(13) 및 웨이퍼 앞면의 상부에 에미터 시드 금속을 얇게 증착하고, 에미터 시드 금속 상부에 제 5감광막(58)을 도포하고 에미터 전극 마스크를 사용하여 에미터 시드 전극(16)이 형성될 부분만 노출되고 나머지 부분은 제 5감광막(58)이 남아있도록 한 다음,(n3) 노출된 에미터 시드 금속 위에 전기분해 공정을 사용하여 두껍게 증착된 에미터 전극(17)을 형성시킨 후, 남아있는 제 5감광막(58)을 제거하고, 노출된 얇게 증착된 에미터 시드 금속을 식각하여 두껍게 증착된 에미터 전극(17)과 그밑의 에미터 시드 금속만 남도록 한 후,(o3) 세정 후, 웨이퍼 뒷면에 노출된 높은 농도의 베이스 영역 및 웨이퍼 전체에 베이스 전극(15)을 형성하기 위한 금속을 증착하고, 금속 얼로이 공정을 실시하는 것으로 이루어진 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
- 제 11항에 있어서,상기 (n2) 과정에서 사용된 에미터 전극 마스크가 상기 제 2항의 (n)과정에서 사용된 에미터 전극 마스크와 반대되는 형상으로 되어 있는 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
- 제 12항에 있어서,상기 (m3) 과정에서 사용된 에미터 전극 마스크가 상기 제 2항의 (n)과정에서 사용된 에미터 전극 마스크와 반대되는 형상으로 되어 있는 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
- 제 11항에 있어서,상기 (n2) 과정에서 사용된 에미터 전극 마스크는 상기 제 2항의 (n)과정에서 사용된 에미터 전극 마스크와 동일한 형상으로 되어 있고, 상기 (n2) 과정에서 사용된 감광막은 상기 제 2항의 (n)과정에서 사용된 감광막과는 반대되는 패턴을 형성하는 음감광막인 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
- 제 12항에 있어서,상기 (m3) 과정에서 사용된 에미터 전극 마스크는 상기 제 2항의 (n)과정에서 사용된 에미터 전극 마스크와 동일한 형상으로 되어 있고, 상기 (m3) 과정에서 사용된 감광막은 상기 제 2항의 (n)과정에서 사용된 감광막과는 반대되는 패턴을 형성하는 음감광막인 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
- (a) 실리콘 기판(1)의 세정후 실리콘 기판의 절삭된 부분의 거칠고 결함이 많은 표면 영역을 일정 두께로 식각하여 제거하고,(b4) 세정 후, 확산 방지 산화막(54)을 성장시키고, 웨이퍼 뒷면에 제1 감광막(4)을 도포한 후, 웨이퍼 앞면의 확산 방지 산화막(54)을 식각하고,(b5) 제 1감광막(4)을 제거하고, 웨이퍼 앞면에 불순물을 도핑하여 낮은 농도의 에미터 영역(11)을 형성하고,(b6) 웨이퍼 뒷면에 남아있는 확산 방지 산화막(54)을 제거하고, 제 1산화막(2)을 성장시킨 후,(c4) 세정 후, LPVCD 방식으로 소정의 수소 농도 및 조밀한 구조를 갖는 제 1질화막(5)을 증착하고, 다시 그 위에 PEVCD 방식으로 상기 제 1질화막(5)보다 많은 수소 농도를 갖는 질화막(6)을 증착하고, 다시 그 위에 LPVCD 방식으로 상기 제 1질화막(5)과 같은 수소 농도 및 조밀한 구조를 갖는 제 2질화막(7)을 증착하는 과정으로 되는 산화막 및 질화막 형성 공정과;(d4) 웨이퍼 뒷면에 제 2감광막(8)을 도포하고 기판보다 높은 농도의 베이스 영역 마스크를 사용하여 베이스 영역 부분을 노출시킨 후, 노출된 제 2질화막(7), 질화막(6), 제 1질화막(5) 및 제 1산화막(2)을 차례로 식각한 후,(e4) 상기 제 2감광막(8)을 제거하고,(f4) 세정하고 노출된 실리콘 기판에 기판과 동일한 형의 불순물을 도핑하여 기판보다 높은 농도의 베이스 영역(9)과 제 2산화막(10)을 성장시키는 과정으로 되는 베이스 영역 형성 공정과;(g4) 웨이퍼 앞면에 제 3감광막(12)을 도포하고 높은 농도의 에미터 영역 마스크를 사용하여 높은 농도의 에미터 영역(13)이 형성될 부분만 노출시키고,(h4) 노출된 부분의 제 2질화막(7), 질화막(6), 제 1질화막(5) 및 제 1산화막(2)을 차례로 식각하고,(i4) 상기 제 3감광막(12)을 제거하고,(j4) 세정 후 높은 농도의 노출된 실리콘 영역에 불순물을 도핑하여 높은 농도의 에미터 영역(13)과 제 3산화막(14)을 형성시키는 과정으로 되는 에미터 영역 형성 공정과;(k4) 웨이퍼 뒷면에 노출된 제 2산화막(10)을 식각하고,(l4) 세정 후, 웨이퍼 뒷면에 노출된 높은 농도의 베이스 영역 및 웨이퍼 전체에 베이스 전극(15)을 형성하기 위한 금속증착을 실시하며,(m4) 웨이퍼 앞면 부분에 노출된 제 3산화막(14)을 식각하고,(n4) 세정 후, 노출된 높은 농도의 에미터 영역(13) 및 웨이퍼 앞면의 상부에 에미터 시드 금속을 증착하고, 금속 상부에 제 4감광막을 도포하고 에미터 전극 마스크를 사용하여 에미터 시드 전극(16)이 형성될 부분만 제 4감광막이 남아있고 다른 부분은 노출되도록 한 다음, 노출된 부분의 에미터 시드 금속을 식각하여 제거하고, 남아 있는 제 4감광막을 제거하고 세정하여 에미터 시드 전극(16)을 형성하고,(o4) 웨이퍼 앞면에 형성된 에미터 시드 전극(16)의 저항을 낮추기 위하여 전기분해 공정을 사용하여 에미터 시드 전극(16) 위에 두껍게 증착된 에미터 전극(17)을 형성시킨 후, 금속 얼로이 공정을 실시하는 과정으로 되는 전극 형성 공정과;로 이루어지는 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
- 제 17항에 있어서, 상기 (d4) 과정이,질화막 보호 산화막을 추가 증착한 후, 웨이퍼 뒷면에 제 2감광막(8)을 도포하고 기판보다 높은 농도의 베이스 영역 마스크를 사용하여 베이스 영역 부분을 노출시킨 후, 노출된 상기 추가 증착된 산화막, 제 2질화막(7), 질화막(6), 제 1질화막(5) 및 제 1산화막(2)을 차례로 식각하는 과정으로 이루어지는 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
- 제 17항에 있어서, 상기 (k4) 과정이,웨이퍼 뒷면에 질화막을 추가로 증착하고, 어닐 공정을 추가한 후, 상기 추가 증착한 질화막을 건식각하여 기판보다 높은 농도를 갖는 베이스 영역의 측벽에 상기 추가 증착한 질화막 측벽막을 형성한 후, 노출된 제 2산화막(10)을 식각하는 과정으로 이루어지는 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
- 제 17항에 있어서, 상기 (m4) 과정이,웨이퍼 앞면에 질화막을 추가로 증착하고, 어닐 공정을 추가한 후, 상기 추가 증착한 질화막을 건식각하여 높은 농도의 에미터 영역 측벽에 상기 추가 증착한 질화막 측벽막을 형성한 후, 노출된 제 3산화막(14)을 식각하는 과정으로 이루어지는 것을 특징으로 하는 고효율 태양전지 셀의 제조방법.
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